JPH066397A - 遅延検波器 - Google Patents
遅延検波器Info
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- JPH066397A JPH066397A JP4055762A JP5576292A JPH066397A JP H066397 A JPH066397 A JP H066397A JP 4055762 A JP4055762 A JP 4055762A JP 5576292 A JP5576292 A JP 5576292A JP H066397 A JPH066397 A JP H066397A
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- data
- phase
- timing
- signal
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Abstract
(57)【要約】
【目的】 ディジタル無線通信において復調器として用
いられる遅延検波器に関し、高い伝送レートの信号に対
しても低消費電力で動作でき、さらにバースト伝送の際
に再生クロックとデータクロックの初期位相の高速同期
を可能にする。 【構成】 直交検波手段と、位相差検出手段と、データ
識別手段とを備えた遅延検波器において、サンプリング
のタイミング誤差を検出するタイミング誤差検出回路
と、受信開始タイミング検出回路と、受信開始タイミン
グで第１クロックを用いてデータクロックの初期位相を
検出するデータクロック位相検出手段と、第２クロック
から初期位相に同期した第３クロックを生成し、そのタ
イミング誤差を補正して出力するクロック位相制御手段
と、受信開始タイミングで第１クロックから第３クロッ
クに切り替えて出力するクロック切替手段とを備える。
いられる遅延検波器に関し、高い伝送レートの信号に対
しても低消費電力で動作でき、さらにバースト伝送の際
に再生クロックとデータクロックの初期位相の高速同期
を可能にする。 【構成】 直交検波手段と、位相差検出手段と、データ
識別手段とを備えた遅延検波器において、サンプリング
のタイミング誤差を検出するタイミング誤差検出回路
と、受信開始タイミング検出回路と、受信開始タイミン
グで第１クロックを用いてデータクロックの初期位相を
検出するデータクロック位相検出手段と、第２クロック
から初期位相に同期した第３クロックを生成し、そのタ
イミング誤差を補正して出力するクロック位相制御手段
と、受信開始タイミングで第１クロックから第３クロッ
クに切り替えて出力するクロック切替手段とを備える。
Description
【０００１】
【産業上の利用分野】本発明は、ディジタル無線通信に
おいて復調器として用いられる遅延検波器に関する。
おいて復調器として用いられる遅延検波器に関する。
【０００２】
【従来の技術】ＱＰＳＫ(Quadrant Phase Shift Keyin
g) 信号やπ／４シフトＱＰＳＫ信号等の位相変調信号
の復調には、同期検波や遅延検波が用いられている。同
期検波は、遅延検波に比べて誤り率特性が優れている
が、搬送波再生回路で基準搬送波を再生する必要があ
り、移動通信のようにフェージングで受信信号レベルの
変動が激しい場合には、搬送波再生回路で同期はずれが
生じ、かえって遅延検波よりも誤り率特性が劣化するこ
とがある。したがって、移動通信システムでは、フェー
ジングに比較的強い遅延検波器を用いられることが多
い。
g) 信号やπ／４シフトＱＰＳＫ信号等の位相変調信号
の復調には、同期検波や遅延検波が用いられている。同
期検波は、遅延検波に比べて誤り率特性が優れている
が、搬送波再生回路で基準搬送波を再生する必要があ
り、移動通信のようにフェージングで受信信号レベルの
変動が激しい場合には、搬送波再生回路で同期はずれが
生じ、かえって遅延検波よりも誤り率特性が劣化するこ
とがある。したがって、移動通信システムでは、フェー
ジングに比較的強い遅延検波器を用いられることが多
い。
【０００３】遅延検波には、ＩＦ（中間周波数）帯で遅
延演算を行うＩＦ遅延検波と、ベースバンドのＩ，Ｑ信
号に変換してから遅延演算を行うベースバンド遅延検波
がある。ＩＦ遅延検波器は回路構成が簡単であるが、中
間周波数により決まる処理速度の制約から適用できる信
号の伝送レートには制限がある。すなわち、高速の伝送
レートの信号に対しては中間周波数を高くして対応する
ことになるが、ディジタル信号処理を行うときに中間周
波数の数十倍のクロック信号が必要となるので、移動通
信の自動車電話や携帯電話機に適用した場合には消費電
力の点で実用的でなくなる。したがって、高速の信号に
対してはベースバンド信号に変換してからディジタル信
号処理を行うベースバンド遅延検波器が一般的に用いら
れる。
延演算を行うＩＦ遅延検波と、ベースバンドのＩ，Ｑ信
号に変換してから遅延演算を行うベースバンド遅延検波
がある。ＩＦ遅延検波器は回路構成が簡単であるが、中
間周波数により決まる処理速度の制約から適用できる信
号の伝送レートには制限がある。すなわち、高速の伝送
レートの信号に対しては中間周波数を高くして対応する
ことになるが、ディジタル信号処理を行うときに中間周
波数の数十倍のクロック信号が必要となるので、移動通
信の自動車電話や携帯電話機に適用した場合には消費電
力の点で実用的でなくなる。したがって、高速の信号に
対してはベースバンド信号に変換してからディジタル信
号処理を行うベースバンド遅延検波器が一般的に用いら
れる。
【０００４】第５図は、従来のベースバンド遅延検波器
（特願平２−２３４１９９）の構成を示すブロック図で
ある。図において、ＩＦ変調信号入力端子５０１に入力
されたＩＦ変調信号は、ハイブリッド５０３、ミクサ５
０４，５０５、90度移相器５０６で構成される直交検波
器に取り込まれ、局部発振器５０７が出力する局部発振
信号によってＩチャネルおよびＱチャネルの各ベースバ
ンド信号に変換される。さらに、各ベースバンド信号
は、それぞれ低域通過フィルタ（ＬＰＦ）５０８、５０
９で高調波成分を除去され、アナログ・ディジタル変換
器（Ａ／Ｄ）５１０、５１１を介してディジタル信号に
変換される。
（特願平２−２３４１９９）の構成を示すブロック図で
ある。図において、ＩＦ変調信号入力端子５０１に入力
されたＩＦ変調信号は、ハイブリッド５０３、ミクサ５
０４，５０５、90度移相器５０６で構成される直交検波
器に取り込まれ、局部発振器５０７が出力する局部発振
信号によってＩチャネルおよびＱチャネルの各ベースバ
ンド信号に変換される。さらに、各ベースバンド信号
は、それぞれ低域通過フィルタ（ＬＰＦ）５０８、５０
９で高調波成分を除去され、アナログ・ディジタル変換
器（Ａ／Ｄ）５１０、５１１を介してディジタル信号に
変換される。
【０００５】ここで、各チャネルのベースバンド信号に
１タイムスロットの遅延を与える遅延器５１２，５１
３、Ｉチャネルベースバンド信号と遅延器５１２を介し
たＩチャネルベースバンド信号との乗算を行う乗算器５
１４、Ｑチャネルベースバンド信号と遅延器５１２を介
したＩチャネルベースバンド信号との乗算を行う乗算器
５１６、Ｉチャネルベースバンド信号と遅延器５１３を
介したＱチャネルベースバンド信号との乗算を行う乗算
器５１５、Ｑチャネルベースバンド信号と遅延器５１３
を介したＱチャネルベースバンド信号との乗算を行う乗
算器５１７、乗算器５１４，５１７の出力を加算する加
算器５１８、乗算器５１５，５１６の出力を加算する加
算器５１９において、 Ｉ：cos(φn−φn-1)＝cosφn cosφn-1＋sinφn sinφn-1 …(1) Ｑ：sin(φn−φn-1)＝sinφn cosφn-1−cosφn sinφn-1 …(2) の演算を行うことにより、各位相差信号を得ることがで
きる。
１タイムスロットの遅延を与える遅延器５１２，５１
３、Ｉチャネルベースバンド信号と遅延器５１２を介し
たＩチャネルベースバンド信号との乗算を行う乗算器５
１４、Ｑチャネルベースバンド信号と遅延器５１２を介
したＩチャネルベースバンド信号との乗算を行う乗算器
５１６、Ｉチャネルベースバンド信号と遅延器５１３を
介したＱチャネルベースバンド信号との乗算を行う乗算
器５１５、Ｑチャネルベースバンド信号と遅延器５１３
を介したＱチャネルベースバンド信号との乗算を行う乗
算器５１７、乗算器５１４，５１７の出力を加算する加
算器５１８、乗算器５１５，５１６の出力を加算する加
算器５１９において、 Ｉ：cos(φn−φn-1)＝cosφn cosφn-1＋sinφn sinφn-1 …(1) Ｑ：sin(φn−φn-1)＝sinφn cosφn-1−cosφn sinφn-1 …(2) の演算を行うことにより、各位相差信号を得ることがで
きる。
【０００６】ただし、実際の伝送系では、受信中間周波
数と局部発振周波数との間に周波数誤差Δｆがあるの
で、ＩチャネルおよびＱチャネルの各ベースバンド信号
は、 cos(２π(ｆc＋Δｆ)ｔ＋φn) …(3) sin(２π(ｆc＋Δｆ)ｔ＋φn) …(4) となる。なお、ｆc は搬送波の中心周波数である。
数と局部発振周波数との間に周波数誤差Δｆがあるの
で、ＩチャネルおよびＱチャネルの各ベースバンド信号
は、 cos(２π(ｆc＋Δｆ)ｔ＋φn) …(3) sin(２π(ｆc＋Δｆ)ｔ＋φn) …(4) となる。なお、ｆc は搬送波の中心周波数である。
【０００７】したがって、実際の位相差信号は、 Ｉ：cos｛２π(Δｆn−Δｆn-1)ｔ＋（φn−φn-1)｝ …(5) Ｑ：sin｛２π(Δｆn−Δｆn-1)ｔ＋（φn−φn-1)｝ …(6) となるが、 ２π(Δｆn−Δｆn-1)ｔ＜＜φn−φn-1 であるので、(1) 式, (2) 式は近似的に成り立つ。
【０００８】その後、加算器５１９から出力される位相
差信号の符号ビットの反転タイミングでクロックタイミ
ング同期回路５２２を駆動し、クロック再生を行う。デ
ータ識別機５２０、５２１は、そこで再生された再生ク
ロックを用いて各加算器５１８、５１９から出力される
位相差信号を識別し、ＩチャネルおよびＱチャネルの各
復調信号をＩチャネルデータ出力端子５２３およびＱチ
ャネルデータ出力端子５２４に出力する。なお、クロッ
クタイミング同期回路５２２としては、従来のＰＬＬ形
のものを用いることができる。
差信号の符号ビットの反転タイミングでクロックタイミ
ング同期回路５２２を駆動し、クロック再生を行う。デ
ータ識別機５２０、５２１は、そこで再生された再生ク
ロックを用いて各加算器５１８、５１９から出力される
位相差信号を識別し、ＩチャネルおよびＱチャネルの各
復調信号をＩチャネルデータ出力端子５２３およびＱチ
ャネルデータ出力端子５２４に出力する。なお、クロッ
クタイミング同期回路５２２としては、従来のＰＬＬ形
のものを用いることができる。
【０００９】しかし、このような構成では、アナログ・
ディジタル変換器５１０，５１１、遅延器５１２，５１
３、乗算器５１４〜５１７および加算器５１８，５１９
を駆動するクロックとして、データクロックのｍ倍のク
ロック（ｍｆb ）が不可欠となる（発振器５２５はその
クロック発生源）。実際上、データに対してデータ識別
クロックのジッタが無視できる程度にするにはｍ＝32程
度以上にする必要があるので、特に高い伝送レートの信
号に対しては消費電力の点で実用的でなくなる。
ディジタル変換器５１０，５１１、遅延器５１２，５１
３、乗算器５１４〜５１７および加算器５１８，５１９
を駆動するクロックとして、データクロックのｍ倍のク
ロック（ｍｆb ）が不可欠となる（発振器５２５はその
クロック発生源）。実際上、データに対してデータ識別
クロックのジッタが無視できる程度にするにはｍ＝32程
度以上にする必要があるので、特に高い伝送レートの信
号に対しては消費電力の点で実用的でなくなる。
【００１０】このような問題点を解決するものとして、
アナログ・ディジタル変換器５１０，５１１のサンプリ
ングおよび遅延演算をデータクロックの最低２倍の周波
数（２ｆb ）のクロックで行うことができるダブルサン
プリングベースバンド遅延検波器を出願した。
アナログ・ディジタル変換器５１０，５１１のサンプリ
ングおよび遅延演算をデータクロックの最低２倍の周波
数（２ｆb ）のクロックで行うことができるダブルサン
プリングベースバンド遅延検波器を出願した。
【００１１】第６図は、先願の遅延検波器（特願平２−
３０１８７１）の構成を示すブロック図である。図にお
いて、基本構成は図５に示す従来の遅延検波器と同様で
ある。タイミング誤差検出回路６０１は加算器５１９か
ら位相差信号を取り込み、連続する３つの位相差信号の
符号を検出し、符号が異なる場合にアイアパーチャ最大
の点からサンプリングタイミングの遅れあるいは進みを
認識してサンプリング点をシフトする方向を検出する。
３０１８７１）の構成を示すブロック図である。図にお
いて、基本構成は図５に示す従来の遅延検波器と同様で
ある。タイミング誤差検出回路６０１は加算器５１９か
ら位相差信号を取り込み、連続する３つの位相差信号の
符号を検出し、符号が異なる場合にアイアパーチャ最大
の点からサンプリングタイミングの遅れあるいは進みを
認識してサンプリング点をシフトする方向を検出する。
【００１２】一方、シフトレジスタ６０２は、データク
ロック周波数ｆb に対してジッタが無視できる程度の高
周波数（ｍｆb ）のマスタクロック６０３を分周し、デ
ータクロック周波数の２倍の周波数（２ｆb ）のクロッ
クを生成する。次に、クロック位相誤差補正回路６０４
がタイミング誤差検出回路６０１の出力信号に応じて、
シフトレジスタ６０２が出力するクロックの位相を補正
する。
ロック周波数ｆb に対してジッタが無視できる程度の高
周波数（ｍｆb ）のマスタクロック６０３を分周し、デ
ータクロック周波数の２倍の周波数（２ｆb ）のクロッ
クを生成する。次に、クロック位相誤差補正回路６０４
がタイミング誤差検出回路６０１の出力信号に応じて、
シフトレジスタ６０２が出力するクロックの位相を補正
する。
【００１３】このクロック位相誤差補正回路６０４から
出力される再生クロックで、直交検波後のベースバンド
信号のアナログ・ディジタル変換、１タイムスロット前
のデータとの位相差検出演算を行う。
出力される再生クロックで、直交検波後のベースバンド
信号のアナログ・ディジタル変換、１タイムスロット前
のデータとの位相差検出演算を行う。
【００１４】このように、位相差信号の符号ビットが反
転するタイミングから、アイアパーチャが最大になるよ
うなサンプリングタイミングを制御することができ、デ
ータ識別器５２０，５２１では常にアイアパーチャが最
大となるところでデータの識別を行うことができる。
転するタイミングから、アイアパーチャが最大になるよ
うなサンプリングタイミングを制御することができ、デ
ータ識別器５２０，５２１では常にアイアパーチャが最
大となるところでデータの識別を行うことができる。
【００１５】
【発明が解決しようとする課題】ところで、バースト伝
送を行う際に、再生クロックとデータクロックの初期位
相がずれている場合の高速同期方法として、位相差信号
の符号ビットの反転タイミングからデータクロックの初
期位相を検出し、それをトリガとして再生クロックを強
制的にリセットする方法が知られている。
送を行う際に、再生クロックとデータクロックの初期位
相がずれている場合の高速同期方法として、位相差信号
の符号ビットの反転タイミングからデータクロックの初
期位相を検出し、それをトリガとして再生クロックを強
制的にリセットする方法が知られている。
【００１６】しかし、高い伝送レートの信号を扱う遅延
検波器を低消費電力で動作させるために、上述した先願
例のようにアナログ・ディジタル変換および位相差検出
演算のためのクロックをデータクロック周波数ｆb に対
して２倍とすると、再生クロックとデータクロックが同
期できていない場合には、位相差信号の符号ビットの反
転タイミングは実際のデータクロックの初期位相よりも
最大でｆb ／２の遅れが生じる。このとき、位相差信号
の符号ビットの反転タイミングで再生クロックを強制リ
セットすると、再生クロックとデータクロックの位相差
Δθは最大πとなり、この方法では再生クロックをデー
タクロックに同期させることができなかった。
検波器を低消費電力で動作させるために、上述した先願
例のようにアナログ・ディジタル変換および位相差検出
演算のためのクロックをデータクロック周波数ｆb に対
して２倍とすると、再生クロックとデータクロックが同
期できていない場合には、位相差信号の符号ビットの反
転タイミングは実際のデータクロックの初期位相よりも
最大でｆb ／２の遅れが生じる。このとき、位相差信号
の符号ビットの反転タイミングで再生クロックを強制リ
セットすると、再生クロックとデータクロックの位相差
Δθは最大πとなり、この方法では再生クロックをデー
タクロックに同期させることができなかった。
【００１７】したがって、バースト伝送で高速同期をと
るには、アナログ・ディジタル変換および位相差検出演
算のためのクロックが、データクロック周波数ｆb に対
してそのサンプリング遅延時間が無視できるくらい高い
周波数であることが要求される。
るには、アナログ・ディジタル変換および位相差検出演
算のためのクロックが、データクロック周波数ｆb に対
してそのサンプリング遅延時間が無視できるくらい高い
周波数であることが要求される。
【００１８】一方、高い伝送レートの信号に対しても低
消費電力で動作させるには、データ再生時のアナログ・
ディジタル変換および位相差検出演算のためのクロック
は、データクロック周波数ｆb に対してできるだけ低い
周波数にしなければならない。
消費電力で動作させるには、データ再生時のアナログ・
ディジタル変換および位相差検出演算のためのクロック
は、データクロック周波数ｆb に対してできるだけ低い
周波数にしなければならない。
【００１９】しかし、従来技術ではこのような相反する
２つの課題を同時に満足させることは困難であり、低消
費電力で動作でき、かつバースト伝送の際に高速同期を
とることができる遅延検波器を実現することはできなか
った。
２つの課題を同時に満足させることは困難であり、低消
費電力で動作でき、かつバースト伝送の際に高速同期を
とることができる遅延検波器を実現することはできなか
った。
【００２０】本発明は、高い伝送レートの信号に対して
も低消費電力で動作でき、さらにバースト伝送の際に再
生クロックとデータクロックの初期位相の高速同期を可
能にする遅延検波器を提供することを目的とする。
も低消費電力で動作でき、さらにバースト伝送の際に再
生クロックとデータクロックの初期位相の高速同期を可
能にする遅延検波器を提供することを目的とする。
【００２１】
【課題を解決するための手段】図１は、本発明遅延検波
器の基本構成を示すブロック図である。図において、本
発明の遅延検波器は、受信変調信号を取り込み、Ｉチャ
ネルおよびＱチャネルのベースバンド信号に変換する直
交検波手段１１と、再生クロックをサンプリングタイミ
ングとして各ベースバンド信号をディジタルデータに変
換し、１タイムスロット前のデータとの位相差を検出す
る位相差検出手段１２と、各チャネル対応の位相差信号
を取り込み、前記再生クロックに同期してデータ識別を
行うデータ識別手段１３とを備えた遅延検波器におい
て、前記再生クロックで検出された連続する複数の位相
差信号を取り込み、その符号からサンプリングのタイミ
ング誤差を検出するタイミング誤差検出回路１４と、前
記受信変調信号の受信開始を検出する受信開始タイミン
グ検出回路１５と、前記受信変調信号の受信開始タイミ
ングで、データクロック周波数より高い周波数を有する
第１クロックを出力し、その第１クロックで検出された
連続する複数の位相差信号を取り込み、その符号の反転
タイミングからデータクロックの初期位相を検出するデ
ータクロック位相検出手段１６と、データクロック周波
数より高い周波数を有する第２クロックを分周し、さら
に前記データクロック位相検出手段１６で検出されたデ
ータクロックの初期位相に位相同期した第３クロックを
生成し、また前記タイミング誤差検出回路１４で検出さ
れたタイミング誤差に応じて第３クロックにそのタイミ
ング誤差を補正するクロック位相を設定し、前記再生ク
ロックとして出力するクロック位相制御手段１７と、前
記データクロック位相検出手段１６でデータクロックの
初期位相が検出されたタイミングで、前記再生クロック
を前記第１クロックから前記第３クロックに切り替えて
出力するクロック切替手段１８とを備えたことを特徴と
する。
器の基本構成を示すブロック図である。図において、本
発明の遅延検波器は、受信変調信号を取り込み、Ｉチャ
ネルおよびＱチャネルのベースバンド信号に変換する直
交検波手段１１と、再生クロックをサンプリングタイミ
ングとして各ベースバンド信号をディジタルデータに変
換し、１タイムスロット前のデータとの位相差を検出す
る位相差検出手段１２と、各チャネル対応の位相差信号
を取り込み、前記再生クロックに同期してデータ識別を
行うデータ識別手段１３とを備えた遅延検波器におい
て、前記再生クロックで検出された連続する複数の位相
差信号を取り込み、その符号からサンプリングのタイミ
ング誤差を検出するタイミング誤差検出回路１４と、前
記受信変調信号の受信開始を検出する受信開始タイミン
グ検出回路１５と、前記受信変調信号の受信開始タイミ
ングで、データクロック周波数より高い周波数を有する
第１クロックを出力し、その第１クロックで検出された
連続する複数の位相差信号を取り込み、その符号の反転
タイミングからデータクロックの初期位相を検出するデ
ータクロック位相検出手段１６と、データクロック周波
数より高い周波数を有する第２クロックを分周し、さら
に前記データクロック位相検出手段１６で検出されたデ
ータクロックの初期位相に位相同期した第３クロックを
生成し、また前記タイミング誤差検出回路１４で検出さ
れたタイミング誤差に応じて第３クロックにそのタイミ
ング誤差を補正するクロック位相を設定し、前記再生ク
ロックとして出力するクロック位相制御手段１７と、前
記データクロック位相検出手段１６でデータクロックの
初期位相が検出されたタイミングで、前記再生クロック
を前記第１クロックから前記第３クロックに切り替えて
出力するクロック切替手段１８とを備えたことを特徴と
する。
【００２２】
【作用】本発明の遅延検波器では、データクロックの初
期位相を検出して再生クロックの初期リセットのトリガ
として用いることを特徴とする。以下、図２を参照し、
データクロックの初期位相の検出から再生クロックにリ
セットをかけるまでの動作について説明する。
期位相を検出して再生クロックの初期リセットのトリガ
として用いることを特徴とする。以下、図２を参照し、
データクロックの初期位相の検出から再生クロックにリ
セットをかけるまでの動作について説明する。
【００２３】受信開始タイミング検出回路１５は、受信
変調信号（バースト）の受信電界レベルを検出してバー
スト受信開始を検出する。データクロック位相検出手段
１６は、このバースト受信開始と同時に、まずクロック
切替手段１８を介してデータクロック周波数ｆb のｍ倍
の第１クロックを位相差検出手段１２に出力する。位相
差検出手段１２では、その第１クロックをサンプリング
クロックとしてベースバンド信号のアナログ・ディジタ
ル変換および１タイムスロット間前のデータとの位相差
検出演算を行う。データクロック位相検出手段１６で
は、この位相差信号の符号ビットの反転タイミングから
データクロックの初期位相を検出する。
変調信号（バースト）の受信電界レベルを検出してバー
スト受信開始を検出する。データクロック位相検出手段
１６は、このバースト受信開始と同時に、まずクロック
切替手段１８を介してデータクロック周波数ｆb のｍ倍
の第１クロックを位相差検出手段１２に出力する。位相
差検出手段１２では、その第１クロックをサンプリング
クロックとしてベースバンド信号のアナログ・ディジタ
ル変換および１タイムスロット間前のデータとの位相差
検出演算を行う。データクロック位相検出手段１６で
は、この位相差信号の符号ビットの反転タイミングから
データクロックの初期位相を検出する。
【００２４】なお、このとき、位相差信号の符号ビット
の反転タイミングは、実際のデータクロックの位相に対
して１／ｍｆb のジッタを有するので、このマスタクロ
ック信号としてはｍ＝32程度のもの（32ｆb ）が好まし
い。
の反転タイミングは、実際のデータクロックの位相に対
して１／ｍｆb のジッタを有するので、このマスタクロ
ック信号としてはｍ＝32程度のもの（32ｆb ）が好まし
い。
【００２５】一方、クロック位相制御手段１７では、デ
ータクロック周波数ｆb のｎ倍の第２クロックを分周し
てデータクロック周波数の最低２倍の周波数を有する第
３クロックを生成し、この第３クロックに対してデータ
クロック位相検出手段１６で検出されたデータクロック
の初期位相をトリガとするリセット処理を行い、データ
クロックの初期位相に同期した再生クロックを生成す
る。
ータクロック周波数ｆb のｎ倍の第２クロックを分周し
てデータクロック周波数の最低２倍の周波数を有する第
３クロックを生成し、この第３クロックに対してデータ
クロック位相検出手段１６で検出されたデータクロック
の初期位相をトリガとするリセット処理を行い、データ
クロックの初期位相に同期した再生クロックを生成す
る。
【００２６】クロック切替手段１８では、データクロッ
ク位相検出手段１６でデータクロックの初期位相が検出
されたタイミングで、データクロック位相検出手段１６
から出力されている第１クロックから、クロック位相制
御出力１７から出力される第３クロックに切り替え、位
相差検出手段１２およびデータ識別手段１３に与える再
生クロックとして出力する。
ク位相検出手段１６でデータクロックの初期位相が検出
されたタイミングで、データクロック位相検出手段１６
から出力されている第１クロックから、クロック位相制
御出力１７から出力される第３クロックに切り替え、位
相差検出手段１２およびデータ識別手段１３に与える再
生クロックとして出力する。
【００２７】以後、クロック位相制御手段１７は、先願
と同様にタイミング誤差検出回路１４で検出されたタイ
ミング誤差に応じて第３クロックにそのタイミング誤差
を補正するクロック位相を設定する。
と同様にタイミング誤差検出回路１４で検出されたタイ
ミング誤差に応じて第３クロックにそのタイミング誤差
を補正するクロック位相を設定する。
【００２８】したがって、位相差検出手段１２では、こ
の再生クロック（位相制御された第３クロック）を用い
ることにより、位相差信号のアイアパーチャが最大にな
るようなサンプリングタイミングでベースバンド信号の
アナログ・ディジタル変換および１タイムスロット間前
のデータとの位相差検出演算を行うことができ、データ
識別手段１３では常にアイアパーチャが最大となるとこ
ろでデータの識別を行うことができる。
の再生クロック（位相制御された第３クロック）を用い
ることにより、位相差信号のアイアパーチャが最大にな
るようなサンプリングタイミングでベースバンド信号の
アナログ・ディジタル変換および１タイムスロット間前
のデータとの位相差検出演算を行うことができ、データ
識別手段１３では常にアイアパーチャが最大となるとこ
ろでデータの識別を行うことができる。
【００２９】すなわち、再生クロックとデータクロック
の初期位相を合わせることにより高速同期が確立でき、
以後低速のクロックで位相差検出手段１２を動作させる
ことができるので、高い伝送レートの信号に対しても消
費電力を低く抑えることができる。
の初期位相を合わせることにより高速同期が確立でき、
以後低速のクロックで位相差検出手段１２を動作させる
ことができるので、高い伝送レートの信号に対しても消
費電力を低く抑えることができる。
【００３０】
【実施例】図３は、本発明の遅延検波器の一実施例構成
を示すブロック図である。図において、ＩＦ変調信号入
力端子５０１、ハイブリッド５０３、ミクサ５０４，５
０５、90度移相器５０６、局部発振器５０７、低域通過
フィルタ（ＬＰＦ）５０８，５０９、アナログ・ディジ
タル変換器（Ａ／Ｄ）５１０，５１１、遅延器５１２，
５１３、乗算器５１４〜５１７、加算器５１８，５１
９、データ識別器５２０，５２１、Ｉチャネルデータ出
力端子５２３、Ｑチャネルデータ出力端子５２４の構成
は、図６に示す遅延検波器の構成と同様である。
を示すブロック図である。図において、ＩＦ変調信号入
力端子５０１、ハイブリッド５０３、ミクサ５０４，５
０５、90度移相器５０６、局部発振器５０７、低域通過
フィルタ（ＬＰＦ）５０８，５０９、アナログ・ディジ
タル変換器（Ａ／Ｄ）５１０，５１１、遅延器５１２，
５１３、乗算器５１４〜５１７、加算器５１８，５１
９、データ識別器５２０，５２１、Ｉチャネルデータ出
力端子５２３、Ｑチャネルデータ出力端子５２４の構成
は、図６に示す遅延検波器の構成と同様である。
【００３１】また、タイミング誤差検出回路１４（６０
１）、受信開始タイミング検出回路１５、データクロッ
ク位相検出手段１６、クロック位相制御手段１７および
クロック切替手段１８の構成は、図１に示す本発明の基
本構成の説明で示した通りである。
１）、受信開始タイミング検出回路１５、データクロッ
ク位相検出手段１６、クロック位相制御手段１７および
クロック切替手段１８の構成は、図１に示す本発明の基
本構成の説明で示した通りである。
【００３２】ここで、クロック位相制御手段１７は、従
来と同様のシフトレジスタ６０２とクロック位相誤差補
正回路６０４との間に、クロック位相にリセットをかけ
てデータクロックの初期位相に同期させるクロック位相
リセット回路３０１を設ける。なお、本実施例では、デ
ータクロック位相検出手段１６がデータクロックの初期
位相を検出し、クロック切替手段１８の切り替えを制御
する信号を用いてクロック位相のリセットトリガとする
構成である。
来と同様のシフトレジスタ６０２とクロック位相誤差補
正回路６０４との間に、クロック位相にリセットをかけ
てデータクロックの初期位相に同期させるクロック位相
リセット回路３０１を設ける。なお、本実施例では、デ
ータクロック位相検出手段１６がデータクロックの初期
位相を検出し、クロック切替手段１８の切り替えを制御
する信号を用いてクロック位相のリセットトリガとする
構成である。
【００３３】受信開始タイミング検出回路１５は、受信
変調信号（バースト）の受信電界レベル（ＲＳＳＩ）を
検出してバースト受信開始を検出する。データクロック
位相検出手段１６は、このバースト受信開始と同時に、
まずクロック切替手段１８を介してアナログ・ディジタ
ル変換器５１０，５１１、遅延器５１２，５１３、乗算
器５１４〜５１７、加算器５１８，５１９にデータクロ
ック周波数ｆb のｍ倍のマスタクロック（ｍｆb ）を出
力し、それをサンプリングクロックとしてベースバンド
信号のアナログ・ディジタル変換および１タイムスロッ
ト間前のデータとの位相差検出演算を行わせる。ここ
で、データクロック位相検出手段１６は、加算器５１９
から出力される位相差信号の符号ビットの反転タイミン
グからデータクロックの初期位相を検出し、クロック切
替手段１８を制御して周波数ｍｆbのマスタクロックを
出力停止とする。
変調信号（バースト）の受信電界レベル（ＲＳＳＩ）を
検出してバースト受信開始を検出する。データクロック
位相検出手段１６は、このバースト受信開始と同時に、
まずクロック切替手段１８を介してアナログ・ディジタ
ル変換器５１０，５１１、遅延器５１２，５１３、乗算
器５１４〜５１７、加算器５１８，５１９にデータクロ
ック周波数ｆb のｍ倍のマスタクロック（ｍｆb ）を出
力し、それをサンプリングクロックとしてベースバンド
信号のアナログ・ディジタル変換および１タイムスロッ
ト間前のデータとの位相差検出演算を行わせる。ここ
で、データクロック位相検出手段１６は、加算器５１９
から出力される位相差信号の符号ビットの反転タイミン
グからデータクロックの初期位相を検出し、クロック切
替手段１８を制御して周波数ｍｆbのマスタクロックを
出力停止とする。
【００３４】一方、クロック位相制御手段１７のシフト
レジスタ６０２は、同じマスタクロック（ｍｆb ）を分
周してデータクロック周波数の２倍の周波数を有するク
ロック（２ｆb ）を生成する。クロック位相リセット回
路３０１は、データクロック位相検出手段１６がデータ
クロックの初期位相を検出したことを受けて、シフトレ
ジスタ６０２から出力されるクロックを強制リセット
し、データクロックの初期位相に同期した再生クロック
（２ｆb ）を生成する。
レジスタ６０２は、同じマスタクロック（ｍｆb ）を分
周してデータクロック周波数の２倍の周波数を有するク
ロック（２ｆb ）を生成する。クロック位相リセット回
路３０１は、データクロック位相検出手段１６がデータ
クロックの初期位相を検出したことを受けて、シフトレ
ジスタ６０２から出力されるクロックを強制リセット
し、データクロックの初期位相に同期した再生クロック
（２ｆb ）を生成する。
【００３５】この再生クロック（２ｆb ）は、、クロッ
ク切替手段１８からマスタクロック（ｍｆb ）に替わっ
てアナログ・ディジタル変換器５１０，５１１、遅延器
５１２，５１３、乗算器５１４〜５１７、加算器５１
８，５１９およびデータ識別器５２０，５２１に与えら
れる。なお、遅延器５１２，５１３は、クロック周波数
の切り替えに応じて、いずれのクロックでもデータクロ
ックの１タイムスロットの遅延となるように制御され
る。
ク切替手段１８からマスタクロック（ｍｆb ）に替わっ
てアナログ・ディジタル変換器５１０，５１１、遅延器
５１２，５１３、乗算器５１４〜５１７、加算器５１
８，５１９およびデータ識別器５２０，５２１に与えら
れる。なお、遅延器５１２，５１３は、クロック周波数
の切り替えに応じて、いずれのクロックでもデータクロ
ックの１タイムスロットの遅延となるように制御され
る。
【００３６】以上の操作で再生クロックをデータクロッ
クの位相に高速同期させることができ、以後図６に示す
先願の遅延検波器と同様に動作する。図４は、データク
ロック位相検出手段１６およびクロック切替手段１８の
回路構成図である。
クの位相に高速同期させることができ、以後図６に示す
先願の遅延検波器と同様に動作する。図４は、データク
ロック位相検出手段１６およびクロック切替手段１８の
回路構成図である。
【００３７】図において、データクロック位相検出手段
１６は、Ｄフリップフロップ４０１，４０２、排他的論
理和回路４０３、論理積回路４０４，４０５およびＳＲ
フリップフロップ４０６により構成される。ＳＲフリッ
プフロップ４０６および論理積回路４０５は、受信開始
信号の入力によってマスタクロック（ｍｆb ）を出力す
る。また、Ｄフリップフロップ４０１，４０２、排他的
論理和回路４０３および論理積回路４０４は、位相差信
号の符号ビット反転を検出してデータクロックの初期位
相検出とし、ＳＲフリップフロップ４０６をリセットし
てマスタクロックの送出を停止する。
１６は、Ｄフリップフロップ４０１，４０２、排他的論
理和回路４０３、論理積回路４０４，４０５およびＳＲ
フリップフロップ４０６により構成される。ＳＲフリッ
プフロップ４０６および論理積回路４０５は、受信開始
信号の入力によってマスタクロック（ｍｆb ）を出力す
る。また、Ｄフリップフロップ４０１，４０２、排他的
論理和回路４０３および論理積回路４０４は、位相差信
号の符号ビット反転を検出してデータクロックの初期位
相検出とし、ＳＲフリップフロップ４０６をリセットし
てマスタクロックの送出を停止する。
【００３８】クロック切替手段１８は、ＳＲフリップフ
ロップ４１１、論理積回路４１２、カウンタ４１３、計
数値設定回路４１４、一致検出回路４１５および論理和
回路４１６により構成される。ＳＲフリップフロップ４
１１は、データクロック位相検出手段１６の論理積回路
４０４の出力信号（初期位相検出信号）によってセット
される。論理積回路４１２には、クロック位相制御手段
１７からデータクロックの初期位相に同期し、さらに所
定の位相補正が行われたクロック（２ｆb ）が入力さ
れ、ＳＲフリップフロップ４１１のセットによって論理
積回路４１２の出力となる。
ロップ４１１、論理積回路４１２、カウンタ４１３、計
数値設定回路４１４、一致検出回路４１５および論理和
回路４１６により構成される。ＳＲフリップフロップ４
１１は、データクロック位相検出手段１６の論理積回路
４０４の出力信号（初期位相検出信号）によってセット
される。論理積回路４１２には、クロック位相制御手段
１７からデータクロックの初期位相に同期し、さらに所
定の位相補正が行われたクロック（２ｆb ）が入力さ
れ、ＳＲフリップフロップ４１１のセットによって論理
積回路４１２の出力となる。
【００３９】論理和回路４１６は、データクロック位相
検出手段１６の論理積回路４０５から出力されるマスタ
クロック（ｍｆb ）あるいは論理積回路４１２から出力
されるクロック（２ｆb ）をクロック切替手段１８の出
力として取り出す。
検出手段１６の論理積回路４０５から出力されるマスタ
クロック（ｍｆb ）あるいは論理積回路４１２から出力
されるクロック（２ｆb ）をクロック切替手段１８の出
力として取り出す。
【００４０】なお、カウンタ４１３，計数値設定回路４
１４および一致検出回路４１５は、クロック（２ｆb ）
を計数してバーストの終わりを検出したときにＳＲフリ
ップフロップ４１１をリセットしてクロック（２ｆb ）
の送出を停止させる。
１４および一致検出回路４１５は、クロック（２ｆb ）
を計数してバーストの終わりを検出したときにＳＲフリ
ップフロップ４１１をリセットしてクロック（２ｆb ）
の送出を停止させる。
【００４１】また、図３に示す実施例構成において、ク
ロック位相リセット回路３０１に与えられるリセット信
号は、ここでは論理積回路４０４の出力から取り出され
る信号が用いられる。したがって、本実施例構成ではク
ロック位相のリセット操作と再生クロック周波数の切り
替えは同タイミングで実施される。
ロック位相リセット回路３０１に与えられるリセット信
号は、ここでは論理積回路４０４の出力から取り出され
る信号が用いられる。したがって、本実施例構成ではク
ロック位相のリセット操作と再生クロック周波数の切り
替えは同タイミングで実施される。
【００４２】
【発明の効果】以上説明したように本発明は、バースト
伝送において、データクロックと再生クロックの初期位
相が大きくずれている場合でも、再生クロックをデータ
クロックに高速同期させることができる。さらに、デー
タクロック周波数の最低２倍のクロック周波数で各部の
駆動ができるので、高い伝送レートの信号に対して低い
消費電力で動作する遅延検波器を実現することができ
る。
伝送において、データクロックと再生クロックの初期位
相が大きくずれている場合でも、再生クロックをデータ
クロックに高速同期させることができる。さらに、デー
タクロック周波数の最低２倍のクロック周波数で各部の
駆動ができるので、高い伝送レートの信号に対して低い
消費電力で動作する遅延検波器を実現することができ
る。
【図面の簡単な説明】
【図１】本発明の遅延検波器の基本構成を示すブロック
図である。
図である。
【図２】本発明の遅延検波器の動作タイミングを説明す
る図である。
る図である。
【図３】本発明の遅延検波器の一実施例構成を示すブロ
ック図である。
ック図である。
【図４】データクロック位相検出手段１６およびクロッ
ク切替手段１８の回路構成図である。
ク切替手段１８の回路構成図である。
【図５】従来のベースバンド遅延検波器（特願平２−２
３４１９９）の構成を示すブロック図である。
３４１９９）の構成を示すブロック図である。
【図６】先願の遅延検波器（特願平２−３０１８７１）
の構成を示すブロック図である。
の構成を示すブロック図である。
１１ 直交検波手段 １２ 位相差検出手段 １３ データ識別手段 １４ タイミング誤差検出回路 １５ 受信開始タイミング検出回路 １６ データクロック位相検出手段 １７ クロック位相制御手段 １８ クロック切替手段 ３０１ クロック位相リセット回路 ４０１，４０２ Ｄフリップフロップ ４０３ 排他的論理和回路 ４０４，４０５ 論理積回路 ４０６ ＳＲフリップフロップ ４１１ ＳＲフリップフロップ ４１２ 論理積回路 ４１３ カウンタ ４１４ 計数値設定回路 ４１５ 一致検出回路 ４１６ 論理和回路 ５０１ ＩＦ変調信号入力端子 ５０３ ハイブリッド ５０４，５０５ ミクサ ５０６ 90度移相器 ５０７ 局部発振器 ５０８，５０９ 低域通過フィルタ（ＬＰＦ） ５１０，５１１ アナログ・ディジタル変換器（Ａ／
Ｄ） ５１２，５１３ 遅延器 ５１４〜５１７ 乗算器 ５１８，５１９ 加算器 ５２０，５２１ データ識別器 ５２３ Ｉチャネルデータ出力端子 ５２４ Ｑチャネルデータ出力端子 ６０１ タイミング誤差検出回路６０１は加算器５１９
から位相差信号を取り ６０２ シフトレジスタ ６０３ マスタクロック ６０４ クロック位相誤差補正回路
Ｄ） ５１２，５１３ 遅延器 ５１４〜５１７ 乗算器 ５１８，５１９ 加算器 ５２０，５２１ データ識別器 ５２３ Ｉチャネルデータ出力端子 ５２４ Ｑチャネルデータ出力端子 ６０１ タイミング誤差検出回路６０１は加算器５１９
から位相差信号を取り ６０２ シフトレジスタ ６０３ マスタクロック ６０４ クロック位相誤差補正回路
Claims (1)
- 【請求項１】 受信変調信号を取り込み、Ｉチャネルお
よびＱチャネルのベースバンド信号に変換する直交検波
手段と、 再生クロックをサンプリングタイミングとして各ベース
バンド信号をディジタルデータに変換し、１タイムスロ
ット前のデータとの位相差を検出する位相差検出手段
と、 各チャネル対応の位相差信号を取り込み、前記再生クロ
ックに同期してデータ識別を行うデータ識別手段とを備
えた遅延検波器において、 前記再生クロックで検出された連続する複数の位相差信
号を取り込み、その符号からサンプリングのタイミング
誤差を検出するタイミング誤差検出回路と、 前記受信変調信号の受信開始を検出する受信開始タイミ
ング検出回路と、 前記受信変調信号の受信開始タイミングで、データクロ
ック周波数より高い周波数を有する第１クロックを出力
し、その第１クロックで検出された連続する複数の位相
差信号を取り込み、その符号の反転タイミングからデー
タクロックの初期位相を検出するデータクロック位相検
出手段と、 データクロック周波数より高い周波数を有する第２クロ
ックを分周し、さらに前記データクロック位相検出手段
で検出されたデータクロックの初期位相に位相同期した
第３クロックを生成し、また前記タイミング誤差検出回
路で検出されたタイミング誤差に応じて第３クロックに
そのタイミング誤差を補正するクロック位相を設定し、
前記再生クロックとして出力するクロック位相制御手段
と、 前記データクロック位相検出手段でデータクロックの初
期位相が検出されたタイミングで、前記再生クロックを
前記第１クロックから前記第３クロックに切り替えて出
力するクロック切替手段とを備えたことを特徴とする遅
延検波器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4055762A JPH066397A (ja) | 1992-03-13 | 1992-03-13 | 遅延検波器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4055762A JPH066397A (ja) | 1992-03-13 | 1992-03-13 | 遅延検波器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH066397A true JPH066397A (ja) | 1994-01-14 |
Family
ID=13007864
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4055762A Pending JPH066397A (ja) | 1992-03-13 | 1992-03-13 | 遅延検波器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH066397A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6570941B1 (en) | 1999-01-05 | 2003-05-27 | Matsushita Electric Industrial Co., Ltd. | Receiver and phase extraction circuit |
| WO2004059749A1 (en) * | 2002-12-31 | 2004-07-15 | Hongtu Zhao | Light emitting diode lamp and manufacturing method thereof |
| US10148474B2 (en) | 2014-11-13 | 2018-12-04 | Mitsubishi Electric Corporation | Receiving device and receiving method, and transmitting/receiving system |
-
1992
- 1992-03-13 JP JP4055762A patent/JPH066397A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6570941B1 (en) | 1999-01-05 | 2003-05-27 | Matsushita Electric Industrial Co., Ltd. | Receiver and phase extraction circuit |
| WO2004059749A1 (en) * | 2002-12-31 | 2004-07-15 | Hongtu Zhao | Light emitting diode lamp and manufacturing method thereof |
| US10148474B2 (en) | 2014-11-13 | 2018-12-04 | Mitsubishi Electric Corporation | Receiving device and receiving method, and transmitting/receiving system |
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