JPH04172734A - 遅延検波器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ディジタル無線通信において復調器として用
いられる遅延検波器に関する。

〔従来の技術〕

ＰＳＫ信号の復調には、同期検波や遅延検波が用いられ
ている。同期検波は、信号と直交する位相の雑音成分の
除去が可能であるために、遅延検波に比べて誤り率特性
が優れている。しかし、同期検波では、搬送波再生回路
で基準搬送波を再生する必要があり、移動通信のように
フェージングで受信信号レベルの変動が激しい場合には
、搬送波再生回路で同期はずれが生じ、かえって遅延検
波よりも誤り率特性が劣化することがある。

したがって、移動通信システムでは、フェージングに比
較的強い遅延検波器を用いることが多い。

第７図は、従来のＩＦ（中間周波数）帯遅延検波器の構
成を示すブロック図である。

図において、ＩＦ帯の変調信号は図外のりミタ回路で矩
形波にされ、ＩＦ変調信号入力端子７０１に入力される
。マスタクロック入力端子７０３に入力されるマスタク
ロツタは、中間周波数よりも非常に高い周波数をもつ。

矩形波のＩＦ変調信号は、Ｄフリップフロップ７０５で
マスタクロックに同期がとられ、さらにその出力がマス
タクロツタで駆動されるシフトレジスタ７０７を介して
データクロックの１周期分遅延される。

■チャネルの検波は、排他的論理和回路（Ｅｘ　０Ｒ）
７０９に、Ｄフリップフロップ７０５の出力信号と、シ
フトレジスタ７０７を介して得られる１タイムスロット
前の信号とを取り込んで乗算演算を行う。さらに、低域
通過フィルタ（ＬＰＦ）７１１でその出力から高調波成
分を除去し、データ識別器７１３で再生クロックのタイ
ミングで識別することにより復調データが得られる。デ
ータ識別器７１３から出力されるＩチャネルデータは、
Ｉチャネルデータ出力端子７１５に出力される。

このようにＩチャネルの検波は、データクロックの１周
期分を遅延させて乗算すればよいが、Ｑチャネルの検波
は、データクロックの１周期分を遅延させた後に、さら
にシフトレジスタ７０８で中間周波数の１／４周期分遅
延させた信号を生成し、排他的論理和回路（ＥｘＯＲ，
）７１０でＤフリップフロップ７０５の出力信号との乗
算演算を行う。以下同様に、低域通過フィルタ７１２お
よびデータ識別器７１４を介して、Ｑチャネルデータ出
力端子７１６にＱチャネルデータが出力される。

なお、クロック位相同期回路７１７は、低域通過フィル
タ７１２の出力を取り込み、データクロックと同じ周波
数のクロックを再生してデータ識別器７１３．７１４に
送出する。

１Ｆ帯遅延検波器では、上述したようにアナログ・ディ
ジタル変換器を使わずにディジタル処理を行うことがで
きるが、中間周波数により決まる処理速度の限界からベ
ースバンド信号の伝送レートには制約がある。したがっ
て、高速ＰＳＫ信号を復調する場合には、■チャネルお
よびＱチャネルの各ベースバンド信号に変換してから、
ディジタル処理を行うベースバンド遅延検波器が用いら
れる。

第８図は、従来のベースバンド遅延検波器の構成を示す
ブロック図である。

図において、ＩＦ変調信号入力端子８０１に入力された
ＩＦ変調信号は、ハイブリッド８０３、ミクサ８０４．
８０５．９０度移相器８０６、局部発振器８０７で構成
される直交検波器に取り込まれ、■チャネルおよびＱチ
ャネルの各ベースバンド信号に変換され、さらにそれぞ
れ低域通過フィルタ（ＬＰＦ）８０８．８０９で高調波
成分を除去され、アナログ・ディジタル変換器（Ａ／Ｄ
）８１１．８１２を介してディジタル信号に変換される
。

ここで、各チャネルのベースバンド信号に１タイムスロ
ットの遅延を与える遅延器８１３．８１４、■チャネル
ベースバンド信号と遅延器８１３を介したＩチャネルベ
ースバンド信号との乗算を行う乗算器８１５、Ｑチャネ
ルベースバンド信号と遅延器８１３を介したＩチャネル
ベースバンド信号との乗算を行う乗算器８１７、■チャ
ネルベースバンド信号と遅延器８１４を介したＱチャネ
ルベースバンド信号との乗算を行う乗算器８１６、Ｑチ
ャネルベースバンド信号と遅延器８１４を介したＱチャ
ネルベースバンド信号との乗算を行う乗算器８１８、乗
算器８１５．８１８の出力を加算する加算器８１９、乗
算器８１６．８１７の出力を加算する加算器８２０にお
いて、 ｃｏｓ　（φ０−φｎ−１） ＝　ｃｏｓφ１ｌＣＯ３φ、−、十ｓｉｎφ、　ｓｉｎ
φ、ｌ−、−（１）ｓｉｎ（φ７−φ、、−１） ＝ｓｉｎφ、　ｃｏｓφ、−、＋ｃｏｓφ、ｓｉｎφｎ
−１’−・（２）の演算を行い、各加算器８１９．８２
０の出力をデータ識別器８２１．８２２で処理すること
により、■チャネルデータ出力端子８２３およびＱチャ
ネルデータ出力端子８２４に、■チャネルおよびＱチャ
ネルの各復調信号を取り出すことができる。

なお、この構成において、データ識別器８２１．８２２
には、データクロツタと同じ周波数で位相同期したクロ
ックが必要となる。クロックタイミング同期回路８２５
は、Ｑチャネルベースバンド信号を低域通過フィルタ８
０９の出力から取り込み、ベースバンド信号のゼロクロ
ス点を駆動タイミングとして、データクロツタと同じ周
波数のクロックを再生し、アナログ・ディジタル変換器
８１１．８１２、遅延器８１３．８１４、乗算器８１５
〜８１８、加算器８１９．８２０を駆動するとともに、
インバータ８２９を介してデータ識別器８２１．８２２
に再生クロックを供給する。

ここで、クロックタイミング同期回路８２５として、デ
ィジタルＰＬＬ形の回路構成例を第９図に示す。

第９図において、符号８５１はデータ入力端子、符号８
５３は比較クロック（ｆ、）入力端子、符号８５５はマ
スタクロツタ（ｍｆｂ）入力端子である。マスタクロツ
タに同期した入力データを出力するＤフリップフロップ
８５７は、その出力をアップダウンカウンタ８６１のク
ロック端子ＣＫに送出する。Ｄフリップフロップ８５９
は、入力データと比較クロックとの位相の前後関係の情
報データをアップダウン判定出力をアップダウンカウン
タ８６１のアップダウン制御端子Ｕ／Ｄに送出する。計
数値検出回路８６３は、アップダウンカウンタ８６１の
計数値が設定計数になったときに、クロック位相制御回
路８６５に選択制御信号を送出する。

一方、シフトレジスタ８６７は、マスタクロックから複
数のタイミングの出力信号を生成し、クロック位相制御
回路８６５はシフトレジスタ８６７の各出力から１つの
タイミングを選択し、分周回路８６９を介して同期クロ
ック出力端子８７１にデータクロックに同期した再生ク
ロックが取り出される。

このような構成により、クロックタイミング同期回路８
２５は、直交検波した後のアナログのベースバンド信号
からゼロクロス点を検出したタイミングでクロックを再
生することができる。

〔発明が解決しようとする課題〕

ところで、このクロックを用いたデータ識別点では、Ｑ
ＰＳＫ変調の場合に、■チャネルおよびＱチャネルの各
々の検波出力は２値になるが、π／４シフトＱＰＳＫ変
調の場合には、タイミングの取り方によって５値、ある
いは２値＋３値になる。

ここで、受信中間周波数と局部発振器８０７の発振周波
数との周波数誤差がない場合には、第１θ図（ａ）に示
すように、直交検波信号の信号点配置は固定するのでク
ロックは安定に再生される。しかし、実際の伝送系では
、受信中間周波数と局部発振周波数との周波数誤差Δｆ
があり、受信信号は、ｃｏｓ（２π（ｆ　ｃ＋Δｆ）ｔ
＋φ、）　　　　　・（３）となる。なお、ｆＣは搬送
波の中心周波数である。

したがって、■チャネルおよびＱチャネルの各検波信号
は、それぞれ １　：　ｃｏｓ（２ｘΔｆｔ＋φｆｉ）・（４）Ｑ　：
　５ｉｎ（２πΔｆｔ十φ、）−（５）となる、このよ
うに、各検波信号が周波数誤差成分を有するので、第１
０図［有］）に示すようにＩ−Ｑ軸上で位相回転を生じ
て位相検波面をよぎることになる。すなわち、検波信号
のゼロクロスタイミングでクロックタイミング同期回路
８２５を駆動できなくなる。

さらに、Ｔをデータ周期として１シンボルごとに、 ２πΔｆＴ　　　　　　　　　　　　　　　　　・・・
（６）の位相回転が生じる。したがって、従来のバース
ト伝送で用いられるデータクロツタとデータとの初期位
相だけを合わせる方式において、バースト長が長い場合
には、データクロックのタイミングがデータのアイアパ
ーチャ（アイパターンにおける縦のアイの開き）が最大
となるタイミングからずれ、正しいタイミングでデータ
を識別できなくなることがあった。

このように、直交検波後のベースバンド信号のゼロクロ
ス点をクロックタイミング同期回路８２５の入力タイミ
ングとすると、受信変調信号の中心周波数と局部発振器
の発振周波数との周波数誤差のために、安定にデータク
ロックを再生することができなかった。

このような問題点を解決するものとして、データクロツ
タと非同期でそのｍ倍の周波数のクロックによりアナロ
グ・ディジタル変換および積和演算を行い、アイアパー
チャが最大となるクロックでデータを識別する遅延検波
器を出願した（特願平２−２３４１９９）。その構成例
を第１１図に示す。

基本的な部分は、第８図に示す従来のベースバンド遅延
検波器と同様である。データクロック周波数をｆ、とし
たときに、発振器９０１において非同期でｍ倍の周波数
ｍｆｂのクロックを生成し、このクロックでベースバン
ド検波信号をアナログ・ディジタル変換してディジタル
化し、乗算および加算演算を行って１タイムスロット前
のデータとの位相差を算出する。ここで、加算器８１９
．８２０の出力データを２の補数で出力すれば、データ
のゼロクロス点で符号ビットが反転する。この符号ビッ
トが極性反転するタイミングでクロックタイミング同期
回路９０３を駆動する。

なお、クロックタイミング同期回路９０３としては、第
９図に示す従来のＰＬＬ形のものを用いることができる
。また、この場合のクロックタイミング同期回路９０３
の入力タイミングは、ゼロクロス点に対してｌ　／　ｍ
　ｆ、のジッタを有する。

このように、直交検波後のベースバフ）”信号０：）ゼ
ロクロス点からクロックタイミング同期回路８２５の入
力タイミングを抽出するのではなく、乗算、加算演算後
の差分信号のアイのゼロクロス点をトリガとすれば、位
相差信号は、 １：ｃｏｓ（２ｇ（Δｆ７−Δｆｎ−＋）Ｔ＋＜φ、−
ａ、−，））・・・（７） Ｑ：５ｉｎ（２ｚ（Δｆ７−Δｆ、−＋）Ｔ＋＜φ７−
φ、、−，））・・・（８） となり、位相誤差は抑圧されてクロック再生を安定に行
うことができる。

すなわち、受信変調信号の中心周波数と局部発振器の周
波数との周波数誤差がある場合でも、受信復調データか
ら安定にデータ識別用のクロックを再生することができ
る。

しかし、このような構成では、データクロツタのｍ倍の
クロックが不可欠となる。実際上、データに対してデー
タ識別クロックのジッタが無視できる程度にするには、
ｍ＝３２程度にする必要がある。そこで、データクロッ
クの３２倍の周波数のクロックを使用すると、例えばデ
ータクロック周波数カ５１２ｋ）ｌｚの場合には、１５
ＭＨｚのクロック周波数でアナログ・ディジタル変換器
、乗算器、加算器を駆動することになり、消費電力の点
で実用的でなくなる。特に、自動車電話の移動機や携帯
電話機でベースバンド遅延検波器を使用する場合には、
この消費電力の問題は重要であり、先願の構成とは別な
手段が必要である。さらに、このクロック周波数に対す
る動作周波数の上限により、検波できるデータクロック
周波数にも制約が生しる。

本発明は、受信変調信号の中心周波数と局部発振器の発
振周波数との周波数誤差がある場合でも、安定したデー
タクロックを再生し、データ識別を行うことができる遅
延検波器を提供することを目的とする。

〔課題を解決するための手段〕

第１図は、本発明遅延検波器の原理構成を示すブロック
図である。

図において、請求項１に記載の発明は、中間周波数に変
換された受信変調信号を取り込み、ＴチャネルおよびＱ
チャネルのベースバンド信号に変換する直交検波手段１
０１と、各ベースバンド信号をディジタルデータに変換
し、１タイムスロット前のデータとの乗算を行い、さら
に各乗算結果を加算して各チャネル対応に１タイムスロ
ット前のデータとの位相差を検出する位相差検出手段１
０３と、各チャネル対応の位相差信号を取り込み、再生
クロックに同期してデータ識別を行うデータ識別手段１
０５とを備えた遅延検波器において、所定のクロックを
サンプリングタイミングとして位相差検出を行い、連続
する複数の位相差信号の符号からサンプリングのタイミ
ング誤差を検出するタイミング誤差検出手段１０７と、
データクロツタ周波数より高い周波数のクロックを入力
し、タイミング誤差検出手段１０７で検出されたタイミ
ング誤差に応じてそのタイミング誤差を補正するクロッ
ク位相を設定し、前記所定のクロックとして出力するク
ロック位相制御手段１０９とを備えて構成する。

請求項２に記載の発明では、タイミング誤差検出手段１
０７は、位相差検出手段の出力信号の絶対値を検出し、
その大きさに応してクロック位相制御手段で設定するク
ロック位相を制御する構成である。

［作　用］ 乗算、加算演算後の位相差信号のゼロクロス点をトリガ
とすれば、（７）式および（８）式に示すように位相誤
差は抑圧されてクロック再生を安定に行うことができる
。すなわち、 Δｆ、ｌ嬌Δｆ、−１　　　　　　　　　　　　　　　
・・・（９）とみなすことができるので、 ■、。ｏｓ（φ７−φ。−１）　　　　　　　　　・・
°００）Ｑ：５ｉｎ（φ０−φ、１−　、）　　　　　
　　　　　−０１）となる。

しかし、従来のように、１タイムスロットで１サンプリ
ングの方法では、この位相差信号のアイのゼロクロス点
は検出できない。

本発明の遅延検波器では、データクロツタ周波数ｆｂに
対して、ジッタが無視できる程度の高周波数（例えばｍ
ｆｂ（ｍは自然数））のクロックを用意し、クロック位
相制御手段１０９がこのクロックからデータクロック周
波数の２倍の周波数（２ｆｂ）のクロックを生成する。

このクロックで直交検波後のベースバンド信号のアナロ
グ・ディジタル変換、１タイムスロット前のデータとの
位相差検出演算を行い、２値のデータを算出する。

タイミング誤差検出手段１０７は、２の補数で出力され
る位相差データを取り込み、複数の連続するデータごと
にその符号ビットからデータの符号を検出し、符号が異
なる場合にアイアパーチャが最大の点からサンプリング
タイミングの遅れあるいは進み情報をパラメータとして
クロック位相制御手段１０＼９に送出する。したがって
、サンプリング点がアイアパーチャ最大の点になるよう
に制御することができる。

クロック位相制御手段１０９は、各部に出力するクロッ
クの位相を１　／　ｍ　ｆ、の時間間隔で制御する。

また、請求項２に記載の発明の構成では、位相差信号の
符号のみでなく、絶対値情報を用いてアイアパーチャが
最大の点からのサンプリングタイミングのずれの大きさ
を検出し、ずれが大きい場合には、最小補正時間間隔１
７ｍｆｂの数倍の時間間隔でタイミングを補正すること
により、従来に比べて再生クロックがデータに同期する
までの時間を短縮することができる。

このように、位相差検出手段１０３で用いるサンプリン
グクロックのタイミングを各データごとに制御し、アイ
アパーチャが最大となる識別データを復調データとして
抽出することにより、データクロック周波数と局部発振
周波数の周波数誤差の影響を除去することができる。

〔実施例〕

以下、図面に基づいて本発明の実施例について詳細に説
明する。

第２図は、本発明遅延検波器の一実施例として、π／４
シフトＱＰＳＫ変調のベースバンド遅延検波器の構成を
示すブロック図である。

図において、ＩＦ変調信号入力端子８０１、ハイブリッ
ド８０３、ミクサ８０４．８０５．９０度移相器８０６
、局部発振器８０７、低域通過フィルタ（ＬＰＦ）８０
８．８０９、アナログ・ディジタル変換器（Ａ／Ｄ）８
１１．８１２、遅延器８１３．８１４、乗算器８１５〜
８１８、加算器８１９．８２０、データ識別器８２１．
８２２、Ｉチャネルデータ出力端子８２３、Ｑチャネル
データ出力端子８２４の構成は、基本的に第８図および
第１１図に示すものと同様である。

本発明の特徴とするところは、本実施例では、タイミン
グ誤差検出回路２０１に加算器８２０の出力を取り込み
、連続する３つのデータの符号を検出し、アイアパーチ
ャ最大の点にサンプリングタイミングをもっていくため
のサンプリング点をシフトする方向を検出する。また、
クロック位相制御手段１０９として、シフトレジスタ２
０３およびクロック位相選択回路２０５を有し１．デー
タクロック周波数より高い周波数（ｍｆｂ）のマスクク
ロック２０７をシフトレジスタ２０３で分周し、データ
クロック周波数の２倍の周波数のクロックを生成し、ク
ロック位相選択回路２０５がこのタイミング誤差検出回
路２０１の出力信号に応じて、シフトレジスタ２０３が
出力する複数の位相のクロックから最適なものを選択し
て各部に出力する構成にある。

また、加算器８２０から出力される位相差データの絶対
値ビットを検出し、絶対値が小さいとき、すなわちアイ
アパーチャ最大の点からサンプリングタイミングが大き
くずれている場合には、従来の１７　ｍ　ｆ、の時間間
隔の制御ではなく、最適点からのずれの程度に応じてｌ
／ｍｆ、の自然数倍の時間間隔の制御を行う。したがっ
て、クロック同期までの収束時間を従来より短縮するこ
とができる。

また、第１１図に示す高１周波クロック（ｍｆｂ）でサ
ンプリングを行う場合には、クロックとデータとの非同
期性に起因するジッタの他に、第９図に示すＰＬＬ形ク
ロりクタイミング同期回路が有するジッタがあり、全体
として２／ｍｒｂのジッタがあったが、本発明の構成に
より最大で１／ｍｆｂのジッタに抑えることができる。

第３図は、サンプリングタイミングの誤差の検出動作を
説明する図である。

データクロツタ周波数の２倍の周波数でサンプリングを
行う。また、図中実線矢印のサンプリングタイミングが
メインクロックであり、破線矢印のサンプリングタイミ
ングがサブクロックである。

タイミング誤差検出回路２０１では、メインクロックの
タイミングがアイアパーチャ最大の点に、サブクロツタ
のタイミングがデータの識別面とクロスする点に（るよ
うに制御する。ここで、データが１から０に変化する場
合に、サブクロックのタイミングは、第３図（ａ）に示
すようにサンプリングタイミングが遅れているときに１
となり、第３図（ｂ）に示すようにサンプリングタイミ
ングが進んでいるときにＯになる。同様に、データが１
から０に変化する場合も、サンプリングタイミングの遅
れあるいは進みに応じてサブクロツタのタイミングの符
号が変化する。

ここで、タイミング誤差検出回路２０１において、デー
タクロックからメインクロックおよびサブクロックを生
成するクロック制御部の実施例構成を第４図に示し、メ
インクロックおよびサブクロックからサンプリングタイ
ミングの制御方向を検出する制御方向検出部の実施例構
成を第５図に示す。

第４図において、加算器８２０の出力データをラッチ回
路４０１．４０２を介して絶対値比較回路４０３に取り
込む。一方、クロック位相選択回路２０５が出力するデ
ータクロックを２分周回路４０４に取り込み、データク
ロックの１／２の周波数で互いに極性が反転する２つの
クロック１、クロック２に分ける。絶対値比較回路４０
３には、各クロックのタイミングで加算器８２０の出力
データが取り込まれ、その絶対値が比較されて大きい方
のタイミングのクロックが、クロックセレクタ４０５か
らメインクロック４０６として取り出され、絶対値が小
さい方のタイミングのクロックがサブクロック４０７と
して取り出される。以下、メインクロックのタイミング
がアイアパーチャ最大の点になり、サブクロックのタイ
ミングがデータの識別面とクロスする点にくるようにク
ロックタイミングが制御される。

第５図（ａ）において、加算器８２０の出力データの最
上位ビット（ＭＳＢ）を入力し、メインクロック４０６
で動作する２段のＤフリップフロップ５０１．５０２は
、それぞれメインクロックのタイミングで計算される位
相差信号の符号Ｑ３、Ｑ。

を出力する。また、加算器８２０の出力データの最上位
ビット（ＭＳＢ）を入力し、サブクロック４０７で動作
するＤフリップフロップ５０３の出力を入力し、インバ
ータ５０５を介したサブクロック４０７で動作するＤフ
リップフロップ５０４は、サブクロックのタイミングで
計算される位相差信号の符号Ｑ２を出力する。

排他的論理和回路５０６、排他的否定論理和回路５０７
．５０８、論理積回路５０９．５１０は、第５図（ｂ）
に示すように、Ｑ、　、Ｑ２、Ｑ３の符号パターンを検
出することにより、「１０１」あるいはｒｏ　１０Ｊで
あればサンプリングタイミングの遅れ、また「１００」
あるいはｒｏｌｌＪであればサンプリングタイミングの
進みを検出することができる。すなわち、論理積回路５
０９は、サンプリングタイミングが遅れているときに論
理「ｌ」のタイミング遅れ信号５１１を出力する。また
、論理積回路５１０は、サンプリングタイミングが進ん
でいるときに論理「１」のタイミング進み信号５１２を
出力する。

第６図は、クロック位相選択回路２０５の実施例構成を
示すブロック図である。

図において、シフトレジスタ２０３には、データクロッ
ク周波数のｍ倍の周波数のクロックが入力され、１７　
ｍ　ｆ　ｂの時間間隔でタイミングが異なる信号を出力
する。論理積回路６０１．６０２は、加算器８２０の絶
対値の最上位ビットと、それぞれタイミング遅れ信号５
１１およびタイミング進み信号５１２を入力する。論理
積回路６０３．６０４は、インバータ６０５を介した加
算器８２０の絶対値の最上位ビにトの反転値と、それぞ
れタイミング遅れ信号５１１およびタイミング進み信号
５１２を入力する。

論理積回路６０１．６０２の出力は、１　／　ｍ　ｒ　
ｂ遅れおよび１７ｍｆ、進みを示すクロックとともに論
理積回路６０６．６０７に入力され、論理積回路６０３
．６０４の出力は、２　／　ｍ　ｆ　ｂ遅れおよび２　
／　ｍ　ｆ　ｂ進みを示すクロックとともに論理積回路
６０８．６０９に入力され、各論理積回路６０６〜６０
９の出力が論理和回路６１０を介して選択されたタイミ
ングのクロックとして取り出される。

なお、クロック位相選択回路２０５では、第５図に示す
タイミング誤差検出回路２０１０制御方向検出部で検出
されたタイミング遅れあるいはタイミング進みの情報と
ともに、タイミングのずれの大きさを示す加算器８２０
の出力の絶対値を情報源とする。第６図に示す構成例で
は、絶対値の最上位ビットの符号により、正規のサンプ
リングタイミングからのずれの大きさを検出し、ずれが
大きい場合には２／ｍｆｂの時間間隔でサンプリングタ
イミングを補正する。

〔発明の効果〕

上述したように、本発明は、受信変調信号の中心周波数
と局部発振器の発振周波数との周波数誤差がある場合で
も、データ識別を行うクロックを安定して再生すること
ができる。

また、本発明では、データクロック周波数の最低２倍の
クロック周波数で各部の駆動ができるので、高い伝送レ
ートの信号に対して低い消費電力で動作する遅延検波器
を実現することができる。

さらに、アイアパーチャが最大となる部分に近いクロッ
クタイミングを選択することにより、常にアイアパーチ
ャが最大となるところでデータの識別を行うことができ
る。

【図面の簡単な説明】

第１図は本発明の原理構成を示すブロック図。 第２図は本発明の一実施例構成を示すブロック図。 第３図はサンプリングタイミングの誤差の検出動作を説
明する図。 第４図はタイミング誤差検出回路のクロック制御部の実
施例構成を示すプロ、り図。 第５図はタイミング誤差検出回路の制御方向検出部の実
施例構成を示すブロック図。 第６図はクロック位相選択回路の実施例構成を示すブロ
ック図。 第７図は従来のＩＦ（中間周波数）帯遅延検波器の構成
を示すブロック図。 第８図は従来のベースバンド遅延検波器の構成を示すブ
ロック図。 第９図はＰＬＬ形のクロック再生回路の構成例を示すブ
ロック図。 第１０図はπ／４シフトＱＰＳＫ信号点の配置図。 第１１図は先願のベースバンド遅延検波器の構成を示す
ブロック図。 １０１・・・直交検波手段、１０３・・・位相差検出手
段、１０５・・・データ識別手段、１０７・・・タイミ
ング誤差検出手段、１０９・・・クロック位相制御手段
、２０１・・・タイミング誤差検出回路、２０３・・・
シフトレジスタ、２０５・・・クロック位相選択回路、
２０７・・・マスタクロツタ、４０１．４０２・・・ラ
ッチ回路、４０３・・・絶対値比較回路、４０４・・・
２分周回路、４０５−・・クロックセレクタ、４０６・
・・メインクロック、４０７・・・サブクロック、５０
１〜５０４・・・Ｄフリップフコツブ、５０５・・・イ
ンバータ、５０６・・・排他的論理和回路、５０７．５
０８・・・排他的否定論理和回路、５０９．５１０・・
・論理積回路、５１’ｌ・・・タイミング遅れ信号、５
１２・・・タイミング進み信号、６０１〜６０４・・・
論理積回路、６０５・・・インバータ、６０６〜６０９
・・・論理積回路、６１０・・・論理和回路、７０１・
・・ＩＦ変調信号入力端子、７０３・・・マスタクロツ
タ入力端子、７０５・・・Ｄフリップフコツブ、７０７
・・・シフトレジスタ、７０９．７１０・・・排他的論
理和回路（ＥｘＯＲ）、７１１．７１２・・・低域通過
フィルタ（ＬＰＦ）、７’１３．７１４・・・≠−タ識
別器、７１５・・・■チャネルデータ出力端子、７１６
・・・Ｑチャネルデータ出力端子、７１７・・・クロッ
ク位相同期回路、８０１・・・ＩＦ変調信号入力端子、
８０３・・・ハイブリッド、８０４．８０５・・・ミク
サ、８０６・・・９０度移相器、８０７・・・局部発振
器、８０８．８０９・・・低域通過フィルタ（ＬＰＦ）
、８１１．８１２・・・アナログ・ディジタル変換器（
Ａ／Ｄ）　、８１３．８１４・・・遅延器、８１５〜８
１８・・・乗算器、８１９．８２０・・・加算器、８２
１．８２２・・・データ識別器、８２３・・・Ｉチャネ
ルデータ出力端子、８２４・・・Ｑチャネルデータ出力
端子、８２５・・・クロックタイミング同期回路、８５
１・・・データ入力端子、８５３・・・比較クロック入
力端子、８５５・・・マスククロック入力端子、８５７
．８５９・・・Ｄフリップフロップ、８６１・・・アッ
プダウンカウンタ、８６３・・・計数値検出回路、８６
５・・・クロック位相制御回路、８６７・・・シフトレ
ジスタ、８６９・・・分周回路、９０１・・・発振器、
９０３・・・クロックタイミング同期回路。 本発明の原理ブロック図 第１図 ！゛　　↑　　：　↑　　′ｉ　↑　　！゛　　↑　　
！゛　　↑（ａｌ　　サンプリングクロックが遅れてい
る場合第３図 （ａ）　周波数誤差なし　　　　　　　　　０フ）周波
数誤差ありπ／４シフトＱＰＳＫ信号点配置図 第１０図 タイミング誤差検出回路（クロック制御部）第４図 （ａ、） （′ｂ） 第５図 クロック位相選択回路

Claims (2)

【特許請求の範囲】
1. （１）中間周波数に変換された受信変調信号を取り込み
   、ＩチャネルおよびＱチャネルのベースバンド信号に変
   換する直交検波手段と、 各ベースバンド信号をディジタルデータに変換し、１タ
   イムスロット前のデータとの乗算を行い、さらに各乗算
   結果を加算して各チャネル対応に１タイムスロット前の
   データとの位相差を検出する位相差検出手段と、 各チャネル対応の位相差信号を取り込み、再生クロック
   に同期してデータ識別を行うデータ識別手段と を備えた遅延検波器において、 所定のクロックをサンプリングタイミングとして位相差
   検出を行い、連続する複数の位相差信号の符号からサン
   プリングのタイミング誤差を検出するタイミング誤差検
   出手段と、データクロック周波数より高い周波数のクロ
   ックを入力し、前記タイミング誤差検出手段で検出され
   たタイミング誤差に応じてそのタイミング誤差を補正す
   るクロック位相を設定し、前記所定のクロックとして出
   力するクロック位相制御手段とを備えたことを特徴とす
   る遅延検波器。
2. （２）請求項１に記載の遅延検波器において、タイミン
   グ誤差検出手段は、位相差検出手段の出力信号の絶対値
   を検出し、その大きさに応じてクロック位相制御手段で
   設定するクロック位相を制御する構成である ことを特徴とする遅延検波器。