JPH0614070A - デジタル復調器 - Google Patents
デジタル復調器Info
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- JPH0614070A JPH0614070A JP4169200A JP16920092A JPH0614070A JP H0614070 A JPH0614070 A JP H0614070A JP 4169200 A JP4169200 A JP 4169200A JP 16920092 A JP16920092 A JP 16920092A JP H0614070 A JPH0614070 A JP H0614070A
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Abstract
(57)【要約】
【目的】 シンボルクロック信号を入力しないデジタル
復調器を構成し、復調器の全デジタル化を進め、ＬＳＩ
化による小型軽量化を図ることを目的とする。 【構成】 本発明によれば、デジタル位相変調された信
号を入力端子１に入力し、入力された信号の振幅をリミ
ッタ２により論理レベルに変換する。一方、発振器３か
らのクロック信号に基づき計数するカウンタ５の計数値
を前記リミッタ２の出力信号に応答してラッチ回路６が
保持し、前記ラッチ回路６の出力を１シンボル区間の時
間だけ遅延回路７が遅延して、前記ラッチ回路６の出力
と前記遅延回路７の出力とを減算回路８が減算して位相
変化データを出力する。前記位相変化データに対して、
位相補償回路１０が位相補償を行い、復号回路１２がデ
ータを再生する。また、前記減算回路８の出力よりＰＬ
Ｌ回路１１がシンボルクロック再生とデータクロック再
生を行う。
復調器を構成し、復調器の全デジタル化を進め、ＬＳＩ
化による小型軽量化を図ることを目的とする。 【構成】 本発明によれば、デジタル位相変調された信
号を入力端子１に入力し、入力された信号の振幅をリミ
ッタ２により論理レベルに変換する。一方、発振器３か
らのクロック信号に基づき計数するカウンタ５の計数値
を前記リミッタ２の出力信号に応答してラッチ回路６が
保持し、前記ラッチ回路６の出力を１シンボル区間の時
間だけ遅延回路７が遅延して、前記ラッチ回路６の出力
と前記遅延回路７の出力とを減算回路８が減算して位相
変化データを出力する。前記位相変化データに対して、
位相補償回路１０が位相補償を行い、復号回路１２がデ
ータを再生する。また、前記減算回路８の出力よりＰＬ
Ｌ回路１１がシンボルクロック再生とデータクロック再
生を行う。
Description
【０００１】
【産業上の利用分野】本発明はデジタル復調器に関す
る。
る。
【０００２】
【従来の技術】従来、伝送媒体を効率的に利用するため
に、デジタルの情報信号（ベースバンド信号）で搬送波
信号を変調し復調することが行われている。斯る変調の
方式としては、デジタルのベースバンド信号に応じて搬
送波信号の振幅を変化させる振幅変調方式（ＡＳＫ）、
ベースバンド信号に応じて搬送波の周波数を偏移させる
周波数変調方式（ＦＳＫ）、ベースバンド信号に応じて
搬送波の位相を変化させる位相変調方式（ＰＳＫ）、ベ
ースバンド信号に応じて搬送波の振幅及び位相をそれぞ
れ独立して変化させる直交振幅変調方式（ＱＡＭ）など
の種々の方式が用いられている。
に、デジタルの情報信号（ベースバンド信号）で搬送波
信号を変調し復調することが行われている。斯る変調の
方式としては、デジタルのベースバンド信号に応じて搬
送波信号の振幅を変化させる振幅変調方式（ＡＳＫ）、
ベースバンド信号に応じて搬送波の周波数を偏移させる
周波数変調方式（ＦＳＫ）、ベースバンド信号に応じて
搬送波の位相を変化させる位相変調方式（ＰＳＫ）、ベ
ースバンド信号に応じて搬送波の振幅及び位相をそれぞ
れ独立して変化させる直交振幅変調方式（ＱＡＭ）など
の種々の方式が用いられている。
【０００３】このようにベースバンド信号に応じて変調
された搬送波信号（変調波信号）Ｓ（ｔ）は、一般に次
のように表わすことができる。
された搬送波信号（変調波信号）Ｓ（ｔ）は、一般に次
のように表わすことができる。
【０００４】
【数１】
【０００５】数式１から明らかなように、変調波信号
は、２つの直交した成分で表わすことが出来、直交検波
器等の復調回路にてベースバンド信号を復調することが
できる。尚、上式の第１項は変調波信号の同相（Ｉ相）
成分、第２項は変調波信号の直交位相（Ｑ相）成分と一
般に称される。デジタル位相変調信号を全デジタル回路
で復調するデジタル復調器として、特開平３−１８８７
３７号報に開示された復調方式によるデジタル復調器が
ある。図８は、同方式におけるデジタル復調器の従来例
のブロック図である。
は、２つの直交した成分で表わすことが出来、直交検波
器等の復調回路にてベースバンド信号を復調することが
できる。尚、上式の第１項は変調波信号の同相（Ｉ相）
成分、第２項は変調波信号の直交位相（Ｑ相）成分と一
般に称される。デジタル位相変調信号を全デジタル回路
で復調するデジタル復調器として、特開平３−１８８７
３７号報に開示された復調方式によるデジタル復調器が
ある。図８は、同方式におけるデジタル復調器の従来例
のブロック図である。
【０００６】図８において、８１はデジタル位相変調信
号入力端子、８２はシンボルクロック信号入力端子、８
３は入力されたデジタル位相変調信号の振幅を一定にす
るリミッタ、８４はリミッタ８３の出力信号に応答して
シンボルクロック信号をサンプルする同期化回路、８５
は搬送波信号の整数倍の周波数を発振する発振器、８６
は発振器８５の出力に基づき計数するカウンタ、８７は
カウンタ８６の出力を同期化回路８４の出力に応答して
保持するラッチ回路、８８は同期化回路８４の出力に応
答して、ラッチ回路８７の出力を入力し遅延させる遅延
回路、８９はラッチ回路８７の出力と遅延回路８８の出
力とを入力して１シンボル区間の位相の変化を比較演算
する比較演算回路、９０は比較演算回路によって再生さ
れたデータを出力する再生データ出力端子である。
号入力端子、８２はシンボルクロック信号入力端子、８
３は入力されたデジタル位相変調信号の振幅を一定にす
るリミッタ、８４はリミッタ８３の出力信号に応答して
シンボルクロック信号をサンプルする同期化回路、８５
は搬送波信号の整数倍の周波数を発振する発振器、８６
は発振器８５の出力に基づき計数するカウンタ、８７は
カウンタ８６の出力を同期化回路８４の出力に応答して
保持するラッチ回路、８８は同期化回路８４の出力に応
答して、ラッチ回路８７の出力を入力し遅延させる遅延
回路、８９はラッチ回路８７の出力と遅延回路８８の出
力とを入力して１シンボル区間の位相の変化を比較演算
する比較演算回路、９０は比較演算回路によって再生さ
れたデータを出力する再生データ出力端子である。
【０００７】次に動作について説明するが、最初に日本
のデジタル方式自動車電話システムの標準規格（ＲＣＲ
ＳＴＤ−２７）の変調方式であるπ／４シフトＱＰＳ
Ｋ変調方式について説明する。まず、入力のデジタルの
シリアル信号は、２ビットのパラレル信号である（Ｘ k,
Ｙk）なるシンボルに変換される。信号フォーマットの
先頭ビットから２ビット毎に変調シンボルとする。
のデジタル方式自動車電話システムの標準規格（ＲＣＲ
ＳＴＤ−２７）の変調方式であるπ／４シフトＱＰＳ
Ｋ変調方式について説明する。まず、入力のデジタルの
シリアル信号は、２ビットのパラレル信号である（Ｘ k,
Ｙk）なるシンボルに変換される。信号フォーマットの
先頭ビットから２ビット毎に変調シンボルとする。
【０００８】入力シリアル信号から（Ｘk,Ｙk）への変
換（２値／４値変換）は下記に従う。
換（２値／４値変換）は下記に従う。
【０００９】
【表１】
【００１０】さらに（Ｘk,Ｙk）は、差動符号化され直
交信号（Ｉk,Ｑk）に変換される。（Ｘ k,Ｙk）から（Ｉ
k,Ｑk）への変換は次式のようになる。
交信号（Ｉk,Ｑk）に変換される。（Ｘ k,Ｙk）から（Ｉ
k,Ｑk）への変換は次式のようになる。
【００１１】
【数２】
【００１２】但し、ΔΦ(Ｘk,Ｙk)＝ΔΦkは次表のよう
に規定されている。
に規定されている。
【００１３】
【表２】
【００１４】このようにして得られたＩk、Ｑk信号は、
各々独立に低域通過フィルタによってベースバンド帯域
制限がかけられ、直交変調器に供給されるＩ相成分ｉ
（ｔ）、Ｑ相成分ｑ（ｔ）が生成される。ここでシンボ
ル周期をＴとし、ｔ＝ｋＴの位相をΦ（ｔ）＝Φkとす
ると、
各々独立に低域通過フィルタによってベースバンド帯域
制限がかけられ、直交変調器に供給されるＩ相成分ｉ
（ｔ）、Ｑ相成分ｑ（ｔ）が生成される。ここでシンボ
ル周期をＴとし、ｔ＝ｋＴの位相をΦ（ｔ）＝Φkとす
ると、
【００１５】
【数３】
【００１６】となり、その１シンボル前、すなわちｔ＝
ｋＴ−Ｔの位相をΦ（ｔ）＝Φk-1とすると、
ｋＴ−Ｔの位相をΦ（ｔ）＝Φk-1とすると、
【００１７】
【数４】
【００１８】となる。数式２、数式３、数式４より、
【００１９】
【数５】
【００２０】となる。数式５を変形すると
【００２１】
【数６】
【００２２】となる。従って、数式６より、π／４シフ
トＱＰＳＫ変調信号を復調する際、シンボル判定点にて
位相Φkと１シンボル前の位相Φk-1を検出し、位相Φk
より位相Φk-1を引くことによって１シンボル区間での
位相変化ΔΦ(Ｘk,Ｙk)を求めることができ、位相差Δ
Φ(Ｘk,Ｙk)より表２に従いＸk、Ｙkを求め、・・・・
ａn-1，ａ n，ａn+1，ａn+2・・・・のシリアル信号を復
調することができる。
トＱＰＳＫ変調信号を復調する際、シンボル判定点にて
位相Φkと１シンボル前の位相Φk-1を検出し、位相Φk
より位相Φk-1を引くことによって１シンボル区間での
位相変化ΔΦ(Ｘk,Ｙk)を求めることができ、位相差Δ
Φ(Ｘk,Ｙk)より表２に従いＸk、Ｙkを求め、・・・・
ａn-1，ａ n，ａn+1，ａn+2・・・・のシリアル信号を復
調することができる。
【００２３】図８において動作を説明すると、リミッタ
８３はデジタル位相変調信号入力端子８１より入力され
たデジタル位相変調信号の振幅を制限し、矩形波状の論
理レベルに変換する。また、同期化回路８４はシンボル
クロック信号入力端子８２より入力されたシンボルクロ
ック信号をリミッタ８３の出力信号の立ち上がりに応答
してサンプルする。このサンプルされたシンボルクロッ
ク信号、つまり同期化回路８４の出力信号の立ち上がり
はデジタル位相変調信号のゼロクロス点に一致してい
る。
８３はデジタル位相変調信号入力端子８１より入力され
たデジタル位相変調信号の振幅を制限し、矩形波状の論
理レベルに変換する。また、同期化回路８４はシンボル
クロック信号入力端子８２より入力されたシンボルクロ
ック信号をリミッタ８３の出力信号の立ち上がりに応答
してサンプルする。このサンプルされたシンボルクロッ
ク信号、つまり同期化回路８４の出力信号の立ち上がり
はデジタル位相変調信号のゼロクロス点に一致してい
る。
【００２４】一方、発振器８５は、デジタル位相変調信
号の搬送波周波数のｎ倍（ｎは整数）の周波数のクロッ
ク信号を発振するように設定されているので、発振器８
５のクロックを１／ｎ分周するカウンタ８６の出力は搬
送波の１周期の位相をｎ分割したものが得られる。発振
器８５のクロック信号を入力して駆動するカウンタ８６
の計数値は同期化回路８４の出力の立ち上がりでラッチ
回路８７に保持される。この計数値が数式３のデジタル
位相変調信号の位相Φkを表している。
号の搬送波周波数のｎ倍（ｎは整数）の周波数のクロッ
ク信号を発振するように設定されているので、発振器８
５のクロックを１／ｎ分周するカウンタ８６の出力は搬
送波の１周期の位相をｎ分割したものが得られる。発振
器８５のクロック信号を入力して駆動するカウンタ８６
の計数値は同期化回路８４の出力の立ち上がりでラッチ
回路８７に保持される。この計数値が数式３のデジタル
位相変調信号の位相Φkを表している。
【００２５】ラッチ回路８７の出力は、さらに遅延回路
８８に入力され、同期化回路８４の出力の立ち上がりで
遅延回路８８に保持される。この遅延された値が数式４
の１シンボル前の位相Φk-1を表している。ラッチ回路
８７の出力（Φk）と遅延回路８８の出力（Φk-1）は比
較演算回路８９に入力され１シンボル区間の位相の変化
ΔΦ(Ｘk,Ｙk)を検出し、表２に従いシンボルデータを
復調し、２ビットのシンボルデータをパラレル／シリア
ル変換によりシリアルデータに変換し、復調データを得
る。この復調データを再生データ出力端子９０に出力す
る。
８８に入力され、同期化回路８４の出力の立ち上がりで
遅延回路８８に保持される。この遅延された値が数式４
の１シンボル前の位相Φk-1を表している。ラッチ回路
８７の出力（Φk）と遅延回路８８の出力（Φk-1）は比
較演算回路８９に入力され１シンボル区間の位相の変化
ΔΦ(Ｘk,Ｙk)を検出し、表２に従いシンボルデータを
復調し、２ビットのシンボルデータをパラレル／シリア
ル変換によりシリアルデータに変換し、復調データを得
る。この復調データを再生データ出力端子９０に出力す
る。
【００２６】また、発振器８５の周波数をデジタル位相
変調信号の搬送波周波数のｎ倍に設定しているので位相
の分解能は２π／ｎとなる。従って発振器８５の周波数
をデジタル位相変調信号の搬送波周波数に比べ十分高く
取れば、必要な位相計測の分解能を得ることができる。
変調信号の搬送波周波数のｎ倍に設定しているので位相
の分解能は２π／ｎとなる。従って発振器８５の周波数
をデジタル位相変調信号の搬送波周波数に比べ十分高く
取れば、必要な位相計測の分解能を得ることができる。
【００２７】
【発明が解決しようとする課題】上記従来の方法では、
入力信号として受信したデジタル位相変調信号の他にシ
ンボルクロック信号を入力しなければならない。このシ
ンボルクロック信号を得るためには、π／４シフトＱＰ
ＳＫ変調信号の場合、変調波のエンベロープがシンボル
クロック信号の周波数成分を含んでいるので、これを抽
出する複雑なアナログ回路が必要になる。このように複
雑なアナログ回路が必要になるため、復調器の全デジタ
ル化を妨げ、ＬＳＩ化による小型軽量化を困難なものに
していた。
入力信号として受信したデジタル位相変調信号の他にシ
ンボルクロック信号を入力しなければならない。このシ
ンボルクロック信号を得るためには、π／４シフトＱＰ
ＳＫ変調信号の場合、変調波のエンベロープがシンボル
クロック信号の周波数成分を含んでいるので、これを抽
出する複雑なアナログ回路が必要になる。このように複
雑なアナログ回路が必要になるため、復調器の全デジタ
ル化を妨げ、ＬＳＩ化による小型軽量化を困難なものに
していた。
【００２８】本発明は、シンボルクロック信号を入力し
ないデジタル復調器を構成し、復調器の全デジタル化を
進め、ＬＳＩ化による小型軽量化を図ることを目的とす
る。
ないデジタル復調器を構成し、復調器の全デジタル化を
進め、ＬＳＩ化による小型軽量化を図ることを目的とす
る。
【００２９】
【課題を解決するための手段】上記問題点に鑑み、本発
明は、デジタル位相変調された信号が入力される入力端
子と、該入力端子より入力された信号の振幅を論理レベ
ルに変換するリミッタと、クロック信号が入力されるク
ロック信号入力端子と、該クロック信号入力端子より入
力されたクロック信号に基づき計数され、位相情報とし
て計数値を出力するカウンタ、前記カウンタの計数値
（位相情報）を前記リミッタの出力信号に応答して保持
するラッチ回路と、前記ラッチ回路の出力を１シンボル
区間の時間だけ遅延させる遅延回路と、前記ラッチ回路
の出力と前記遅延回路の出力とを演算する減算回路と、
前記減算回路の出力を所定の周期のシンボルクロックで
サンプリングするサンプリング回路と、サンプリングさ
れたデータよりシンボルデータを復号する復号回路とを
具備することを特徴とする。
明は、デジタル位相変調された信号が入力される入力端
子と、該入力端子より入力された信号の振幅を論理レベ
ルに変換するリミッタと、クロック信号が入力されるク
ロック信号入力端子と、該クロック信号入力端子より入
力されたクロック信号に基づき計数され、位相情報とし
て計数値を出力するカウンタ、前記カウンタの計数値
（位相情報）を前記リミッタの出力信号に応答して保持
するラッチ回路と、前記ラッチ回路の出力を１シンボル
区間の時間だけ遅延させる遅延回路と、前記ラッチ回路
の出力と前記遅延回路の出力とを演算する減算回路と、
前記減算回路の出力を所定の周期のシンボルクロックで
サンプリングするサンプリング回路と、サンプリングさ
れたデータよりシンボルデータを復号する復号回路とを
具備することを特徴とする。
【００３０】また、本発明は、前記減算回路の出力より
シンボルクロック再生とデータクロック再生を行うＰＬ
Ｌ回路を具備することを特徴とする。更に、本発明は、
前記ＰＬＬ回路の出力に応答して前記遅延回路を駆動す
ることを特徴とする。
シンボルクロック再生とデータクロック再生を行うＰＬ
Ｌ回路を具備することを特徴とする。更に、本発明は、
前記ＰＬＬ回路の出力に応答して前記遅延回路を駆動す
ることを特徴とする。
【００３１】
【作用】本発明によれば、デジタル位相変調信号を振幅
制限し、前記デジタル位相変調信号の振幅制限された信
号に応答して、クロック信号により駆動する位相情報出
力手段の出力を保持し、前記保持した出力を１シンボル
区間の時間遅延させて、前記保持した出力と前記遅延さ
せた出力とを演算する。更に、演算結果の出力によりＰ
ＬＬ回路がシンボルクロック再生とデータクロック再生
を行う。
制限し、前記デジタル位相変調信号の振幅制限された信
号に応答して、クロック信号により駆動する位相情報出
力手段の出力を保持し、前記保持した出力を１シンボル
区間の時間遅延させて、前記保持した出力と前記遅延さ
せた出力とを演算する。更に、演算結果の出力によりＰ
ＬＬ回路がシンボルクロック再生とデータクロック再生
を行う。
【００３２】
【実施例】図１は、本発明の一実施例を示すブロック図
である。図１において、１はデジタル位相変調信号が入
力される入力端子、２は入力されたデジタル位相変調信
号の振幅を制限し、２値のデジタル信号に変換するリミ
ッタ、３はクロック信号を生成する発振器、４はクロッ
ク信号が入力されるクロック信号入力端子、５はクロッ
ク信号に基づき計数して、位相情報となる計数値を出力
するカウンタ、６はリミッタ２の出力に応答してカウン
タ５の計数値（位相情報）を保持するラッチ回路、７は
ラッチ回路６で保持された計数値をデータクロック信号
により１シンボル区間の時間遅延させる遅延回路、８は
ラッチ回路６が保持した計数値と遅延回路７により１シ
ンボル区間の時間遅延した計数値とをデータクロック信
号の周期で減算処理する減算回路、９は所定周期のシン
ボルクロックで減算回路８の出力の位相変化データをサ
ンプリングするサンプリング回路、１０は位相変化デー
タに対して位相補償を行う位相補償回路、１１は減算回
路８の出力を入力することによりシンボルクロック信
号、該信号を逓倍したデータクロック信号を再生するＰ
ＬＬ回路、１２は位相補償回路１０の出力の位相補償し
た位相変化データをデコードし、シンボルデータを形成
導出し、シンボルデータをパラレル／シリアル変換し
て、シリアルデータを再生データとして出力する復号回
路である。１３は復号回路１２の出力の再生データが出
力される再生シリアルデータ出力端子、１４はＰＬＬ回
路１１の出力のデータクロック信号が出力される再生デ
ータ用クロック出力端子である。
である。図１において、１はデジタル位相変調信号が入
力される入力端子、２は入力されたデジタル位相変調信
号の振幅を制限し、２値のデジタル信号に変換するリミ
ッタ、３はクロック信号を生成する発振器、４はクロッ
ク信号が入力されるクロック信号入力端子、５はクロッ
ク信号に基づき計数して、位相情報となる計数値を出力
するカウンタ、６はリミッタ２の出力に応答してカウン
タ５の計数値（位相情報）を保持するラッチ回路、７は
ラッチ回路６で保持された計数値をデータクロック信号
により１シンボル区間の時間遅延させる遅延回路、８は
ラッチ回路６が保持した計数値と遅延回路７により１シ
ンボル区間の時間遅延した計数値とをデータクロック信
号の周期で減算処理する減算回路、９は所定周期のシン
ボルクロックで減算回路８の出力の位相変化データをサ
ンプリングするサンプリング回路、１０は位相変化デー
タに対して位相補償を行う位相補償回路、１１は減算回
路８の出力を入力することによりシンボルクロック信
号、該信号を逓倍したデータクロック信号を再生するＰ
ＬＬ回路、１２は位相補償回路１０の出力の位相補償し
た位相変化データをデコードし、シンボルデータを形成
導出し、シンボルデータをパラレル／シリアル変換し
て、シリアルデータを再生データとして出力する復号回
路である。１３は復号回路１２の出力の再生データが出
力される再生シリアルデータ出力端子、１４はＰＬＬ回
路１１の出力のデータクロック信号が出力される再生デ
ータ用クロック出力端子である。
【００３３】次に動作について図２を用いて説明する。
ここでは、入力信号として４２ｋｂｉｔ／ｓで搬送波周
波数４５０ｋＨｚのπ／４シフトＱＰＳＫ信号を考え
る。入力端子１に図２のＡのようなデジタル位相変調信
号が入力されると、デジタル位相変調信号はリミッタ２
により図２のＢのような２値のデジタル信号に変換され
る。
ここでは、入力信号として４２ｋｂｉｔ／ｓで搬送波周
波数４５０ｋＨｚのπ／４シフトＱＰＳＫ信号を考え
る。入力端子１に図２のＡのようなデジタル位相変調信
号が入力されると、デジタル位相変調信号はリミッタ２
により図２のＢのような２値のデジタル信号に変換され
る。
【００３４】一方では、発振器３のクロック信号に基づ
きカウンタ５は計数を行い、図２のＣのような位相情報
を出力する。例えば、発振器３のクロック信号の周波数
をデジタル位相変調信号の搬送波周波数４５０ｋＨｚの
３２倍の１４．４ＭＨｚとすると、カウンタ５は１／３
２分周して５ビットパラレルの計数値を得る。この場
合、カウンタ５の出力である位相情報出力は、図２のＣ
のような滑らかな値でなく、実際は図３のように階段状
の値となる。このカウンタ５の計数値を、リミッタ２の
出力の立ち上がりに応答してラッチ回路６がラッチし、
図２のＤのような瞬時位相データを得る。そしてラッチ
回路６の出力の保持された瞬時位相データを遅延回路７
により１シンボル区間遅延させると、図２のＥのような
１シンボル前の位相データが得られる。ラッチ回路６の
出力の瞬時位相データから遅延回路７の出力の１シンボ
ル前の位相データを減算回路８で減算し、図２のＦのよ
うな１シンボル時間の位相変化データが得られる。但
し、本実施例では遅延回路７及び減算回路８をデータク
ロックに応答して作動させている関係上、遅延出力及び
減算出力はデータクロック周期でのみ導出され、リミッ
タ出力の全ての立ち上がり出力に応答して導出されるこ
とはない。
きカウンタ５は計数を行い、図２のＣのような位相情報
を出力する。例えば、発振器３のクロック信号の周波数
をデジタル位相変調信号の搬送波周波数４５０ｋＨｚの
３２倍の１４．４ＭＨｚとすると、カウンタ５は１／３
２分周して５ビットパラレルの計数値を得る。この場
合、カウンタ５の出力である位相情報出力は、図２のＣ
のような滑らかな値でなく、実際は図３のように階段状
の値となる。このカウンタ５の計数値を、リミッタ２の
出力の立ち上がりに応答してラッチ回路６がラッチし、
図２のＤのような瞬時位相データを得る。そしてラッチ
回路６の出力の保持された瞬時位相データを遅延回路７
により１シンボル区間遅延させると、図２のＥのような
１シンボル前の位相データが得られる。ラッチ回路６の
出力の瞬時位相データから遅延回路７の出力の１シンボ
ル前の位相データを減算回路８で減算し、図２のＦのよ
うな１シンボル時間の位相変化データが得られる。但
し、本実施例では遅延回路７及び減算回路８をデータク
ロックに応答して作動させている関係上、遅延出力及び
減算出力はデータクロック周期でのみ導出され、リミッ
タ出力の全ての立ち上がり出力に応答して導出されるこ
とはない。
【００３５】減算回路８の出力の位相変化データをシン
ボルクロックに同期させると図４のようなアイパターン
となる。図４に示すように位相変化データはシンボル判
定点（立ち上がり部分）において３π／４、π／４、−
π／４、−３π／４の４値に収束する。また、図４に示
す位相変化データのゼロクロス点は平均的に、シンボル
判定点間の中央にあると見なせるので、ＰＬＬ回路１１
は、位相変化データの符号反転タイミングとシンボルク
ロック信号立ち下がりタイミングが平均的に一致する様
にシンボルクロック信号の位相を制御している。さらに
ＰＬＬ回路１１はシンボルクロックを逓倍（２逓倍）し
たデータクロック信号を形成し、クロック出力端子１４
にこのデータクロックを出力する。
ボルクロックに同期させると図４のようなアイパターン
となる。図４に示すように位相変化データはシンボル判
定点（立ち上がり部分）において３π／４、π／４、−
π／４、−３π／４の４値に収束する。また、図４に示
す位相変化データのゼロクロス点は平均的に、シンボル
判定点間の中央にあると見なせるので、ＰＬＬ回路１１
は、位相変化データの符号反転タイミングとシンボルク
ロック信号立ち下がりタイミングが平均的に一致する様
にシンボルクロック信号の位相を制御している。さらに
ＰＬＬ回路１１はシンボルクロックを逓倍（２逓倍）し
たデータクロック信号を形成し、クロック出力端子１４
にこのデータクロックを出力する。
【００３６】斯様なＰＬＬ回路の一例を図６に示す。位
相比較回路１５により入力信号（位相変化データの符号
反転タイミング）と出力信号（シンボルクロック信号）
の位相差を検出し、これを”進み”と”遅れ”の２値で
表わし、プリセット値としてＮが設定される可逆カウン
タ１６を加算または減算させる。可逆カウンタ１６の内
容が２Ｎになると−、０になると＋の制御信号を発生
し、この信号の発生とともに可逆カウンタの値をＮにリ
セットする。位相制御回路１８は、クロック信号入力端
子４から入力クロック信号を入力し、可逆カウンタ１６
の出力に従って通過するクロック信号の数を制御してい
る。即ち、位相制御回路１８は可逆カウンタ１６が＋信
号を発するとクロック信号に１パルスを付加し、−信号
を発するとクロック信号より１パルスを除去し、位相を
制御する。分周回路１９、２０は、パルス数を制御され
た位相制御出力を計数して分周出力の位相タイミングを
制御する。こうして、シンボルクロック信号と位相変化
データの符号反転タイミングが平均的にほぼ同期するよ
うに制御される。
相比較回路１５により入力信号（位相変化データの符号
反転タイミング）と出力信号（シンボルクロック信号）
の位相差を検出し、これを”進み”と”遅れ”の２値で
表わし、プリセット値としてＮが設定される可逆カウン
タ１６を加算または減算させる。可逆カウンタ１６の内
容が２Ｎになると−、０になると＋の制御信号を発生
し、この信号の発生とともに可逆カウンタの値をＮにリ
セットする。位相制御回路１８は、クロック信号入力端
子４から入力クロック信号を入力し、可逆カウンタ１６
の出力に従って通過するクロック信号の数を制御してい
る。即ち、位相制御回路１８は可逆カウンタ１６が＋信
号を発するとクロック信号に１パルスを付加し、−信号
を発するとクロック信号より１パルスを除去し、位相を
制御する。分周回路１９、２０は、パルス数を制御され
た位相制御出力を計数して分周出力の位相タイミングを
制御する。こうして、シンボルクロック信号と位相変化
データの符号反転タイミングが平均的にほぼ同期するよ
うに制御される。
【００３７】遅延回路７は、独立したクロック信号で駆
動しても良いが、ＰＬＬ回路１１の出力であるデータク
ロック信号を用いることにより、遅延回路７、減算回路
８、ＰＬＬ回路１１でフィードバックループを構成し、
確実な動作が期待できる。一方、入力されたデジタル位
相変調信号の搬送波周波数が、前述したように発振器３
の周波数の丁度１／３２であると、サンプリング回路９
は入力された位相変化データをＰＬＬ回路１１の出力の
シンボルクロック信号の立ち上がりでラッチし、３π／
４、π／４、−π／４、−３π／４の４値のいずれかで
あるラッチ出力を、位相補償回路１０を介して復号回路
１２に供給する。復号回路１２は、位相変化が３π／
４、π／４、−π／４、−３π／４の４値に対する２ビ
ットのシンボルデータを表２に従いデコードし、この２
ビットのシンボルデータをパラレル／シリアル変換する
ことによって受信したリアルデータを再生し、出力端子
１３に出力する。
動しても良いが、ＰＬＬ回路１１の出力であるデータク
ロック信号を用いることにより、遅延回路７、減算回路
８、ＰＬＬ回路１１でフィードバックループを構成し、
確実な動作が期待できる。一方、入力されたデジタル位
相変調信号の搬送波周波数が、前述したように発振器３
の周波数の丁度１／３２であると、サンプリング回路９
は入力された位相変化データをＰＬＬ回路１１の出力の
シンボルクロック信号の立ち上がりでラッチし、３π／
４、π／４、−π／４、−３π／４の４値のいずれかで
あるラッチ出力を、位相補償回路１０を介して復号回路
１２に供給する。復号回路１２は、位相変化が３π／
４、π／４、−π／４、−３π／４の４値に対する２ビ
ットのシンボルデータを表２に従いデコードし、この２
ビットのシンボルデータをパラレル／シリアル変換する
ことによって受信したリアルデータを再生し、出力端子
１３に出力する。
【００３８】次に位相補償回路１０の補償動作について
説明する。図７に位相補償回路の一例を示す。一般的に
移動通信ではフェージングに伴ったランダムＦＭ雑音の
影響による搬送波周波数変動、及び送信機と受信機との
基準発振器の周波数の差に起因する周波数偏差△ωcが
生じる。周波数偏差△ωcを考慮すると数式１は次のよ
うになる。
説明する。図７に位相補償回路の一例を示す。一般的に
移動通信ではフェージングに伴ったランダムＦＭ雑音の
影響による搬送波周波数変動、及び送信機と受信機との
基準発振器の周波数の差に起因する周波数偏差△ωcが
生じる。周波数偏差△ωcを考慮すると数式１は次のよ
うになる。
【００３９】
【数７】
【００４０】数式７よりｔ＝ｋＴの時の位相をθ（ｔ）
＝θkとすると、
＝θkとすると、
【００４１】
【数８】
【００４２】となり、１シンボル前、即ちｔ＝ｋＴ−Ｔ
のときの位相をθ（ｔ）＝θk-1とすると、
のときの位相をθ（ｔ）＝θk-1とすると、
【００４３】
【数９】
【００４４】となる。１シンボル区間の位相変化△θk
は、
は、
【００４５】
【数１０】
【００４６】となる。周波数偏差△ωcＴがある場合、
ラッチ回路６の出力はθkとなり、遅延回路７の出力は
θk-1となるので、減算回路８の出力は△θkとなる。そ
して数式１０より、入力されるデジタル位相変調信号の
搬送波周波数に周波数偏差△ωcがある場合の位相変化
データのアイパターンは、図５のようになる。このよう
に、入力されるデジタル位相変調信号の搬送波周波数に
周波数偏差△ωcがある場合、図５に示すように位相変
化データはシンボル判定点において３π／４＋△ω
cＴ、π／４＋△ωcＴ、−π／４＋△ωcＴ、−３π／
４＋△ωcＴの４値に収束し、全ての位相変化データに
直流成分△ωcＴが重畳される。
ラッチ回路６の出力はθkとなり、遅延回路７の出力は
θk-1となるので、減算回路８の出力は△θkとなる。そ
して数式１０より、入力されるデジタル位相変調信号の
搬送波周波数に周波数偏差△ωcがある場合の位相変化
データのアイパターンは、図５のようになる。このよう
に、入力されるデジタル位相変調信号の搬送波周波数に
周波数偏差△ωcがある場合、図５に示すように位相変
化データはシンボル判定点において３π／４＋△ω
cＴ、π／４＋△ωcＴ、−π／４＋△ωcＴ、−３π／
４＋△ωcＴの４値に収束し、全ての位相変化データに
直流成分△ωcＴが重畳される。
【００４７】この直流成分△ωcＴは図７のような回路
で取り除くことができる。△ωcＴを求める場合、雑音
等を考慮して△ωcＴを数シンボルにわたって計測し、
これを平均化することによってほぼ正確な△ωcＴを求
めることが出来る。そして、サンプリング回路９の出力
から平均化によって得られた△ωcＴを減算することに
より、周波数偏差即ちＤＣ成分のない位相変化データが
得られる。尚、この位相補償は、サンプリングの後段で
あっても前段であっても良く、遅延検波型復調回路であ
れば従来のような構成に採用しても有効であり、本実施
例の構成にのみ有効なものではないことを付言してお
く。
で取り除くことができる。△ωcＴを求める場合、雑音
等を考慮して△ωcＴを数シンボルにわたって計測し、
これを平均化することによってほぼ正確な△ωcＴを求
めることが出来る。そして、サンプリング回路９の出力
から平均化によって得られた△ωcＴを減算することに
より、周波数偏差即ちＤＣ成分のない位相変化データが
得られる。尚、この位相補償は、サンプリングの後段で
あっても前段であっても良く、遅延検波型復調回路であ
れば従来のような構成に採用しても有効であり、本実施
例の構成にのみ有効なものではないことを付言してお
く。
【００４８】斯くして本発明による動作は達成される
が、本実施例のπ／４シフトＱＰＳＫ信号以外の他のデ
ジタル位相変調方式でも実現可能である。また、本実施
例ではハードによって本発明を構成しているが、ハード
の一部をソフトに替えても実現可能であることは云うま
でもない。更に、本実施例は必要に応じて変更可能であ
ることも付言しておく。
が、本実施例のπ／４シフトＱＰＳＫ信号以外の他のデ
ジタル位相変調方式でも実現可能である。また、本実施
例ではハードによって本発明を構成しているが、ハード
の一部をソフトに替えても実現可能であることは云うま
でもない。更に、本実施例は必要に応じて変更可能であ
ることも付言しておく。
【００４９】
【発明の効果】本発明によれば、デジタル位相変調信号
を振幅制限し、前記デジタル位相変調信号の振幅制限さ
れた信号に応答して、クロック信号により駆動する位相
情報出力手段の出力を保持し、前記保持した出力を１シ
ンボル区間の時間遅延させて、前記保持した出力と前記
遅延させた出力とを演算するようにしたので、シンボル
クロック信号の入力が不要となる。
を振幅制限し、前記デジタル位相変調信号の振幅制限さ
れた信号に応答して、クロック信号により駆動する位相
情報出力手段の出力を保持し、前記保持した出力を１シ
ンボル区間の時間遅延させて、前記保持した出力と前記
遅延させた出力とを演算するようにしたので、シンボル
クロック信号の入力が不要となる。
【００５０】更に、前記演算の後に、加算・減算を行い
位相補償するようにしたので、クロック信号の周波数が
デジタル位相変調信号の搬送波周波数の整数倍に設定さ
れなくてもよく、フェージングに伴ったランダムＦＭ雑
音の影響により、搬送波周波数が変動しても伝送特性が
劣化しない。またＰＬＬ手段を持つことにより、外から
入力しないでシンボルクロック信号を持つことができ
る。
位相補償するようにしたので、クロック信号の周波数が
デジタル位相変調信号の搬送波周波数の整数倍に設定さ
れなくてもよく、フェージングに伴ったランダムＦＭ雑
音の影響により、搬送波周波数が変動しても伝送特性が
劣化しない。またＰＬＬ手段を持つことにより、外から
入力しないでシンボルクロック信号を持つことができ
る。
【図１】本発明の一実施例を示すブロック図である。
【図２】本発明の動作を説明する図である。
【図３】本発明の位相分解能が２π／３２の場合の位相
情報出力を示す図である。
情報出力を示す図である。
【図４】本発明のデジタル位相変調信号の搬送波周波数
に周波数偏差がない場合の位相変化データのアイパター
ンを示す図である。
に周波数偏差がない場合の位相変化データのアイパター
ンを示す図である。
【図５】本発明のデジタル位相変調信号の搬送波周波数
に周波数偏差が△ωcである場合の位相変化データのア
イパターンを示す図である。
に周波数偏差が△ωcである場合の位相変化データのア
イパターンを示す図である。
【図６】ＰＬＬ回路の一例を示すブロック図である。
【図７】位相補償回路の一例を示すブロック図である。
【図８】従来例を示すブロック図である。
１、８１ デジタル位相変調信号入力端子 ２、８３ リミッタ ３、８５ 発振器 ４ クロック信号入力端子 ５、８６ カウンタ ６、８７ ラッチ回路 ７、８８ 遅延回路 ８ 減算回路 ９ サンプリング回路 １０ 位相補償回路 １１ ＰＬＬ回路 １２ 復号回路 １３、９０ 再生シリアルデータ出力端子 １４ 再生データ用クロック出力端子 ８４ 同期化回路 ８９ 比較演算回路
Claims (4)
- 【請求項１】 デジタル位相変調された信号が入力され
る入力端子と、該入力端子より入力された信号の振幅を
論理レベルに変換するリミッタ手段と、クロック信号が
入力されるクロック信号入力端子と、該クロック信号入
力端子より入力されたクロック信号に基づき位相情報を
出力する位相情報出力手段と、前記位相情報出力手段の
位相情報を前記リミッタ手段の出力信号に応答して保持
する保持手段と、前記保持手段の出力を１シンボル区間
の時間だけ遅延させる遅延手段と、前記保持手段の出力
と前記遅延手段の出力とを減算する減算手段と、前記減
算手段より出力された位相変化データを所定周期のシン
ボルクロックでサンプリングするサンプリング手段と、
前記サンプリング手段より供給される位相変化データを
シンボルデータに変換する復号手段とを具備することを
特徴とするデジタル復調器。 - 【請求項２】 前記減算手段の出力の符号反転の平均タ
イミングに位相が一致するシンボルクロック信号を形成
するＰＬＬ手段を具備することを特徴とする請求項１記
載のデジタル復調器。 - 【請求項３】 前記ＰＬＬ手段により形成されたシンボ
ルクロック信号、または該シンボルクロック信号を逓倍
したデータクロック信号に応答して前記遅延手段を駆動
することを特徴とする請求項２記載のデジタル復調器。 - 【請求項４】 前記位相情報出力手段と前記ＰＬＬ手段
とを駆動するクロック信号が同一であることを特徴とす
る請求項２記載のデジタル復調器。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4169200A JPH0614070A (ja) | 1992-06-26 | 1992-06-26 | デジタル復調器 |
| US08/083,546 US5355092A (en) | 1992-06-26 | 1993-06-24 | Relatively simple QPSK demodulator, that uses substantially all digital circuitry and an internally generated symbol clock, and circuitry for use therein |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4169200A JPH0614070A (ja) | 1992-06-26 | 1992-06-26 | デジタル復調器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0614070A true JPH0614070A (ja) | 1994-01-21 |
Family
ID=15882068
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4169200A Pending JPH0614070A (ja) | 1992-06-26 | 1992-06-26 | デジタル復調器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0614070A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990048041A (ko) * | 1997-12-08 | 1999-07-05 | 이형도 | 개인용 통신단말기의 변복조기 |
| US6169448B1 (en) | 1995-11-28 | 2001-01-02 | Sanyo Electric Co., Ltd. | Digital demodulator |
| US6377634B1 (en) | 1997-12-15 | 2002-04-23 | Nec Corporation | Circuit for reproducing bit timing and method of reproducing bit timing |
-
1992
- 1992-06-26 JP JP4169200A patent/JPH0614070A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6169448B1 (en) | 1995-11-28 | 2001-01-02 | Sanyo Electric Co., Ltd. | Digital demodulator |
| US6204726B1 (en) | 1995-11-28 | 2001-03-20 | Sanyo Electric Co., Ltd. | Digital demodulator |
| USRE38932E1 (en) * | 1995-11-28 | 2006-01-10 | Sanyo Electric Co., Ltd. | Digital demodulator |
| KR19990048041A (ko) * | 1997-12-08 | 1999-07-05 | 이형도 | 개인용 통신단말기의 변복조기 |
| US6377634B1 (en) | 1997-12-15 | 2002-04-23 | Nec Corporation | Circuit for reproducing bit timing and method of reproducing bit timing |
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