JPS63217753A - キヤリア再生回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的コ （産業上の利用分野） この発明は、ＱＰＳＫ復調器等に用いられるキャリア再
生回路に関し、キャリア再生ループによるキャリア同期
引込み速度を速くするようにしたものである。

（従来の技術） ＱＰＳＫ変調方式などのデジタル伝送方式を発展させた
ものとして、例えばＱＰＳＫ信号とＮｉ１ｌＰＳＫ信号
を時分割多重して伝送する方式が考えられている。この
方式は、必要に応じて異なる伝送品質のチャンネルを同
時に確保できるために、柔軟な送信受信システム構成が
可能となる。

その−例として、特開昭６０−５００１９２号公報「信
号エンコーディング・デコーディング装置」に掲載され
た信号形式がある。この例はＱＰＳＫ信号と１２８相Ｐ
ＳＫ信号とを時分割多重して伝送し、又復調する方式で
ある。このような位相変調波を復調するには、第６図に
示すような回路が必要である。

第６図において、入力端子０に供給されるＱＰＳＫ信号
と１２８相ＰＳＫ信号との時分割多重信号（入力信号Ａ
）は、同期検波回路２．３に供給される。

同期検波回路２には、局部発振器１６の出力が直接再生
キャリアとして供給され、同期検波回路３には局部発振
器１６の出力が９０’移相回路１を介した後、再生キャ
リアとして供給される。同期検波回路２．３の出力は、
低域フィルタ４．５を介して同期検波出力Ｂ、Ｃとして
、アナログ・デジタル（以下Ａ／Ｄと記す）変換器６．
７にそれぞれ供給される。

今、入力信号Ａの位相をθとし、局部発振器１６の発振
位相が入力の絶対位相に一致していれば、それぞれ出力
Ｂ、Ｃはｃｏｓθ、ｓｉｎθなる電圧値を有する。

これらの値を用いて、アークタンジェント（ｔａｎ−１
θ−５ｉｎθ／ｃｏｓθ）を計算すれば、」二記入力信
号Ａの位相θを得ることができる。

従って、信号ＢとＣは、Ａ／Ｄ変換器６．７でデジタル
化され、これらのＭＳＢを除く下位ビットを用いて０°
〜９０°のデータの算出つまり上記ｓｉｎθ／ＣＯＳθ
の計算が行われる。この計算結果は、ｊａｎ−’θ回路
８から出力されるもので、このｔａｎ”θ回路８はリー
ドオンリーメモリ（ＲＯＭ）により構成されている。

更にＡ／Ｄ変換器６．７の出力のＭＳＢは、２ビツトで
ありこの内容は、ＱＰＳＫ信号の復調出力として用いる
ことができるとともに、また１２８相位相変調信号の復
調の際の位相象限情報として用いることができる。

デジタル位相復調回路においては、同期検波に＝　６− 用いられる再生キャリアが、入力変調波に同期していな
い場合においても、デジタル回路を動作させるクロック
を再生する必要がある。

この回路においては、検波出力Ｂ（同相）及び検波出力
Ｃ（直交）をそれぞれ２乗して加算することによりクロ
ックを安定して再生することができるようになっている
。これは（ｓｉｎｏ）２十（ＣＯＳθ）２−１の関係を
利用している。即ち、同図に示すように、同期検波出力
Ｂ、Ｃをそれぞれ２乗回路２３．２２に供給し、２乗出
力を加算器２１で加算する。そして加算出力を、クロッ
ク再生位相同期ループ回路（以下クロック再生ＰＬＬ回
路と言う）１９の電圧制御発振器の制御電圧として供給
する。これによりこのクロック再生ＰＬＬ回路１９から
は、同期検波出力Ｂ、Ｃを直交関係に維持するためのク
ロックを得られる。

次に、同期検波を行なうための再生キャリアを再生する
ための手段ついて説明する。

ｔ　ａ　ｎ　’θ回路８からは、前述したように００〜
９０″の位相復調信号が出力される。今、位相状態が例
えば４５°、１３５°、２２５°、３１５°のいずれか
に限定されているＱＰＳＫ変調波を受信している時刻を
考えると、このときは、ｔａｎ’θ回路８の復調出力デ
ータは、４５°と見なせる。一方、１２８相ＰＳＫ変調
波が受信されている時刻を考えると、このときは、ｔａ
ｎ’θ回路８の復調出力データが４５°となるのは希で
あり、また００〜９０°に均一に分布し白色雑音と見な
すこともできない。従って、キャリア再生用のＰＬＬフ
ィードバック選択回路１３を設け、ＱＰＳＫ変調波が受
信されている時刻に限って、ＰＬＬをループ閉状態にし
、キャリアを再生する必要がある。

このためには、キャリア非同期状態において、゛入力信
号Ａが到来しているときに、ＱＰＳＫ変調波受信時刻で
あるのか、１２８相ＰＳＫ変調波受信時刻であるのかを
識別する必要がある。この識別を行なう回路が、デジタ
ル遅延検波回路２５及び基準パターン検出回路２７であ
り、その識別信号により前記キャリア再生ＰＬＬフィー
ドバック選択回路１３のＰＬＬ動作モードを制御してい
る。

デジタル遅延検波回路２５は、デジタル化された検波出
力Ｂ、Ｃと、１クロツク前に検出された検波出力Ｂ′、
Ｃ′との差分演算を結果的に行なうことにより、上記キ
ャリア非同期状態により生じた検波出力間の位相差を軽
減し、後述する基準パターンの検出確立を高める作用を
有する。つまり、ＱＰＳＫ変調波受信状態に有れば、４
５°のデータが続けて入力するのであるからその差分出
力は零である筈で有る。

基準パターン検出回路２７は、デジタル遅延検波回路２
５の出力を受けて、予め決定されているパターン検出の
有無を判定する。そして基準パターンの検出タイミング
に基づいて、ＱＰＳＫ変調波の受信時刻を判定し識別信
号を発生する。この基準パターンは、キャリア非同期状
態及び低Ｃ／Ｎ状態においても検出の確立を高める必要
があるから通常は２相変調に限定されたＰＮ信号を採用
している。

次にＱＰＳＫ復調出力の位相補正及び同期確立の検出方
法とその手段について説明する。Ａ／Ｄ変換器６．７の
ＭＳＢ出力は、局部発振器１６の発振位相が入力信号の
絶対位相に一致していれば、次の表に示すようになる。

デコード回路９は、これらのＭＳＢを線形に変換するも
のであり、いわゆるグレイ符号・ストレートバイナリ−
符号変換回路である。ここで局部発振器１６の発振位相
の制御は、象限の区別を行なっていないために９０°毎
に４つの不定状態をとる。

この不定状態の影響を無くすために、上記入力信号Ａに
含まれている無変調期間等により、局部発振器１６の位
相状態を検知し、ストレートバイナリ−符号に変換され
たＡ／Ｄ変換器６のＭＳＢ出力つまりデコード回路９の
出力に補正値を加算してやればよい。これらの作用は、
位相誤差検出回路２８及び２ビツト加算器１１により得
られる。

これにより局部発振器１６自体の発振位相を切換えなく
てもＱＰＳＫ信号を復調することができる。位相誤差検
出回路２８は、所定シーケンスのフレーム同期検出出力
を用いて、人力信号中に含まれる基準位相から再生キャ
リア（０°、９０°、１８０°、２７０°）を検出する
回路であり、その検出出力により、２ビツト加算器１１
の加算値を決定する。

次にキャリア同期確立の検出方法について説明する。

この検出は、上記したＱＰＳＫ復調出力及び１２８相Ｐ
ＳＫ復調出力により、基準パターンの有無を検出するこ
とで達成できる。今、変調位相を仮に４５°と２２５°
に限定した基準パターンが送られるちとすると、そのパ
ターンは第７図に示す位相平面上で、図示の黒の星印お
よび白の星印の位置に相当する。第７図において、円周
上の数値は、上記１２８相ＰＳＫ復調出力の値（２進数
）Ｄである。

低Ｃ／Ｎ及びキャリア引込み過程において上記基準シー
ケンス（パターン）の検出は、第７図のα−β間にスレ
ッシュホールドを設け、信号りを２値化した後、パター
ン比較を行なって検出すればよい。

第６図においては、１２８相デコ一ド回路１２の出力り
のうち必要なビットを、２値化ゲート回路２９に導き、
更にこの出力をキャリア同期確立検出回路３０に入力す
ることで同期確立判定を行なっている。１２８相デコ一
ド回路１２は、ｔａｎ’θ回路８からの０°〜９０°の
範囲内のデータと、ＱＰＳＫ復調出力から判定できる象
限情報とを用いて１２８相復調信号りを得ている。キャ
リア同期確立検出回路３０で基準パターン検出を行なう
ことで得られた同期確立出力は、キャリア再生用ＰＬＬ
フィードバック選択回路１３に供給され、ＰＬＬのルー
プ帯域や利得を切換えるのに利用され、キャリア再生用
ＰＬＬの動作をより安定な状態にする。更に同期確立出
力は、第６図に示す信号処理回路３１にも供給され、信
号処理回路３１が、１２８相復調信号りは信頼できるも
のであることを判定するのに利用される。

（発明が解決しようとする問題点） 上記した装置においては、キャリア再生用ＰＬＬがデジ
タル形式となっており、ループフィルタとしてのキャリ
ア再生用ＰＬＬ及びフィードバック選択回路１３に対し
てアナログ回路では実現困難な完全積分形ループフィル
タを用いることができる。これによると理論上は、周波
数引込み範囲が無限大となり、引込みレンジは位相ロッ
クレンジと同様に局部発振器１６の周波数可変範囲まで
広げることができる。

しかしながら、実際には、入力と局部発振周波数の離調
が大きいと引込みが完了するまでに長い時間を必要とし
たり、量子化の影響により引込み範囲が制限されてくる
。またこれらを改善しようとしてループ利得を上げると
、再生キャリアのＳ／Ｎが劣化して引込み動作自体が不
安定になり、更にループ利得を上げたことにより、ＰＬ
Ｌが発振するという問題がある。

そこでこの発明は、キャリア再生ループの同期引込み速
度を速くすることができ、かつ周波数引込み範囲の制限
を緩和することのできるキャリア再生回路を提供するこ
とを目的とする。

［発明の構成］ （問題点を解決するための手段） この発明は、入力信号を互いに直交する位相の検波軸の
再生キャリアでそれぞれ同期検波する同期検波手段と、
検波軸の異なる各同期検波出力をデジタル信号に変換す
るアナログデジタル変換手段と、各アナログデジタル変
換出力の各最上位ビットを除く各下位ビット出力を用い
て前記人力信号の位相を０°から９０’範囲で表わした
第１の復調出力を得る第１の復調手段と、前記各最上位
ビット出力を用いて、前記第１の復調出力の象限情報出
力を得る第２の復調手段と、前記第１復読出力を用いて
前記再生キャリアを発生するデジタル形式の位相同期ル
ープ（Ｐ　Ｌ　Ｌ）回路と、前記第２の復調出力を入力
として特定の基準パターンを検出しこの基準パターンが
検出できないときに自動周波数制御（ＡＦＣ）モードと
判定してＡＦＣオン信号を発生する基準パターン検出手
段と、前記ＰＬＬ回路のループフィルタを前記ＡＦＣモ
ードにおいて前記ＡＦＣオン信号でリセットする手段と
、第１の復調出力を入力とし、これをデジタル遅延検波
するデジタル遅延検波手段と、このデジタル遅延検波手
段からの検波出力を積分し、前記再生キャリアと入力信
号との周波数誤差を検出する手段と、前記周波数誤差検
出出力を、前記再生キャリアを発生している電圧制御型
の局部発振器の周波数制御電圧の直流オフセット電圧と
して加算する手段とを具備し、キャリア再生ＰＬＬが動
作するときに予め前記再生キャリアと入力信号との周波
数差を小さくしておき等価的に周波数引込み範囲を拡大
したものである。

（作用） 上記の手段により、キャリア再生ＰＬＬが引込み動作を
する前に予め入力信号と局部発振周波数との周波数誤差
を充分に小さくしておくことができるので、ＡＦＣ動作
の後のＰＬＬ動作による引込み動作が速く得られ、又こ
のことは周波数引込み範囲を等価的に拡大したことにな
る。

（実施例） 以下この発明の実施例を図面を参照して説明する。

第１図はこの発明の一実施例であり、ＱＰＳＫ変調信号
が入力信号Ａとして入力端子０に供給される回路である
。

第６図では、ＱＰＳＫ信号と１２８相ＰＳＫ信号とが時
分割多重して伝送された位相変調波を復調する装置とし
て説明したが、本発明の第１図の実施例では構成の簡単
なＱＰＳＫ変調信号のみを復調する装置を先ず説明し、
第４図の実施例でＱＰＳＫ信号と１２８相ＰＳＫ信号と
が時分割多重して伝送された位相変調波を復調する装置
を説明することにする。

第１図において、入力端子０の入力信号Ａを同期検波し
、これをデジタルに変換し、更にデジタル変換した出力
Ｂ、ＣのＭＳＢをデコード回路９に供給しまたＭＳＢを
除く信号をｔａｎ−’θ回路８に供給するところは、第
６図に示した装置と同じである。従って第６図と同じ部
分には同一符号を付している。また２ビツト加算器１１
、位相誤差検出回路２８の動作および機能も先の説明に
準じる。

本発明では、先ずデコード回路９の出力を、基準パター
ン検出回路３０に入力している。この基準パターン検出
回路３０は、ＱＰＳＫ信号が各基準位相（■軸、Ｑ軸）
に対して４５°の位相位置にあることを利用し、予めき
められた基準パターンを検出するものである。この基準
パターンは、例えばフレーム同期信号として利用できる
。この基準パターンが、連続して何回も検出されない場
合は、システムの同期が確立していないことつまり、キ
ャリア非同期状態である。キャリア非同期状態を検出す
るとこの基準パターン検出回路３０は、ＡＦＣオン信号
を発生し、キャリア再生用のＰＬＬをＡＦＣモードに切
換え、キャリア同期状態を検出するとＡＰＣモードに切
換える。

本発明に関するキャリア再生用ＰＬＬについて説明する
。この実施例の場合、ＱＰＳＫ変調波のみを処理してい
るのであるから、ｔａｎ’θ回路８から得られる０８〜
９０°の位相範囲にあるデータは、ＱＰＳＫ信号のシン
ボル位置位相のずれを示すことになる。つまりこれは、
再生キャリアが適確な位相ではなく誤った位相で入力信
号Ａを同期検波していることを意味する。

この復調出力は、デジタル遅延検波回路４１とループフ
ィルタ３１に供給される。

今システムがＰＬＬモードで動作しているとすると、ル
ープフィルタ３１で平滑された信号は加算器３２を介し
てデジタルアナログ（Ｄ／Ａ）変換器１４に供給され、
更にこの変換出力が低域フィルタ１５を介して電圧制御
型の局部発振器１６の周波数制御端子に供給される。こ
れによって、ｔａｎ’θ回路８の出力が常に４５°のデ
ータとなるように制御される。これは再生キャリアとＱ
ＰＳＫ信号のシンボルが正確な位相関係で同期検波され
ていることを意味する。

一方、キャリア非同期状態のとき、特に入力信号周波数
と再生キャリア周波数の関係が所定範囲より大きく離れ
ているときは、先の基準パターン検出回路３０からＡＦ
Ｃオン信号が出力される。

この信号は、ハイレベル″Ｈ”のときＡＦＣモードを指
定し、ローレベル”Ｌ”のときＡＦＣｊｌｉｎモードつ
まりＡＰＣモードを指定する。

ＡＦＣオン信号は、デジタル遅延検波回路４１の出力を
サンプルするＮサンプル積分回路４２、Ｄ／Ａ変換器１
４、ループフィルタ３１に供給される。

Ｎサンプル積分回路４２は、ＡＦＣ信号がＡＦＣモード
示す間は積分処理を行ない解除信号“Ｌ＃に変化したと
きに積分値をホールドする。

また、ループフィルタ３１はＡＦＣモードのときはキャ
リアが非同期状態でありその入力データをＰＬＬ制御に
使用するには折離れた値であるから、停止状態に制御さ
れる。つまりこのときは、−１９＝ ＰＬＬはオープン状態とされる。また、Ｄ／Ａ変換器１
４は、ＡＦＣモードに移行したときは、局部発振器１６
に対してフリーラン周波数を設定する電圧を発生するよ
うに設定されている。

前記デジタル遅延検波回路４］は、ＱＰＳＫ信号が各位
相象限において基準位相に対して４５°の位相となるこ
とを利用し、位相誤差を検出している。

つまり、周波数誤差が０であれば、検波後の各ＱＰＳＫ
信号の位相は各位相象限で同相となるため遅延検波出力
は０であるはずである。しかし再生キャリア周波数が入
力周波数よりも小さいと、遅延検波出力は常に正の位相
変化を検出し、逆に再生キャリア周波数が入力周波数よ
りも大きいと、遅延検波出力は負の位相変化を示す。従
ってこの変化分が周波数誤差に対応する。この回路は、
具体的には第２図に示すように構成されており、ラッチ
回路４１４、この出力を反転するインバータ４１２、こ
の出力をラッチするラッチ回路４１３、この回路の出力
と先のラッチ回路４１４の出力を加算する全加算器４１
４で構成される。この回路は、ＱＰＳＫ信号の各シンボ
ルに対応した各サンプルの位相変化をデジタル差分演算
して得ている。

デジタル差分演算により検出できる周波数誤差の最大値
及び分解能は次のようにして求めることができる。ＱＰ
ＳＫ信号の各シンボルの位相復調出力をデジタル遅延検
波してＡＦＣを行なう場合には、ＱＰＳＫ信号の各シン
ボルの位相が９０°おきに存在するため、有効な遅延検
波はには±４５″の位相変化である。即ちＱＰＳＫ信号
のシンボルレートをＲｓ　　（ｓｙｍｂｏｌ　／５ｅｅ
）とすると、の周波数変化まで検出可能である。但し、
ノイズなどにより、位相変化が±４５°と越えてしまう
と、誤動作してしまうため実際には、ノイズ等の分のマ
ージンを用意しておく必要がある。つぎにＡＦＣの周波
数分解能は、ｔａｎ’θ回路８の出力において、９００
をｎビットで示す場合について求めると、 となる。

次に、デジタル遅延検波回路４１の出力は、第３図に示
す積分回路４２によりＮサンプルだけ積分される。この
Ｎサンプル積分回路４２は、ラッチ回路４２１、この回
路の出力を一方の入力とする全加算器４２２、この加算
器４２２の出力をラッチしてその出力を前記加算器の他
方の入力とするラッチ回路４２３、このラッチ回路４２
３の出力をラッチするラッチ回路４２４がら構成される
。

そして、ラッチ回路４２１．４２３はクロックで駆動さ
れるが、ラッチ回路４２４は、インバータ４２５を介し
て供給されるＡＦＣモードｆａ号により駆動される。そ
してラッチ回路４２３にラッチされている積分値は、Ａ
ＦＣモードが解除されたときに最終的な積分値としてラ
ッチされる。つまりＡＦＣ動作が行われているときはク
ロックによりデジタル遅延検波回路４１の出力を積分処
理し、ＡＦＣモードが解除されたときに積分値がラッチ
回路４２４にラッチされる。この値は、Ｎクロックによ
り作られたものであり、Ｎ個のＱＰＳＫシンポルの周波
数誤差を検出した値であるから、１／Ｎ回路４３に供給
されＱＰＳＫシンボル１個当りの周波数誤差に換算され
、加算器３２に供給される。従ってｌ／Ｎ回路４３によ
り前述のＡＦＣ周波数分解能は次のようになおされる。

２−Ｒｓ／Ｎ［Ｈｚ］ 故に、」二記数値内に周波数誤差が抑え込まれるため、
原理的にはキャリア再生ＰＬＬは」二記数値以上の引込
みレンジを有すればよい。ただし実際には、ノイズの影
響によりＡＦＣ制御出力も変動するから、これをマージ
ンとして上記引込みレンジはより広く容易しておく必要
がある。なお１／Ｎ回路４３は例えばＮ＝２ｍ　（ｍは
正の整数）のときはビットシフトにより簡単に実現でき
るため、このようにＮを設定するのが好ましく、それ以
外の場合にはＲＯＭなどによるデータ変換が必要である
。

１／Ｎ回路４３の出力は加算器２５で、ＡＦＣモードが
解除された後はループフィルタ３１の出力と加算され局
部発振器１６の発振周波数をオフセットするように作用
する。ただし、ＡＦＣ動作状態においては、ループフィ
ルタ３１はリセットされている。

上記のようにこの発明では、キャリア再生ＰＬＬが引込
み動作を行なう前に予め入力と局部発振周波数との差を
充分小さくしてけるので、ＰＬＬの引込み範囲が比較的
狭くてもこの引込み範囲内にＡＦＣモードの後の周波数
誤差が入っておれば良い。これにより、引込み速度を速
くできまた、等価的にＰＬＬの周波数引込み範囲を拡大
することができる。

上記の実施例は、ＡＦＣループがフィードフォワード形
になっているが、Ｄ／Ａ変換器１４にＡＦＣオン信号を
作用させず、ＡＦＣフィードバックループを構成して周
波数誤差を無くす構成としても良い。この場合は、周波
数誤差を充分に小さくするためにＡＦＣフィードバック
ループの利得を充分に大きくするほうかよく、１／Ｎ回
路ではなく、より大きい係数出力を得る回路に変更する
。

上記した実施例は、ＱＰＳＫ変調波を復調する装置とし
て説明したが、ＱＰＳＫ信号と１２８相ＰＳＫ信号とが
時分割多重して伝送された位相変調波を入力信号Ａとし
て復調する装置にもこの発明は適用できるものである。

第４図はその復調装置に適用した例である。この装置に
おいて、基準パターン検出回路３０は先の実施例と同じ
である。又、Ｎサンプル積分回路４１．１／Ｎ回路４２
も先の実施例と変わりはないが、Ｎサンプル積分回路４
１に供給する信号をこの復調装置にもともと備わってい
るデジタル遅延検波回路２５から導いている。さらに、
キャリア再生用ＰＬＬフィードバック制御回路３１は先
のループフィルタに相当する。この実施例では、局部発
振器として、デジタル制御局部発振器３３を採用してい
るが、先の実施例を同様アナログ形式のものであっても
よい。この装置の他の部分の動作は、第６図において説
明したので省略するが、このようにＡＦＣ動作とＰＬＬ
動作を切換える手段を設けることにり、同期確立に至る
までの速度が速くなり、またＰＬＬの周波数引込み範囲
を等価的に拡大することができる。またデジタル遅延検
波回路２５を兼用させているので回路構成を増大するこ
となく実現できる。

第５図は上記の実施例で用いたデジタル制御局部発振器
３３の具体例である。この局部発振器を用いると、ＡＦ
Ｃループをフィードフォワード構成としたときに、ＡＦ
Ｃ感度の調整が容易であるために、周波数誤差が大きく
てもＡＦＣ自体の誤差が増大してしまうことがない。図
において、全加算器１６１は、入力制御データと、ラッ
チ回路１６２の出力とを加算し、その出力をラッチ回路
１６２に供給する。このラッチ回路１６２の出力は、Ｓ
ｌｎθとＣＯＳθデータをそれぞれ記憶したＲＯＭ１６
３．１６４の読出しアドレスに供給される。このＲＯＭ
　１６　Ｂ、１６４の出力はそれそ゛れＤ／Ａ変換器］
６５．１６６でアナログ信号に変換される。そしてこの
アナログ信号はそれぞれ低域フィルタ］６７．１６８を
介して変調器１６９、］７０に入力される。変調器１６
９には固定周波数で発振している例えば水晶発振器１７
２の出力が９０６移相回路１７１を介して供給され、ま
た変調器１７０には直接発振器１７２の出力が供給され
る。そして、変調出力は加算器１７３で合成され、帯域
フィルタ１７４を介して再生キャリアとして導出される
。これによりｓｉｎθ、ｃｏｓθの成分が直交変調され
た再生キャリアを得ることができ、その位相は制御デー
タの内容により制御することができる。

［発明の効果］ 以上説明したようにこの発明によると、デジタル形式の
キャリア再生回路において、安定したＡＦＣ動作により
、入力信号周波数と局部発振周波数が大きく離調してい
ても周波数引込みが可能であり、また引込み速度も改善
される。

【図面の簡単な説明】

第１図はこの発明の一実施例を示すブロック図、第２図
、第３図は第１図のデジタル遅延検波回路とＮサンプル
積分回路の具体例を示すブロック図、第４図はこの発明
の他の実施例を示すブロック図、第５図は第４図のデジ
タル制御局部発振器の例を示す図、第６図は従来のデジ
タル位相復調装置を示すブロック図、第７図は第６図の
回路の同期確立判定動作を説明するための位相平面図で
ある。 ２．３・・・同期検波回路、４．５・・・低域フィルタ
、６．７　・Ａ　／　Ｄ変換器、８・・・ｔａｎ−１θ
回路、９・・・デコード回路、１４・・・Ｄ／Ａ変換器
、１５・・・低域フィルタ、１６・・・局部発振器、３
０・・・基準パターン検出回路、３１・・・ループフィ
ルタ、３２・・・加算器、４１・・・デジタル遅延検波
回路、４２・・・Ｎサンプル積分回路、４３・・・１／
Ｎ回路。

Claims (7)

【特許請求の範囲】
1. （１）入力信号を互いに直交する位相の検波軸の再生キ
   ャリアでそれぞれ同期検波する同期検波手段と、検波軸
   の異なる各同期検波出力をデジタル信号に変換するアナ
   ログデジタル変換手段と、各アナログデジタル変換出力
   の各最上位ビットを除く各下位ビット出力を用いて前記
   入力信号の位相を０°から９０°範囲で表わした第１の
   復調出力を得る第１の復調手段と、前記各最上位ビット
   出力を用いて、前記第１の復調出力の象限情報出力を得
   る第２の復調手段と、前記第１復調出力を用いて前記再
   生キャリアを発生するデジタル形式の位相同期ループ（
   ＰＬＬ）回路と、前記第２の復調出力を入力として特定
   の基準パターンを検出しこの基準パターンが検出できな
   いときに自動周波数制御（ＡＦＣ）モードと判定してＡ
   ＦＣオン信号を発生する基準パターン検出手段と、前記
   ＰＬＬ回路のループフィルタを前記ＡＦＣモードにおい
   て前記ＡＦＣオン信号でリセットする手段と、第１の復
   調出力を入力とし、これをデジタル遅延検波するデジタ
   ル遅延検波手段と、このデジタル遅延検波手段からの検
   波出力を積分し、前記再生キャリアと入力信号との周波
   数誤差を検出する手段と、前記周波数誤差検出出力を、
   前記再生キャリアを発生している電圧制御型の局部発振
   器の周波数制御電圧の直流オフセット電圧として加算す
   る手段とを具備し、キャリア再生ＰＬＬが動作するとき
   に予め前記再生キャリアと入力信号との周波数差を小さ
   くしておき等価的に周波数引込み範囲を拡大したことを
   特徴とするキャリア再生回路。
2. （２）前記デジタル遅延検波手段は、前記再生キャリア
   と入力信号との同期、非同期に関わらず第１の復調出力
   を加算器とラッチ回路を用いて差分演算を行ない、ＱＰ
   ＳＫ信号のシンボル間の位相差に対応する出力を得るこ
   とを特徴とする特許請求の範囲第１項記載のキャリア再
   生回路。
3. （３）前記ＡＦＣモードのときに出力される前記ＡＦＣ
   オン信号は、前記ＰＬＬ回路の局部発振器の制御手段に
   供給され、該局部発振器をフリーランとすることを特徴
   とする特許請求の範囲第１項記載のキャリア再生回路。
4. （４）前記ＡＦＣモードのときに得られる前記デジタル
   遅延検波手段からの検波出力は、前記ＰＬＬ回路の局部
   発振器の周波数制御端子にフィードバック供給される構
   成としたことを特徴とする特許請求の範囲第１項記載の
   キャリア再生回路。
5. （５）前記入力信号は、絶対位相を有するＭ相およびＮ
   相のＰＳＫ信号（Ｍ、Ｎは整数）が時分割多重され、か
   つその同期信号および同期検波用再生キャリアは前記Ｎ
   相ＰＳＫ信号からのみ得られる伝送形態の送信信号であ
   り、前記デジタル遅延検波手段は、前記ＡＦＣモード動
   作用の回路として機能するのに加えて前記時分割多重信
   号の同期信号を検出するための回路に兼用されているこ
   とを特徴とする特許請求の範囲第１項記載のキャリア再
   生回路。
6. （６）前記入力信号のＮは４であり、その内同期信号に
   付いてはＮ＝２であり、ＡＦＣ動作に介してはＮ＝２の
   信号のみを用いるようにしたことを特徴とする特許請求
   の範囲第５項記載のキャリア再生回路。
7. （７）前記ＰＬＬ回路の中に含まれる局部発振器は、再
   生クロックを動作クロックとするデジタル制御局部発振
   器であることを特徴とする特許請求の範囲第１項記載の
   キャリア再生回路。