JP3423018B2

JP3423018B2 - デジタル復調器

Info

Publication number: JP3423018B2
Application number: JP01639193A
Authority: JP
Inventors: 小坂　　明雄; 雅裕成田; 敏範飯沼
Original assignee: Tottori Sanyo Electric Co Ltd; Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1993-02-03
Filing date: 1993-02-03
Publication date: 2003-07-07
Anticipated expiration: 2018-07-07
Also published as: JPH06232934A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はデジタル復調器に関す
る。

【０００２】

【従来の技術】従来、伝送媒体を効率的に利用するため
に、デジタルの情報信号（ベースバンド信号）で搬送波
信号を変調し復調することが行われている。斯る変調の
方式としては、デジタルのベースバンド信号に応じて搬
送波信号の振幅を変化させる振幅変調方式（ＡＳＫ）、
ベースバンド信号に応じて搬送波の周波数を偏移させる
周波数変調方式（ＦＳＫ）、ベースバンド信号に応じて
搬送波の位相を変化させる位相変調方式（ＰＳＫ）、ベ
ースバンド信号に応じて搬送波の振幅及び位相をそれぞ
れ独立して変化させる直交振幅変調方式（ＱＡＭ）など
の種々の方式が用いられている。

【０００３】このようにベースバンド信号に応じて変調
された搬送波信号（変調波信号）Ｓ（ｔ）は、一般に次
のように表すことができる。

【０００４】

【数１】

【０００５】数式１から明らかなように、変調波信号
は、２つの直交した成分で表すことができ、直交検波器
等の復調回路にてベースバンド信号を復調することがで
きる。尚、上式の第１項は変調波信号の同相（Ｉ相）成
分、第２項は変調波信号の直交位相（Ｑ相）成分と一般
に称される。デジタル位相変調信号を全デジタル回路で
復調するデジタル復調器として、特開平３−１８８７３
７号報に開示された復調方式によるデジタル復調器があ
る。図１０は、同方式におけるデジタル復調器の従来例
のブロック図である。

【０００６】図１０において、１０１はデジタル位相変
調信号入力端子、１０２はシンボルクロック信号入力端
子、１０３は入力されたデジタル位相変調信号の振幅を
一定にするリミッタ、１０４はリミッタ１０３の出力信
号に応答してシンボルクロック信号をサンプルする同期
化回路、１０５は搬送波信号の整数倍の周波数を発振す
る発振器、１０６は発振器１０５の出力に基づき計数す
るカウンタ、１０７はカウンタ１０６の出力を同期化回
路１０４の出力に応答してラッチするラッチ回路、１０
８は同期化回路１０４の出力に応答して、ラッチ回路１
０７の出力を入力し遅延させる遅延回路、１０９はラッ
チ回路１０７の出力と遅延回路１０８の出力とを入力し
て１シンボル区間の位相の変化を比較演算する比較演算
回路、１１０は比較演算回路によって再生されたデータ
を出力する再生データ出力端子である。

【０００７】次に動作について説明するが、最初に日本
のデジタル方式自動車電話システムの標準規格（ＲＣＲ
ＳＴＤ−２７）の変調方式であるπ／４シフトＱＰＳ
Ｋ変調方式について説明する。まず、入力のシリアル信
号は、２ビットのパラレル信号である（Ｘ_k，Ｙ_k）なる
シンボルに変換される。さらにこの（Ｘ_k，Ｙ_k）は、差
動符号化され直交信号（Ｉ_k，Ｑ_k）に変換となる。

【０００８】信号フォーマットの先頭ビットから２ビッ
ト毎に変調シンボルとする。入力シリアル信号から（Ｘ
_k，Ｙ_k）への変換（２値／４値変換）は下記に従う。

【０００９】

【表１】

【００１０】（Ｘ_k，Ｙ_k）から（Ｉ_k，Ｑ_k）への変換は
次式のようになる。

【００１１】

【数２】

【００１２】ただし、ΔΦ(Ｘ_k，Ｙ_k)＝ΔΦ_kは次表の
ように規定されている。

【００１３】

【表２】

【００１４】このようにして得られたＩ_k、Ｑ_k信号は、
各々独立に低域通過フィルタによってベースバンド帯域
制限がかけられ、直交変調器に供給されるＩ相成分ｉ
(ｔ)、Ｑ相成分ｑ(ｔ)が生成される。ここでシンボル周
期をＴとし、ｔ＝ｋＴの位相をΦ(ｔ)＝Φ_kとすると、

【００１５】

【数３】

【００１６】となり、その１シンボル前、すなわちｔ＝
ｋＴ−Ｔの位相をΦ(ｔ)＝Φ_k-1とすると、

【００１７】

【数４】

【００１８】となる。数式２、数式３、数式４より、

【００１９】

【数５】

【００２０】となる。数式５を変形すると

【００２１】

【数６】

【００２２】となる。従って、数式６より、π／４シフ
トＱＰＳＫ変調信号を復調する際、シンボル判定点にて
位相Φ_kと１シンボル前の位相Φ_k-1を検出し、位相Φ_k
より位相Φ_k-1を引くことによって１シンボル区間での
位相変化ΔΦ(Ｘ_k,Ｙ_k)を求めることができ、位相差Δ
Φ(Ｘ_k,Ｙ_k)より表２に従いＸ_k、Ｙ_kを求め、・・・・
ａ_n-1，ａ _n，ａ_n+1，ａ_n+2・・・・のシリアル信号を復
調することができる。

【００２３】図１０において動作を説明すると、リミッ
タ１０３はデジタル位相変調信号入力端子１０１より入
力されたデジタル位相変調信号の振幅を制限し、矩形波
状の論理レベルに変換する。また、同期化回路１０４は
シンボルクロック信号入力端子１０２より入力されたシ
ンボルクロック信号をリミッタ１０３の出力信号の立ち
上がりに応答してサンプルする。尚、このシンボルクロ
ック信号は、立ち上がりタイミングがデータのサンプリ
ングタイミング（シンボル判定点）に規定されている矩
形波信号である。このサンプルされたシンボルクロック
信号、つまり同期化回路１０４の出力信号の立ち上がり
はデジタル位相変調信号のゼロクロス点に一致してい
る。

【００２４】一方、発振器１０５は、デジタル位相変調
信号の搬送波周波数のｎ倍（ｎは整数）の周波数のクロ
ック信号を発振するように設定されているので、発振器
１０５のクロックを１／ｎ分周するカウンタ１０６の出
力は搬送波の１周期の位相をｎ分割したものが得られ
る。発振器１０５のクロック信号を入力して駆動するカ
ウンタ１０６の計数値は同期化回路１０４の出力の立ち
上がりでラッチ回路１０７に保持される。この計数値が
数式３のデジタル位相変調信号の位相Φ_kを表してい
る。

【００２５】ラッチ回路１０７の出力は、さらに遅延回
路１０８に入力され、同期化回路１０４の出力の立ち上
がりで遅延回路１０８に保持される。この遅延された値
が数式４の１シンボル前の位相Φ_k-1を表している。ラ
ッチ回路１０７の出力（Φ_k）と遅延回路１０８の出力
（Φ_k-1）は比較演算回路１０９に入力され１シンボル
区間の位相の変化ΔΦ(Ｘ_k,Ｙ_k)を検出し、表２に従い
シンボルデータを復調し、２ビットのシンボルデータを
パラレル／シリアル変換によりシリアルデータに変換
し、復調データを得る。この復調データを再生データ出
力端子１１０に出力する。

【００２６】また、発振器１０５の周波数をデジタル位
相変調信号の搬送波周波数のｎ倍に設定しているので位
相の分解能は２π／ｎとなる。従って発振器１０５の周
波数をデジタル位相変調信号の搬送波周波数に比べ十分
高く取れば、必要な位相計測の分解能を得ることができ
る。

【００２７】

【発明が解決しようとする課題】然し乍ら、上記従来の
方法で位相を量子化すると、発振器１０５の周波数をデ
ジタル位相変調信号の搬送波周波数に比べ十分高く取ら
なければ、必要な位相計測の分解能を得ることができな
い。一般的にＣＭＯＳデジタル回路においては動作クロ
ック周波数が、高くなるほど消費電力が増加することが
知られている。従って、分解能を向上するために動作ク
ロックの周波数を上げると、消費電力が増加し、バッテ
リーで駆動される携帯電話などの端末においては、待ち
受け時間が短くなるという問題点がある。

【００２８】本発明は、従来と同じ動作クロック周波数
で、より分解能を向上し、正確な復調データが得られる
復調器を構成することを目的とする。

【００２９】

【課題を解決するための手段】本発明は、上記課題を解
決するデジタル復調器に関するものであり、少なくとも
入力端子、波形変換部、発振器、第1位相情報出力部、
第2位相情報出力部、位相量子化回路同期化手段、位相
量子化手段、遅延手段、演算手段、復号手段とを含む。
入力端子からはデジタル位相変調された信号が入力され
る。波形変換部は、入力された信号の波形を変換して論
理レベル出力を発生する。発振器はクロック信号を生成
する。第１位相情報出力部は、発振器から生成されたク
ロック信号に基づき第１位相情報出力を発する。第２位
相情報出力部は、波形変換部の出力をクロック信号の立
ち上がり又は立ち下がりに応答して保持し第２位相情報
出力を発する。位相量子化回路同期化手段は、波形変換
部の出力をクロック信号の立ち下がり又は立ち上がりに
応答して出力する。位相量子化手段は、第１位相情報出
力と第２位相情報出力とからなる位相情報を保持し、位
相量子化出力を発生する。遅延手段は位相量子化出力を
1シンボル区間の時間だけ遅延させる。演算手段は、位
相量子化出力と遅延手段の出力とを演算して位相変化デ
ータを出力する。復号手段は、位相変化データをデコー
ドし、パラレル／シリアル変換して、シリアルデータを
再生データとして出力する。

【００３０】

【作用】本発明によれば、位相量子化手段に第１位相情
報出力を発する第１位相情報出力部に第２位相情報出力
を発する第２位相情報出力部を追加したので、動作クロ
ックの周波数をデジタル位相変調信号の搬送波周波数の
ｎ倍に設定した場合、位相の分解能はπ／ｎと従来の復
調器の分解能２π／ｎに比べ細かい分解能とすることが
でき、正確な位相量子化を行う。

【００３１】

【実施例】図１は、本発明の一実施例を示すブロック図
である。図１において、１はデジタル位相変調信号が入
力される入力端子、２は入力されたデジタル位相変調信
号の波形を変換し、２値のデジタル信号に変換するリミ
ッタ、３はクロック信号を生成する発振器、４はクロッ
ク信号が入力されるクロック信号入力端子、５はクロッ
ク信号に基づき計数して、第１位相情報となる計数値を
出力するカウンタ、６はリミッタ２の出力に応答してカ
ウンタ５の計数値（第１位相情報）と第５Ｄ型フリップ
フロップの反転した出力（第２位相情報）を保持するラ
ッチ回路（保持手段）、７はラッチ回路６で保持された
位相情報をシンボルクロックと逓倍関係にあるデータク
ロック信号により１シンボル区間の時間遅延させる遅延
回路、８はラッチ回路６が保持した位相情報と遅延回路
７により１シンボル区間の時間遅延した位相情報とを減
算処理する減算回路、９は所定周期のシンボルクロック
で減算回路８の出力の位相変化データをサンプリングす
るサンプリング回路、１０は位相変化データに対して位
相補償を行う位相補償回路、１１は減算回路８の出力を
入力することによりシンボルクロック信号、該信号を逓
倍したデータクロック信号を再生するＰＬＬ回路、１２
は位相補償回路１０の出力の位相補償した位相変化デー
タをデコードし、シンボルデータを形成導出し、シンボ
ルデータをパラレル／シリアル変換して、シリアルデー
タを再生データとして出力する復号回路である。１３は
復号回路１２の出力の再生データが出力される再生シリ
アルデータ出力端子、１４はＰＬＬ回路１１の出力のデ
ータクロック信号が出力される再生データ用クロック出
力端子である。１５はリミッタの出力をクロック信号と
同期させる第１Ｄ型フリップフロップ、１６はデータク
ロック信号をクロック信号と同期させる第２Ｄ型フリッ
プフロップ、１７はクロック信号を反転する第１インバ
ータ、１８は直接位相量子化回路、１９は第３Ｄ型フリ
ップフロップ、２０は第４Ｄ型フリップフロップ、２１
は第５Ｄ型フリップフロップ、２２は第２インバータで
ある。２１と２２により第２位相情報を出力する。

【００３２】次に動作について図２及び図３を用いて説
明する。ここでは、入力信号として４２ｋｂｉｔ／ｓで
搬送波周波数４５０ｋＨｚのπ／４シフトＱＰＳＫ信号
を考える。入力端子１に図２のＡのようなデジタル位相
変調信号が入力されると、デジタル位相変調信号はリミ
ッタ２により図２のＢのような２値のデジタル信号に変
換される。この時リミッタではなく、信号のゼロクロス
点を検出して出力信号の”Ｈ”，”Ｌ”を切り替えるゼ
ロクロス検出器でもよい。

【００３３】一方では、発振器３のクロック信号に基づ
きカウンタ５は計数を行い、図２のＣのような第１位相
情報を出力する。例えば、発振器３のクロック信号の周
波数をデジタル位相変調信号の搬送波周波数４５０ｋＨ
ｚの１６倍の７．２ＭＨｚでクロックのデューティが５
０％とすると、カウンタ５は１／１６分周して４ビット
パラレルの計数値を得る。この場合、カウンタ５の出力
である第１位相情報出力は、図２のＣのような滑らかな
値でなく、実際は図４のように階段状の値となる。この
カウンタ５の計数値を、リミッタ２の出力の立ち上がり
に応答してラッチ回路６がラッチするが、図３のＢ、Ｅ
に示したように、カウンタ５の出力が不定のときに、リ
ミッタ２の出力の立ち上がりが来ることがある。このよ
うな動作を防ぐために、本実施例では、リミッタの出力
の位相をずらしてカウンタが安定した状態でラッチする
ものである。

【００３４】このような動作を行うために、リミッタ２
の出力をまず第１Ｄ型フリップフロップ１５のＤ端子に
入力する。そして第１Ｄ型フリップフロップ１５のｃｋ
端子に第１インバータ１７を通過して反転したクロック
信号を入力する。Ｄ型フリップフロップはｃｋ端子に入
力される信号の立ち上がりでＤ端子に入力される信号を
保持するので、リミッタ２の出力は図３のＧの様にクロ
ック信号の立ち下がりタイミングに合わせて遅延せしめ
られる。この第１Ｄ型フリップフロップ１５の出力の立
ち上がりに応答して、ラッチ回路６がカウンタ５の値を
ラッチすれば、図３に示す様にカウンタ５の出力が安定
した状態でラッチが実行され、確実にカウンタ５の値を
保持して出力することが出来る。その結果ラッチ出力は
クロック信号の立ち下がりより少し遅れて出力されるこ
とになり、ラッチ出力の不定状態は、クロック信号の立
ち下がりより後の半周期以内に発生する。

【００３５】また、クロック信号の周波数が搬送波周波
数の１６倍であるカウンタ５の出力の４ビットの第１位
相情報出力だけでは分解能が不十分であるために正確な
復調が出来ない。そこで、本実施例においては位相の分
解能を向上するために第１位相情報出力に第２位相情報
出力を追加して利用する。以下、第２位相情報出力につ
いて説明する。

【００３６】図３のＥに示すリミッタ出力が、図３のＡ
のクロック信号の”Ｌ”の状態のときに立ち上がる場
合、すなわち図３のＥのリミッタ出力の下に記入したイ
のタイミングでリミッタ出力が立ち上がった場合、図３
のＣに示した第５フリップフロップの出力のハの状態
は”Ｈ”になり、その反転信号である図３のＤに示した
第２インバータ出力のニの状態は”Ｌ”になる。この様
子を破線で示す。

【００３７】同様に、図３のＥに示すリミッタ出力が、
図３のＡのクロック信号の”Ｈ”の状態のときに立ち上
がる場合、すなわち図３のＥのリミッタ出力の下に記入
したロのタイミングでリミッタ出力が立ち上がった場
合、図３のＣに示した第５フリップフロップの出力のハ
の状態は”Ｌ”になり、その反転信号である図３のＤに
示した第２インバータ出力のニの状態は”Ｈ”になる。
この様子を実線で示す。

【００３８】この、第２インバータ２２の出力は、図３
のＥのリミッタ出力の第１位相情報出力である図３のＢ
に示すカウンタ５の出力より、さらに細な位相情報とな
る。すなわち第２インバータ２２の出力は、図３のＥに
示したリミッタ出力の立ち上がりが、図３のＡのクロッ
ク信号の１周期の前半であるか後半であるかを判定し、
前半であれば”Ｌ”後半であれば”Ｈ”を出力する。従
って第２インバータ出力は、１ビットの第２位相情報と
して利用できる。

【００３９】つまり、カウンタ５の出力である４ビット
の第１位相情報出力を上位ビットに対応させ、第２イン
バータ２２の出力である１ビットの第２位相情報を下位
ビットに対応させて導出される５ビットの位相情報が得
られる。位相情報が５ビットとなることで１周期を３２
分割でき、分解能を２π／３２とすることができる。従
来例で、２π／３２の分解能を得るには、１４．４ＭＨ
ｚのクロック信号が必要である。

【００４０】この様に、カウンタ５の出力である４ビッ
トの第１位相情報出力を上位ビットに対応させ、第２イ
ンバータ２２の出力である１ビットの第２位相情報出力
を下位ビットに対応させて導出される５ビットの位相情
報を第１Ｄ型フリップフロップ１５の出力の立ち上がり
に応答してラッチ回路６がラッチし、５ビットの瞬時位
相データを得ることができる。

【００４１】斯くして、図２の位相情報が５ビットのＤ
のような瞬時位相データ（ラッチ出力データ）が得られ
る。そしてラッチ回路６の出力の保持された瞬時位相デ
ータを遅延回路７により１シンボル区間遅延させると、
図２のＥのような１シンボル前の位相データが得られ
る。この時もまた、ラッチ回路６の出力が不定の時にデ
ータクロックの立ち上がりが来ることがあるので、ラッ
チ回路６の出力が安定状態の時にデータクロックの立ち
上がりが来る様にして、遅延回路７を確実に動作させ
る。

【００４２】第２Ｄ型フリップフロップ１６のＤ端子に
データクロックを入力し、ｃｋ端子に第１インバータ１
７を通過して反転したクロック信号を入力する。前述し
たようにＤ型フリップフロップはｃｋ端子に入力される
信号の立ち上がりでＤ端子に入力される信号を保持する
ので、データクロックは図３のＪの様にラッチ出力の不
定タイミングより外れたクロック信号の立ち下がりタイ
ミングに遅延される。この第２Ｄ型フリップフロップ１
６の出力の立ち上がりに応答して遅延回路７を駆動すれ
ば、ラッチ回路６の出力は安定状態なので、遅延回路７
は確実な動作を行う。但し、本実施例では遅延回路７を
データクロックに応答して作動させている関係上、遅延
出力はデータクロック周期でのみ導出され、リミッタ出
力の全ての立ち上がり出力に応答して導出されることは
ない。

【００４３】次にラッチ回路６の出力の瞬時位相データ
から遅延回路７の出力の１シンボル前の位相データを減
算回路８で減算し、図２のＦのような１シンボル時間の
位相変化データが得られる。前記減算回路８は論理回路
で構成されており、その出力は、ラッチ出力の不定期間
と遅延出力の不定期間の両方で、不定状態となる。減算
回路８の出力の位相変化データをシンボルクロックに同
期させると図５のようなアイパターンとなる。図５に示
すように位相変化データはシンボル判定点（立ち上がり
部分）において３π／４、π／４、−π／４、−３π／
４の４値に収束する。

【００４４】また、図５に示す位相変化データのゼロク
ロス点は平均的に、シンボル判定点間の中央にあると見
なせるので、ＰＬＬ回路１１は、位相変化データの符号
反転タイミングとシンボルクロック信号立ち下がりタイ
ミングが平均的に一致する様にシンボルクロック信号の
位相を制御している。さらにＰＬＬ回路１１はシンボル
クロックを逓倍（２逓倍）したデータクロック信号を形
成し、クロック出力端子１４にこのデータクロックを出
力する。

【００４５】斯様なＰＬＬ回路の一例を図７に示す。位
相比較回路７１により入力信号（位相変化データの符号
反転タイミング）と出力信号（シンボルクロック信号）
の位相差を検出し、これを”進み”と”遅れ”の２値で
表わし、プリセット値としてＮが設定される可逆カウン
タ７２を加算または減算させる。可逆カウンタ７２の内
容が２Ｎになると−、０になると＋の制御信号を発生
し、この信号の発生とともに可逆カウンタの値をＮにリ
セットする。位相制御回路７４は、クロック信号入力端
子４から入力クロック信号を入力し、可逆カウンタ７２
の出力に従って通過するクロック信号の数を制御してい
る。即ち、位相制御回路７４は可逆カウンタ７２が＋信
号を発するとクロック信号に１パルスを付加し、−信号
を発するとクロック信号より１パルスを除去し、位相を
制御する。分周回路７５、７６は、パルス数を制御され
た位相制御出力を計数して分周出力の位相タイミングを
制御する。こうして、シンボルクロック信号と位相変化
データの符号反転タイミングが平均的にほぼ同期するよ
うに制御される。

【００４６】遅延回路７は、独立したクロック信号で駆
動しても良いが、ＰＬＬ回路１１の出力であるデータク
ロック信号を用いることにより、遅延回路７、減算回路
８、ＰＬＬ回路１１でフィードバックループを構成し、
確実な動作が期待できる。一方、入力されたデジタル位
相変調信号の搬送波周波数が、前述したように発振器３
の周波数の丁度１／１６であると、サンプリング回路９
は入力された位相変化データをＰＬＬ回路１１の出力の
シンボルクロック信号の立ち上がりでラッチし、３π／
４、π／４、−π／４、−３π／４の４値のいずれかで
あるラッチ出力を、位相補償回路１０を介して復号回路
１２に供給する。

【００４７】前述する減算出力の不定期間の内、ラッチ
に起因する不定期間は、第１Ｄ型フリップフロップ１５
の出力、即ちクロックの立ち下がりタイミングに連動し
て変調信号周期で発生し、遅延に起因する不定期間も、
同様に第２Ｄ型フリップフロップ１６の出力、即ちクロ
ックの立ち下がりタイミングに連動してシンボルクロッ
クの１／２周期で発生する。従って、不定期間はクロッ
ク信号の立ち下がりより後で而も立ち上がりより前に発
生する。

【００４８】そこで、本実施例では、そのタイミングに
シンボルクロックが立ち上がらない様に、そのサンプリ
ング位相をクロックの立ち下がりタイミングに遅らせる
べく、シンボルクロック信号を第３Ｄ型フリップフロッ
プ１９に入力し、反転クロックによってラッチをしてい
る。その結果、サンプリング回路では、不定期間を外れ
たタイミングでサンプリングが実行される。

【００４９】また更に、前述するサンプリング出力の不
定期間は、サンプリング直後即ちクロック信号の立ち下
がり後の期間であり、サンプリング出力を位相補償した
出力もクロック信号の立ち上がり迄には安定となる。そ
こで本実施例では、位相補償出力の不定期間に復号回路
１２が復号を行わない様に、入力するデータクロックの
位相を第４Ｄ型フリップフロップ２０を介在させること
により、位相シフトして、位相補償出力の安定な期間即
ちクロック信号の立ち下がりタイミングに復号が為され
る様に補償をしている。

【００５０】従って、第４Ｄ型フリップフロップ２０
は、データクロックをＤ端子に入力、反転クロック信号
をｃｋ端子に入力して、データクロックをクロック信号
の立ち下がりに合わせて遅延して出力している。復号回
路１２は、位相変化が３π／４、π／４、−π／４、−
３π／４の４値に対する２ビットのシンボルデータを表
２に従いデコードし、この２ビットのシンボルデータを
パラレル／シリアル変換することによって受信したリア
ルデータを再生し、出力端子１３に出力する。復号回路
１２にデータクロックを供給する場合も、確実に動作を
するようにＤ型フリップフロップ２０を介してデータク
ロックを供給する。

【００５１】次に位相補償回路１０の補償動作について
説明する。図８に位相補償回路の一例を示す。一般的に
移動通信ではフェージングに伴ったランダムＦＭ雑音の
影響による搬送波周波数変動、及び送信機と受信機との
基準発振器の周波数の差に起因する周波数偏差△ω_cが
生じる。周波数偏差△ω_cを考慮すると数式１は次のよ
うになる。

【００５２】

【数７】

【００５３】数式７よりｔ＝ｋ・Ｔの時の位相をθ
（ｔ）＝θ_kとすると、

【００５４】

【数８】

【００５５】となり、１シンボル前、即ちｔ＝ｋ・Ｔ−
Ｔのときの位相をθ（ｔ）＝θ_k-1とすると、

【００５６】

【数９】

【００５７】となる。１シンボル区間の位相変化△θ_k
は、

【００５８】

【数１０】

【００５９】となる。周波数偏差△ω_cＴがある場合、
ラッチ回路６の出力はθ_kとなり、遅延回路７の出力は
θ_k-1となるので、減算回路８の出力は△θ_kとなる。そ
して数式１０より、入力されるデジタル位相変調信号の
搬送波周波数に周波数偏差△ω_cがある場合の位相変化
データのアイパターンは、図６のようになる。このよう
に、入力されるデジタル位相変調信号の搬送波周波数に
周波数偏差△ω_cがある場合、図６に示すように位相変
化データはシンボル判定点において３π／４＋△ω
_cＴ、π／４＋△ω_cＴ、−π／４＋△ω_cＴ、−３π／
４＋△ω_cＴの４値に収束し、全ての位相変化データに
直流成分△ω_cＴが重畳される。

【００６０】この直流成分△ω_cＴは図８のような回路
で取り除くことができる。△ω_cＴを求める場合、雑音
等を考慮して△ω_cＴを数シンボルにわたって計測し、
これを平均化することによってほぼ正確な△ω_cＴを求
めることが出来る。そして、サンプリング回路９の出力
から平均化によって得られた△ω_cＴを減算することに
より、周波数偏差即ちＤＣ成分のない位相変化データが
得られる。尚、この位相補償は、サンプリングの後段で
あっても前段であっても良く、遅延検波型復調回路であ
れば従来のような構成に採用しても有効であり、本実施
例の構成にのみ有効なものではないことを付言してお
く。

【００６１】前述した実施例の復調回路は、回路内でシ
ンボルクロック信号を形成するタイプの復調回路に本発
明を採用するものであるが、予め形成されたシンボルク
ロックを利用する従来例の様な復調回路に本発明を採用
することも当然可能であり、図９は前述する従来例の復
調回路に本発明を採用する他の実施例を示す。尚、図９
の各構成要素については図１及び図１０の構成要素とし
て開示されており、符号を共通にして重複説明を割愛す
る。

【００６２】斯くして本発明による動作は達成される
が、本実施例のπ／４シフトＱＰＳＫ信号以外の他のデ
ジタル位相変調方式でも実現可能である。また、本実施
例ではハードによって本発明を構成しているが、ハード
の一部をソフトに替えても実現可能であることは云うま
でもない。更に、本実施例は必要に応じて変更可能であ
ることも付言しておく。

【００６３】

【発明の効果】本発明によれば、位相量子化手段に第１
位相情報出力を発する第１位相情報出力部に第２位相情
報出力を発する第２位相情報出力部を追加したので、動
作クロックの周波数をデジタル位相変調信号の搬送波周
波数のｎ倍に設定した場合、位相の分解能はπ／ｎと従
来の復調器の分解能２π／ｎに比べ細かい分解能とする
ことができ、正確な位相量子化を行うことができる。

【００６４】更に、デジタル位相変調信号の波形を変換
し、該変換された信号をクロック信号に同期させて、同
期した信号に応答してクロック信号基づき発せられる第
１位相情報出力と第２位相情報出力を保持し、前記保持
した位相情報を、クロック信号に同期させた遅延の基準
となる信号により１シンボル区間の時間遅延させて、前
記保持した位相情報と前記遅延させた位相情報とを演算
するようにしたので、正確な復調を行うことができる。

【００６５】また、前記演算の後に、加算・減算を行い
位相補償するようにしたので、クロック信号の周波数が
デジタル位相変調信号の搬送波周波数の整数倍に設定さ
れなくてもよく、フェージングに伴ったランダムＦＭ雑
音の影響により、搬送波周波数が変動しても伝送特性が
劣化しない。

【図面の簡単な説明】

【図１】本発明の一実施例を示すブロック図である。

【図２】本発明の動作を説明する図である。

【図３】本発明のタイミングチャートを示す図である。

【図４】本発明の位相分解能が２π／１６の場合の第１
位相情報出力を示す図である。

【図５】本発明のデジタル位相変調信号の搬送波周波数
に周波数偏差がない場合の位相変化データのアイパター
ンを示す図である。

【図６】本発明のデジタル位相変調信号の搬送波周波数
に周波数偏差が△ω_cである場合の位相変化データのア
イパターンを示す図である。

【図７】ＰＬＬ回路の一例を示すブロック図である。

【図８】位相補償回路の一例を示すブロック図である。

【図９】本発明の他の実施例を示す図である。

【図１０】従来例を示すブロック図である。

【符号の説明】

１、１０１デジタル位相変調信号入力端子２、１０３リミッタ３、１０５発振器４クロック信号入力端子５、１０６カウンタ６、１０７ラッチ回路７、１０８遅延回路８減算回路９サンプリング回路１０位相補償回路１１ＰＬＬ回路１２復号回路１３、１１０再生シリアルデータ出力端子１４再生データ用クロック出力端子１５第１Ｄ型フリップフロップ１６第２Ｄ型フリップフロップ１７第１インバータ１８直接位相量子化回路１９第３Ｄ型フリップフロップ２０第４Ｄ型フリップフロップ２１第５Ｄ型フリップフロップ２２第２インバータ１０４同期化回路１０９比較演算回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者飯沼敏範大阪府守口市京阪本通２丁目18番地三洋電機株式会社内 (56)参考文献特開平３−188737（ＪＰ，Ａ) 特開平６−46095（ＪＰ，Ａ) 特開平４−113747（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04L 27/22

Claims

(57)【特許請求の範囲】

【請求項１】位相変調された信号が入力される入力端
子と、前記入力端子から入力された信号の波形を変換して論理
レベル出力を発生する波形変換部と、クロック信号を生成する発振器と、前記発振器から生成されたクロック信号に基づき第１位
相情報出力を発する第１位相情報出力部と、前記波形変換部の出力を前記クロック信号の立ち上がり
に応答して保持し、第２位相情報出力を発する第２位相
情報出力部と、前記波形変換部の出力を前記クロック信号の立ち下がり
に応答して出力する位相量子化回路同期化手段と、第１位相情報出力と第２位相情報出力とからなる位相情
報を、位相量子化回路同期化手段の出力の立ち上がりに
応答して保持し位相量子化出力を発生する位相量子化手
段と、前記位相量子化出力を１シンボル区間の時間だけ遅延さ
せる遅延手段と、前記位相量子化出力と前記遅延手段の出力とを減算して
位相変化データを出力する減算手段と、前記位相変化データをサンプリングするためのシンボル
クロックを位相変化データから生成するシンボルクロッ
ク生成手段と、前記位相変化データをデコードし、シンボルデータを形
成導出し、シンボルデータをパラレル／シリアル変換し
て、シリアルデータを再生データとして出力する復号手
段とを具備することを特徴としたデジタル復調器。
【請求項２】位相変調された信号が入力される入力端
子と、前記入力端子から入力された信号の波形を変換して論理
レベル出力を発生する波形変換部と、クロック信号を生成する発振器と、前記発振器から生成されたクロック信号に基づき第１位
相情報出力を発する第１位相情報出力部と、前記波形変換部の出力を前記クロック信号の立ち下がり
に応答して保持し、第２位相情報出力を発する第２位相
情報出力部と、前記波形変換部の出力を前記クロック信号の立ち上がり
に応答して出力する位相量子化回路同期化手段と、第１位相情報出力と第２位相情報出力とからなる位相情
報を、位相量子化回路同期化手段の出力の立ち下がりに
応答して保持し位相量子化出力を発生する位相量子化手
段と、前記位相量子化出力を１シンボル区間の時間だけ遅延さ
せる遅延手段と、前記位相量子化出力と前記遅延手段の出力とを減算して
位相変化データを出力する減算手段と、前記位相変化データをサンプリングするためのシンボル
クロックを位相変化データから生成するシンボルクロッ
ク生成手段と、前記位相変化データをデコードし、シンボルデータを形
成導出し、シンボルデータをパラレル／シリアル変換し
て、シリアルデータを再生データとして出力する復号手
段とを具備することを特徴としたデジタル復調器。
【請求項３】前記波形変換部は、デジタル位相変調信
号が入力されるとゼロクロス点を検出して出力信号の極
性を切り替えるゼロクロス検出手段を含むことを特徴と
する、請求項１又は２に記載のデジタル復調器。
【請求項４】前記波形変換部は、信号の振幅を論理レ
ベルに変換してリミッタ出力を発生する、リミッタ手段
を含むことを特徴とする、請求項１又は２に記載のデジ
タル復調器。
【請求項５】前記位相情報は、第１位相情報出力を上
位ビットに対応させ、第２位相情報出力を下位ビットに
対応させて導出されることを特徴とする、請求項１又は
２に記載のデジタル復調器。