JP4068415B2

JP4068415B2 - 位相偏移変調方式の変調器

Info

Publication number: JP4068415B2
Application number: JP2002239944A
Authority: JP
Inventors: 大勳李
Original assignee: MagnaChip Semiconductor Ltd
Current assignee: MagnaChip Semiconductor Ltd
Priority date: 2001-12-13
Filing date: 2002-08-20
Publication date: 2008-03-26
Anticipated expiration: 2022-08-20
Also published as: KR20030048778A; JP2003198648A; KR100588753B1; US7054382B2; US20030112894A1

Description

【０００１】
【本発明が属する技術分野】
本発明は、デジタル通信分野、特に信号変調技術に関し、さらに詳細には、位相偏移変調（ＰＳＫ；ｐｈａｓｅｓｈｉｆｔｋｅｙｉｎｇ）方式の変調器に関する。
【０００２】
【従来の技術】
デジタル通信システムに用いられる変調方式には、振幅変調（ａｍｐｌｉｔｕｄｅｍｏｄｕｌａｔｉｏｎ）、周波数変調（ｆｒｅｑｕｅｎｃｙｍｏｄｕｌａｔｉｏｎ）、位相変調（ｐｈａｓｅｍｏｄｕｌａｔｉｏｎ）などがある。この中で位相変調方式、すなわち、位相偏移変調（ＰＳＫ）方式は現在大部分の移動通信システムで採用している信号変調技術である。
【０００３】
図１は、従来の技術にかかるＰＳＫ方式のＩ／Ｑ変調器のブロック図である。
図１を参照すると、従来の技術にかかるＰＳＫ方式のＩ／Ｑ変調器は、ＩチャネルとＱチャネルに対して対称的に構成されている。まず、Ｉチャネル側には、第１クロックＣＬＫ１により制御されて、入力されたＮビットのＩチャネルデジタルデータをアナログ信号に変換するためのデジタル／アナログ変換機ＤＡＣ１１と、デジタル／アナログ変換機ＤＡＣ１１の出力信号Ａをフィルタリングするための低域通過フィルタＬＰＦ１３が備えられる。また、Ｑチャネル側には、第２クロックＣＬＫ２により制御されて入力されたＮビットのＱチャネルデジタルデータをアナログ信号に変換するためのデジタル／アナログ変換機ＤＡＣ１２と、デジタル／アナログ変換機ＤＡＣ１２の出力信号Ｂをフィルタリングするための低域通過フィルタＬＰＦ１４が備えられる。
【０００４】
また、ＰＳＫ方式のＩ／Ｑ変調器は、Ｉチャネル及びＱチャネルデータをそれぞれのキャリアに載せて、チャネルに伝送するための混合部１０を備える。混合部１０は、所定の周波数を有したサイン関数キャリアｓｉｎ（ω_ｃｔ）を生成するための発振器１９と、発振器１９から出力されたサイン関数キャリアｓｉｎ（ω_ｃｔ）の位相を９０度シフトさせて、コサイン関数キャリアｃｏｓ（ω_ｃｔ）を生成するためのπ／２位相シフタ１５と、低域通過フィルタＬＰＦ１３から出力されたＩチャネルデータＣとコサイン関数キャリアｃｏｓ（ω_ｃｔ）とをミキシングするための乗算器１６と、低域通過フィルタＬＰＦ１４から出力されたＱチャネルデータＤとサイン関数キャリアｓｉｎ（ω_ｃｔ）とをミキシングするための乗算器１７と、前記二つの乗算器１６、１７の出力信号Ｅ、Ｆを足して、一つの信号にするための加算器１８とから構成される。
【０００５】
上記のように構成された従来の技術によるＰＳＫ方式のＩ／Ｑ変調器において、Ｉチャネル側にはコサイン値を有するデータが入力され、Ｑチャネル側にはサイン値を有するデータが入力される。勿論、これらは互いに変えて入力されることができる。ある特定周波数を有する信号をデジタルデータとしてデジタル／アナログ変換機ＤＡＣ１１、１２に入力すれば、アナログ化されたサイン波が出力される。これらの信号が低域通過フィルタＬＰＦ１３、１４を経て混合器１０でキャリアとミックスされた後、一つの信号に合わせてチャネルに伝送されるのである。
【０００６】
図２は、図１の混合器１０の動作を説明するための波形図である。
図２を参照すると、コサイン値を有するＩチャネルデータにコサイン関数キャリアｃｏｓ（ω_ｃｔ）を乗算すれば、下位サイドバンドＬＳＢ（Ｌｏｗｅｒｓｉｄｅｂａｎｄ）及び上位バンドサイドＵＳＢ（Ｕｐｐｅｒｓｉｄｅｂａｎｄ）に（ａ）のような波形が具現され、サイン値を有するＱチャネルデータにサイン関数キャリアｓｉｎ（ω_ｃｔ）を乗算すれば、（ｂ）のような波形が具現される。したがって、上記（ａ）と（ｂ）の波形とを足せば、（ｃ）のように、下位バンドサイドＬＳＢでは相殺が発生し、上位バンドサイドＵＳＢのみに２倍の振幅を有する波形が具現される。送信機では、上記のような原理により信号を変調してチャネルに送信し、受信機では、積分によって信号を復調して元来の信号を復元することになる。
【０００７】
また、完璧なＩ／Ｑ変調のためには、位相の側面で２つが要求される。第一に、低域通過フィルタＬＰＦ１３、１４の出力信号Ｃ、Ｄは、正確にπ／２の位相差を有するべきである。すなわち、入力される通常のデジタルデータの場合、ＩチャネルがＱチャネルよりπ／２ほど位相が速いため、Ｉチャネルにはコサイン値が、Ｑチャネルにはサイン値が与えられることになる。第二に、コサイン関数キャリアｃｏｓ（ω_ｃｔ）とサイン関数キャリアｓｉｎ（ω_ｃｔ）とが正確にπ／２の位相差を有するべきである。
【０００８】
しかし、素子内部の遅延時間の差、または実際チップで発生する誤整合などの影響によって、所望の位相差を正確に具現し難いという問題点がある。このように、所望の位相差を正確に具現し得ない場合、Ｉ／Ｑ変調自体が正確になされないため、受信端で元来の信号を復元することは難しくなる。
【０００９】
図３は、理想的なＩ／Ｑチャネルの信号波形図であって、図４は、誤差が発生した実際のＩ／Ｑチャネルの信号波形図である。図３の（ａ）及び（ｂ）を参照すれば、Ｉチャネルのコサイン値とＱチャネルのサイン値が正確にπ／２の位相差を有する。これは理想的なケースであって、実際には図４に示すように、誤差が発生することになる。図４の（ｂ）には、図４の（ａ）に示すＩチャネルのコサイン値と比較して、Ｑチャネルのサイン値がＴ１ほど速い位相を有する場合を示しており、図４の（ｃ）には、Ｑチャネルのサイン値がＩチャネルのコサイン値に比べて、Ｔ２ほど遅い場合を示している。
【００１０】
【発明が解決しようとする課題】
そこで、本発明は上記従来の位相偏移変調方式の変調器における問題点に鑑みてなされたものであって、本発明の目的は、内部で発生するＩ／Ｑチャネル間の位相誤整合を補償し得る位相偏移変調方式の変調器を提供することにある。
【００１２】
また、上記目的を達成するためになされた本発明による位相偏移変調方式の変調器は、チャネル間の位相差を利用して、データ変調を行う位相偏移変調方式の変調器において、Ｉチャネルデジタルデータの遅延を調節するための第１データシフティング手段と、Ｑチャネルデジタルデータの遅延を調節するための第２データシフティング手段と、前記第１及び第２データシフティング手段の出力を各々入力し、アナログ信号に変換するための第１及び第２デジタル／アナログ変換手段と、前記第１及び第２デジタル／アナログ変換手段の出力を各々フィルタリングするための第１及び第２フィルタリング手段と、前記第１及び第２フィルタリング手段の出力を各々所定の位相差を有する第１及び第２キャリア信号に載せて一つの信号にするための混合手段と、前記第１及び第２フィルタリング手段の出力間の位相誤整合量と前記第１及び第２キャリア信号の位相誤整合量を検出し、それに対応する前記第１及び第２データシフティング手段の遅延量を制御するための遅延制御手段とを備えることを特徴とする。
【００１３】
【発明の実施の形態】
次に、本発明にかかる位相偏移変調方式（ＰＳＫ方式）の変調器の実施の形態の具体例を図面を参照しながら説明する。
【００１４】
図５は、本発明の一実施例にかかるＰＳＫ方式のＩ／Ｑ変調器のブロック図である。
図５を参照すると、本実施例にかかるＰＳＫ方式のＩ／Ｑ変調器も図１に示す従来の技術にかかる変調器と同様に、ＩチャネルとＱチャネルに対して対称的に構成されている。すなわち、Ｉチャネル側には、デジタル／アナログ変換機ＤＡＣ３１と低域通過フィルタＬＰＦ３３とが備えられ、Ｑチャネル側には、デジタル／アナログ変換機ＤＡＣ３２と低域通過フィルタＬＰＦ３４とが備えられる。
【００１５】
本実施例のＰＳＫ方式のＩ／Ｑ変調器もＩチャネル及びＱチャネルデータをそれぞれのキャリアに載せてチャネルに伝送するための混合部３０を備える。混合部３０は、所定の周波数を有するサイン関数キャリアｓｉｎ（ω_ｃｔ）を生成するための発振器３９と、発振器３９から出力されたサイン関数キャリアｓｉｎ（ω_ｃｔ）の位相を９０度シフトさせて、コサイン関数キャリアｃｏｓ（ω_ｃｔ）を生成するためのπ／２位相シフタ３５と、低域通過フィルタＬＰＦ３３から出力されたＩチャネルデータＣとコサイン関数キャリアｃｏｓ（ω_ｃｔ）とをミキシングするための乗算器３６と、低域通過フィルタＬＰＦ３４から出力されたＱチャネルデータＤとサイン関数キャリアｓｉｎ（ω_ｃｔ）とをミキシングするための乗算器３７と、上記二つの乗算器３６、３７の出力信号Ｅ、Ｆを足して、一つの信号にするための加算器３８とから構成される。
【００１６】
すなわち、上述した構成は、図１に示した従来の技術にかかるＩ／Ｑ変調器と大きい差はない。
但し、本実施例では、Ｉチャネルのデジタル／アナログ変換機ＤＡＣ３１の前端には第１クロックＣＬＫ１により制御されるデータシフタ４０Ａを、Ｑチャネルのデジタル／アナログ変換機ＤＡＣ３２の前端には第２クロックＣＬＫ２により制御されるデータシフタ４０Ｂを挿入し、これらのデータシフタ４０Ａ、４０Ｂの遅延量を制御するための遅延制御部４１をさらに備えた。
【００１７】
図６は、図５のデータシフタの回路例示図である。
図６を参照すると、データシフタ４０は、クロックＣＬＫにより制御され、直列に連結された複数のシフトレジスタと、シフトレジスタ各々の出力端に接続されてシフトレジスタ出力の中、いずれか一つを選択的に出力するためのスイッチＳ１、Ｓ２、・・・、Ｓｎ、Ｓｎ＋１を備える。
【００１８】
図７は、図６のデータシフタのタイミング図であって、以下、これら図５〜７を参照しながら実施例によるＰＳＫ方式のＩ／Ｑ変調器の動作を説明する。
まず、Ｉチャネル側には、ＮビットのＩチャネルデジタルデータが入力され、Ｑチャネル側には、ＮビットのＱチャネルデジタルデータが入力される。この場合、ＮビットのＩチャネルデジタルデータは、コサイン値を有し、ＮビットのＱチャネルデジタルデータは、サイン値を有する。
Ｎビットのデジタルデータがデータシフタ４０（図６）に入力されれば、クロックＣＬＫに同期されてデータがシフトされる。すなわち、シフトレジスタを一つずつ経る時ごとに、クロックＣＬＫの一周期ほどデータが遅延される。例えば、図６及び図７の（ａ）、（ｂ）、（ｃ）、（ｄ）を経ていくことが、このようなデータシフト動作を表している。
【００１９】
データシフタ４０でのデータ遅延量は、スイッチＳ１、Ｓ２、・・・、Ｓｎ＋１の制御により調節されるが、遅延制御部４１で各スイッチＳ１、Ｓ２、・・・、Ｓｎ＋１を制御することになる。すなわち、遅延制御部４１は、Ｃ、Ｄ信号とコサイン関数キャリアｃｏｓ（ω_ｃｔ）、サイン関数キャリアｓｉｎ（ω_ｃｔ）を入力されて、ＣとＤ信号との間の位相差とコサイン関数キャリアｃｏｓ（ω_ｃｔ）及びサイン関数キャリアｓｉｎ（ω_ｃｔ）との間の位相差を各々検出（Ｃ、Ｄ信号間の位相差がπ／２を基準にする場合、どんな状態であるのか、そして、Ｅ、Ｆ信号間の位相差がπ／２を基準にする場合、どんな状態であるのか）し、前記二つの要素による位相誤整合を総合して、位相誤整合を補償するための遅延量に対応する一つのスイッチをターンオンさせる。
【００２０】
図８及び図９は、データシフタを用いた位相誤整合の補償動作を説明するためのデータシフタのタイミング図及びＩ／Ｑチャネルの信号波形図である。
図８において、ケース１は、Ｉチャネル信号とＱチャネル信号とが正確にπ／２の位相差を表す場合であり、ケース２は、Ｉチャネル信号に比べてＱチャネル信号がπ／２より小さい位相差を表す場合であり、ケース３は、Ｉチャネル信号に比べてＱチャネル信号がπ／２より大きい位相差を表す場合を示すものである。
【００２１】
図９を参照すると、先ず、ケース１では、Ｉチャネルがコサイン値を有する場合、ＱチャネルはＩチャネルに比べてπ／２ほど遅い位相を有するので、Ｑチャネルは正確なサイン値を表している。したがって、この場合にはデータシフタ４０Ａ、４０Ｂをイネーブルさせる必要がない。
次いで、ケース２では、ＱチャネルがＩチャネルに比べてπ／２より小さい位相差を有する。すなわち、サイン波がＴ１ほど速く現れる。したがって、この場合には、Ｑチャネル側のデータシフタ４０Ｂをイネーブルさせて、入力されるＮビットのＱチャネルデジタルデータをＴ１に該当するクロック周期（図８では２周期）ほど遅延させることのできるスイッチＳ２をターンオンさせれば、位相誤整合を補償することができる。
そして、ケース３では、ＱチャネルがＩチャネルに比べてπ／２より大きい位相差を有する。すなわち、サイン波がＴ２ほど遅く現れる。したがって、この場合には、Ｉチャネル側のデータシフタ４０Ａをイネーブルさせて、入力されるＮビットのＩチャネルデジタルデータをＴ２に該当するクロック周期（図８では２周期）ほど遅延させることのできるスイッチＳ２をターンオンさせれば、位相誤整合を補償することができる。
【００２２】
さらに、本実施例で用いられたデータシフタは、比較的簡単なデジタルロジックであって、回路が複雑でないため容易に具現でき、その処理結果の正確性を保障することができる。
【００２３】
尚、本発明は、上述の実施例に限られるものではない。本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
【００２４】
【発明の効果】
上述したようになされた本発明による位相偏移変調方式の変調器によれば、位相偏移変調方式によりデータを伝送するシステムで多く発生するＩ／Ｑチャネル間の位相誤整合を予め補償することによって、正確なデータ伝送を行うことのできる効果が得られる。
【図面の簡単な説明】
【図１】従来の技術にかかる位相偏移変調方式のＩ／Ｑ変調器のブロック図である。
【図２】図１の混合器の動作を説明するための波形図である。
【図３】理想的なＩ／Ｑチャネルの信号波形図である。
【図４】誤差が発生した実際のＩ／Ｑチャネルの信号波形図である。
【図５】本発明の一実施例にかかる位相偏移変調方式のＩ／Ｑ変調器のブロック図である。
【図６】図５のデータシフタの回路例示図である。
【図７】図６のデータシフタのタイミング図である。
【図８】データシフタを利用した位相誤整合の補償動作を説明するためのデータシフタのタイミング図である。
【図９】データシフタを利用した位相誤整合の補償動作を説明するためのＩ／Ｑチャネルの信号波形図である。
【符号の説明】
３０混合器
３１、３２デジタル／アナログ変換機
３３、３４低域通過フィルタ
３５ π／２位相シフタ
３６、３７乗算器
３８加算器
３９発振器
４０、４０Ａ、４０Ｂデータシフタ

Claims

チャネル間の位相差を利用して、データ変調を行う位相偏移変調方式の変調器において、
Ｉチャネルデジタルデータの遅延を調節するための第１データシフティング手段と、
Ｑチャネルデジタルデータの遅延を調節するための第２データシフティング手段と、
前記第１及び第２データシフティング手段の出力を各々入力し、アナログ信号に変換するための第１及び第２デジタル／アナログ変換手段と、
前記第１及び第２デジタル／アナログ変換手段の出力を各々フィルタリングするための第１及び第２フィルタリング手段と、
前記第１及び第２フィルタリング手段の出力を各々所定の位相差を有する第１及び第２キャリア信号に載せて一つの信号にするための混合手段と、
前記第１及び第２フィルタリング手段の出力間の位相誤整合量と前記第１及び第２キャリア信号の位相誤整合量を検出し、それに対応する前記第１及び第２データシフティング手段の遅延量を制御するための遅延制御手段とを備えることを特徴とする位相偏移変調方式の変調器。
前記第１及び第２データシフティング手段は各々、
クロック信号により制御される直列に接続された複数のシフトレジスタと、
前記シフトレジスタの各々の出力端に接続されて、前記シフトレジスタの出力を選択的に出力するための複数のスイッチとを備えることを特徴とする請求項１に記載の位相偏移変調方式の変調器。
前記第１データシフティング手段と前記第１デジタル／アナログ変換手段は、第１クロックにより制御されることを特徴とする請求項１または２に記載の位相偏移変調方式の変調器。
前記第２データシフティング手段と前記第２デジタル／アナログ変換手段は、第２クロックにより制御されることを特徴とする請求項１または２に記載の位相偏移変調方式の変調器。
前記混合手段は、前記第２キャリア信号を生成するための発振器と、
前記発振器から出力された第２キャリア信号の位相を所定の位相差ほどシフトさせて、前記第１キャリア信号を生成するための位相シフタと、
前記第１フィルタリング手段の出力と前記第２キャリア信号とを乗ずるための第１乗算器と、
前記第２フィルタリング手段の出力と前記第１キャリア信号とを乗ずるための第２乗算器と、
前記第１及び第２乗算器の出力を足すための加算器とを備えることを特徴とする請求項１に記載の位相偏移変調方式の変調器。
前記位相シフタは、π／２位相シフタであることを特徴とする請求項５に記載の位相偏移変調方式の変調器。
前記第１及び第２フィルタリング手段は、低域通過フィルタであることを特徴とする請求項１に記載の位相偏移変調方式の変調器。