KR950003669B1 - 4위상 차분 직교위상쉬프트키잉 변복조기 - Google Patents

4위상 차분 직교위상쉬프트키잉 변복조기 Download PDF

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Abstract

내용 없음.

Description

4위상 차분 직교위상쉬프트키잉 변복조기
제1도는 종래의 상태 천이도.
제2도는 본 발명에 따른 변조기의 상태도.
제3도는 제2도에 따른 변조기의 구성도.
제4도는 제3도의 구성에 따른 변조기의 일실시도.
제5도는 제4도의 동작 타이밍도.
제6도는 본 발명에 따른 복조기의 구성도.
제7도는 제6도의 구성에 따른 복조기의 일실시도.
제8도는 제7도의 동작 타이밍도.
본 발명은 디지탈 직교위상쉬프트키잉(Quardrature Phase-shift keying: 이하 "QPSK"라 함) 방식의 변복조기에 관한 것으로, 트히 4위상 차분 QPSK변복조기에 관한 것이다.
일반적으로 디지탈신호를 변조에 의해 주어진 주파수대역폭의 신호로 변환시켜 전송하는 것을 반송대역 디지탈전송이라 한다. 상기 반송대역 디지탈 전송의 대표적인 것은 방송파의 진폭을 디지탈신호에 의해 변환시키는 ASK(amplitude-shift keuing), 반송파의 주파수를 디지탈신호에 의해 변환시키는 FSK(Frequency-shift keyking), 반송파의 위상을 디지탈신호에 의해 변화시키는 PSK(Phase-shift keying)의 방식등이 있다. 보편적으로 상기 세방식중 PSK방식을 많이 사용하며 최근에는 PSK방식중에서도 QPSK방식을 특히 많이 사용하는 추세이다.
상기 QPSK방식은 수신단에서 캐리어를 복조할 때 위상의 기준점이 없어 위상이 모호해진다.
상기의 문제점을 해결하기 위한 방법으로 차분 QPSK변복조방식을 사용하고 있다.
제1도는 종래의 기술에 따른 4위상 차분 QPSK방식의 상태 천이도이다.
종래의 4위상 차분 QPSK변복조기는 그레이코드화된 입력신호들을 기준으로 상기 제1도와 같은 상태 천이도를 사용해서 코딩 및 디코딩하는 것이었다. 상기 제1도를 이용한 종래 차분 QPSK방식의 코딩 논리식은 하기 (1), (2)식과 같다.
In=(An In-1)+(An Bn)(Bn Qn-1)………………(1)식
Qn=(Bn Qn-1)+(An Bn)(An In-1)……………(2)식
여기서, In: 4위상 차분 QPSK변조의 제1출력신호
Qn: 4위상 차분 QPSK변조의 제2출력신호
An: 4위상 차분 QPSK변조의 제1입력신호
Bn: 4위상 차분 QPSK변조의 제2입력신호
In-1: 상기 In신호의 제1 지연신호
Qn-1: 상기 Qn신호의 제2 지연신호
상기 제1도를 이용한 종래 차분 PSK방식의 디코딩 논리식은 하기 (3), (4)식과 같다.
An=(In Zn-1)+(In Qn)(Qn Qn-1)………………(3)식
Bn=(Qn Qn-1)+(In Qn)(In In-1)………………(4)식
그러나 상기 제1도에서 나타난 상기 (1)식~(4)식에 의해 4위상 QPSK변복조기의 변조기와 복조기를 구현하면 배타적논리합을 갖는 로직게이트를 사용하여야 하므로 회로의 구성이 복잡하게 된다.
따라서 본 발명의 목적은 4위상 차분 QPSK변복조기에서 지연신호를 기준으로 코딩 및 디코딩하는 변복조회로를 제공함에 있다.
본 발명의 다른 목적은 4위상 차분 QPSK변복조기에서 지연신호를 기준으로 코딩하는 변조회로를 제공함에 있다.
본 발명의 또 다른 목적은 4위상 차분 QPSK변복조기에서 지연신호를 기준으로 디코딩하는 복조회로를 제공함에 있다.
이하 본 발명을 첨부된 도면을 참조하여 상세히 설명한다.
제2도는 본 발명에 따른 4위상 차분 QPSK방식의 상태천이도로서, 출력신호를 한 주기 지연시킨 지연신호를 기준으로 입력신호와 위상차를 비교한 후 위상 편이 변조하는 상태 천이도이다.
상기 제2도에 따라 부호기의 제1입력신호(An) 및 제2 입력신호(Bn)와 제1 출력신호(In) 및 제2 출력신호(Qn)의 코딩관계는 하기 표와 같이 대응시킬 수 있다.
상기 표에서 제1 출력신호(In) 및 제2 출력신호(Qn)와 제1 입력신호(An) 및 제2 입력신호(Bn)의 디코딩 관계는 상기의 역대응관계로 대응시킬 수 있다.
이하 본 발명에 따른 변조기를 첨부된 도면과 상기 표를 참조하여 상세히 설명한다.
제3도는 본 발명에 따른 변조기의 구성도로서, 제1입력신호(An) 및 제2입력신호(Bn)을 수신하는 제1 입력단자(302) 및 제2 입력단자(304)와, 제1 출력신호(In) 및 제2 출력신호(Qn)를 수신하는 제1 출력단자(306) 및 제2출력단자(307)와, 상기 제1 출력단자(306)에 연결되며 상기 제1 출력신호(In)를 지연하여 제1 지연신호(In-1)로 발생하는 제1 지연기(303)와, 상기 제2 출력단자(307)에 연결되며 상기 제2 출력신호(Qn)를 지연하여 제2 지연신호(Qn-1)로 발생하는 제2 지연기(305)와, 상기 제1 지연신호(In-1) 및 제2 지연신호(In-1)를 각각 기준신호로 수신하며, 상기 제1 입력신호(An) 및 제2 입력신호(Bn)를 각각 비교신호로 수신하고, 상기 각각 두 신호들의 위상을 비교하여 위상편이변조된 상기 제1 출력신호(In) 및 제2출력신호(Qn)를 발생하는 비교회로(301)로 구성된다.
이하 상기 표에 의해 상기 비교회로(301)의 일실시예를 논리식으로 구성하면 하기 (5), (6)식과 같다.
여기서, In: 4위상 차분 QPSK변조의 제1출력신호
Qn: 4위상 차분 QPSK변조의 제2출력신호
An: 4위상 차분 QPSK변조의 제1입력신호
Bn: 4위상 차분 QPSK변조의 제2입력신호
In-1: 상기 In신호의 제1 지연신호
Qn-1: 상기 Qn신호의 제2 지연신호
제4도는 본 발명에 따른 변조기의 구체적 일실시예로서, 상기 (5),(6)식을 상기 제3도의 구성에 의거 논리회로로 구성한 회로도이다.
상기 제4도의 구성에서 상기 제1 입력단자는 제1입력단자(302)가 된다. 상기 제2 입력단자는 제2입력단자(304)가 된다. 상기 제1 출력단자는 제1 출력단자(306)가 된다. 상기 제2 출력단자는 제2출력단자(307)가 된다. 상기 제1 지연기(303)는 입력단이 상기 제1 출력단자(306)에 접속되며, 출력단자가 제1 AND게이트(412)~제8 AND게이트(419)의 입력단에 연결되는 제1 플립플롭(303)이 된다. 상기 제2 지연기(305)는 D입력단이 상기 제2출력단자(307)에 접속되며, 출력단자 Q가 제1 AND게이트(412)~제8 AND게이트(419)의 입력단에 연결되는 제2 플립플롭(305)이 된다. 상기 비교회로(301)는 상기 제1 입력단자(302) 및 제2 입력단자(304)와 상기 제1 플립플롭(303)의 출력단 및 제2 플립플롭(305)의 출력단에 상기 (5),(6)식에 의거 입력단이 연결되는 제1 AND게이트(412)~제8 AND게이트(419)와, 상기 제1 AND게이트(412)~제4 AND게이트(415)의 출력단이 입력단에 접속되는 제1 OR게이트(421)와, 상기 제5 AND게이트(416)~제9 AND게이트(419)의 출력단이 입력단에 접속되는 제2 OR게이트(423)로 구성된다.
제5도는 상기 제4도의 동작 파형도로서 (5a)는 상기 제1 입력신호 An의 파형이며, (5b)는 상기 제2 입력신호 Bn의 파형이고, (5c)는 상기 제1 지연신호 In-1의 파형이며, (5d)는 상기 제2 지연신호 Qn-1의 파형이며, (5e)는 상기 제1 출력신호 In의 파형이며, (5f)는 상기 제2출력신호 Qn의 파형이며, 이하 본 발명에 따른 변조기의 일실시예를 제2도, 제4도 및 제5도를 참조해서 상세히 설명한다.
상기 제5도의 T0 구간에서, 제1플립플롭(303)은 도 5e와 같은 "로우"상태의 제1출력신호를 수신하며, 제2 플립플롭(305)은 5f와 같은 "로우"상태의 제2출력신호를 수신한다.
상기 T1구간에서, 상기 제1 플립플롭(303)은 5c와 같은 "로우"상태의 제1 지연신호를 출력한다. 또한 상기 제2 플립플롭(305)은 5d와 같은 "로우"상태의 제2 지연신호를 출력한다. 상기 제1 AND게이트(412)~제8 AND게이트는 상기 "로우"상태의 제1 지연신호 및 "로우"상태의 제2 지연신호와 5a와 같은 "하이"상태의 제1입력신호) 및 5b와 같은 "하이"상태의 제2입력신호를 상기 (5), (6)식에 의거 구성된 입력단을 통해 수신하며, 상기 신호들은 비교하여 논리곱 연산을 수생한 후 제2 연산결과를 각각 출력한다. 상기 제1 OR게이트(421)는 상기 제1 AND게이트(412)~제4 AND게이트(415)의 논리연산 결과신호들을 수신하며, 상기 신호들을 논리합 연산 수행후 5e와 같은 "하이"상태의 제1 출력신호로 출력한다. 상기 제2 OR게이트(423)는 상기 제5 AND게이트(516)~제8 AND게이트(419)의 논리 연산 결과 신호들을 수신하며, 상기 신호들을 논리합 연산 수행후 5f와 같은 "하이"상태의 제2 출력신호로 출력한다.
제2도를 참조하면, 상기 T1구간에서 지연신호가 (0,0)이므로 기준상태는 A상태가 된다. 상기 T1구간에서 A상태를 기주으로 입력신호(1,1)가 입력되면 상기 입력신호(1,1)이 레벨 2이므로 출력신호는 C상태의 (1,1)로 코딩된다.
즉, 앞주기의 출력신호를 기준으로 입력신호는 상기 입력신호의 레벨만큼 상태 천이되어 출력되는 것이다.
이하 본 발명에 따른 복조기를 첨부된 도면과 상기 표를 참조하여 상세히 설명한다.
제6도는 본 발명에 따른 복조기의 구성도로서, 제1입력신호(In) 및 제2 입력신호(Qn)을 수신하는 제1 입력단자(603) 및 제2 입력단자(605)와, 상기 제1 입력단자(603)에 연결되며 상기 제1 입력신호(In)를 지연하여 제1 지연신호(In-1)로 발생하는 제1 지연기(607)와, 상기 제2 입력단자(609)에 연결되며 상기 제2 입력신호(In)를 지연하여 제2 지연신호(Qn-1)로 발생하는 제2 지연기(609)와, 상기 제1 지연신호(In-1) 및 제2 지연신호(Qn-1)를 각각 기준신호로 수신하며, 상기 제1 입력신호(In) 및 제2 입력신호(Qn)를 각각 비교신호로 수신하고, 상기 각각 두 신호들의 위상을 비교하여 위상편이 복조된 제1 출력신호(An') 및 제2 출력신호(Bn')를 발생하는 비교회로(601)로 구성된다.
이하 상기 표에 의해 상기 비교회로(601)의 일실시예를 논리식으로 구성하면 하기 (7), (8)식과 같다.
여기서, In: 4위상 차분 QPSK변조의 제1입력신호
Qn: 4위상 차분 QPSK변조의 제2입력신호
An' : 4위상 차분 QPSK변조의 제1출력신호
Bn' : 4위상 차분 QPSK변조의 제2출력신호
In-1: 상기 In신호의 제1 지연신호
Qn-1: 상기 Qn신호의 제2 지연신호
제7도는 본 발명에 따른 복조기의 구체적인 일실시예로서, 상기 (7),(8)식을 상기 제6도의 구성에 의거 논리회로로 구성한 회로도이다.
상기 제7도의 구성에서 상기 제1 입력단자는 제1입력단자(603)이 된다. 상기 제2입력단자는 제2입력단자(605)이 된다.
상기 제1 지연기는 입력단이 상기 제1 입력단자(701)에 접속되며, 출력단자가 제1 AND게이트(711)~제8 AND게이트(719)의 입력단에 연결되는 제1 플립플롭(607)이 된다. 상기 제2 지연기는 입력단이 상기 제2 입력단자(703)에 접속되며, 출력단자 제1 AND게이트(711)~제8 AND게이트(719)입력단이 연결되는 제2 플립플롭(609)이 된다. 상기 비교회로(601)는 상기 제1 입력단자(603) 및 제2 입력단자(605)와 상기 제1 플립플롭(607)의 출력단 및 제2 플립플롭(609)의 출력단에 상기 (7),(8)식에 의거 입력단이 연결되는 제1 AND게이트(711)~제8 AND게이트(719)와, 상기 제1 AND게이트(711)~제4 AND게이트(714)의 출력단이 입력단에 연결되는 제1 OR 게이트(705)와, 상기 제5 AND게이트(716)~제8 AND게이트(719)의 출력단이 입력단에 접속되는 제2 OR게이트(707)로 구성된다.
제8도는 상기 제7도의 동작 파형도로서, (8a)는 상기 제1 입력신호 In의 파형이며, (8b)는 상기 제2 입력신호는 Qn의 파형이고, (8c)는 상기 제1 지연회로 In-1의 파형이며, (8d)는 상기 제2 지연신호 Qn-1의 파형이고, (8e)는 상기 제1 출력신호 An'의 파형이며, (8f)는 상기 제2 출력신호 Bn'의 파형이다.
이하 본 발명에 따른 복조기의 일실시예를 제7도 및 제8도를 참조해서 상세히 설명한다.
상기 제8도의 T0구간에서, 제1 플립플롭(607)는 8a와 같은 "로우" 상태의 제1 입력신호를 수신하며, 제2 플립플롭(609)은 8b와 같은 "로우"상태의 제2 입력신호를 수신한다.
상기 T1구간에서, 상기 제1 플립플롭(607)은 8c와 같은 "로우"상태의 제1 지연신호를 출력한다. 또한 상기 제2 플립플롭(609)은 8d와 같은 "로우"상태의 제2 지연신호를 출력한다. 상기 제1 AND게이트(711)~제8 AND게이트(719)는 상기 "로우"상태의 제1 지연신호와 8b와 같은 "로우"상태의 제2 지연신호 및 8a와 같은 "하이"상태의 제1 입력신호 및 8b와 같은 "하이"상태의 제2 입력신호를 상기 (5),(6)식에 의거 구성된 입력단을 통해 수신하며, 상기 신호들을 비교하여 논리곱 연산을 수행한 후 그 연산 결과를 각각 출력한다.
상기 제1 OR게이트(705)는 상기 제1 AND게이트(711)~제4 AND게이트(714)의 논리 연산 결과 신호를 수신하며, 상기 신호들을 논리합 연산 수행후 8e와 같은 "하이"상태의 제1 출력신호로 출력한다.
상기 제2 OR게이트(707)는 상기 제5 AND게이트(716)~제8 AND게이트(719)의 논리 연산 결과 신호를 수신하며, 상기 신호들을 논리합 연산 수행 후 8f와 같은 "하이"상태의 제2 출력신호로 출력한다.
이하 제5도와 제8도를 참조하여 본 발명의 변복조 관계를 상세히 설명한다.
상기 제5도의 제1 입력신호(5a) 및 제2 입력신호(5b)가 변조기를 통해 제1 출력신호(5e)와 제2 출력신호(5f)로 코딩되었다.
상기 제1 출력신호(5e) 및 제2 출력신호(5f)는 수신단의 복조기에서 제1 입력신호(8a) 및 제2 입력신호(8b)로 수신되어 제1 출력신호(8e) 및 제2 출력신호(8f)와 같이 디코딩되었다.
상술한 바와같이 본 발명은 출력신호를 기준신호로 사용하는 논리회로로 4위상 QPSK 데이타를 간단히 코딩 및 디코딩할 수 있는 이점이 있다.

Claims (4)

  1. 4위상 차분 직교위상쉬프트키잉 변복조기에 있어서, 제1 입력신호 및 제2 입력신호를 수신하는 제1 및 제2 입력단자와, 제1 출력신호 및 제2 출력신호를 출력하는 제2 출력단자와, 상기 제1 및 제2 출력단자에 연결되며, 상기 제1 및 제2 출력신호를 각각 지연하여 제1 지연신호 및 제2 지연신호로 발생하는 지연수단과, 상기 제1 지연신호 및 제2 지연신호를 각각 기준신호로 수신하며 상기 제1 입력신호 및 제2 입력신호를 각각 비교신호로 수신하고, 상기 각각 두 신호들의 위상을 비교하여 위상편이 변조된 상기 제1출력신호 및 제2 출력신호를 발생하는 비교수단으로 구성됨을 특징으로 하는 변조회로.
  2. 제1항에 있어서, 비교수단인 제1 및 제2 지연신호와 제1 및 제2 입력신호를 수신하여 상기 신호들을 조합하여 논리곱 연산을 한 후 연산 결과를 논리곱 게이트들과, 상기 논리곱 게이트들의 연산결과를 각각 수신하며 논리합 연산을 수행한 후 제1 및 제2 출력신호로 출력하는 논리합 연산을 수행한 후 제1 및 제2 출력신호로 출력하는 논리합 게이트로 구성됨을 특징으로 하는 회로.
  3. 4위상 차분 직교위상쉬프트키잉 변복조기에 있어서, 제1 입력신호 및 제2 입력신호를 수신하는 제1 및 제2 입력단자와, 상기 제1 및 제2 입력단자에 연결되며 상기 제1 및 제2 입력신호를 각각 지연하여 제1 지연신호 및 제2 지연신호를 발생하는 지연수단과, 상기 제1 지연신호 및 제2 지연신호를 각각 기준 신호로 수신하며 상기 제1 입력신호 및 제2 입력신호를 각각 비교신호로 수신하고, 상기 각각 두 신호들의 위상을 비교하여 위상편이 복조된 제1출력신호 및 제2출력신호를 발생하는 비교수단으로 구성됨을 특징으로 하는 복조회로.
  4. 제1항에 있어서, 비교수단이 제1 및 제2 지연신호와 제1 및 제2 지연신호를 수신하며 상기 신호들을 조합하여 논리곱 연산을 한 후 연산결과를 출력하는 논리곱 게이트들과, 상기 논리곱 게이트들의 연산 결과를 각각 수신하며 논리합 연산을 수행한 후 제1 및 제2 출력신호를 출력하는 논리합 게이트로 구성됨을 특징으로 하는 회로.
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