KR900008412B1 - 주파수 검파기 - Google Patents

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Abstract

내용 없음.

Description

주파수 검파기
제1도는 본 발명을 구현한 주파수 검파기의 블록도.
제2도는 제1도에 도시된 주파수 검파기에 적용할 수 있는 지연펄스 발생회로의 블록도.
제3도는 제1도의 주파수 검파기의 여러 부분에서 나타나는 신호의 파형도.
제4도는 본 발명의 또 다른 실시예에 따른 주파수 검파기의 블럭도.
제5도는 제4도의 주파수 검파기의 여러 부분에서 나타나는 신호의 파형도.
* 도면의 주요부분에 대한 부호의 설명
10, 60 : 주파수 검파기 12, 62, 200 : 입력단자
14, 64 : 국부 발진기 16 : 90˚이상기
18, 20, 68, 70, 72, 74 : 혼합기
22, 24, 76, 78, 80, 82 : 저역 통과 필터(LPF)
26, 28, 84, 86, 88, 90 : 디지타이저
30, 94, 96, 204 : EX-OR게이트
32, 34, 98, 100 : 지연펄스발생기 36, 44, 50 : AND게이트
38, 46 : OR게이트 40 : 세트-리세트 플립플롭
42 : 인버터 52, 104, 208 : 출력단자
54, 102 : 논리회로 66 : 분상기 202, 206 : 지연회로
본 발명은 디지탈 신호에 의해 주파수 변조된 신호를 검파하기 위한 주파수 검파기에 관한 것으로, 특히 집적 회로화에 적합한 주파수 검파기에 관한 것이다.
지금까지 주파수 검파기를 집접회로 구성으로 실현하기 위해 제안된 방법으로서 소위 직접변환 시스템이라고 불리우는 방식이 알려져 있다.
상기 직접변환 방식으로 얻을 수 있는 장점은 이 방식이 직접적으로 수신된 반송파를 기저대역 신호로 변환함으로써 필터링(filtering) 기타 다른 처리가 기저 대역에서 수행되도록 한다. 기저 대역에서의 신호처리는 미분 및 승산(differentiation and multiplication)에 기초하는 주지의 방법에 의해 실행될 수 있다. 그렇지만, 비록 미분 및 승산방식이 아날로그 신호에 의해 변조된 신호까지 복조시킨다는 점에서 유리한 면이 있다하더라도, 이에 따른 특별한 회로의 이득제어 및 평형이 필요하기 때문에 이 방법을 실행하기 위한 회로를 실현하기가 매우 어렵다.
이러한 유형의 종래기술의 구성에 관한 참고자료로서 밴스(Vance)에게 허여된 미합중국 특허 제4,322,851호를 들 수 있는데, 첨부된 도면중 제4도에는 FSK(frequency shift keyed)수신기에 대한 디코우딩 논리 회로 배열이 도시되어 있다. 상기 회로는 두개의 인버터, 네개의 NOR게이트, 두개의 SR플립플롭, 네개의 D플립플롭, 두개의 저항기로 구성되어 있다. 이러한 회로 배열에서의 문제점은 상기 언급된 회로소자, 특히 게이트 소자 모두를 구현시키기 위해서는 최대 140개 정도의 트랜지스터가 필요하게 되므로, 이로인해 전체 회로의 부피가 커지게 되고 따라서 집적 회로화에 부적합하다. 한편, 영국 특허출원 GB 2 106359 A호(스탠다드 텔레폰즈 앤드 케이블즈 리미티드)의 제11a도에서는 스위치, 저항기들, 저역통과필터 및 기타 다른 소자들을 포함하는 아날로그 회로가 제공된 복조기가 도시되어 있는 바, 이것도 종래 기술의 한예로들 수 있겠다. 이 출원에서 예시되어 있는 예시된 복조기의 아날로그 회로부가 제거되어도 복조된 디지탈 신호가 발생될 수 있는 반면에 출력측, 즉 배타적 OR회로에 인가되는 두개의 기저 대역 신호간의 지연차 때문에 복조기 회로의 출력에 스파이크(spike)잡음이 나타나는 경향이 있다.
따라서, 본 발명의 목적은 직접 회로로 용이하게 실현될 수 있는 디지탈 신호에 의해 주파수 변조되는 신호를 검파하기 위한 주파수 검파기를 제공하는 것이다. 본 발명의 또 다른 목적은 전반적으로 개량된 주파수 검파기를 제공하는 것이다.
본 발명의 디지탈 신호로 주파수 변조되는 신호를 검파하기 의한 주파수 검파기는 변조된 신호의 중심 주파수와 거의 같은 주파수를 발생시키는 국부 발진 장치 ; 위상이 서로 다른 2N(N은 양의 정수)개의 기저대역 신호들을 출력시키기 위해 상기 변조된 신호가 입력되는 주파수 변환 장치 ; 2N개의 디지탈 신호들을 발생시키기 위해 상기 2N개의 기저대역 신호들을 디지탈화하기 위한 디지타이저 상기 2N개의 디지탈신호를 입력으로하는 배타적 OR게이트로서 이 배타적 OR게이트는 제1신호를 제공하되 상기 2N개의 디지탈신호들의 위상이 모듀로 180˚순서로 배열되어 있을때는 이 순서적으로 배열된 신호들 중의 교대적 신호들은 제1신호군이 되며 나머지 신호들은 제2신호군으로 되는 배타적 OR게이트 ; 상기 제1신호군 중의 어느 한 신호의 상태가 변화될때마다 펄스를 발생시키기 위한 제1펄스 발생 장치 ; 상기 제2신호군 중의 어느 한 신호의 상태가 변화될때마다 펄스를 발생하는 제2펄스 발생 장치 ; 및 상기 제1펄스 발생 장치가 출력펄스를 발생할때 상기 제1신호 상태가 논리 "1"이거나 또는 상기 제2펄스 발생 장치가 출력 펄스를 발생할때 상기 제1신호 상태가 논리 "0"이라면 2진 논리 상태중 어느 한 논리상태를 선택하며, 상기 제1펄스발생 장치가 출력 펄스를 발생할때 상기 제1신호 상태가 논리 "0"이거나 또는 상기 제2펄스 발생 장치가 출력펄스를 발생할때 상기 제1신호 상태가 논리 "1"이라면 상기 2진 상태중 상기 어느 한 상태와는 다른 발생장치와 상기 제2펄스 발생 장치와 상기 배타적 OR게이트에 각각 연결된 신호 선택 장치를 포함하여 이 신호 선택장치로부터 발생된 신호가 검파 출력 신호인 것을 특징으로 한다.
본 발명에 의하면, 주파수 검파기는 디지탈 신호에 의해 주파수 변조된 신호를 검파한다. 디지탈 논리 소자는 주파수 검파를 위한 회로망을 구성하는 부분중 거의 대부분에 사용되며, 또한 모두 기저대역에서 동작한다. 이러한 구성은 집적 회로로 용이하게 실현될 수 있다.
따라서, 본 발명에 의하면 회로 구성이 매우 간단하게 되는데, 앞서 언급한 미합중국 특허 제4,322,851호에 비해 본 발명에서는 1개의 인버터, 4개의 AND게이트, 2개의 OR게이트 및 1개의 SR플립플롭이 사용되기 때문이다. 또한, 상술한 영국 특허 출원과 관련한 문제점도 본 발명의 주파수 검파기에 의하면 모두 해결된다. 즉, 영국 특허 출원에 있어서는 출력을 아날로그 신호로 만들기 위해서는 반드시 저역 통과 필터를 통해야 하는데, 이러한 저주파용의 필터는 집적화하기가 곤란하다.
본 발명에 대한 상술한 목적 및 그외의 다른 목적들과 또한 특징 및 장점들은 이제 첨부한 도면을 참조한 아래의 상세한 설명으로부터 더욱 명백해질 것이다.
제1도를 참조하면, 본 발명의 주파수 검파기는 참조번호(10)으로 지정되어 있다. 마크(mark) 혹은 스페이스(space)디지탈 신호로 주파수 변조된 수신 반송파는 입력단자(12)에 인가된다. 국부 발진기(14)는 입력 반송파의 중심주파수와 거의 같은 주파수의 출력을 발생시킨다. 한편으로는 국부 발진기 출력은 90˚이상기(16)를 통해 혼합기(18)에 인가되고, 또 한편으로는 혼합기(20)에도 인가되므로 90˚위상차를 갖는 국부발진신호를 이용하여 이들 혼합기들(18 및 20)은 입력 반송파를 기저대역 신호로 주파수 변환시킨다. 혼합기(18)는 저역통과 필터(LPF : 22)에 연결되며 혼합기(20)는 저역통과필터(LPF : 24)에 연결된다. 혼합기들(22 및 24) 각각은 원하는 채널에서 기저대역 신호만을 취하며 또한 잡음대역을 정하도록 작용한다. 다음 저역통과 필터들(22 및 24)로부터의 기저대역 신호출력은 디지탈 신호 Q 및 I를 발생하는 디지타이저들(26 및 28)에 인가된다. 입력 변조된 신호와 국부 발진 신호 사이의 위상차는 혼합기(18)과 혼합기(20)사이에서는 90˚만큼 차이가 지므로 신호 I 및 Q도 또한 서로 90˚의 위상차를 갖는다. 이러한 신호 I 및 Q의 예시적인 신호 파형이 제3도에 도시되어 있는데, 여기서 실선은 변조 신호가 마크인 경우를 나타내고 점선은 변조 신호가 스페이스인 경우를 나타낸다.
신호 I 및 Q는 제3도에 도시된 바와같은 신호 IQ를 발생시키는 배타적-OR(EX-OR)게이트(30)에 전송된다. 동시에 신호 I 및 Q는 각각 지연 펄스발생기들(32 및 34)에 인가된다. 이 지연 펄스발생기들(32 및 34)는 각기 펄스 신호 DI 및 DQ를 발생하며, 각각의 펄스신호는 관련된 신호 I 혹은 Q의 상태변화 시간에 대하여 시간 T만큼 지연된다. 만일 EX-OR게이트(30)의 출력신호 IQ가 논리 "1"이라며, 펄스신호 DI는 AND게이트(36) 및 OR게이트(38)를 통해 전달되어 세트-리세트 플립플롭(40)을 세트시키고, 반면 신호 IQ가 논리 "0"이라면 이에 따라 인버터(42)의 출력이 논리 "1"이므로 펄스 신호 DI는 AND게이트(44) 및 OR게이트(46)를 통해 전달되어 플립플롭(40)를 리세트시킨다.
한편, 신호 IQ가 논리 "1"이라면, 펄스 신호 DQ는 AND게이트(48) 및 OR게이트(46)를 통해 전달되어 세트-리세트 플립플롭(40)을 리세트시키고, 신호 IQ가 논리 "0"이라면 이에 따라 인버터(42)의 출력이 논리 "1"이므로 펄스신호 DQ는 AND게이트(50) 및 OR게이트(38)를 통해 전달되어 플립플롭(40)를 세트시킨다. 이러한 구성에 있어서, 제3도로부터 알수 있는 바와같이 만일 변조신호가 마크라면 플립플롭(40)이 세트되며, 만일 변조신호가 스페이스라면 플립플롭(40)은 리세트되므로 검파출력이 플립플롭(40)의 출력단자(52)에 나타난다. 제1도에서, 점선으로 둘러싸인 부분(54)는 논리회로를 구성한다.
지연 펄스 발생기들(32 및 34)는 각기 제2도에 도시된 회로 구성으로 실현될 수 있다. 당해 기술 분야에서 잘 알려져 있듯이 입력단자(200)에 인가된 신호 I 혹은 Q는 직접 또는 지연회로(202)를 거쳐 EX-OR게이트(204)에 인가되는 경우에, 입력신호의 전이점(transition point)에서 펄스신호를 발생시킬 수 있다.
제2도에 도시된 구성에 있어서, EX-OR(204)로부터의 펄스 신호 출력은 또한 지연회로(206)에도 인가되므로 신호 DI(DQ)는 신호 I(Q)의 전이점에 대하여 시간 T만큼 지연되어 출력단자(208)에 나타난다. 지연회로(206)에 의해 이렇게 지연시키는 목적은 신호 IQ의 전이점이 인접하게 되는 것을 피함으로서 동작을 안정화시키기 위한 것이다. 따라서 이러한 목적을 위해서는 신호 IQ측에 지연회로(206)을 삽입함으로서도 실현될 수 있다. 그리한 경우 검파출력의 부호만이 반전되기 때문에 또 하나의 인버어터를 설치하거나 혹은 플립플롭(40)에 대한 세트 및 리세트 입력을 서로 교체하면 된다.
상술한 실시예에 따라서, 신호 I 및 Q간의 위상차는 90˚에 한정된 것은 아니며, 만일 위상차가 0만 아니라면 임의로 선택하여도 좋다. 이것은 예를들어, 제3도에 도시된 파형도로부터 쉽게 이해될 수 있을 것이다. 또한, 상기 위상차는 혼합기들(22 및 24)의 출력 신호들 대신 두개의 혼합기(22 및 24)에 공급되는 변조된 반송파에 인가될 수도 있다.
제4도에는 본 발명의 또 다른 실시예에 의한 주파수 검파기(60)이 도시되어 있다. 주파수 검파기(60)의 동작을 알아보기 위해 제5도도 참조하겠다. 주파수 변조된 반송파는 주파수 검파기(60)의 입력단자(62)에 인가된다. 국부 발진기(64)는 입력 변조된 반송파의 중심 주파수와 거의 동일한 주파수의 신호를 발생한다. 국부 발진기(64)의 출력이 분상기(66)에 인가됨으로써 0˚, 45˚, 90˚ 및 135˚의 위상차가 제공된다. 분상기(66)으로부터의 네개의 출력은 국부 발진신호로서 네개의 혼합기들(68, 70, 72 및 74)에 공급되며, 이 각각의 혼합기는 관련된 국부 발진 신호를 기초로 하여 입력 변조 반송파 기저대역 신호로 주파수 변환시킨다. 혼합기들(68, 70, 72 및 74)의 출력들 각각은 저역통과 필터들(76, 78, 80 및 82)를 통과한 다음 디지타이저들(84, 86, 88 및 90)을 통과한다. 이 디지타이저들(84, 86, 88 및 90)의 출력을 각기 I1, Q1, I2및 Q2라 하자. 이러한 신호들은 제5도에 예로서 도시된 바와같이 위상이 서로 다르다. 제55도에서 실선은 변조신호가 마이크이며 점선은 스페인스인 경우를 표시한다.
신호 I1, Q1, I2및 Q2는 EX-OR게이트(92)에 공통 인가되며 게이트(92)의 출력 IQ는 제5도에 도시되어 있다. 또한, 신호 I1및 Q1은 EX-OR게이트(94)에도 인가되며, 신호 I2및 Q2는 EX-OR게이트(96)에 인가되므로, 결국 신호 I1Q1및 I2Q2가 얻어진다. 이러한 신호 I1Q1및 I2Q2는 각기 지연 펄스 발생기(98) 및 (100)에 인가되어 각기 펄스 신호, DI1Q2및 DI2Q2를 발생한다. DI1Q1및 DI2Q2는 신호 IQ와 함께 논리회로(102)에 입력되므로 검파 출력이 출력단자(104)에 나타난다. 제4도에서 논리회로(102)는 제1도의 논리회로(54)와 동일하다. 제4도 및 5도에서 신호 DI1Q1을 신호 DI로서 그리고 신호 DI2Q2를 신호 DQ로 간주하면, 신호 DI 및 DQ와 신호 IQ사이의 관계는 제1실시예에서와 동일하다는 것을 알수 있으며, 따라서 검파출력이 출력단자(104)에서 발생된다. 제4도 및 제5도에 도시된 제2실시예가 제1실시예에 비해 그 구성이 다소 복잡한 반면에 제2실시예는 데이타 반복 주기당 위상 전이 속도가 느린 변조반송파, 즉 변조지수가 작은 변조 반송파에 유리하게 적용할 수 있다.
상술한 바의 검파는 기저대역 신호의 수가 2N(N은 양의 정수)개로 증가되더라도 얻어질 수 있으며, 이는 제2실시예의 동작으로부터 이해될 수 있을 것이다. 또한, 기저 대역 신호들간의 위상차가 같지 않더라도 상술한 바의 검파 동작이 이루어질 수 있다는 것을 용이하게 확인할 수 있을 것이다. 다수의 기저대역신호들 중 어느 한 신호의 상태가 변화할때마다 신호 IQ의 논리 "1"과 "0"이 교대로 바뀐다는 사실을 고려해보면, 기저대역 신호들이 위상 순서대로 배열되어 있다고 할때 적절한 동작을 위해 필요한 것은 이와같이 순서적으로 배열된 신호들 중에서 선택된 교대적인 신호들 중의 어느 한 신호의 상태가 바뀔때마다 신호 IQ의 상태를 확인만하면 된다. 여기서 주의하여야 할 것은 신호들의 위상을 순서로 배열할때 위상이 180˚보다 큰 위상을 갖는 신호들에 대해서는 실제 위상에서 180˚를 뺀후 배열하는 것 즉 모듀로 180(modulo 180˚)순서로 배열하는 것이다. 이것은 신호 파형를 그려봄으로써 용이하게 이해할 수 있을 것이다.
이상 설명한 바와같이 혼합기 이후의 회로소자는 모두 기저 대역에서 동작하며, 또한 디지타이저를 다음의 회로 부분은 디지탈 회로로 구현되므로 본 발명에 의한 주파수 검파기는 집적회로로 용이하게 실현될 수 있다. 또한 기저 대역 회로 다음의 회로는 일단 신호를 디지탈 값으로 변환한 후에 마이크로프로세스를 사용하여 본 발명에 의한 신호 처리를 행함으로서도 실현할 수 있다.
당해 기술 분야에서 통상의 지식을 가진자는 본 발명의 영역을 벗어남이 없이 본 발명을 여러가지로 수정 및 변경할 수 있다.

Claims (10)

  1. 디지탈 신호에 의해 주파수 변조된 신호를 검파하기 위한 주파수 검파기에 있어서, 변조된 신호의 중심 주파수와 거의 같은 주파수를 발생시키는 국부 발진 장치(14 : 64) ; 위상이 서로 다른 2N(N은 양의 정수)개의 기저 대역 신호들을 출력시키기 위해 상기 변조된 신호가 입력되는 주파수 변환 장치(16, 18, 20 ; 66, 68, 70, 72, 74) ; 2N개의 디지탈 신호들을 발생시키기 위해 상기 2N개의 기저대역 신호들을 디지탈화하기 위한 디지타이저(26, 28 ; 84, 86, 88, 90) ; 상기 2N개의 디지탈 신호를 입력으로하는 배타적 OR게이트(30 ; 92)로서 이 배타적 OR게이트는 제1신호를 제공하되 상기 2N개의 디지탈 신호들의 위상이 모듀로 180˚순서로 배열되어 있을때는 이 순서적으로 배열된 신호들 중의 교대적 신호들은 제1신호군이 되며 나머지 신호들은 제2신호군으로 되는 배타적 OR게이트(30 ; 92) ; 상기 제1신호군 중의 어느 한 신호의 상태가 변화될때만다 펄스를 발생시키기 위한 제1펄스 발생 장치(32 ; 98) ; 상기 제2신호군중의 어느 한 신호의 상태가 변화될 때마다 펄스를 발생하는 제2펄스 발생장치(34 ; 100) ; 및 상기 제1펄스 발생 장치가 출력 펄스를 발생할때 상기 제1신호 상태가 논리 "1"이거나 또는 상기 제2펄스 발생 장치가 출력펄스를 발생할때 상기 제1신호 상태가 논리 "0"이라면 2진 논리 상태중 어느 한 논리 상태를 선택하며, 상기 제1펄스 발생 장치가 출력 펄스를 발생할때 상기 제1신호 상태가 논리 "0"이거나 또는 상기 제2펄스 발생 장치가 출력 펄스를 발생할때 상기 제1신호 상태가 논리 "0"이라면 상기 2진 상태중 상기 어느 한 상태와는 다른 발생장치와 상기 제2펄스 발생장치와 상기 배타적 OR게이트에 각각 연결된 신호 선택 장치(10 ; 102)를 포함하여 이 신호 선택 장치로부터 발생된 신호가 검파 출력 신호인 것을 특징으로 하는 주파수 검파기.
  2. 제1항에 있어서, 상기 국부 발진 장치(14 ; 64)의 출력을 2N개의 신호로 구분하여 이 구분된 신호들에 선정된 위상차를 인가하기 위한 장치(66)을 더 포함하는 것을 특징으로 하는 주파수 검파기.
  3. 제2항에 있어서, N이 1이며, 상기 선정된 위상차가 90˚인 것을 특징으로 하는 주파수 검파기.
  4. 제2항에 있어서, N이 2이며, 상기 선정된 위상차가 0˚, 45˚, 90˚ 및 135˚인 것을 특징으로 하는 주파수 검파기.
  5. 제1항에 있어서, 상기 기저 대역 신호들 중의 특정한 어느 하나를 분리하기 위한 장치(22, 24 ; 76, 78, 80, 82)를 더 포함하는 것을 특징으로 하는 주파수 검파기.
  6. 제5항에 있어서, 상기 장치(22, 24 ; 76, 78, 80, 82)가 저역통과 필터를 포함하는 것을 특징으로 하는 주파수 검파기.
  7. 제1항에 있어서, 상기 주파수 변환장치가 혼합기(18, 20 ; 68, 70, 72, 74)를 포함하는 것을 특징으로 하는 주파수 검파기.
  8. 제1항에 있어서, 각각의 상기 제1펄스 발생 장치(32 ; 98) 및 제2펄스 발생장치(34 ; 100)이 제1신호 상태가 변화하기 전에 펄스를 발생시키도록 구성된 것을 특징으로 하는 주파수 검파기.
  9. 제1항에 있어서, 각각의 상기 제1및 제2펄스 발생 장치가 제1신호 상태가 변화한 후에 펄스를 발생시키도록 구성된 것을 특징으로 하는 주파수 검파기.
  10. 제1항에 있어서, 상기 신호 선택장치가 디지탈 회로를 포함하는 것을 특징으로 하는 주파수 검파기.
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