JP2580969B2 - 位相比較回路 - Google Patents
位相比較回路Info
- Publication number
- JP2580969B2 JP2580969B2 JP5222061A JP22206193A JP2580969B2 JP 2580969 B2 JP2580969 B2 JP 2580969B2 JP 5222061 A JP5222061 A JP 5222061A JP 22206193 A JP22206193 A JP 22206193A JP 2580969 B2 JP2580969 B2 JP 2580969B2
- Authority
- JP
- Japan
- Prior art keywords
- phase
- output
- signal
- pulse
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Manipulation Of Pulses (AREA)
Description
【０００１】
【産業上の利用分野】本発明は位相比較回路に係り、特
に２入力パルス列を位相比較するディジタル位相比較回
路に関する。
に２入力パルス列を位相比較するディジタル位相比較回
路に関する。
【０００２】
【従来の技術】従来よりディジタル位相比較回路が種々
知られている（例えば特開平２−３０２１４号公報その
他）。そのうち、文献（モトローラ社データシートＭＣ
Ｈ１２１４０／Ｄ、ＲＥＶ０、１９９２年１１月発行）
に記載されている、従来の位相比較回路の一例の回路図
を図４に示す。同図において、端子Ｖ、Ｒにそれぞれ入
力されたパルス列は２入力ＮＯＲ回路２１、２２の各一
方の端子にそれぞれ入力され、ここでＮＯＲ回路２６、
２７の出力信号と否定論理和をとられた後、ＲＳフリッ
プフロップ２３、２４のリセット端子に印加される。
知られている（例えば特開平２−３０２１４号公報その
他）。そのうち、文献（モトローラ社データシートＭＣ
Ｈ１２１４０／Ｄ、ＲＥＶ０、１９９２年１１月発行）
に記載されている、従来の位相比較回路の一例の回路図
を図４に示す。同図において、端子Ｖ、Ｒにそれぞれ入
力されたパルス列は２入力ＮＯＲ回路２１、２２の各一
方の端子にそれぞれ入力され、ここでＮＯＲ回路２６、
２７の出力信号と否定論理和をとられた後、ＲＳフリッ
プフロップ２３、２４のリセット端子に印加される。
【０００３】ＲＳフリップフロップ２３、２４のＱ出力
信号はＮＯＲ回路２１、２２の各出力信号と共に４入力
ＮＯＲ回路２５に入力される。更に、このＮＯＲ回路２
５の出力信号はＮＯＲ回路２１とＲＳフリップフロップ
２３の各出力信号と共に３入力ＮＯＲ回路２６で否定論
理和をとられる一方、ＮＯＲ回路２２とＲＳフリップフ
ロップ２４の各出力信号と共に３入力ＮＯＲ回路２７で
否定論理和をとられる。
信号はＮＯＲ回路２１、２２の各出力信号と共に４入力
ＮＯＲ回路２５に入力される。更に、このＮＯＲ回路２
５の出力信号はＮＯＲ回路２１とＲＳフリップフロップ
２３の各出力信号と共に３入力ＮＯＲ回路２６で否定論
理和をとられる一方、ＮＯＲ回路２２とＲＳフリップフ
ロップ２４の各出力信号と共に３入力ＮＯＲ回路２７で
否定論理和をとられる。
【０００４】また、ＮＯＲ回路２５の出力信号はＲＳフ
リップフロップ２３、２４のセット端子にそれぞれ入力
される。従って、ＲＳフリップフロップ２３、２４はそ
れぞれＮＯＲ回路２１、２２の各出力信号により別々に
リセットされる一方、ＮＯＲ回路２５の出力信号により
同時にセットされる。ＮＯＲ回路２６、２７より端子
Ｄ、Ｕへ位相誤差信号が出力される。
リップフロップ２３、２４のセット端子にそれぞれ入力
される。従って、ＲＳフリップフロップ２３、２４はそ
れぞれＮＯＲ回路２１、２２の各出力信号により別々に
リセットされる一方、ＮＯＲ回路２５の出力信号により
同時にセットされる。ＮＯＲ回路２６、２７より端子
Ｄ、Ｕへ位相誤差信号が出力される。
【０００５】かかる位相比較回路では、端子Ｖの入力信
号と端子Ｒの基準信号の相対的な位相の進み遅れ関係に
応じて平均電位が２値のいずれかとなるパルス列を端子
ＵおよびＤより出力するが、入力端子Ｖ及びＲの信号状
態のみで一義的に出力端子Ｄ及びＵの信号状態が決まる
ものではなく、その前までの入力状態によって異なった
ものとなる。
号と端子Ｒの基準信号の相対的な位相の進み遅れ関係に
応じて平均電位が２値のいずれかとなるパルス列を端子
ＵおよびＤより出力するが、入力端子Ｖ及びＲの信号状
態のみで一義的に出力端子Ｄ及びＵの信号状態が決まる
ものではなく、その前までの入力状態によって異なった
ものとなる。
【０００６】この位相比較回路はすべてＮＯＲ回路２
１、２２、２５、２６及び２７やＲＳフリップフロップ
回路２３、２４などのディジタル回路で構成されている
ため、アナログ回路に比べて温度変動などに対して安定
な動作が可能であるが、ディジタル回路固有の動作周波
数に起因して位相比較回路としての最高動作周波数が存
在する。
１、２２、２５、２６及び２７やＲＳフリップフロップ
回路２３、２４などのディジタル回路で構成されている
ため、アナログ回路に比べて温度変動などに対して安定
な動作が可能であるが、ディジタル回路固有の動作周波
数に起因して位相比較回路としての最高動作周波数が存
在する。
【０００７】そのため、位相比較すべき周波数が上記の
最高動作周波数よりも高い場合、従来は図５に示すよう
に、上記の図４の構成の位相比較回路２０の入力側に分
周器３１、３２を設けて、位相比較すべき信号の周波数
を上記の最高動作周波数以下に分周した後、位相比較回
路２０に供給し、ここで位相差に応じたパルス列を取り
出し、更に増幅器３３を通して位相誤差電圧を出力する
ようにしている。
最高動作周波数よりも高い場合、従来は図５に示すよう
に、上記の図４の構成の位相比較回路２０の入力側に分
周器３１、３２を設けて、位相比較すべき信号の周波数
を上記の最高動作周波数以下に分周した後、位相比較回
路２０に供給し、ここで位相差に応じたパルス列を取り
出し、更に増幅器３３を通して位相誤差電圧を出力する
ようにしている。
【０００８】
【発明が解決しようとする課題】しかるに、上記の従来
の位相比較回路は、位相比較すべき信号の周波数を分周
器３１及び３２により分周しているため、本来の信号周
波数で位相比較できる位相比較回路に比べて位相比較感
度の低下が生じる。また、この図５に示す構成の回路
を、入力信号と電圧制御発振器の出力信号とを位相比較
し、その位相誤差信号を該電圧制御発振器の制御電圧と
する位相同期ループの位相比較回路として用いる場合に
は、分周器３１及び３２の分周比だけ位相比較回路２０
で生じる位相雑音が逓倍されるという問題がある。
の位相比較回路は、位相比較すべき信号の周波数を分周
器３１及び３２により分周しているため、本来の信号周
波数で位相比較できる位相比較回路に比べて位相比較感
度の低下が生じる。また、この図５に示す構成の回路
を、入力信号と電圧制御発振器の出力信号とを位相比較
し、その位相誤差信号を該電圧制御発振器の制御電圧と
する位相同期ループの位相比較回路として用いる場合に
は、分周器３１及び３２の分周比だけ位相比較回路２０
で生じる位相雑音が逓倍されるという問題がある。
【０００９】本発明は以上の点に鑑みなされたもので、
パルス分配器を用いて位相比較すべき信号を分配して２
組の位相比較器のそれぞれに入力することにより、低速
のディジタル位相比較器を用いて、その最高動作周波数
以上の周波数で位相比較することができる位相比較回路
を提供することを目的とする。
パルス分配器を用いて位相比較すべき信号を分配して２
組の位相比較器のそれぞれに入力することにより、低速
のディジタル位相比較器を用いて、その最高動作周波数
以上の周波数で位相比較することができる位相比較回路
を提供することを目的とする。
【００１０】
【課題を解決するための手段】本発明は上記の目的を達
成するため、位相比較すべき第１及び第２のパルス列
を、それぞれ互いに逆位相のパルス列に２分配ずつする
第１及び第２のパルス分配器と、第１及び第２のパルス
分配器の各一方の出力パルス列をそれぞれ位相比較する
第１の位相比較器と、第１及び該第２のパルス分配器の
各他方の出力パルス列をそれぞれ位相比較する第２の位
相比較器と、第１及び第２の位相比較器の出力信号同士
を合成し、その合成信号を位相誤差信号として出力する
位相比較信号合成器とを備える構成としたものである。
成するため、位相比較すべき第１及び第２のパルス列
を、それぞれ互いに逆位相のパルス列に２分配ずつする
第１及び第２のパルス分配器と、第１及び第２のパルス
分配器の各一方の出力パルス列をそれぞれ位相比較する
第１の位相比較器と、第１及び該第２のパルス分配器の
各他方の出力パルス列をそれぞれ位相比較する第２の位
相比較器と、第１及び第２の位相比較器の出力信号同士
を合成し、その合成信号を位相誤差信号として出力する
位相比較信号合成器とを備える構成としたものである。
【００１１】
【作用】本発明では第１及び第２のパルス分配器により
２入力信号をそれぞれ２分配して第１及び第２の位相比
較器にそれぞれ入力することにより、第１及び第２の位
相比較器をそれぞれ並列動作させているため、入力信号
周波数を従来よりも下げることができる。また、上記の
第１及び第２の位相比較器の出力信号を位相比較信号合
成器により合成して出力信号を得るようにしているた
め、単一の位相比較器で動作するときよりも最高動作周
波数を高くすることができる。
２入力信号をそれぞれ２分配して第１及び第２の位相比
較器にそれぞれ入力することにより、第１及び第２の位
相比較器をそれぞれ並列動作させているため、入力信号
周波数を従来よりも下げることができる。また、上記の
第１及び第２の位相比較器の出力信号を位相比較信号合
成器により合成して出力信号を得るようにしているた
め、単一の位相比較器で動作するときよりも最高動作周
波数を高くすることができる。
【００１２】
【実施例】図１は本発明の一実施例のブロック図を示
す。同図において、端子１に入力された入力パルス列Ｖ
inはパルス分配器３に入力されて２分周され、かつ、互
いに逆位相のパルス列Ｖ1 及びＶ2 に２分配される。一
方、これと同時に、端子２に入力された基準となるパル
ス列Ｒinはパルス分配器４に入力されて２分周され、か
つ、互いに逆位相のパルス列Ｒ1 及びＲ2 に２分配され
る。
す。同図において、端子１に入力された入力パルス列Ｖ
inはパルス分配器３に入力されて２分周され、かつ、互
いに逆位相のパルス列Ｖ1 及びＶ2 に２分配される。一
方、これと同時に、端子２に入力された基準となるパル
ス列Ｒinはパルス分配器４に入力されて２分周され、か
つ、互いに逆位相のパルス列Ｒ1 及びＲ2 に２分配され
る。
【００１３】パルス列Ｖ1 とパルス列Ｒ1 （これらを同
相側のパルス列というものとする）とはそれぞれ位相比
較器５に供給され、パルス列Ｖ2 とパルス列Ｒ2 （これ
らを逆相側のパルス列というものとする）とはそれぞれ
位相比較器６に供給される。位相比較器５及び６はそれ
ぞれディジタル位相比較器で、２入力信号のうち基準と
なる信号に対して位相比較すべき信号が相対的に位相が
進んでいるか（周波数が高いか）否かに応じて、平均電
位が高電位と低電位の２値のうちいずれか一方となるパ
ルス列を出力する。
相側のパルス列というものとする）とはそれぞれ位相比
較器５に供給され、パルス列Ｖ2 とパルス列Ｒ2 （これ
らを逆相側のパルス列というものとする）とはそれぞれ
位相比較器６に供給される。位相比較器５及び６はそれ
ぞれディジタル位相比較器で、２入力信号のうち基準と
なる信号に対して位相比較すべき信号が相対的に位相が
進んでいるか（周波数が高いか）否かに応じて、平均電
位が高電位と低電位の２値のうちいずれか一方となるパ
ルス列を出力する。
【００１４】位相比較器５の出力位相誤差信号と位相比
較器６の出力位相誤差信号（位相比較信号ともいう）と
はそれぞれ位相比較信号合成器７に入力され、ここで合
成された後最終的な位相誤差信号ＰＤout として端子８
へ出力される。
較器６の出力位相誤差信号（位相比較信号ともいう）と
はそれぞれ位相比較信号合成器７に入力され、ここで合
成された後最終的な位相誤差信号ＰＤout として端子８
へ出力される。
【００１５】ここで、パルス分配器３及び４はそれぞれ
入力パルス列Ｖin及びＲinの周波数を２分周しているた
め、位相比較器５の出力位相誤差信号と位相比較器６の
出力位相誤差信号とをそれぞれ位相比較信号合成器７に
おいて合成することにより、入力パルス列Ｖin及びＲin
をそれぞれ直接に位相比較して得た位相誤差信号と同等
の位相誤差信号が得られる。
入力パルス列Ｖin及びＲinの周波数を２分周しているた
め、位相比較器５の出力位相誤差信号と位相比較器６の
出力位相誤差信号とをそれぞれ位相比較信号合成器７に
おいて合成することにより、入力パルス列Ｖin及びＲin
をそれぞれ直接に位相比較して得た位相誤差信号と同等
の位相誤差信号が得られる。
【００１６】図２は本発明の一実施例の回路図を示す。
同図中、図１と同一構成部分には同一符号を付し、その
説明を省略する。図２において、パルス分配器３は端子
１よりのパルス列Ｖinがクロック端子に印加され、Ｑバ
ー出力端子がそのデータ入力端子に接続されたＤ形フリ
ップフロップ１１より構成されている。同様に、パルス
分配器４は端子２よりのパルス列Ｒinがクロック端子に
印加され、Ｑバー出力端子がそのデータ入力端子に接続
されたＤ形フリップフロップ１２より構成されている。
同図中、図１と同一構成部分には同一符号を付し、その
説明を省略する。図２において、パルス分配器３は端子
１よりのパルス列Ｖinがクロック端子に印加され、Ｑバ
ー出力端子がそのデータ入力端子に接続されたＤ形フリ
ップフロップ１１より構成されている。同様に、パルス
分配器４は端子２よりのパルス列Ｒinがクロック端子に
印加され、Ｑバー出力端子がそのデータ入力端子に接続
されたＤ形フリップフロップ１２より構成されている。
【００１７】これにより、Ｄ形フリップフロップ１１は
そのＱ出力端子の出力信号が例えば高電位（Ｈレベル）
であるときに、そのクロック端子の入力パルス列Ｖinが
低電位（Ｌレベル）からＨレベルに変化したときに、デ
ータ入力端子のＬレベルをラッチして、そのＱ出力端子
よりＬレベル、そのＱバー出力端子よりＨレベルを出力
する。
そのＱ出力端子の出力信号が例えば高電位（Ｈレベル）
であるときに、そのクロック端子の入力パルス列Ｖinが
低電位（Ｌレベル）からＨレベルに変化したときに、デ
ータ入力端子のＬレベルをラッチして、そのＱ出力端子
よりＬレベル、そのＱバー出力端子よりＨレベルを出力
する。
【００１８】また、上記とは逆にＤ形フリップフロップ
１１はそのＱ出力端子の出力信号が例えばＬレベルであ
るときに、そのクロック端子の入力パルス列ＶinがＬレ
ベルからＨレベルに変化したときに、データ入力端子の
Ｈレベルをラッチして、そのＱ出力端子よりＨレベル、
そのＱバー出力端子よりＬレベルを出力する。
１１はそのＱ出力端子の出力信号が例えばＬレベルであ
るときに、そのクロック端子の入力パルス列ＶinがＬレ
ベルからＨレベルに変化したときに、データ入力端子の
Ｈレベルをラッチして、そのＱ出力端子よりＨレベル、
そのＱバー出力端子よりＬレベルを出力する。
【００１９】従って、入力パルス列Ｖinが図３（Ａ）に
示すものであるときは、Ｄ形フリップフロップ１１のＱ
出力端子からは同図（Ｂ）に示す如き２分周パルス列Ｖ
1 が取り出され、Ｑバー出力端子からは２分周パルス列
Ｖ1 と逆相の同図（Ｃ）に示す如き２分周パルス列Ｖ2
が取り出される。
示すものであるときは、Ｄ形フリップフロップ１１のＱ
出力端子からは同図（Ｂ）に示す如き２分周パルス列Ｖ
1 が取り出され、Ｑバー出力端子からは２分周パルス列
Ｖ1 と逆相の同図（Ｃ）に示す如き２分周パルス列Ｖ2
が取り出される。
【００２０】同様にして、入力パルス列Ｒinが図３
（Ｄ）に示すものであるときは、Ｄ形フリップフロップ
１２のＱ出力端子からは同図（Ｅ）に示す如き２分周パ
ルス列Ｒ1 が取り出され、Ｑバー出力端子からは２分周
パルス列Ｒ1 と逆相の同図（Ｆ）に示す如き２分周パル
ス列Ｒ2 が取り出される。
（Ｄ）に示すものであるときは、Ｄ形フリップフロップ
１２のＱ出力端子からは同図（Ｅ）に示す如き２分周パ
ルス列Ｒ1 が取り出され、Ｑバー出力端子からは２分周
パルス列Ｒ1 と逆相の同図（Ｆ）に示す如き２分周パル
ス列Ｒ2 が取り出される。
【００２１】図２に示す位相比較器１３及び１４は図１
に示した位相比較器５及び６に相当するディジタル位相
比較器で、例えば図４に示した公知の位相比較器を用い
得る。この位相比較器１３及び１４はそれぞれ入力端子
Ｖ及びＲを有し、入力端子Ｖの入力信号が入力端子Ｒの
入力信号に対して位相が進んでいるか遅れているかに応
じて、出力端子Ｄ及びＵの出力パルスの平均電位がＨレ
ベル又はＬレベルになる構成である。
に示した位相比較器５及び６に相当するディジタル位相
比較器で、例えば図４に示した公知の位相比較器を用い
得る。この位相比較器１３及び１４はそれぞれ入力端子
Ｖ及びＲを有し、入力端子Ｖの入力信号が入力端子Ｒの
入力信号に対して位相が進んでいるか遅れているかに応
じて、出力端子Ｄ及びＵの出力パルスの平均電位がＨレ
ベル又はＬレベルになる構成である。
【００２２】位相比較器１３の出力端子Ｄの出力信号Ｄ
1 と、位相比較器１４の出力端子Ｄの出力信号Ｄ2 とは
それぞれ抵抗Ｒ1 及びＲ3 を介してミキシングされた後
演算増幅器１５の非反転入力端子に入力される。一方、
位相比較器１３の出力端子Ｕの出力信号Ｕ1 と、位相比
較器１４の出力端子Ｕの出力信号Ｕ2 とはそれぞれ抵抗
Ｒ2 及びＲ4 を介してミキシングされた後演算増幅器１
５の反転入力端子に入力される。
1 と、位相比較器１４の出力端子Ｄの出力信号Ｄ2 とは
それぞれ抵抗Ｒ1 及びＲ3 を介してミキシングされた後
演算増幅器１５の非反転入力端子に入力される。一方、
位相比較器１３の出力端子Ｕの出力信号Ｕ1 と、位相比
較器１４の出力端子Ｕの出力信号Ｕ2 とはそれぞれ抵抗
Ｒ2 及びＲ4 を介してミキシングされた後演算増幅器１
５の反転入力端子に入力される。
【００２３】演算増幅器１５は、その出力端子が帰還抵
抗Ｒ6 を介してその反転入力端子に接続されると共に、
その非反転入力端子が抵抗Ｒ5 を介して接地されてお
り、位相比較信号合成器７を構成している。この演算増
幅器１５はその非反転入力端子に入力された信号（Ｄ1
＋Ｄ2 ）と、その反転入力端子に入力された信号（Ｕ1
＋Ｕ2 ）の極性反転信号とをそれぞれ加算増幅し、得ら
れた加算増幅信号を位相誤差信号ＰＤout として端子８
へ出力する。
抗Ｒ6 を介してその反転入力端子に接続されると共に、
その非反転入力端子が抵抗Ｒ5 を介して接地されてお
り、位相比較信号合成器７を構成している。この演算増
幅器１５はその非反転入力端子に入力された信号（Ｄ1
＋Ｄ2 ）と、その反転入力端子に入力された信号（Ｕ1
＋Ｕ2 ）の極性反転信号とをそれぞれ加算増幅し、得ら
れた加算増幅信号を位相誤差信号ＰＤout として端子８
へ出力する。
【００２４】このように、本実施例によれば、二つの位
相比較器５及び６（１３及び１４）により、位相比較し
ようとするパルス列Ｖin、Ｒinの繰り返し周波数の１／
２倍の繰り返し周波数にしたパルス列を並列に位相比較
動作させ、その結果得られた位相誤差信号（位相比較信
号）を位相比較信号合成器７により合成するようにして
いるため、位相比較器５及び６（１３及び１４）の最高
動作周波数以上の周波数の入力信号の位相比較ができ、
その結果、位相比較器の感度を高められる。
相比較器５及び６（１３及び１４）により、位相比較し
ようとするパルス列Ｖin、Ｒinの繰り返し周波数の１／
２倍の繰り返し周波数にしたパルス列を並列に位相比較
動作させ、その結果得られた位相誤差信号（位相比較信
号）を位相比較信号合成器７により合成するようにして
いるため、位相比較器５及び６（１３及び１４）の最高
動作周波数以上の周波数の入力信号の位相比較ができ、
その結果、位相比較器の感度を高められる。
【００２５】また、本実施例によれば、位相雑音のレベ
ルが低減される。すなわち、このことにつき説明する
に、従来の図５の分周器３１及び３２に入力される２入
力信号の位相差がθであり、また位相比較回路２０の位
相比較感度をＫp、増幅器３３の利得をＧとすると、出
力位相誤差電圧ＶcはＫp・Ｇ・θ／２である。また、出
力中の総雑音電圧Ｖnは位相比較回路２０で生じる雑音
電圧ＶnpをＧ倍した値に等しいから、それらの比Ｖc／
ＶnはＫp・θ／（２Ｖnp）となる。
ルが低減される。すなわち、このことにつき説明する
に、従来の図５の分周器３１及び３２に入力される２入
力信号の位相差がθであり、また位相比較回路２０の位
相比較感度をＫp、増幅器３３の利得をＧとすると、出
力位相誤差電圧ＶcはＫp・Ｇ・θ／２である。また、出
力中の総雑音電圧Ｖnは位相比較回路２０で生じる雑音
電圧ＶnpをＧ倍した値に等しいから、それらの比Ｖc／
ＶnはＫp・θ／（２Ｖnp）となる。
【００２６】これに対し、本実施例では、上記の位相比
較回路の出力位相誤差電圧Ｖcは２個の位相比較器５及
び６の出力位相誤差電圧を位相比較信号合成器７で合成
したものであるから、 Ｋp・２Ｇ・θ／２＝Ｋp・Ｇ・θ となる。一方、位相比較器５及び６で生じた雑音電圧Ｖ
npは互いに相関がないため、上記の位相比較信号合成器
７で合成した場合の総雑音電圧Ｖnは電力和の２1/2・Ｇ
・Ｖnpとなる。
較回路の出力位相誤差電圧Ｖcは２個の位相比較器５及
び６の出力位相誤差電圧を位相比較信号合成器７で合成
したものであるから、 Ｋp・２Ｇ・θ／２＝Ｋp・Ｇ・θ となる。一方、位相比較器５及び６で生じた雑音電圧Ｖ
npは互いに相関がないため、上記の位相比較信号合成器
７で合成した場合の総雑音電圧Ｖnは電力和の２1/2・Ｇ
・Ｖnpとなる。
【００２７】従って、本実施例の電圧比Ｖc／ＶnはＫp
・θ／｛２1/2・Ｖnp｝となり、前記した従来の電圧比
Ｋp・θ／（２Ｖnp）よりも雑音レベルが２1/2倍改善さ
れる。
・θ／｛２1/2・Ｖnp｝となり、前記した従来の電圧比
Ｋp・θ／（２Ｖnp）よりも雑音レベルが２1/2倍改善さ
れる。
【００２８】
【発明の効果】以上説明したように、本発明によれば、
第１及び第２の位相比較器をそれぞれ並列動作させるこ
とにより、入力信号周波数を従来よりも下げ、更に第１
及び第２の位相比較器の出力信号を位相比較信号合成器
により合成して出力信号を得ることにより、単一の位相
比較器で動作するときよりも最高動作周波数を高くする
ようにしたため、従来よりも高い周波数の信号の位相比
較ができ、よって、位相比較感度を高めることができる
と共に、位相比較器で生成される位相雑音のレベルを低
減することができる。
第１及び第２の位相比較器をそれぞれ並列動作させるこ
とにより、入力信号周波数を従来よりも下げ、更に第１
及び第２の位相比較器の出力信号を位相比較信号合成器
により合成して出力信号を得ることにより、単一の位相
比較器で動作するときよりも最高動作周波数を高くする
ようにしたため、従来よりも高い周波数の信号の位相比
較ができ、よって、位相比較感度を高めることができる
と共に、位相比較器で生成される位相雑音のレベルを低
減することができる。
【図１】本発明の一実施例のブロック図である。
【図２】本発明の一実施例の回路図である。
【図３】本発明の一実施例の動作説明用タイムチャート
である。
である。
【図４】従来の位相比較回路の一例の回路図である。
【図５】従来の位相比較回路に分周器を組み合わせたブ
ロック図である。
ロック図である。
１、２ 入力端子 ３、４ パルス分配器 ５、６、１３、１４ 位相比較器 ７ 位相比較信号合成器 ８ 出力端子 １１、１２ Ｄ型フリップフロップ １５ 演算増幅器 Ｒ1 〜Ｒ6 抵抗
Claims (3)
- 【請求項１】 位相比較すべき第１及び第２のパルス列
を、それぞれ互いに逆位相のパルス列に２分配ずつする
第１及び第２のパルス分配器と、 該第１及び第２のパルス分配器の各一方の出力パルス列
をそれぞれ位相比較する第１の位相比較器と、 該第１及び該第２のパルス分配器の各他方の出力パルス
列をそれぞれ位相比較する第２の位相比較器と、 該第１及び第２の位相比較器の出力信号同士を合成し、
その合成信号を位相誤差信号として出力する位相比較信
号合成器とを備えることを特徴とする位相比較回路。 - 【請求項２】 前記位相比較信号合成器は該第１及び第
２の位相比較器の出力信号をそれぞれ加算する加算器で
あることを特徴とする請求項１記載の位相比較回路。 - 【請求項３】 前記第１及び第２の位相比較器は、それ
ぞれ２入力信号の相対的な位相の進み遅れ関係に応じて
平均電位が２値のいずれかとなるパルス列を出力する二
つの出力端子を有し、前記加算器は、該第１及び第２の
位相比較器の各一方の出力端子からの信号同士が非反転
入力端子に入力され、かつ、該第１及び第２の位相比較
器の各他方の出力端子からの信号同士が反転入力端子に
入力されて加算合成した信号を出力する演算増幅器によ
り構成されていることを特徴とする請求項２記載の位相
比較回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5222061A JP2580969B2 (ja) | 1993-08-13 | 1993-08-13 | 位相比較回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5222061A JP2580969B2 (ja) | 1993-08-13 | 1993-08-13 | 位相比較回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0758612A JPH0758612A (ja) | 1995-03-03 |
| JP2580969B2 true JP2580969B2 (ja) | 1997-02-12 |
Family
ID=16776500
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5222061A Expired - Fee Related JP2580969B2 (ja) | 1993-08-13 | 1993-08-13 | 位相比較回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2580969B2 (ja) |
-
1993
- 1993-08-13 JP JP5222061A patent/JP2580969B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0758612A (ja) | 1995-03-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7307459B2 (en) | Programmable phase-locked loop circuitry for programmable logic device | |
| US5206889A (en) | Timing interpolator | |
| US5774023A (en) | Adaptive phase locked loop system with charge pump having dual current output | |
| US4806878A (en) | Phase comparator lock detect circuit and a synthesizer using same | |
| JPH04505539A (ja) | 位相ロック回路及び該位相ロック回路より成る周波数逓倍器 | |
| JP3487533B2 (ja) | 逓倍回路及び半導体集積回路装置 | |
| JP3678570B2 (ja) | 半導体集積回路 | |
| US4972446A (en) | Voltage controlled oscillator using dual modulus divider | |
| JP2580969B2 (ja) | 位相比較回路 | |
| JP3536073B2 (ja) | 分周器 | |
| JP3080007B2 (ja) | Ｐｌｌ回路 | |
| JPH07226681A (ja) | 可変周波数信号シンセサイザおよび可変周波数信号を合成するための方法 | |
| US4775805A (en) | Differential frequency signal generator | |
| US20030223527A1 (en) | Phase comparator, clock data recovery circuit and transceiver circuit | |
| JP4256491B2 (ja) | 位相制御ループを具える集積回路 | |
| JP2580833B2 (ja) | 周波数変換回路 | |
| JP3527593B2 (ja) | フェーズド・ロックド・ループ回路 | |
| JP3201042B2 (ja) | 位相周波数比較回路 | |
| JPS58130630A (ja) | Ｐｌｌ回路 | |
| JPS59827Y2 (ja) | 位相同期回路 | |
| JP2621205B2 (ja) | 分周回路 | |
| JP2752813B2 (ja) | ステレオ復調装置 | |
| JP2757090B2 (ja) | 分周逓倍回路 | |
| JPS63202129A (ja) | 同期式発振回路 | |
| JPH04287208A (ja) | ユニバーサルカウンタ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071121 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081121 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081121 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091121 Year of fee payment: 13 |
|
| LAPS | Cancellation because of no payment of annual fees |