JPH07226681A

JPH07226681A - 可変周波数信号シンセサイザおよび可変周波数信号を合成するための方法

Info

Publication number: JPH07226681A
Application number: JP7034476A
Authority: JP
Inventors: Mark N Davidson; マーク・エヌ・デイヴィッドソン; Timothy L Hillstrom; ティモシー・エル・ヒリストローム
Original assignee: Hewlett Packard Co
Current assignee: HP Inc
Priority date: 1994-01-31
Filing date: 1995-01-31
Publication date: 1995-08-22
Also published as: EP0665651A3; EP0665651A2

Abstract

(57)【要約】【目的】一様周波数間隔で低ノイズ合成信号を発生する【構成】信号源基準信号Ｆｓからレート乗算器２６、分
周器２８によってＰＬＬ回路２４の基準信号を生成す
る。レート乗算器の設定により一様間隔の基準信号を
得、分周器によりその位相変動を圧縮するとともに、ス
パー・フィルタ６０の零位置を前記間隔によってさだ
め、合成出力信号の位相ノイズとスプリアスを低減す
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、プログラム可能な周波
数の連続波信号を発生する可変周波数信号シンセサイザ
に関するものであり、とりわけ、位相ノイズが極めて小
さく、スプリアス側波帯がごくわずかな連続波信号の発
生に関するものである。

【０００２】

【従来の技術】数ある用途の中で、電子測定器及び通信
装置の場合、連続波信号を発生し、その周波数をプログ
ラムすることはとりわけ有用である。一般に連続波信号
は、一定の非変調周波数（「搬送波周波数」）を有する
電気信号である。

【０００３】当該技術においては、位相ロックループ
（ＰＬＬ）を利用して、精確で、安定した周波数の連続
波信号を発生する周波数シンセサイザすなわちＰＬＬシ
ンセサイザが知られている。一般に、ＰＬＬには電圧制
御発振器（ＶＣＯ）のような同調可能な発振器が含まれ
ており、該発振器の出力は、位相検出器によって、既知
の基準信号にロックされる。位相検出器は、基準信号と
ＶＣＯ出力信号の位相差に関連した出力電圧あるいは出
力電流を発生する。位相検出器の出力は、ＶＣＯを所望
の周波数に同調させ、ロックするため、帰還ループを介
してＶＣＯの入力に帰還される。これによって、強制的
に、ＶＣＯ出力信号の位相及び周波数が基準信号のそれ
と同じになるようにされる。

【０００４】プログラム可能な周波数を有する連続波信
号を発生するため、帰還ループにおいて、ＰＬＬのＶＣ
Ｏ出力と位相検出器の間に、プログラム可能な分周器を
挿入することが可能である。プログラム可能な分周器
は、位相検出器における基準周波数と比較する前に、Ｖ
ＣＯ出力信号の搬送波周波数を選択可能な除数によって
割算する（選択可能な除数は、整数または分数値とする
ことが可能である）。従って、除数をプログラムするこ
とによって、ＶＣＯ出力信号の周波数を基準周波数の所
望の倍周波数に等しくなるようにすることができる。

【０００５】このＰＬＬシンセサイザの欠点は、帰還経
路にプログラム可能な除数が存在すると、同じ除数によ
って基準周波数信号及び位相検出器からのノイズの増倍
も行われることになる。この増倍されたノイズは、ＰＬ
Ｌの帯域幅より少ない量だけ、搬送波周波数からオフセ
ットした周波数において、位相ノイズ側波帯として、出
力信号に生じることになる。位相ノイズの側波帯を低減
するため、ＰＬＬ帯域幅を縮小することが可能である。
しかし、ＰＬＬ帯域幅の縮小は、出力信号の搬送波周波
数をプログラムされた周波数間で切替えるのに必要な時
間を比例して劣化させるという犠牲を払うことになる。
従って、帰還経路に分周器を備えた、先行技術によるＰ
ＬＬシンセサイザは、低位相ノイズと、高速搬送波周波
数切替えを同時に実現することはできない。

【０００６】基準信号経路にプログラム可能な分周器を
備えた、ＰＬＬシンセサイザによって、デジタル的にプ
ログラム可能な連続波信号を発生することも可能であ
る。この構成の場合、デジタル分周器は、プログラムさ
れた除数によって、基準信号の周波数を比例して低減さ
せ、位相検出器は、ＶＣＯ出力信号を低減した基準周波
数にロックする。適切な除数値を選択することによっ
て、ＶＣＯ出力信号の周波数を基準信号周波数の所望の
分数周波数に等しくすることができる。すなわち、選択
された除数値Ｎに関して、ＶＣＯ出力信号周波数は、基
準周波数に１／Ｎを掛けた値に比例する。さらに、ＰＬ
Ｌシンセサイザは、基準信号経路と帰還経路の両方にプ
ログラム可能な分周器を設けて、基準周波数の有理分数
Ｍ／Ｎ倍に比例したＶＣＯ出力信号を発生することが可
能である。ここで、Ｍは帰還経路分周器の除数であり、
Ｎは基準信号経路分周器の除数である。

【０００７】基準経路分周器を備えたＰＬＬシンセサイ
ザの欠点は、それによって発生するプログラムされた周
波数が、一様な周波数間隔にならないということであ
る。また、それによって発生するプログラムされた周波
数は、正確な１０進表現にならない。例えば、除数Ｎが
１５の場合、ＶＣＯ周波数は、基準信号周波数の循環少
数（０．０６６６６．．．）倍になる。

【０００８】

【発明が解決しようとする課題】本発明の目的は、低位
相ノイズ及び低スプリアス側波帯で、プログラムされた
周波数の間隔が一様であり、プログラムされた周波数間
の切替え時間が短い、デジタル的にプログラム可能な連
続波信号を発生するための装置及び方法を提供すること
にある。本発明のもう１つの目的は、正確な１０進値を
有する、プログラムされた周波数の連続波信号を発生す
ることにある。

【０００９】

【課題を解決するための手段】本発明によれば、プログ
ラム可能な周波数の連続波信号を発生するためのシンセ
サイザは、位相ロックループ（ＰＬＬ）回路に対する基
準信号経路に挿入された、デジタル・レート乗算器及び
デジタル分周器を有する。レート乗算器及び分周器は、
信号源基準信号の既知の周波数（「信号源周波数」）に
対して、プログラム可能な整数Ｎと２つの所定の除数
（それぞれ、レート乗算器と分周器の除数）の積との比
によって関連づけられた、ＰＬＬ回路の基準周波数をプ
ログラムする働きをする。従って、所定の除数及び信号
源周波数は、それぞれ、一様な周波数間隔で分離された
周波数の集合を定義するパラメータであり、適宜、数Ｎ
を選択することによって、該集合からＰＬＬ回路の基準
周波数を選択することができる。

【００１０】本発明は一面において、分周器がＰＬＬ回
路によるロックを容易化する働きをする。レート乗算器
は、プログラムされた値Ｎに基づいて、基準信号のパル
スを選択的に抑圧することによって、ＰＬＬ回路の基準
周波数をプログラムする。結果として、レート乗算器の
出力における基準信号の隣接パルス間のピーク・ピーク
位相偏移が全周期すなわち３６０度になる可能性があ
る。基準信号の周波数をその除数で割算する場合、分周
器は、基準信号の位相偏移を減少させる働きをする。基
準信号の位相偏移を制限することによって、ＰＬＬ回路
は、その出力信号を基準周波数にロックすることができ
る。

【００１１】本発明のさらに別の面では、ＰＬＬ回路の
位相検出器とＶＣＯ発振器の間に、連続波信号における
スプリアスＦＭ側波帯を低減するため、スパー・フィル
タが挿入される。スプリアスＦＭ側波帯は、レート乗算
器及び分周器によって、位相検出器の出力に導入される
交流成分の結果生じるものである。交流成分は、基準周
波数の周波数間隔の整数倍である周波数（「スパー周波
数」）において生じる。本発明の実施例の１つでは、ス
パー・フィルタは、交流成分を減衰させるため、１つ以
上の零がこうしたスパー周波数に配置された、極零低域
通過フィルタである。本発明のもう１つの実施例では、
さらにＰＬＬ回路の帯域幅を増すため、スパー・フィル
タは全零フィルタである。

【００１２】本発明によるＰＬＬシンセサイザの利点の
１つは、ＰＬＬ回路のノイズ利得が、位相ノイズに関し
て１になるということである。従って、基準信号及び位
相検出器の位相ノイズは、ＰＬＬ回路によって増幅され
ないので、合成された連続波信号の位相ノイズが最小限
に抑えられるということになる。もう１つの利点は、Ｐ
ＬＬシンセサイザは、信号源周波数、及び、レート乗算
器及び分周器の除数値を適宜選択することによって、所
望の周波数間隔となるように設計することができるとい
う点である。

【００１３】本発明のさらに別の面を見れば、ＰＬＬシ
ンセサイザによって発生可能な組をなす周波数を並進ま
たは拡張するため、１つ以上のミクサがＰＬＬ回路の帰
還経路に挿入される。

【００１４】本発明のその他の特徴及び利点について
は、添付の図面を参照しながら進められる、望ましい実
施例に関する以下の詳細な説明から明らかになるであろ
う。

【００１５】

【実施例】図１を参照すると、本発明の第１の実施例に
よる位相ロックループ（ＰＬＬ）シンセサイザ２０は、
ＰＬＬ回路２４、レート乗算器２６、及び、分周器２８
から構成される。レート乗算器２６及び分周器２８は、
基準信号源からＰＬＬ回路２４の基準信号入力３２まで
の基準信号（Ｆｓ）の経路（「基準信号経路」）に挿入
される。信号源において、基準信号は、６００ＭＨｚと
いった、一定の、所定の周波数（「信号源周波数」）を
備えている。ＰＬＬ回路の入力３２における基準信号の
周波数は、レート乗算器２６及び分周器２８の働きによ
って修飾でき、ユーザによるプログラムが可能である
（すなわち、選択が可能である）。

【００１６】レート乗算器２６は、基準信号を受信する
入力３４、及び、ｐビット２進数Ｎを受信する入力３６
を備えた、ｐビットの２進レート乗算器であることが望
ましい。ｐビットの２進レート乗算器は、基準信号のパ
ルスを選択的に抑圧し、下記の関係式に従って、その出
力３５における基準信号の周波数を低減する働きをす
る：

【００１７】

【数１】

【００１８】ここで、Ｆsは、レート乗算器の入力３４
における信号源周波数であり、ＦRMOUTは、レート乗算
器の出力３５における基準信号の周波数である。

【００１９】分周器２８は、レート乗算器２６の出力に
接続されており、１：除数Ｍの固定比によって基準信号
の周波数をさらに低減する働きをする。分周器２８は、
同期デジタル分周器であることが望ましく、直列に接続
されたフリップ・フロップ回路によって実施される。例
えば、除数が４に等しい分周器は、２つのフリップ・フ
ロップ回路を直列にして実施することが可能である。除
数Ｍは、分数１／Ｍが有限小数表現となるように選択さ
れる。すなわち、Ｍが次式を満たすように選択すると
（ここで、Ｋ及びＬは、非負整数）、分数１／Ｍは、そ
うした有限小数表現になる。

【００２０】

【数２】

【００２１】レート乗算器２６及び分周器２８は、下記
の関係式に従って、基準信号を低減する。

【００２２】

【数３】

【００２３】ここで、Ｆsは、信号源周波数であり、ＦP
LLINは、ＰＬＬ回路の入力３２における基準信号周波数
である。デジタル数Ｎは、１〜（２のｐ乗−１）の任意
の整数値に等しくなるように、ユーザによるプログラム
が可能である。従って、ＰＬＬ回路入力３２における基
準信号周波数は、ユーザが、Ｍと２のｐ乗の積によって
割算された信号源周波数に等しい、一様な周波数間隔
（「ステップ・サイズ」）でプログラム可能な組をなす
周波数のうちの１つにセットすることが可能である。例
えば、５１２ＭＨｚの信号源周波数、７ビットのレート
乗算器、及び、４で割る分周器という場合、ステップ・
サイズは、１ＭＨｚになる。もう１つの例では、６００
ＭＨｚの信号源周波数の場合、ｐが７に等しく、Ｍが４
に等しければ、ステップ・サイズは、１．１７１８７５
ＭＨｚ（有限小数量）である。除数Ｍ及び信号源周波数
を適宜選択すれば、プログラム可能な基準周波数が正確
な１０進数表現となるように設計することも可能であ
る。

【００２４】本発明の第１の実施例の場合、ＰＬＬ回路
２４は、位相検出器４２及び可変周波数発振器４４から
構成される。位相検出器４２は、可変周波数発振器４４
の入力４８に結合された出力４６を備えている。発振器
４４の出力５０は、さらに、位相検出器４２の入力５２
に接続されており、帰還ループ５４が形成される。

【００２５】発振器４４は、電圧制御発振器が望まし
い。出力５０において、発振器４４は、発振器入力４８
における信号に比例して周波数が変動する信号（「合成
信号」）を発生する。位相検出器４２は、モトローラ社
製の位相検出器ＭＣＫ１２１４０のような、デジタルま
たは位相／周波数位相検出器が望ましい。位相検出器
は、その出力から、ＰＬＬ入力３２における基準信号と
位相検出器入力５２における合成信号との位相差に関連
した位相エラー信号を送り出す。この位相エラー信号に
より、位相検出器４２は、発振器の合成信号の周波数を
連続して調整し、ＰＬＬ入力３２における基準信号の位
相に対する合成信号の位相の「ロック」またはサーボ制
御を実施する。基準信号に対して合成信号を適正にロッ
クされると、合成信号は連続波信号となる。

【００２６】ＰＬＬ回路２４には、さらに、位相検出器
の出力４６と発振器の入力４８との間に直列に接続され
た、スパー・フィルタ６０及び積分器６２が設けられて
いる。スパー・フィルタ６０は、後述するように、合成
信号のスプリアス側波帯を減衰させる働きをする。積分
器６２は、合成信号の位相及び周波数の適正な帰還制御
のため、位相エラー信号の積分を行う。

【００２７】次に、図２及び３を参照すると、レート乗
算器２６（図１）及び分周器２８（図１）は、ｐビット
の同期２進カウンタ７０、レート乗算論理回路７２、及
び、Ｍ除算カウンタ７４から構成される、単一のモノリ
シック集積回路（ＩＣ）６８によって実施するのが望ま
しい。一例としては、モトローラ社によってヒューレッ
ト・パッカード社のために製造された、部品番号ＳＣ６
４０２９ＦＮのセミ・カスタムＩＣがある。ＳＣ６４０
２９ＦＮは、ＥＣＬ論理回路によって実施され、８００
ＭＨｚまでのクロック周波数で動作可能である。ＳＣ６
４０２９ＦＮのセミ・カスタムＩＣ、及び、図２に示す
例の場合、ｐは８であり、Ｍは４に等しい。２進カウン
タ７０及び論理回路７２はレート乗算器２６を構成し、
一方、分周器２８は、÷４カウンタ７４として実現され
る。

【００２８】２進カウンタ７０及びレート乗算論理回路
７２は、それぞれ、入力７８及び７９における信号源基
準信号（Ｆs）によって刻時される。これに応答して、
２進カウンタ７０は、出力８２に、信号源基準信号パル
スの８ビット２進計数ビット（Ｑ０−Ｑ７）を出力す
る。信号源基準信号及び２進計数ビットは、レート乗算
論理回路７２において、いくつかのゲート関数に基づい
て組み合わせられる。レート乗算論理回路７２は、入力
８４（Ｂ０〜Ｂ７）において受信するプログラムされた
２進数Ｎに基づいて、ゲート関数のうちから選択された
ものを組み合わせる。この結果、レート乗算論理回路７
２の出力８６において、信号源基準周波数のＮ／（２の
ｐ乗）倍の基準信号が生じることになる。

【００２９】図３を参照すると、ゲート関数の大部分は
最上位２進計数ビットを反転した１つ以上の２進計数ビ
ットと信号源基準信号とのＡＮＤ結合である。第１のゲ
ート関数は、信号源基準信号と反転された最下位２進計
数ビットＱ0のＡＮＤ結合である。後続の各ゲート関数
毎に、次に上位の２進計数ビットが追加され、該ビット
は反転されるが、先行ビットは反転されない。例えば、
４ビットのレート乗算器（すなわち、ｐ＝４）の場合、
ゲート関数は、次の通りである：

【００３０】

【数４】

【００３１】ここで、Ｆsは信号源基準信号を表し、Ｇ0
−Ｇ3はゲート関数を表し、Ｑ0−Ｑ3は２進計数ビット
を表している。

【００３２】一般に、ゲート関数は、下記のように表す
ことが可能である：

【００３３】

【数５】

【００３４】これらゲート関数の結果は、周波数が先行
ゲート関数の周波数の半分であるパルスを有する信号で
ある。例えば、ゲート関数Ｇ0によって生じる信号のパ
ルスは信号源基準信号Ｆsの周波数の半分の周波数を有
する。ゲート関数Ｇ1のパルスは、やはり、ゲート関数
Ｇ0のパルスの周波数の半分を有する等である。図４に
は、信号Ｆs、Ｑ0−Ｑ4、及び、Ｇ0−Ｇ3に関する波形
が示されている。

【００３５】レート乗算器の出力における基準信号は、
プログラムされた数Ｎに基づいて、１つ以上のゲート関
数信号の適合するＯＲ結合を実施し、上記式（１）が得
られるようにすることによって、構成される。例えば、
Ｎの値が、１、２、４、及び、８に等しい場合、出力基
準信号は、それぞれ、ゲート関数信号Ｇ3、Ｇ2、Ｇ1、
及び、Ｇ0のうちの１つから構成される。Ｎが３に等し
い場合は、ゲート関数Ｇ2及びＧ3のＯＲ結合によって、
下記のように適正な周波数で出力基準信号が形成され
る：

【００３６】

【数６】

【００３７】１〜１５の各Ｎ（すなわち、２のｐ乗−
１）について、ゲート関数信号の１つ乃至全てによる適
切なＯＲ結合を行うことが可能である。図４には、こう
した各ＯＲ結合から生じる信号が、引用符つきＮの値に
よって表示されている。

【００３８】もう１度、図３を参照すると、８ビット・
レート乗算器に関するゲート関数及びＯＲ結合を生成す
るレート乗算論理回路７２は、ＯＲ、ＮＯＲ、及び、イ
ンバータ論理ゲートによって実現される。

【００３９】もう１度、図１、図２及び図４を参照する
と、レート乗算器２６（図１）によって実施されるゲー
ト関数のＯＲ結合は一般に、信号源基準信号のパルスの
一部を抑圧する働きをする。結果として、レート乗算器
の出力８６における信号は、Ｎのいくつかの値に関し
て、ピーク・ピーク位相変動が３６０度に近くなる。周
波数が高くなると、こうした大きい位相変動は、ＰＰＬ
回路のダイナミック・レンジを超え、位相ロックを妨害
する可能性がある。

【００４０】さらに、分周器２８（図１）は、基準信号
をレート乗算器の出力で割算することによって、レート
乗算器２６によって生じる位相変動を減少させる働きも
する。例えば、カウンタ７４（図２）におけるように、
除数Ｍが４に等しい場合、位相偏移は２００度を超えな
い。この程度の小さな位相変動は、一般に、ＰＬＬ回路
によって許容される。従って、レート乗算器２６と除数
２８の組み合わせによって、ＰＬＬ回路２４が利用し得
るプログラム可能な周波数の基準信号が得られる。

【００４１】もう１度、図１を参照すると、第１の実施
例の位相検出器４２は、ＰＬＬ入力３２における基準周
波数信号と位相検出器の入力５２における合成信号との
位相差に比例した電圧を有する、位相エラー信号を発生
する。信号の位相が、ＰＬＬ回路２４によってロックさ
れる場合、位相エラー信号には、周波数間隔（レート乗
算器によって導入される位相変動による）の整数倍に等
しい周波数（「スパー周波数」）の交流正弦成分が含ま
れている。最大振幅の交流成分は、周波数間隔のＭ倍に
等しいスパー周波数において生じる。例えば、５１２Ｍ
Ｈｚの信号源基準周波数の場合、ｐ＝７、Ｍ＝４であれ
ば、交流成分のスパー周波数は、１ＭＨｚ（周波数間
隔）の倍周波数であり、こうした成分は４ＭＨｚにおい
て最大になる。フィルタリングが施されない場合、交流
位相エラー信号成分によって、合成信号にスプリアスＦ
Ｍ側波帯が生じることになる。従って、交流成分はスパ
ー・フィルタ６０によって減衰させるのが望ましい。

【００４２】図５〜図８を参照すると、スパー・フィル
タ６０（図１）は、これらのスパー周波数に位置する１
つ以上の零を有する極零低域通過フィルタ１１０、１１
２として実現される。素子値が下記の表Ｉにします示す
通りであれば、極零低域通過フィルタ１１０（図５）
は、図６のグラフに示すように、単一の零が４．７ＭＨ
Ｚに位置することになる。図６において、利得を単位ｄ
Ｂで実線で、位相を単位度（ＤＥＧ）で２点鎖線でしめ
した。

【００４３】

【表１】

【００４４】極ゼロ低域通過フィルタ１１２（図７）の
極Ｐ、及び、２つの零Ｚ1及びＺ2は、下記の式によって
求められる：

【００４５】

【数７】

【００４６】下記の表２にリスト・アップされている素
子値の場合、フィルタ１１２は、図６におけると同様に
して図８のグラフに示すように、１．１７及び２．３４
ＭＨｚに零が位置することになる。

【００４７】

【表２】

【００４８】再び、図１を参照すると、こうした極零低
域通過フィルタ１１０、１１２が、スパー・フィルタ６
０に用いられる場合、ＰＬＬ回路２４の利得１の帯域幅
は、周波数間隔の約１／１０以下できる。そうでない
と、ＰＬＬ回路の位相余裕は、スパー・フィルタの位相
遅れのため、不十分になる。

【００４９】図９を参照すると、全零フィルタ１１４を
スパー・フィルタ６０（図１）として利用することも可
能である。例示の全零フィルタ１１４は、Ｌ3Ｃ3＝Ｌ1
Ｃ1、Ｌ4Ｃ4＝Ｌ1Ｃ1またはＬ2Ｃ2、及び、Ｌ5Ｃ5＝Ｌ2
Ｃ2の場合、上記式（８）及び（９）によって求められ
る周波数に２つの零が位置することになる。全零フィル
タは、前述の極零フィルタよりも位相遅れを少なくする
ことができる。従って、全零フィルタは、周波数間隔の
２０％までの広いＰＬＬ回路帯域幅を許容するが、より
複雑である。

【００５０】ここで、図１０を参照すると、本発明の第
２の実施例の場合、ミクサ１３２及び低域通過フィルタ
１３４が、ＰＬＬシンセサイザ２０（図１）の帰還経路
５４に挿入されている。低域通過フィルタ（ＬＰＦ）１
３４に続いて、低ノイズ増幅器（ＬＮＡ）１３６を接続
することも可能である。図示実施例の場合、ミクサ１３
２は、合成信号と信号源基準信号をヘテロダインする。
これは、同じ周波数間隔を維持しながら、ＰＬＬシンセ
サイザの組をなすプログラム可能な周波数を信号源基準
周波数だけ並進させるのに役立つ。すなわち、ミクサ１
３２によって、ＰＬＬシンセサイザは、下記の式で得ら
れるプログラムされた周波数の合成信号を発生すること
になる：

【００５１】

【数８】

【００５２】例えば、Ｆs＝６００ＭＨｚ、ｐ＝７、及
び、Ｍ＝４の場合、ＦPLLOUTを１．１７１８７５ＭＨｚ
間隔で４５０ＭＨｚから約５９０ＭＨｚまでプログラム
することが可能である。

【００５３】代替案として、ＰＬＬシンセサイザのプロ
グラム可能な周波数は、合成信号と適切な周波数を有す
る別の信号を混合することによって、所望の他の任意の
周波数範囲に並進させることが可能である。合成信号と
混合される信号の周波数が、周波数間隔の整数倍である
（信号源基準信号がこの特性を備えている）限りにおい
て、ミクサによって生じるスプリアス周波数も周波数間
隔の整数倍で生じ、スパー・フィルタ６０によって減衰
される。従って、ミクサ１３２は、レート乗算器２６の
ために既に存在している以外の周波数の位相ノイズまた
はスパーを追加することなく、ＰＬＬシンセサイザのプ
ログラム可能な周波数範囲をもっと高い周波数範囲にア
ップ・コンバートする働きをする。

【００５４】図１１を参照すると、本発明の第３の実施
例に従って、ＰＬＬシンセサイザ２０の帰還経路５４
（図１）には、複数のミクサ１５２、１５４が挿入され
ている。さらに、スイッチ１５８、１５９、乗算器１６
０〜１６２、分周器１６６、及び、ミクサ１６８の形を
とる手段が、周波数間隔の整数倍に当たる各種周波数の
信号を発生し、ミクサ１５２、１５４において合成信号
と混合する所望の周波数を選択するために設けられてい
る。帰還経路において合成信号と混合するため、複数の
信号周波数から選択することによって、ＰＬＬシンセサ
イザのプログラム可能な周波数範囲の並進及び拡大が、
両方とも可能になる。

【００５５】スイッチ１５８は、乗算器１６０〜１６２
によって発生する３つの粗調整信号のうちの１つを選択
する。乗算器１６０〜１６２は、信号源基準信号の周波
数に、それぞれ、固定係数６、８、及び、７を掛けるこ
とによって、粗調整信号を発生する。例えば、信号源周
波数が６００ＭＨｚの場合、乗算器は、それぞれ、３６
００ＭＨｚ、４８００ＭＨｚ、及び、４２００ＭＨｚの
３つの周波数を備えた粗調整信号を発生する。粗調整信
号に導入される可能のあるノイズは、組をなす３つのフ
ィルタ１７４〜１７６によって低減される。ミクサ１５
２は、帰還経路５４において、スイッチ１５８によって
選択された粗調整信号と合成信号をヘテロダインする。
フィルタ１８０及び増幅器１８２は、ミクサ１５２に後
続する帰還経路５４に接続され、ミクサ出力におけるノ
イズ及びスプリアスを低減する。

【００５６】スイッチ１５９は、分周器１６６及びミク
サ１６８によって発生する４つの微調整信号の１つを選
択する。信号源基準信号によって刻時される分周器１６
６は、信号源周波数の１／４及び１／８の信号を発生す
る。次に、ミクサ１６８によって、信号源周波数の１／
４及び１／８の信号と信号源基準信号を混合することに
より、４つの微調整信号が形成される。信号源周波数が
６００ＭＨｚの場合、４つの微調整信号は、周波数が４
５０ＭＨｚ、５２５ＭＨｚ、５７５ＭＨｚ、及び、７５
０ＭＨｚになる。組をなす４つのフィルタ１８６〜１８
９によって、微調整信号のノイズ及びスプリアスが低減
される。ミクサ１５４は、帰還経路５４において、スイ
ッチ１５９によって選択された微調整信号と合成信号を
ヘテロダインする。ミクサ１５４に後続する帰還経路の
フィルタ１９２は、ミクサ出力において合成信号のノイ
ズ及びスプリアスを低減する。スイッチ１９９は、ＰＬ
Ｌ増幅器６２の符号制御を可能にする。

【００５７】ミクサ１５２、１５４において、合成信号
と粗調整信号及び微調整信号を混合することによって、
レート乗算器のデジタル値Ｎを選択することによって、
プログラムすることが可能な合成信号周波数の組が、よ
り高い周波数範囲に並進される。さまざまな粗調整信号
及び微調整信号のうちから合成信号と混合される調整信
号を選択し、ＰＬＬ増幅器６２の符号制御を可能にする
ことによって、組をなすプログラム可能な周波数を、い
くつかの連続したより高い周波数範囲のうちの所望の１
つに並進することが可能になる。従って、帰還経路にお
いて合成信号と複数の調整周波数から選択された１つを
混合することによって、プログラム可能な組をなす周波
数をかなり広い周波数範囲にまで拡大することが可能で
ある。例えば、信号源周波数が６００ＭＨｚで、ｐ＝
７、及び、Ｍ＝４の場合、合成信号と混合される調整信
号がなければ、プログラム可能な周波数範囲は、１．１
７１８７５ＭＨｚのステップで約７６〜１５０ＫＨｚと
することが可能である。図１１に示し、上で解説のとこ
ろに従って、調整信号を選択し、混合することによっ
て、プログラム可能な周波数範囲は、やはり、１．１７
１８７５ＭＨｚのステップで、約２７００〜５７００Ｍ
Ｈｚのより高い周波数範囲に拡大することが可能であ
る。

【００５８】調整信号の周波数が、周波数間隔の整数倍
である場合、第３の実施例において、もう１つの利点が
得られる。第２の実施例に関連して上述のように、合成
信号と混合された信号の周波数が、周波数間隔の整数倍
である限り、ミクサによって導入されるスプリアス・ノ
イズも、周波数間隔の整数倍において生じる。こうした
スプリアス・ノイズは、スパー・フィルタ６０によって
減衰される。従って、全ての調整信号の周波数が、周波
数間隔の倍周波数である場合、プログラム可能な周波数
範囲は、より高い周波数範囲に拡大されるが、低スプリ
アス側波帯は維持される。

【００５９】調整信号は、全て、一般的な低ノイズ源
（すなわち、６００ＭＨｚの基準）から直接合成される
ので、並進され拡大される出力周波数範囲全体にわたっ
て、極めて低い位相ノイズが保持される。

【００６０】望ましい実施例に関連して、本発明の原理
を解説し、例示してきたが、こうした原理を逸脱するこ
となく、本発明の構成及び細部について修正を加えるこ
とが可能になる。本発明の原理を適用し得る可能性のあ
る実施例は数多くあるので、詳細な実施例は、例示でし
かなく、本発明の範囲を制限するものと解釈してはなら
ない。そこで、以下に実施態様のいくつかを参考のため
にしめす。

【００６１】（実施態様１）信号源周波数を有する基準
信号とデジタル値を受信するための入力（３４、３６）
を備え、その出力（３５）において、前記基準周波数を
第１の整数に対する前記デジタル値の比で低減させるレ
ート乗算器（２６）と、レート乗算器の出力に接続され
た入力を備えており、その出力において、前記基準周波
数を第２の整数で割ってさらに低減させる分周器（２
８）と、分周器の出力に接続されて、前記基準信号を受
信する入力（３２）を備え、その出力（５０）において
合成信号を発生する位相ロックループから構成され、合
成信号は、位相が、位相ロックループの入力において基
準信号の位相にロックされ、周波数が、前記第１の整数
と前記第２の整数の積に対する前記デジタル値の比で前
記信号源周波数に関連づけられていることを特徴とす
る、可変周波数信号シンセサイザ。

【００６２】（実施態様２）前記位相ロックループ（２
０）が、前記分周器の出力に結合されて基準信号を受信
する基準入力（３２）と、前記位相ロックループの出力
（５０）に結合されて前記合成信号を受信する帰還入力
（５２）とを備え、前記基準信号と前記合成信号の位相
差に関連した直流電圧を有する位相エラー信号を発生す
る位相検出器（４２）と、前記位相エラー信号の前記直
流電圧は通すが、前記位相エラー信号の交流成分を阻止
するスパー・フィルタ（６０）から構成されることを特
徴とする、実施態様１に記載の可変周波数信号シンセサ
イザ。（実施態様３）前記位相ロックループ（２０）に、さら
に、前記帰還入力（５２）に接続されて、合成された信
号と調整信号を混合し、これによって、前記位相ロック
ループの出力（５０）における前記合成信号の周波数を
前記基準入力（３２）における前記基準信号の周波数か
ら並進させるミクサ（１３２、１５２、１５４）が設け
られていることを特徴とする、実施態様２に記載の可変
周波数信号シンセサイザ。（実施態様４）さらに、前記調整信号の周波数を選択す
るための手段（１５８、１５９、１６０〜１６２、１６
６、１６８）が設けられていることを特徴とする、実施
態様３に記載の可変周波数信号シンセサイザ。

【００６３】（実施態様５）所定の周波数の基準信号を
発生するステップと、前記基準信号のｐビット２進計数
値を連続発生するステップと、それぞれ、前記基準信号
と前記ｐビット２進計数値の１あるいは複数のビットの
ＡＮＤ結合であって、結合される該ｐビット２進計数値
の最上位ビットが反転される、ゲート関数の組を実施す
るステップと、前記ゲート関数のうちから選択されたも
のを組み合わせて、前記基準信号の２のｐ乗個のパルス
それぞれについて、選択可能な数Ｎ個のパルスからなる
レート乗算信号を発生するステップと、前記レート乗算
信号の所定の数Ｍ個のパルス毎に１つのパルスからな商
信号を発生するステップと、可変周波数信号を発生する
ステップと、前記可変周波数信号の位相を前記商信号の
位相にロックするステップとから構成される、デジタル
的にプログラム可能な可変周波数信号を合成するための
方法。

【００６４】（実施態様６）さらに、前記数Ｎを選択す
ることによって、前記可変周波数信号の周波数と前記基
準信号の周波数が、ＮのＭと２のｐ乗との積の比に基づ
いて関連づけるステップが含まれることを特徴とする、
実施態様５に記載の方法。（実施態様７）前記可変周波数信号の周波数と前記基準
信号の周波数が、Ｆvariableを前記可変周波数信号の周
波数としＦreferenceを前記基準信号の周波数としたと
き、次の式を満たすことを特徴とする、実施態様６に記
載の方法。

【００６５】

【数９】

【００６６】（実施態様８）さらに、前記可変周波数信
号と前記基準信号の位相差に関連した電圧を有する位相
エラー信号を発生するステップと、前記位相エラー信号
の交流成分にフィルタリングを施すステップと、前記位
相エラー信号に応答して、前記可変周波数信号の周波数
を制御するステップとが含まれることを特徴とする、実
施態様５に記載の方法。

【００６７】（実施態様９）さらに、前記可変周波数信
号と調整信号をヘテロダインするステップと、前記ヘテ
ロダインされた前記可変周波数信号と前記基準信号の位
相差に関連した電圧を有する位相エラー信号を発生する
ステップと、前記位相エラー信号の交流成分にフィルタ
リングを施すステップと、前記位相エラー信号に応答し
て、前記可変周波数信号の周波数を制御するステップと
が含まれることを特徴とする、実施態様５に記載の方
法。（実施態様１０）さらに、複数の周波数から調整信号の
周波数を選択するステップが含まれることを特徴とす
る、実施態様９に記載の方法。

【００６８】

【発明の効果】以上説明したように、信号源基準信号と
レート乗算器と分周器とからなる基準信号の生成および
スパー・フィルタによる位相エラー信号のフィルタリン
グ等により、一様な周波数間隔で位相ノイズとスプリア
スの小さな信号を合成することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例によるＰＬＬシンセサイ
ザのブロック図である。

【図２】図１のＰＬＬシンセサイザにおける８ビットの
２進レート乗算器及びデジタル分周器のブロック図であ
る。

【図３】図２のレート乗算器における論理ゲートの概略
図である。

【図４】４ビットのレート乗算器によって発生する信号
を示す波形図である。

【図５】図１のＰＬＬシンセサイザにおけるスパー・フ
ィルタとして用いられる、零を１つ備えた極零低域通過
フィルタの概略図である。

【図６】図５のフィルタの周波数及び位相応答のグラフ
である。

【図７】図１のＰＬＬシンセサイザにおけるスパー・フ
ィルタとして用いることが可能な、零を２つ備えた第２
の極零低域通過フィルタの概略図である。

【図８】図７のフィルタの周波数及び位相応答のグラフ
である。

【図９】やはり、図１のＰＬＬシンセサイザにおけるス
パー・フィルタとして用いることが可能な、全零フィル
タの概略図である。

【図１０】本発明の第２の実施例によるＰＬＬシンセサ
イザのブロック図である。

【図１１】本発明の第３の実施例によるＰＬＬシンセサ
イザのブロック図である。

【符号の説明】

２０位相ロックループ２６レート乗算器２８分周器４２位相検出器５４帰還経路６０スパー・フィルタ６２ＰＬＬ増幅器１３２ミクサ１５２ミクサ１５４ミクサ１５８スイッチ１５９スイッチ１６０乗算器１６１乗算器１６２乗算器１６６分周器１６８ミクサ１７４フィルタ１７５フィルタ１７６フィルタ１８６フィルタ１８７フィルタ１８８フィルタ１８９フィルタ１９２フィルタ１９９スイッチ

Claims

【特許請求の範囲】

【請求項１】信号源周波数を有する基準信号とデジタル
値を受信するための入力（３４、３６）を備え、その出
力（３５）において、前記基準周波数を第１の整数に対
する前記デジタル値の比で低減させるレート乗算器（２
６）と、レート乗算器の出力に接続された入力を備えており、そ
の出力において、前記基準周波数を第２の整数で割って
さらに低減させる分周器（２８）と、分周器の出力に接続されて、前記基準信号を受信する入
力（３２）を備え、その出力（５０）において合成信号
を発生する位相ロックループから構成され、合成信号
は、位相が、位相ロックループの入力において基準信号
の位相にロックされ、周波数が、前記第１の整数と前記
第２の整数の積に対する前記デジタル値の比で前記信号
源周波数に関連づけられていることを特徴とする、可変周波数信号シンセサイザ。
【請求項２】前記位相ロックループ（２０）が、前記分周器の出力に結合されて基準信号を受信する基準
入力（３２）と、前記位相ロックループの出力（５０）
に結合されて前記合成信号を受信する帰還入力（５２）
とを備え、前記基準信号と前記合成信号の位相差に関連
した直流電圧を有する位相エラー信号を発生する位相検
出器（４２）と、前記位相エラー信号の前記直流電圧は通すが、前記位相
エラー信号の交流成分を阻止するスパー・フィルタ（６
０）から構成されることを特徴とする、請求項１に記載の可変周波数信号シンセサイザ。
【請求項３】前記位相ロックループ（２０）に、さら
に、前記帰還入力（５２）に接続されて、合成された信号と
調整信号を混合し、これによって、前記位相ロックルー
プの出力（５０）における前記合成信号の周波数を前記
基準入力（３２）における前記基準信号の周波数から並
進させるミクサ（１３２、１５２、１５４）が設けられ
ていることを特徴とする、請求項２に記載の可変周波数
信号シンセサイザ。
【請求項４】さらに、前記調整信号の周波数を選択する
ための手段（１５８、１５９、１６０〜１６２、１６
６、１６８）が設けられていることを特徴とする、請求
項３に記載の可変周波数信号シンセサイザ。
【請求項５】所定の周波数の基準信号を発生するステッ
プと、前記基準信号のｐビット２進計数値を連続発生するステ
ップと、それぞれ、前記基準信号と前記ｐビット２進計数値の１
あるいは複数のビットのＡＮＤ結合であって、結合され
る該ｐビット２進計数値の最上位ビットが反転される、
ゲート関数の組を実施するステップと、前記ゲート関数のうちから選択されたものを組み合わせ
て、前記基準信号の２のｐ乗個のパルスそれぞれについ
て、選択可能な数Ｎ個のパルスからなるレート乗算信号
を発生するステップと、前記レート乗算信号の所定の数Ｍ個のパルス毎に１つの
パルスからな商信号を発生するステップと、可変周波数信号を発生するステップと、前記可変周波数信号の位相を前記商信号の位相にロック
するステップとから構成される、デジタル的にプログラム可能な可変周波数信号を合成す
るための方法。
【請求項６】さらに、前記数Ｎを選択することによっ
て、前記可変周波数信号の周波数と前記基準信号の周波
数が、ＮのＭと２のｐ乗との積の比に基づいて関連づけ
るステップが含まれることを特徴とする、請求項５に記
載の方法。
【請求項７】前記可変周波数信号の周波数と前記基準信
号の周波数が、Ｆvariableを前記可変周波数信号の周波
数としＦreferenceを前記基準信号の周波数としたと
き、次の式を満たすことを特徴とする、請求項６に記載
の方法。【数９】
【請求項８】さらに、前記可変周波数信号と前記基準信号の位相差に関連した
電圧を有する位相エラー信号を発生するステップと、前記位相エラー信号の交流成分にフィルタリングを施す
ステップと、前記位相エラー信号に応答して、前記可変周波数信号の
周波数を制御するステップとが含まれることを特徴とす
る、請求項５に記載の方法。
【請求項９】さらに、前記可変周波数信号と調整信号をヘテロダインするステ
ップと、前記ヘテロダインされた前記可変周波数信号と前記基準
信号の位相差に関連した電圧を有する位相エラー信号を
発生するステップと、前記位相エラー信号の交流成分にフィルタリングを施す
ステップと、前記位相エラー信号に応答して、前記可変周波数信号の
周波数を制御するステップとが含まれることを特徴とす
る、請求項５に記載の方法。
【請求項１０】さらに、複数の周波数から調整信号の周
波数を選択するステップが含まれることを特徴とする、
請求項９に記載の方法。