JPS59225619A - Ｐｌｌ方式デイジタル周波数シンセサイザ - Google Patents
Ｐｌｌ方式デイジタル周波数シンセサイザInfo
- Publication number
- JPS59225619A JPS59225619A JP58101407A JP10140783A JPS59225619A JP S59225619 A JPS59225619 A JP S59225619A JP 58101407 A JP58101407 A JP 58101407A JP 10140783 A JP10140783 A JP 10140783A JP S59225619 A JPS59225619 A JP S59225619A
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- Japan
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- divider
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- Pending
Links
- 230000010355 oscillation Effects 0.000 claims description 15
- 239000013078 crystal Substances 0.000 claims description 7
- 238000000034 method Methods 0.000 claims description 3
- 238000009499 grossing Methods 0.000 claims 1
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 4
- 230000003595 spectral effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000001514 detection method Methods 0.000 description 1
- 238000001228 spectrum Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
- H03L7/183—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は、位相同期方式（この明細書では「ＰＬＬ方式
」という。）を用いた周波数シンセサイザの改良に関す
る。特に、有理数の分周比を有する分周回路によって、
位相比較器への基準周波数を可変にすることにより、電
圧制御発振器の発振周波数を制御するＰＬＬ方式ディジ
タル周波数シンセサイザに関するものである。
」という。）を用いた周波数シンセサイザの改良に関す
る。特に、有理数の分周比を有する分周回路によって、
位相比較器への基準周波数を可変にすることにより、電
圧制御発振器の発振周波数を制御するＰＬＬ方式ディジ
タル周波数シンセサイザに関するものである。
第１図は、従来例ＰＬＬ方式周波数シンセサイザを示す
ブロック構成図である。水晶発振器１の出力は位相比較
器２に入力し、この位相比較器２の出力は低域濾波器３
を介して電圧制御発振器４に入力し、その出力ＯＵＴは
可変分周器５を介して位相比較器２に帰還接続される。
ブロック構成図である。水晶発振器１の出力は位相比較
器２に入力し、この位相比較器２の出力は低域濾波器３
を介して電圧制御発振器４に入力し、その出力ＯＵＴは
可変分周器５を介して位相比較器２に帰還接続される。
この位相比較器２の２入力端子のうち基準位相比較入力
端子Ａには、水晶発振器ｌで発生する基準周波数ｆＡ（
ｋＨｚ ）が入力する。また、前記位相比較器２の他方
の帰還位相比較入力端子Ｂには、電圧制御発振器４の出
力周波数ｆ（ｋＨｚ）を分局比Ｎ （Ｎは整数）の分周
器５で分周した周波数ｆ／Ｎ（ｋＨｚ）を入力する。位
相比較器２は基準周波数ｆＡ （ｋＨｚ）と帰還周波数
ｆ ／Ｎ （ｋＨｚ ）とを位相比較し、位相比較差に
応じた位相比較電圧Ｖｄ （Ｖ）を低域通過濾波器３
を介して、電圧制御発振器４に入力する。前記位相比較
電圧Ｖｄ （Ｖ）により、ｆＡ（ｋＨｚ）とｆ／Ｎ（
ｋＨｚ）の位相差がＯ，（ｒａｄ）となるように、前記
電圧制御発振器４の発振周波数を制御する。
端子Ａには、水晶発振器ｌで発生する基準周波数ｆＡ（
ｋＨｚ ）が入力する。また、前記位相比較器２の他方
の帰還位相比較入力端子Ｂには、電圧制御発振器４の出
力周波数ｆ（ｋＨｚ）を分局比Ｎ （Ｎは整数）の分周
器５で分周した周波数ｆ／Ｎ（ｋＨｚ）を入力する。位
相比較器２は基準周波数ｆＡ （ｋＨｚ）と帰還周波数
ｆ ／Ｎ （ｋＨｚ ）とを位相比較し、位相比較差に
応じた位相比較電圧Ｖｄ （Ｖ）を低域通過濾波器３
を介して、電圧制御発振器４に入力する。前記位相比較
電圧Ｖｄ （Ｖ）により、ｆＡ（ｋＨｚ）とｆ／Ｎ（
ｋＨｚ）の位相差がＯ，（ｒａｄ）となるように、前記
電圧制御発振器４の発振周波数を制御する。
したがって、
ｆＡ−二 すなわち ｆ＝Ｎ−ｆ＾
なる関係が成立し、分周比Ｎを可変することにより、出
力周波数ｆを可変していた。
力周波数ｆを可変していた。
しかし、このような回路では分周比Ｎが大きくなると、
電圧制御発振器４の発振周波数ｆ（ｋｌｌｚ）に比べて
位相比較周波数ｆ＾ （ｋＨｚ）およびｆ／Ｎ（ｋＨｚ
）は小さくなり、１秒間にｆ回の発振を１秒間にｆ／Ｎ
回の位相比較回数で制御するためには、電圧制御発振器
４の出力波形に位相ジッタφ（ｒａｄ ）が生じやすい
。また出力周波数に生じた位相ジッタは分周器５でＮ分
周すれば、帰還位相比較周波数ｆ／Ｎの位相ジッタはφ
／Ｎ（ｒａｄ）となるが、位相ジッタの時間的ずれ幅τ
〔秒〕は分周しても変わらない。従って帰還位相比較周
波数の１周期Ｎ／ｆ （秒）に対し、出力周波数ｆに現
われる位相ジッタの時間的ずれ幅τ〔秒〕はとなり、出
力周波数ｆに現われた位相ジ・ツタを位相比較周波数ｆ
／Ｎでは検出能力が低く、位相比較効果が出力周波数に
現われ難い欠点が生じる。
電圧制御発振器４の発振周波数ｆ（ｋｌｌｚ）に比べて
位相比較周波数ｆ＾ （ｋＨｚ）およびｆ／Ｎ（ｋＨｚ
）は小さくなり、１秒間にｆ回の発振を１秒間にｆ／Ｎ
回の位相比較回数で制御するためには、電圧制御発振器
４の出力波形に位相ジッタφ（ｒａｄ ）が生じやすい
。また出力周波数に生じた位相ジッタは分周器５でＮ分
周すれば、帰還位相比較周波数ｆ／Ｎの位相ジッタはφ
／Ｎ（ｒａｄ）となるが、位相ジッタの時間的ずれ幅τ
〔秒〕は分周しても変わらない。従って帰還位相比較周
波数の１周期Ｎ／ｆ （秒）に対し、出力周波数ｆに現
われる位相ジッタの時間的ずれ幅τ〔秒〕はとなり、出
力周波数ｆに現われた位相ジ・ツタを位相比較周波数ｆ
／Ｎでは検出能力が低く、位相比較効果が出力周波数に
現われ難い欠点が生じる。
さらに分周比Ｎは整数であるから出力周波数ｆを高くか
つステップを細かく取ろうとすると、位相比較周波数を
小さく、かつ分周比Ｎを大きくする必要があり、この場
合前述したようなジッタにより出力周波数の純度が低く
なる欠点があった。
つステップを細かく取ろうとすると、位相比較周波数を
小さく、かつ分周比Ｎを大きくする必要があり、この場
合前述したようなジッタにより出力周波数の純度が低く
なる欠点があった。
本発明はこれを改良するもので、電圧制御発振器の発振
周波数に比べて、位相比較周波数を小さくすることなく
、細かいステップで周波数を可変にすることができ、し
かもスペクトル純度の高い出力周波数信号が得られるＰ
ＬＬ方式ディジタル周波数シンセサイザを提供すること
を目的とする。
周波数に比べて、位相比較周波数を小さくすることなく
、細かいステップで周波数を可変にすることができ、し
かもスペクトル純度の高い出力周波数信号が得られるＰ
ＬＬ方式ディジタル周波数シンセサイザを提供すること
を目的とする。
本発明は、水晶発振器の出力周波数を有理数の分周比を
持つ分周器で分周した後に固定分周した周波数を位相比
較器の基準入力端子に入力し、他方電圧制御発振器の発
振周波数を固定分周した後に上記位相比較器の帰還入力
端子に入力して、この位相比較器により２人力の位相比
較を行い、位相比較電圧を低域通過濾波器を介して、上
記電圧制御発振器の発振収容箱を制御する制御電圧とす
るとともに、前記有理数の分周比を可変としてこの電圧
制御発振器の発振周波数を可変にすることを特徴とする
。
持つ分周器で分周した後に固定分周した周波数を位相比
較器の基準入力端子に入力し、他方電圧制御発振器の発
振周波数を固定分周した後に上記位相比較器の帰還入力
端子に入力して、この位相比較器により２人力の位相比
較を行い、位相比較電圧を低域通過濾波器を介して、上
記電圧制御発振器の発振収容箱を制御する制御電圧とす
るとともに、前記有理数の分周比を可変としてこの電圧
制御発振器の発振周波数を可変にすることを特徴とする
。
本発明の実施例装置を第２図のブロック構成図によって
説明する。水晶発振器ｌ、分周回路６、固定分周器７、
位相比較器２、低域通過濾波器３、電圧制御発振器４、
出力端子ＯＵＴとが順次に縦続接続され、上記出力端子
ＯＵＴは分周器８を介して位相比較Ｎ２の帰還入力端子
Ｂに結合される。
説明する。水晶発振器ｌ、分周回路６、固定分周器７、
位相比較器２、低域通過濾波器３、電圧制御発振器４、
出力端子ＯＵＴとが順次に縦続接続され、上記出力端子
ＯＵＴは分周器８を介して位相比較Ｎ２の帰還入力端子
Ｂに結合される。
前記固定分周器７の出力は位相比較器２の基準入力端子
Ａに入力する。
Ａに入力する。
第２図において、水晶発振器１の発振周波数Ｆ（ｋＨｚ
）を有理数の分周比を有する分周回路６に入力する。分
周回路６はビットレートマルチプライヤのカスケード接
続により構成され分周比はＬ／Ｋ （Ｋ、Ｌ：整数） となる。上記分周回路６は、入力／＜Ｊレスし個に玄４
し、ナルぺ（等間隔にに個の）＜パルスを出力する・例
エバ、１６ビツトのビットレートマルチプライヤヤによ
る３段接続での分周比は １６３／ （１６２ａ ＋１６ｂ ＋ ｃ）となる。た
だし、ａ，ｂ，Ｃは各々のビ・ノドレートマルチプライ
ヤの可変分周比で、それぞれＯ〜１５までの整数値をと
る。
）を有理数の分周比を有する分周回路６に入力する。分
周回路６はビットレートマルチプライヤのカスケード接
続により構成され分周比はＬ／Ｋ （Ｋ、Ｌ：整数） となる。上記分周回路６は、入力／＜Ｊレスし個に玄４
し、ナルぺ（等間隔にに個の）＜パルスを出力する・例
エバ、１６ビツトのビットレートマルチプライヤヤによ
る３段接続での分周比は １６３／ （１６２ａ ＋１６ｂ ＋ ｃ）となる。た
だし、ａ，ｂ，Ｃは各々のビ・ノドレートマルチプライ
ヤの可変分周比で、それぞれＯ〜１５までの整数値をと
る。
分周回路６の出力周波数は、
Ｆ Ｘ Ｋ／ Ｌ （ｋＨｚ ）
となり、これを固定分局器７に入力し、ここでさらにＭ
分周するとする。従って分周器７の出力周波数は −Ｍ となり、次にこれを位相比較器２の基準入力端子Ａに入
力する。
分周するとする。従って分周器７の出力周波数は −Ｍ となり、次にこれを位相比較器２の基準入力端子Ａに入
力する。
一方、上記位相比較器２の帰還入力端子Ｂ４こ番ま、電
圧制御発振器４の発振周波数ｆを分周比Ｍの分周器８で
分周したｆ ／Ｍ （ｋＨｚ ）を入力する。上記位相
比較器２により前記 と上記 ＦＸＫ／Ｌ （ （ｋＨｚ） とを位相比較し、位相比較出力を低域通過濾波器３を介
して平滑化し制御電圧Ｖｄ （Ｖ）として上記電圧制
御発振器４の発振周波数ｆを制御する。
圧制御発振器４の発振周波数ｆを分周比Ｍの分周器８で
分周したｆ ／Ｍ （ｋＨｚ ）を入力する。上記位相
比較器２により前記 と上記 ＦＸＫ／Ｌ （ （ｋＨｚ） とを位相比較し、位相比較出力を低域通過濾波器３を介
して平滑化し制御電圧Ｖｄ （Ｖ）として上記電圧制
御発振器４の発振周波数ｆを制御する。
従って、位相比較器２への上記Ａ，Ｂ２入力端子への位
相差がＱ（ｒａｄ）となるように電圧制御発振器４の発
振周波数を制御することにより、Ｆ−Ｋ ｆ Ｌ−Ｍ，Ｍ が成立し、ＯＵＴ端子よりは ｆ＝□・Ｆ（ｋＨｚ） なる周波数が出力される。
相差がＱ（ｒａｄ）となるように電圧制御発振器４の発
振周波数を制御することにより、Ｆ−Ｋ ｆ Ｌ−Ｍ，Ｍ が成立し、ＯＵＴ端子よりは ｆ＝□・Ｆ（ｋＨｚ） なる周波数が出力される。
ここで、分周回路６の出力はホワイトノイズなどの影響
を受けてスペクトラムの純度が低むまために、分周器７
を介して位相比較器２への基準入力周波数のスペクトラ
ム純度を高めている。例えば、分周回路６を１６ビツト
のビットレートマルチプライヤによる３段接続とし、 Ｆ ＝ １０２４ （ ｋＨｚ ） とすると、 Ｌ＝１６３，に＝１６２ ａ＋１６ｂ＋ｃとなる。すな
わち、電圧接続発振器４の発振周波数ｆは、 ｆ ＝６４ ａ ＋ ４ ｂ ＋ ０．２５ｃ （ｋｌ
（ｚ ：１となってＯ 〜１０２３．７５ ｋＨｚの範
囲を０．２５ｋＨｚ間隔でディジタルパルスを出力する
ことができる。分周回路６には、１６ビツトあるいは１
０ビツトのビットレートマルチプライヤ、バイナリカウ
ンタ等を組合わせることにより、様々な有理数の分周比
を有する分周器が得られる。また分周器７および８の分
周比Ｎは大きくする必要はなく１６〜６４分周程度でよ
い。
を受けてスペクトラムの純度が低むまために、分周器７
を介して位相比較器２への基準入力周波数のスペクトラ
ム純度を高めている。例えば、分周回路６を１６ビツト
のビットレートマルチプライヤによる３段接続とし、 Ｆ ＝ １０２４ （ ｋＨｚ ） とすると、 Ｌ＝１６３，に＝１６２ ａ＋１６ｂ＋ｃとなる。すな
わち、電圧接続発振器４の発振周波数ｆは、 ｆ ＝６４ ａ ＋ ４ ｂ ＋ ０．２５ｃ （ｋｌ
（ｚ ：１となってＯ 〜１０２３．７５ ｋＨｚの範
囲を０．２５ｋＨｚ間隔でディジタルパルスを出力する
ことができる。分周回路６には、１６ビツトあるいは１
０ビツトのビットレートマルチプライヤ、バイナリカウ
ンタ等を組合わせることにより、様々な有理数の分周比
を有する分周器が得られる。また分周器７および８の分
周比Ｎは大きくする必要はなく１６〜６４分周程度でよ
い。
本発明は以上説明したように、基準位相比較周波数を有
理数の分周比を持つ分周器と固定分周器とにより作成し
、電圧制御発振器の発振周波数を前記固定分周器゛と同
じ分周比を持つ分周器で分周して帰還位相比較周波数と
することにより、電圧制御発振器の発振周波数に比べて
位相比較周波数を小さくすることはなく細かいステップ
で出力周波数を可変することができ、しかもスペクトル
純度の高いディジタル周波数を得ることができる。
理数の分周比を持つ分周器と固定分周器とにより作成し
、電圧制御発振器の発振周波数を前記固定分周器゛と同
じ分周比を持つ分周器で分周して帰還位相比較周波数と
することにより、電圧制御発振器の発振周波数に比べて
位相比較周波数を小さくすることはなく細かいステップ
で出力周波数を可変することができ、しかもスペクトル
純度の高いディジタル周波数を得ることができる。
第１図は従来技術によるＰＬＬ方式ディジタル周波数シ
ンセサイザのブロック構成図。 第２図は本発明の実施例ＰＬＬ方式ディジタル周波数シ
ンセサイザのブロック構成図。 １・・・水晶発振器、２・・・位相比較器、３・・・低
域通過濾波器、４・・・電圧制御発振器、５・・・可変
分周器、６・・・分周回路、７・・・固定分周器、８・
・・分局器。 特許出願人 日本電気株式会社．；−、、、、。 代理人 弁理士 井 出 直 孝 ソ，／□・！゛，□
゛
ンセサイザのブロック構成図。 第２図は本発明の実施例ＰＬＬ方式ディジタル周波数シ
ンセサイザのブロック構成図。 １・・・水晶発振器、２・・・位相比較器、３・・・低
域通過濾波器、４・・・電圧制御発振器、５・・・可変
分周器、６・・・分周回路、７・・・固定分周器、８・
・・分局器。 特許出願人 日本電気株式会社．；−、、、、。 代理人 弁理士 井 出 直 孝 ソ，／□・！゛，□
゛
Claims (1)
- 【特許請求の範囲】 ｉｌｌ 水晶発振器と、 その水晶発振器の出力回路に接続され基準位相比較入力
端子および帰還位相比較入力端子を具備する位相比較手
段と、 上記位相比較手段の出力を平滑化する低域通過濾波手段
と、 上記低域通過濾波手段の出力により発振周波数が制御さ
れる電圧制御発振器と を備えたＰＬＬ方式ディジタル周波数シンセサイザにお
いて、 上記水晶発振器の出力と上記位相比較手段の基準位相比
較入力端子との間に、 分周比が可変の分周回路と、 上記の分周回路の出力に接続された第一の固定分周器と を備え、 上記電圧制御発振器の出力と上記位相比較手段の帰還位
相比較入力端子との間に、 上記第一の固定分周器の分周比に等しい分周比の第二〇
分周器を 備えたことを特徴とするＰＬ４．方式ディジタル周波数
シンセサイザ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58101407A JPS59225619A (ja) | 1983-06-06 | 1983-06-06 | Ｐｌｌ方式デイジタル周波数シンセサイザ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58101407A JPS59225619A (ja) | 1983-06-06 | 1983-06-06 | Ｐｌｌ方式デイジタル周波数シンセサイザ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59225619A true JPS59225619A (ja) | 1984-12-18 |
Family
ID=14299858
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58101407A Pending JPS59225619A (ja) | 1983-06-06 | 1983-06-06 | Ｐｌｌ方式デイジタル周波数シンセサイザ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59225619A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6490628A (en) * | 1987-09-30 | 1989-04-07 | Iwatsu Electric Co Ltd | Terminal equipment |
| JPH0193226A (ja) * | 1987-10-03 | 1989-04-12 | Iwatsu Electric Co Ltd | 終端装置 |
| EP0665651A2 (en) * | 1994-01-31 | 1995-08-02 | Hewlett-Packard Company | Phased locked loop synthesizer using a digital rate multiplier reference circuit |
-
1983
- 1983-06-06 JP JP58101407A patent/JPS59225619A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6490628A (en) * | 1987-09-30 | 1989-04-07 | Iwatsu Electric Co Ltd | Terminal equipment |
| JPH0193226A (ja) * | 1987-10-03 | 1989-04-12 | Iwatsu Electric Co Ltd | 終端装置 |
| EP0665651A2 (en) * | 1994-01-31 | 1995-08-02 | Hewlett-Packard Company | Phased locked loop synthesizer using a digital rate multiplier reference circuit |
| EP0665651A3 (en) * | 1994-01-31 | 1995-11-08 | Hewlett Packard Co | Frequency synthesizer with phase synchronization loop comprising a digital rate multiplier circuit. |
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