JPS5825724A - 広帯域周波数シンセサイザ - Google Patents
広帯域周波数シンセサイザInfo
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- JPS5825724A JPS5825724A JP57126831A JP12683182A JPS5825724A JP S5825724 A JPS5825724 A JP S5825724A JP 57126831 A JP57126831 A JP 57126831A JP 12683182 A JP12683182 A JP 12683182A JP S5825724 A JPS5825724 A JP S5825724A
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- JP
- Japan
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- frequency
- oscillator
- signal
- synthesizer
- divider
- Prior art date
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- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
- H03L7/183—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
・（技術分野）
この発明は、基準駆動周波数の正確性と安全性を持った
非常に広帯域にわたる一組の周波数カら選択・発生する
広帯域周波数シンセサイザに関する。
非常に広帯域にわたる一組の周波数カら選択・発生する
広帯域周波数シンセサイザに関する。
（背景技術）
周波数シンセサイザは周知のように、発振器が主要部で
ある。この発振器の周波数は、発振器から供給される信
号の周波数を分割器で分割して得られた周期性信号と周
期性の基準信号との間の位相差を示す電圧で制御する。
ある。この発振器の周波数は、発振器から供給される信
号の周波数を分割器で分割して得られた周期性信号と周
期性の基準信号との間の位相差を示す電圧で制御する。
平衡状態では、発振器の周波数は基準周波数に分割比を
掛けたものに等しい。
掛けたものに等しい。
このタイプのシンセサイザの例としては、仏画特許第１
４７３２０２号に記載がある。ここに記載のシンセサイ
ザは、分割比を変えれば一連のディスクリートな周波数
を出力し、この周波数の安定性は基準信号の周波数の正
確性と安定性に関係する。
４７３２０２号に記載がある。ここに記載のシンセサイ
ザは、分割比を変えれば一連のディスクリートな周波数
を出力し、この周波数の安定性は基準信号の周波数の正
確性と安定性に関係する。
−組の周波数は分割器のプログラミングの可能性と、発
振器の最小限の周波数変動に基づく２つの周波数間にあ
る。
振器の最小限の周波数変動に基づく２つの周波数間にあ
る。
しかしながら、次の点が問題となる。すなわち、発振周
波数を広範囲に変化させる場合、分割比を相依存性を安
定化させることは困難である。更に、発振器の最大周波
数変動は、希望する周波数変動にとって十分でない。
波数を広範囲に変化させる場合、分割比を相依存性を安
定化させることは困難である。更に、発振器の最大周波
数変動は、希望する周波数変動にとって十分でない。
分割比の増加に従って生ずる位相依存性の不安定性を修
正するために、１つの解決策としては、位相制御ループ
内に発振器の制御電圧を減衰させるためのデジタルーア
ナログフンバータを挿入し、分割器の分割比が高いため
に生ずる制御ループの利得変化を減少させるようにデジ
タル的に制御する。しかしながら、この手段は慎重な取
扱いを必要とし、しかもデジタル−アナログコンバータ
の雑音出力電圧によって生ずる周波数シフトを打ち消す
ための補助調整回路を必要とし、発振器の制御入力に雑
音を誘導する。
正するために、１つの解決策としては、位相制御ループ
内に発振器の制御電圧を減衰させるためのデジタルーア
ナログフンバータを挿入し、分割器の分割比が高いため
に生ずる制御ループの利得変化を減少させるようにデジ
タル的に制御する。しかしながら、この手段は慎重な取
扱いを必要とし、しかもデジタル−アナログコンバータ
の雑音出力電圧によって生ずる周波数シフトを打ち消す
ための補助調整回路を必要とし、発振器の制御入力に雑
音を誘導する。
発振器の周波数偏差に対応するシンセサイザの周波数変
化を得るための手段が、仏画特許第１４７３２０２号忙
記載されている。ここに記載の発明は可変分割数分割器
と直列に該分割器との同一の固定分割段を有する分割器
を有する。すなわち、同一の分割数を有し、複数の固定
分割段を有する分割器によって、他相比較器の入力に供
給される前に基準信号を分割される。この手段は、予め
２つの分割段に、異なる分割段と、少なくとも１オクタ
一ブ以上の・周波数帯域で同調可能な発振器とを挿入す
るための２つのスイッチの使用が必要となるため、使用
が複雑である。
化を得るための手段が、仏画特許第１４７３２０２号忙
記載されている。ここに記載の発明は可変分割数分割器
と直列に該分割器との同一の固定分割段を有する分割器
を有する。すなわち、同一の分割数を有し、複数の固定
分割段を有する分割器によって、他相比較器の入力に供
給される前に基準信号を分割される。この手段は、予め
２つの分割段に、異なる分割段と、少なくとも１オクタ
一ブ以上の・周波数帯域で同調可能な発振器とを挿入す
るための２つのスイッチの使用が必要となるため、使用
が複雑である。
このような問題点は、周波数変動が小さな発振器を用い
たヘテロダイン周波数シンセサイザとミクサ信号−この
信号の周波数はミクサ信号の周波数と発振器の周波数と
の差を表す−から信号を得るための周波数ミクサな用い
ることで、部分的に解決できる。混変調により生じた信
号は、希望する出力信号を出力するローパスフィルタで
除去される。
たヘテロダイン周波数シンセサイザとミクサ信号−この
信号の周波数はミクサ信号の周波数と発振器の周波数と
の差を表す−から信号を得るための周波数ミクサな用い
ることで、部分的に解決できる。混変調により生じた信
号は、希望する出力信号を出力するローパスフィルタで
除去される。
ミクサ信号の正確性と安定性は、基準信号の正確性と安
定性と同じオーダである。更に上述した２つの信号は、
同じソースから、例えば高周波発振器の発振周波数の分
割をちがったものにすることによって得られる。
定性と同じオーダである。更に上述した２つの信号は、
同じソースから、例えば高周波発振器の発振周波数の分
割をちがったものにすることによって得られる。
この装置の操作性は高く、広範囲にわたって同調可能な
発振器よりもパフォーマンスは高い。しかしながら、な
お複雑である。特に、ミクサの出力ニ高パフォーマンス
のローバスフィルタラ使用する必要があるためである。
発振器よりもパフォーマンスは高い。しかしながら、な
お複雑である。特に、ミクサの出力ニ高パフォーマンス
のローバスフィルタラ使用する必要があるためである。
更に、ミクサな使用することで、位相雑音が増える。シ
ンセサイザの出力信号がデジタルデータ伝送に同期して
用いられる場合、位相雑音は得られた周波数領域内で一
定でない誤差信号を生ずる。
ンセサイザの出力信号がデジタルデータ伝送に同期して
用いられる場合、位相雑音は得られた周波数領域内で一
定でない誤差信号を生ずる。
（発明の目的）
この発明は、このような従来技術の問題点を解決するこ
とを目的とし、その特徴は、発振器の同調周波数帯域よ
りも広い周波数帯域において周波数を合成することがで
きるシンセサイザであって、発振器は狭い周波数帯域を
有し、位相制御ループ利得は合成された周波数の全範囲
にわたって一定であり、正確性と安定性を有するシンセ
サイザにある。
とを目的とし、その特徴は、発振器の同調周波数帯域よ
りも広い周波数帯域において周波数を合成することがで
きるシンセサイザであって、発振器は狭い周波数帯域を
有し、位相制御ループ利得は合成された周波数の全範囲
にわたって一定であり、正確性と安定性を有するシンセ
サイザにある。
このためにこの発明は、電圧制御発振器と、該発振器に
よって供給される信号の周波数を整数値で分割するため
の分割器と、該分割器によって供給される信号と一定周
波数の分割信号とを比較しこれら比較された信号間の周
波数と位相差情報を有する誤差信号を出力する位相比較
器と、該誤差信号によって前記発振器を制御するための
手段とを有する広帯域周波数シンセサイザであって、前
記分割器はプログラム可能な分割数を有する２つの直列
の分割段を有し、出力信号は該２つの分割股間の接続点
から得られる広帯域周波数シンセサイザを提供する。
よって供給される信号の周波数を整数値で分割するため
の分割器と、該分割器によって供給される信号と一定周
波数の分割信号とを比較しこれら比較された信号間の周
波数と位相差情報を有する誤差信号を出力する位相比較
器と、該誤差信号によって前記発振器を制御するための
手段とを有する広帯域周波数シンセサイザであって、前
記分割器はプログラム可能な分割数を有する２つの直列
の分割段を有し、出力信号は該２つの分割股間の接続点
から得られる広帯域周波数シンセサイザを提供する。
（発明の構成及び作用）
以下、この発明を図面に基づいて説明する。
第１図はこの発明の一実施例の構成図である。
同図に示すシンセサイザは、Ｖ ＣＯ（ｖｏｌｔａｇｅ
ｃｏｎｔｒｏｌｏｓｃｉｌｌａｔｏｒ ）タイプの発
振器１０１、周波数分割器１０２、位相比較器１０３、
フィルタ１０４及び増幅器１０５とを有する。周波数分
割器１０２は、直列に接続された２つの分割段１０８と
１６９とで構成される。
ｃｏｎｔｒｏｌｏｓｃｉｌｌａｔｏｒ ）タイプの発
振器１０１、周波数分割器１０２、位相比較器１０３、
フィルタ１０４及び増幅器１０５とを有する。周波数分
割器１０２は、直列に接続された２つの分割段１０８と
１６９とで構成される。
発振器１０１は、増幅器１０５の出力で電圧制御される
。発振器１０１の周波数は、分割器１０２の分割段１０
８の入力に供給される。希望する周波数の信号ＦＳは、
分割段１０８と１０９との間の第１分割段１０８の出力
から得られる。分割器１０２の出力信号は分割段１０９
によって与えられ、位相比較器１０３の入力に供給され
る。位相比較器１０３の他方の入力には、基準信号ＦＲ
が供給される。この基準信号ＦＲの周波数は安定しかつ
正確である。位相比較器１０３は、２つの周波数の信号
ＦＲとＦＳとの周波数の差に基づく電圧を出力する。こ
れらの信号は位相ループに入力される前に位相比較器１
０３の入力に供給され、位相ループに入ったときは、こ
の電圧はこれらの２つの信号間の位相ノ詰ぼ比例する。
。発振器１０１の周波数は、分割器１０２の分割段１０
８の入力に供給される。希望する周波数の信号ＦＳは、
分割段１０８と１０９との間の第１分割段１０８の出力
から得られる。分割器１０２の出力信号は分割段１０９
によって与えられ、位相比較器１０３の入力に供給され
る。位相比較器１０３の他方の入力には、基準信号ＦＲ
が供給される。この基準信号ＦＲの周波数は安定しかつ
正確である。位相比較器１０３は、２つの周波数の信号
ＦＲとＦＳとの周波数の差に基づく電圧を出力する。こ
れらの信号は位相ループに入力される前に位相比較器１
０３の入力に供給され、位相ループに入ったときは、こ
の電圧はこれらの２つの信号間の位相ノ詰ぼ比例する。
位相比較器１０３の出力電圧は、フィルタ１０４の入力
に供給される。このフィルタ１０４はループの応答を安
定化させる。フィルタ１０４の出力は増幅器１０５の入
力に接続される。増幅器１０５はフィルタ１０４からの
電圧を、発振器１０１・を制御するための適当な電圧に
増幅する。このように構成されたループは次のようなフ
ィードバック動作を行なう。すなわち、位相比較器１０
３で得た誤差電圧は、発振器１０１の出力信号の周波数
を、分割器１０２で分割した後分割器１０２の出力信号
の周波数が基準信号ＦＲの周波数に等しくなるようにす
る。
に供給される。このフィルタ１０４はループの応答を安
定化させる。フィルタ１０４の出力は増幅器１０５の入
力に接続される。増幅器１０５はフィルタ１０４からの
電圧を、発振器１０１・を制御するための適当な電圧に
増幅する。このように構成されたループは次のようなフ
ィードバック動作を行なう。すなわち、位相比較器１０
３で得た誤差電圧は、発振器１０１の出力信号の周波数
を、分割器１０２で分割した後分割器１０２の出力信号
の周波数が基準信号ＦＲの周波数に等しくなるようにす
る。
このような動作が行なわれている時は装置は安定であり
、信号ＰＲと信号ＦＳ間の位相差は実質上一定に維持さ
れる。
、信号ＰＲと信号ＦＳ間の位相差は実質上一定に維持さ
れる。
ここで、仮にＮｌが第１分割段１０８の分割数であり、
Ｎ２が第２分割段１０９の分割数であるとすれば、出力
信号ＦＳの周波数は、Ｎ１によって合成された信号ＦＳ
の周波数を発振器１０１の同調帯域内にあるようにＮ２
が与えられることによって、駆動信号ＰＲの周波数に等
しくなる。２つの分割段１０８と１０９の分割数Ｎ１と
Ｎ２上で動作することができるので、上述した従来技術
のシンセサイザで合成可能な周波数帯域よりも広く、発
振器１０１の狭い同調帯域以上の周波数帯域を得ること
ができる。
Ｎ２が第２分割段１０９の分割数であるとすれば、出力
信号ＦＳの周波数は、Ｎ１によって合成された信号ＦＳ
の周波数を発振器１０１の同調帯域内にあるようにＮ２
が与えられることによって、駆動信号ＰＲの周波数に等
しくなる。２つの分割段１０８と１０９の分割数Ｎ１と
Ｎ２上で動作することができるので、上述した従来技術
のシンセサイザで合成可能な周波数帯域よりも広く、発
振器１０１の狭い同調帯域以上の周波数帯域を得ること
ができる。
２、つの分割器１０８と１０９の分割数はそれぞれ値１
を有しているので、合成可能な最低周波数は基準周波数
ＦＲであり、合成可能な最高周波数は発振器の同調帯域
内にある基準周波数の最大整数倍である。
を有しているので、合成可能な最低周波数は基準周波数
ＦＲであり、合成可能な最高周波数は発振器の同調帯域
内にある基準周波数の最大整数倍である。
実際に、このような条件下において、この同調周波数が
相対値以下に低下した場合−最低周波数に対する同調帯
域の比率が１００％であると定義する−において、より
高い周波数がＰＲの値によって分離された一群の周波数
にまとめられる；これらの群は第１分割段１０８の各分
割変化毎にホールによって分離される。この分割数が次
式によって与えられる全体値ＮＯに達したとき、得られ
た周波数帯域はＮＯによって分割された発振器の同調帯
域内で、基準周波数ＰＲの最大倍数により決定される周
波数から連続する。
相対値以下に低下した場合−最低周波数に対する同調帯
域の比率が１００％であると定義する−において、より
高い周波数がＰＲの値によって分離された一群の周波数
にまとめられる；これらの群は第１分割段１０８の各分
割変化毎にホールによって分離される。この分割数が次
式によって与えられる全体値ＮＯに達したとき、得られ
た周波数帯域はＮＯによって分割された発振器の同調帯
域内で、基準周波数ＰＲの最大倍数により決定される周
波数から連続する。
これは、実際の出力可能な周波数の帯域を決定する。
第１図のブロックの具体例を第２図に示す。３２の同期
した信号は、周波数５４ ＫＨｚの基準信号周波数ＦＲ
の３２種の周波数に対応して得られる。この発振器によ
り、例えば３２種の出力をデジタル回路で合成すること
ができる。
した信号は、周波数５４ ＫＨｚの基準信号周波数ＦＲ
の３２種の周波数に対応して得られる。この発振器によ
り、例えば３２種の出力をデジタル回路で合成すること
ができる。
電圧制御発振器４０１は、約６．９ＭＨｚで発振するよ
うに、４．７にΩの外付は電位差計と３９μＦの外付は
キャパシタＣ１とを有する７４８１２４タイプのマルチ
バイブレータである。
うに、４．７にΩの外付は電位差計と３９μＦの外付は
キャパシタＣ１とを有する７４８１２４タイプのマルチ
バイブレータである。
このマルチバイブレータの出力信号は、回路４０３の出
力によって駆動される７４ Ｌ Ｓ ０４タイプの外部
反転増幅器４０４を介して直列に接続された７４ＬＳＩ
６３タイプの回路４０２と４０３から構成される分割器
に供給得れ、２つの回路４０２と４０３のＬＤ大入力制
御する。回路４０２と４０３の各人力ＡＢＣＤは、−組
のスイッチ（図示しない）によって、回路４０２と４０
３とで構成される計数器の分割数を、２から６の間で選
択された希望する数Ｎ１に設定される。
力によって駆動される７４ Ｌ Ｓ ０４タイプの外部
反転増幅器４０４を介して直列に接続された７４ＬＳＩ
６３タイプの回路４０２と４０３から構成される分割器
に供給得れ、２つの回路４０２と４０３のＬＤ大入力制
御する。回路４０２と４０３の各人力ＡＢＣＤは、−組
のスイッチ（図示しない）によって、回路４０２と４０
３とで構成される計数器の分割数を、２から６の間で選
択された希望する数Ｎ１に設定される。
回路４０３の出力ＲＣＯの信号は、７４Ｌ８７４タイプ
の７リツプフロツプ４０５と、このフリップフロップの
入出力間に接続された７４ Ｌ ８８６タイプのＮＯＲ
。
の７リツプフロツプ４０５と、このフリップフロップの
入出力間に接続された７４ Ｌ ８８６タイプのＮＯＲ
。
回路４０６の２つで構成された分割器に供給される。
れる。
第１分割器の出力ＲＣＯの信号は、７４ Ｌ８１６３タ
イプの回路４０７と４０８で構成される第２分割器に供
給される。回路４０８の入力ＤＣＢＡと回路４０７の入
力Ａは、−組の端子ＥＯ〜Ｅ４に並列に接続される。−
組の端子Ｅｏ−Ｅ４から図示しないスイッチによって、
回路４０７と４０８で構成される第２分割器の分割数Ｎ
２を１から３２にプログラムする。回路４０７のプログ
ラミング人力り、Ｃ，Ｂは使用せず、プラスの定電圧電
源が接続される。
イプの回路４０７と４０８で構成される第２分割器に供
給される。回路４０８の入力ＤＣＢＡと回路４０７の入
力Ａは、−組の端子ＥＯ〜Ｅ４に並列に接続される。−
組の端子Ｅｏ−Ｅ４から図示しないスイッチによって、
回路４０７と４０８で構成される第２分割器の分割数Ｎ
２を１から３２にプログラムする。回路４０７のプログ
ラミング人力り、Ｃ，Ｂは使用せず、プラスの定電圧電
源が接続される。
回路４０Ｂの出力ＲＣＯは、回路４０５と４０６テ構成
される分割器と同様に、２つの回路４１１と４１２とで
構成される分割器を介して、ＭＣ４０４４タイプの位相
比較器４１０に接続される。
される分割器と同様に、２つの回路４１１と４１２とで
構成される分割器を介して、ＭＣ４０４４タイプの位相
比較器４１０に接続される。
この実施例では、基準駆動信号の周波数は２０４８ＫＩ
−ｒｚである。これは、シンセサイザを有する装置で利
用される駆動信号に一致する。この６４ＦＲ信号は、７
４Ｌ８１６３タイプの回路を有する分割器で３２に分割
されたうちの最初の信号である。この７４ＬＳ１６３の
出力ＲＣＯと入力Ｉ、Ｄ間には、７４Ｌ８０４タイプの
インバータ増幅器４１６が接続される。回路４１３のプ
ログラミング人力ＡＢＣＤは使用せず、接地される。使
用しないＥＮＴとＥＮＰ入力は、プラス電源に接続され
る。この分割器の出力ＲＣＯの出力は、回路４１４と４
１５とで構成される分割器を介して位相比較器４１０に
供給される。回路４１４と４１５は、回路４０５と４０
６と同一である。
−ｒｚである。これは、シンセサイザを有する装置で利
用される駆動信号に一致する。この６４ＦＲ信号は、７
４Ｌ８１６３タイプの回路を有する分割器で３２に分割
されたうちの最初の信号である。この７４ＬＳ１６３の
出力ＲＣＯと入力Ｉ、Ｄ間には、７４Ｌ８０４タイプの
インバータ増幅器４１６が接続される。回路４１３のプ
ログラミング人力ＡＢＣＤは使用せず、接地される。使
用しないＥＮＴとＥＮＰ入力は、プラス電源に接続され
る。この分割器の出力ＲＣＯの出力は、回路４１４と４
１５とで構成される分割器を介して位相比較器４１０に
供給される。回路４１４と４１５は、回路４０５と４０
６と同一である。
位相比較器４１０の入力の２つの信号の比較から得られ
る誤差信号は、ＴＤＢ １５６タイプの差動増幅器の反
転入力に、２２にΩの抵抗Ｒ１を介して供給される。一
方、差動増幅器４１７の非反転入力は、同じ抵抗値の抵
抗Ｒ２を介して接地される。差動増幅器４１７の出力に
おける増幅された誤差電圧は、マルチバイブレータ４０
１の周波数制御入力に供給される。出力は、容量１μＦ
のキャパシタＣ２と抵抗値３．３にΩの抵抗Ｒ３とが直
列に接続されたフィルタを介して、差動増幅器４１７の
反転入力にフィードバックされる。
る誤差信号は、ＴＤＢ １５６タイプの差動増幅器の反
転入力に、２２にΩの抵抗Ｒ１を介して供給される。一
方、差動増幅器４１７の非反転入力は、同じ抵抗値の抵
抗Ｒ２を介して接地される。差動増幅器４１７の出力に
おける増幅された誤差電圧は、マルチバイブレータ４０
１の周波数制御入力に供給される。出力は、容量１μＦ
のキャパシタＣ２と抵抗値３．３にΩの抵抗Ｒ３とが直
列に接続されたフィルタを介して、差動増幅器４１７の
反転入力にフィードバックされる。
位相制御ループのオープンループゲインは、希望のレン
ジにおいて分割器の分割数がいがなる値のときも、一定
である。従って安定した制御ができ、位相維音も最小と
なる。こめようにして、１から３２の出力周波数、すな
わち６４ ＫＨｚの基準信号ＰＲの５オクターブ−が得
られる。ｌから３２まで変化するＮ２と６４ＫＨｚから
２０４８ ＫＨｚまでノＦＳに対して、ＮｌＸＮ２が有
する最端値は７８（Ｎ２＝２６ 、 Ｆ Ｓ ＝ １６
６４ＫＨｚ、 ＮＺ＝３ ）と、５４（Ｎ２＝２７゜Ｆ
８ ＝ １７２８幻（ｚ、Ｎに２）である。発振器は
回路４０５と４０５で２つに分割されることで、９９８
４ ＫＨｚ〜６９１２ ＫＨｚ間の周波数範囲を満足す
る。オーブンループゲインの変化は、この範囲全体にわ
たって４デシベル以下である。
ジにおいて分割器の分割数がいがなる値のときも、一定
である。従って安定した制御ができ、位相維音も最小と
なる。こめようにして、１から３２の出力周波数、すな
わち６４ ＫＨｚの基準信号ＰＲの５オクターブ−が得
られる。ｌから３２まで変化するＮ２と６４ＫＨｚから
２０４８ ＫＨｚまでノＦＳに対して、ＮｌＸＮ２が有
する最端値は７８（Ｎ２＝２６ 、 Ｆ Ｓ ＝ １６
６４ＫＨｚ、 ＮＺ＝３ ）と、５４（Ｎ２＝２７゜Ｆ
８ ＝ １７２８幻（ｚ、Ｎに２）である。発振器は
回路４０５と４０５で２つに分割されることで、９９８
４ ＫＨｚ〜６９１２ ＫＨｚ間の周波数範囲を満足す
る。オーブンループゲインの変化は、この範囲全体にわ
たって４デシベル以下である。
第１図はこの発明の一実施例を示すブロック図、第２図
は第１図の詳細な構成を示す図である。 １０１・・・・・・電圧制御発振器 １０２・・・・・・分割器 １０３・・・・・・
比較器１０４・・・・・・フィルタ １０５・・・
・・・、増幅器１０８−・・・・・第１分割段 ｌＯ
９・・・・・・第２分割段４０１・・・・・・電圧制御
発振器 ４１０・・・・・・比較器 ４１７・・・・・・
差動増幅器ＦＳ・・・・・・出力信号 ＦＲ・・・
・・・基準信号特許出願人 トムソンーセーエスエフ 特許出願代理人 弁理士 山 本 恵 −
は第１図の詳細な構成を示す図である。 １０１・・・・・・電圧制御発振器 １０２・・・・・・分割器 １０３・・・・・・
比較器１０４・・・・・・フィルタ １０５・・・
・・・、増幅器１０８−・・・・・第１分割段 ｌＯ
９・・・・・・第２分割段４０１・・・・・・電圧制御
発振器 ４１０・・・・・・比較器 ４１７・・・・・・
差動増幅器ＦＳ・・・・・・出力信号 ＦＲ・・・
・・・基準信号特許出願人 トムソンーセーエスエフ 特許出願代理人 弁理士 山 本 恵 −
Claims (1)
- 【特許請求の範囲】 （１） 電圧制御発振器と、該発振器によって供給さ
れる信号の周波数を整数値で分割するための分割器と、
該分割器によって供給される信号と一定周波数の分割信
号とを比較しこれら比較された信号間の周波数と位相差
情報を有する誤差信号を出力する位相比較器と、該誤差
信号によって前記発振器を制御するための手段とを有す
る広帯域周波数シンセサイザであって、前記分割器はプ
ログラム可能な分割数を有する２つの直列の分割段を有
し、出力信号は該２つの分割股間の接続点から得られる
ことを特徴とする広帯門周波数シンセサイ（２）発振器
を偏御するための手段が、フィルタと、前記広帯域周波
数シンセサイザの全出方周波数にわたって位相制御ルー
プ利得が充分に一定である発振器にフィードバックする
制御電圧を得るための増幅器とを有することを特徴とす
る特許請求の範囲第１項に記載のシンセサイザ。 （３）発振器を制御するための手段が、高周波において
別の駆動信号から周波数分割によって駆動信号を得るた
めに用いられることを特徴とする特許請求の範囲第２項
に記載のシンセサイザ。 （４）基準周波数が６４ ＫＨｚであり、分割器の第２
分割段が１ないし３２０分割数にプログラム可能であり
、この場合前記シンセサイザは５′オクターブの範囲に
わたって６４ＫＨｚの逓倍周波数を３２種供給可能であ
ることを特徴とする特許請求の範囲第３項に記載のシン
セサイザ。 （５）発振器が６．９ないしＩＱ ＭＨｚ区間において
同一可能であり、分割器の第１分割段は２ないし４゜の
分割数にプログラム可能であることを特徴とする特許請
求の範囲第４項に記載のシンセサイザ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR8114418 | 1981-07-24 | ||
| FR8114418A FR2510287B1 (fr) | 1981-07-24 | 1981-07-24 | Synthetiseur de frequence a large bande relative |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5825724A true JPS5825724A (ja) | 1983-02-16 |
Family
ID=9260834
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57126831A Pending JPS5825724A (ja) | 1981-07-24 | 1982-07-22 | 広帯域周波数シンセサイザ |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4504800A (ja) |
| EP (1) | EP0072271B1 (ja) |
| JP (1) | JPS5825724A (ja) |
| DE (1) | DE3261949D1 (ja) |
| FR (1) | FR2510287B1 (ja) |
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- 1982-07-09 US US06/396,593 patent/US4504800A/en not_active Expired - Fee Related
- 1982-07-09 EP EP82401301A patent/EP0072271B1/fr not_active Expired
- 1982-07-22 JP JP57126831A patent/JPS5825724A/ja active Pending
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|---|---|
| FR2510287A1 (fr) | 1983-01-28 |
| DE3261949D1 (en) | 1985-02-28 |
| FR2510287B1 (fr) | 1985-01-04 |
| US4504800A (en) | 1985-03-12 |
| EP0072271B1 (fr) | 1985-01-16 |
| EP0072271A1 (fr) | 1983-02-16 |
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