JPS59827Y2 - 位相同期回路 - Google Patents

Description

【考案の詳細な説明】 本考案は位相同期ループ（以下ＰＬＬという）回路に関
するものである。

ＰＬＬ回路に含まれる２つの入力および゛出力端を持っ
たデジタル形位相比較器は２つの信号〔１方は入力信号
、他方は電圧制御発振器（以下ＶＣＯという）の出力信
号〕の位相差に応じて所定のパルス幅を出力する。

この時、入力信号の位相に対してＶＣＯ出力の位相が進
相の場合と、遅相の場合とによって位相比較器の出力は
その２つの出力端のどちらかを選択して出力される。

すなわち、２つの入力信号の位相差が正の場合と負の場
合とでは比較器の出力端子が異なるのである。

従来のＰＬＬ回路は、この位相差ゼロ近傍（出力端切換
点近傍）において、比較器内のトランジスタの増幅率の
違い、スイッチング速度の遅れなどによって比較器の出
力パルス幅が線形に変化しないという欠点を有していた
。

このため、変調器、復調器、シンセサイザー等にこのＰ
ＬＬ回路を利用した場合、ＰＬＬ回路のループゲインが
非線形に変化してＰＬＬ回路の出力に悪影響を与えてい
た。

本考案はこれらの欠点を除去したＰＬＬ回路を提供する
ことにある。

本考案によれば、ＶＣＯと、ＶＣＯの出力と入力信号と
を位相比較する第１および第２の出力端を有するテ゛ジ
タル形位相比較器と、この第１の出力端に設けた電圧分
割回路と、第２の出力端に設けた交流電圧分割回路と、
この２つの電圧分割回路の分割出力を加算あるいは減算
し濾波する第１の手段と、この第１の手段の出力をＶＣ
Ｏに発振周波数制御電圧として供給する第２の手段とを
含む位相同期ループ回路が得られる。

以下図面について詳細に説明する。

第１図はＰＬＬ回路の基本的なブロック図である。

参照数字１は２つの入出力端を有するデジタル形位相比
較器、２は濾波および加算（減算）をする回路、３は電
圧制御発振器（ｖＣＯ）、１１は入力信号（周波数ｆ！
、位相θＩ） 、１２はＶＣＯ出力信号（周波数ｆ。

、位相θ。）、１３．１４は位相比較器１の出力である
。

第２図は位相差（θ「θ。）がゼロ近傍の位相比較器１
の出力電圧の特性図である。

位相比較器１は入力信号１１とＶＣＯ３からの出力信号
１２を位相比較しその位相差をパルス増に変換して濾波
及び加算回路２を通してＶＣＯ３を制御する。

２人力（１１，１２）、２出力（１３，１４）を有する
テ゛ジタル形位相比較器１はθＩとθ。

の位相を比較しその位相差をパルス幅として出力する。

そしてθｌがθ。に対して進相の場合は位相比較器１の
出力１３に位相差分だけの幅を持ったパルスを出力し、
逆に遅相の場合は出力１４に位相差分だけの幅を持った
パルスを出力する。

この時、位相比較器１の出力パルスは出力１３から１４
へ、または出力１４から１３へ移行する。

この変移点において、第２図に示すように位相比較器１
の出力電圧が非線形となる（１１Ｃ４４ＰＨＡＳＥ／Ｆ
ＲＥＱＵＥＮＣＹ ＤＥＴＥＣＴＯＲ１１Ｃ００ＳＥＲ
ＩＥＳ、１９７５．３、ＦＡＩＲＣＨＩＬＤ社発行、（
Ｆ、ｇ１１参照）〕。

第３図は本考案の実施例である。

参照数字２１はオペアンプ、２２〜２５および２６．２
７は抵抗器およびコンデンサ、１０１〜１０４および１
０５は本考案で追加した抵抗器および直流阻止用コンテ
゛ンサである。

オペアンプ２１と抵抗器２２〜２５とコンテ゛ンサ２６
゜２７とで濾波および加算（あるいは減算）回路を構成
している。

抵抗器１０２と１０４で電圧分割回路を、抵抗器１０１
，１０３とコンテ゛ンサ１０５で交流電圧分割回路を構
成している。

１５．１６はこの各電圧分割回路の分割出力点である。

位相比較器１の入力１１゜１２にそれぞれ位相θＩ、θ
。

を有する信号を入力すると、出力１３．１４に０１．θ
。

の位相差に応じた幅を持つパルスが出力される。

ここで゛出力１４においては抵抗１０２を介して、抵抗
１０４によって接地されているためにＰＬＬの直流ルー
プゲインが減少してしまう。

この直流ループゲインの減少を償うために、ＰＬＬ回路
のフィードバックか゛かかり常に出力１４にパルスが出
力される。

この時、イ立相θ。はθ１に対してそのパルス幅だけ進
相となる（出力１４の電圧分割回路と出力１８の交流電
圧分割回路とを交換して接続すれば当然位相θ。

はθ１に対して遅相となる）。

一方、出力１３は抵抗１０１を介して抵抗１０３と直流
阻止用コンデンサ１０５によって接地されている。

この時、抵抗］０１は抵抗１０２に、抵抗１０３は抵抗
１０４にそれぞれ等しい値を用いれば、第３図の１５と
１６の分割出力点での交流ルーブゲ゛インを等しくで゛
きる。

したか゛つて、ＶＣＯ出力周波数ｆ。

は入力信号周波数ｆ１に同期し、その位相θ。

はθ、に直流ループゲインの減衰によるパルス幅だけ進
相（または遅相）した点で同期する。

この状態で第３図のＰＬＬ回路はロックされる。

ＰＬＬ回路の交流ループゲインを変化させずに、位相比
較器の位相比較を行なう点を第２図のＡ点からＢ点にず
らす亀ができ、比較器の出力電圧の直線性が改善できる
。

なお、図中２の加算（あるいは減算）回路と濾波回路を
分離してもよい。

また、必要に応じＶＣＯ３と位相比較１との間（あるい
はＶＣＯ３と一体）に分周器を設けてＰＬＬ回路を構成
してもよい。

以上説明したように、デジタル形位相比較器の位相比較
を行なう点をずらす事により位相差と出力電圧の関係が
直線性をもち、ＰＬＬ回路を復調器として使用した場合
に波形ひずみの改善ができる。

また変調器、シンセサイザーとして使用した場合ＰＬＬ
回路のゲインが一定となるためにループの特性が改善で
きる。

【図面の簡単な説明】

第１図はＰＬＬ回路の基本的ブロック図、第２図はデジ
タル形位相比較器の位相差と出力電圧の関係を表わすグ
ラフ、第３図は本考案の実施例を示している。 なお図において １・・・・・・デジタル形位相比較器
、２・・・・・・濾波および加算回路、３・・・・・・
電圧制御発振器、２１・・・・・・オペアンプである。

Claims (1)

【実用新案登録請求の範囲】
1. 位相同期回路において、電圧制御発振器と、前記発振器
   の出力と前記位相同期回路への入力信号とを位相比較し
   かつ第１および第２の出力端を有するデジタル形位相比
   較器と、前記第１の出力端に設けた電圧分割回路と、前
   記第２の出力端に設けた交流電圧分割回路と、前記電圧
   分割回路の出力と前記交流電圧分割回路の出力とを加算
   あるいは減算し濾波する第１の手段と、前記第１の手段
   の出力を前記発振器に発振周波数制御電圧として供給す
   る第２の手段とを含むことを特徴とする位相同期回路。