JPS6017944Y2 - 遅延形低域濾波器 - Google Patents

Description

【考案の詳細な説明】 本考案は、ＰＬＬ回路などに用いる遅延形低域ろ波器に
関する。

ＰＬＬ （フェーズロックドルーフ）回路は第１図に示
す如く構成され、基準信号Ｒ３と電圧制御可変周波数発
振器■ＣＯの出力を可変分局器ｐｃで分周したものとを
位相比較器ＰＤで比較し、位相差を示す信号を該比較器
から出力させてこれを低域ろ波器ＬＰＦを通して発振器
ＶＣＯに加えて出力周波数を変化させ、位相差が一定値
つまりＶＣＯ出力を基準信号に同期させる。

低域ろ波器ＬＰＦは、位相比較器ＰＤの出力が３値レベ
ルのオンオフ形つまりデジタル的なのでノイズ成分が多
く、ジッターが大になるので平滑化する機能を持つもの
である。

このろ波器の時定数は大なる程ノイズ成分除去に有効で
あるが、その一方ではロックインする迄の時間が大にな
るという欠点が出てくる。

そこでロックインに対しては時定数が小さく、ノイズ除
去に対しては時定数が犬になるようにすることが考えら
れ、第２図または第３図に示す回路が提案されている。

第２図の回路では増幅器１、抵抗２〜４、コンデンサ５
，６で低域フィルタを構成しており、そのうちのコンデ
ンサ６の回路が位相比較器ＰＤの出力によりオンオフさ
れるトランジスタ９により挿脱される。

即ち、位相比較器ＰＤの出力はダイオード１０．１１お
よびコンデンサ７．８の回路で整流及び平滑化され、そ
の出力電圧がトランジスタ９のベース電流を供給する。

はＳ゛同期た通常状態では位相比較器ＰＤの出力は無い
か又は細巾のパルスであるからその整流平滑化電圧は極
めて低く、か）る電圧ではトランジスタ９はオンしない
。

従って増幅器１には抵抗３，４による単なる負帰還がか
）るだけとなり、低域Ｐ波作用ははＳ゛抵抗２とコンデ
ンサ５によることになる。

これに対してロックインの時のような基準信号Ｒ３とＶ
ＣＯ出力との位相差が大きい場合は位相比較器ＰＤの出
力は広巾パルスとなり、これを整流平滑化した電圧はか
なりの値を持つ。

従ってトランジスタ９はオンとなり、コンデンサ６の一
端をアースへ接続する。

この結果増幅器１は抵抗３，４およびコンデンサ６によ
り形成される低域ろ波器を介して負帰還されることにな
リ、これは相対的に高周波領域を増強して低周波領域を
抑える、従って本回路の時定数を減少させる効果を生じ
る。

こうして定常時の抵抗２およびコンデンサ５による時定
数を増大させてノイス抑制力を高める一方、ロックイン
時にはこれを小にして同期引込みを迅速化することがで
きる。

しかしこの回路は構成が複雑で部品点数が多く、高価で
ある欠点がある。

この点、第３図の回路は構成が簡単であり、位相比較器
出力が小なら逆並列ダイオード２２，２３が導通せず、
従って時定数は抵抗２１．２４とコンデンサ２５による
大きな値を持ち、一方位相比較器出力が大ならダイオー
ド２２．２３がオンになって抵抗２１をバイパスして除
去し、従って時定数は抵抗２４とコンデンサ２５による
小さな値をとる。

しかしこの回路は出力インピーダンスを小にすることが
困難なので雑音を拾いやすい欠点がある。

本考案はか）る点を改善しようとするもので、部品点数
が少なく出力インピーダンスを小さくすることができる
遅延形低域ろ波器を提供しようとするものである。

本考案の遅延形低域ろ波器は抵抗とコンデンサからなる
低域ろ波器と、該回路へ加られる入力信号が小さいとき
オフでありそして大きいときオンとなって前記抵抗に等
価的に並列接続される一対のＮＰＮおよびＰＮＰ各トラ
ンジスタと、該トランジスタのベース端子と入力端子間
に接続される他の抵抗及び該トランジスタのベース端子
と接地間に接続される他のコンデンサとからなり該他の
コンデンサの充電電圧により前記各トランジスタのオン
オフを制御するトランジスタ制御回路とから構成される
ことを特徴とするが、次に実施例を参照しながらこれを
詳細に説明する。

第４図は本考案の実施例を示し、３１はＮＰＮトランジ
スタ、３２はＰＮＰ ）ランジスタ、３３〜３５は抵抗
、３６．３７はコンデンサである。

一例を挙げるとトランジスタ３１は２ＳＣ９４５、トラ
ンジスタ３２は２ＳＡ７３３．抵抗３３は抵抗３４と等
しく５６にΩ、抵抗３５は１００Ω、コンデンサ３６は
１０００ｐ’、コンデンサ３７は４７μＦである。

この回路では常時は抵抗３４と３５およびコンデンサ３
７で時定数の大きい低域ろ波器を構成しており、ロック
イン時などではトランジスタ３１゜３２がオンになって
抵抗３３のｈｆｅ分の１の抵抗が抵抗３４に並列に入っ
たように動作し、時定数を小にする。

この時、抵抗３３とコンデンサ３６は該コンデンサ３６
の充電電圧によりトランジスタ３１，３２のオン・オフ
を制御するトランジスタ制御回路を構成する。

第５図および第６図を参照しながら第４図の回路の動作
の詳細を説明すると、位相比較器ＰＤの出力は常時は第
５図ａに示すような細巾パルスであり（同期した状態で
は出力零が理想的であるが実際には制御誤差や熱雑音等
を補正する信号が現われ、これがＶＣＯ制御信号のジッ
ダとなり、不要スプリアスとなる）、この出力を抵抗３
３を介して加えられるコンデンサ３６の端子電圧は第５
図すに示すように極めて小さな正、負のパルス状になる
。

トランジスタをオンにさせるにはＶＢＥ＝０・６Ｖ以上
のペースエミッタ間電圧ＶＢＥを必要とするからこのよ
うな微小電圧ではトランジスタ３１．３２はオンになら
ず、従って抵抗３３は切り離されて低域ろ波器は抵抗３
４．３５およびコンデンサ３７で構成される。

次にロックイン時のような位相が大きく外れた場合位相
比較器ＰＤの出力は第６図ａの如くなり（これは一方向
に外れた、例えば■ＣＯ出力が基準信号より位相が進ん
だ場合を示す）、コンデンサ３６の電圧は第６図すに示
す如く、ＶＢＥ ＝ ０．６Ｖ以上になる状態が出てく
る。

従ってトランジスタ３１はオンになり、抵抗３３のｈｆ
ｅ分の１に相当する抵抗を等価的に抵抗３４に並列に接
続する。

トランジスタ３１はエミッタホロアに接続されているか
ら出力側から見た入力抵抗３３は電流増幅率分の１され
、例えばトランジスタ３１の電流増幅率を１００とすれ
ば抵抗３３は等価的に５６００／１００つまり５６Ωに
なる、従って並列な抵抗３４は無視でき、コンデンサ３
７と共に時定数を構成する抵抗は５６＋１００＝ １５
６となり、該時定数は大幅に小となる。

同期が他方向に大きく外れた場合は位相比較器の出は負
となり、この場合はトランジスタ３２がオンになってト
ランジスタ３１がオンになったきと同様に動作する。

第７図は本考案のを説明する図、１はトランジスタ３，
３２を除いた場合であり、ロックインタイムＴは約１０
０ｍ５である。

２はトランジスタ３１．３２を動作させた場合で、この
場合のロックインタイムＴは５９ｍ５となり、立上り時
間も大幅に改善される。

なお第４図の回路は若干変形が可能であり、例えばコン
デンサ３６および抵抗３４を点線位置に接続換えしても
はＳ゛同等の結果が得られる。

またトランジスタ３１．３２としてはダーリントン接続
したトランジスタ回路を用いてもよい。

以上詳細に説明したように本考案によれば第２図のよう
に増幅器を使用することなく、スイッチング素子として
働らくトランジスタ３１．３２を使用する程度であるか
ら回路が簡単で済み、また出力端に４７μＦという大容
量コンデンサを使用しているので出力インピーダンスが
低くかつ定常時およびロックイン時の時定数を充分大お
よび充分小にすることができる。

なお本考案の遅延形低域ろ波器はデジタル−アナログ変
換器などにも使用可能である。

【図面の簡単な説明】

第１図はＰＬＬの構成を示すブロック図、第２図および
第３図はＰＬＬに使用する従来の時定数が入力条件によ
り変る低域ろ波器の例を示す回路図、第４図は本考案の
実施例を示す回路図、第５図〜第７図は動作および効果
説明用の波形図である。 図面で３４．３５は抵抗、３７はコンデンサ、３３は他
の抵抗、３１，３２は−・対のトランジスタである。

Claims (1)

【実用新案登録請求の範囲】
1. 抵抗とコンデンサとからなる低域Ｐ波回路と、該回路へ
   加えられる入力信号が小さい時オフであり、そして大き
   い時オンとなって前記抵抗に等偏曲に並列接続される一
   対のＮＰＮおよびＰＮＰ各トランジスタと、該各トラン
   ジスタのベース端子と入力端子間に接続される他の抵抗
   及び該各トランジスタのベース端子と接地間に接続され
   る他のコンデンサとからなり該他のコンデンサの充電電
   圧により前記各トランジスタのオン・オフを制御スるト
   ランジスタ制御回路とから構成されることを特徴とする
   遅延形低域ろ波器。