JPH0718188Y2 - 位相同期ループ回路 - Google Patents
位相同期ループ回路Info
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- JPH0718188Y2 JPH0718188Y2 JP2121889U JP2121889U JPH0718188Y2 JP H0718188 Y2 JPH0718188 Y2 JP H0718188Y2 JP 2121889 U JP2121889 U JP 2121889U JP 2121889 U JP2121889 U JP 2121889U JP H0718188 Y2 JPH0718188 Y2 JP H0718188Y2
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- JP
- Japan
- Prior art keywords
- loop circuit
- frequency
- output
- phase
- main loop
- Prior art date
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- Expired - Lifetime
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【考案の詳細な説明】 〈産業上の利用分野〉 本考案は、PLL（phase locked loop）回路（以下位相同
期ループ回路と呼ぶ）におけるプリチューン動作の高速
化に関するものである。
期ループ回路と呼ぶ）におけるプリチューン動作の高速
化に関するものである。
〈従来の技術〉 第４図に信号発生器等に用いられている従来の位相同期
ループ回路を示した。ここでは２つの基準周波数の和の
周波数をVCOが出力する加算ループの場合を示してい
る。S1,S2,S3はそれぞれリファレンス周波数fr1,fr2,fr
3をもつ基準信号で、水晶発振器等安定な周波数出力を
逓倍，分周したり位相同期ループ回路等により作られ、
それぞれ端子1,8,11に印加される。２は近い周波数fr1,
fr5をそれぞれ有する２つの信号S1，S5の位相差に比例
した直流電圧を出力する第１の位相比較器で、通常アナ
ログのミキサ（ダブルバランスドミキサ等）が使用され
る。位相比較器２の出力には引算成分fr1−fr5（直流電
圧）の他に、加算成分fr1＋fr5も出力されるので、LPF
（低周波フィルタ）３で加算成分をカットする。入力抵
抗R1,R2，帰還抵抗R3，キャパシタＣおよび演算増幅器
５は積分器を構成し、LPF3や位相比較器10の出力に対し
てLPF動作や出力レベルの増幅等の動作を行い、所要の
直流電圧を電圧制御発振器（以下VCOとよぶ）６に出力
する。4,12はそれぞれ抵抗R1,R2と演算増幅器５の反転
入力端子の間に接続する切換スイッチ手段である。分周
器９はVCO6の出力周波数f0をＮ分周する（Ｎは整数）。
10は通常フリップフロップ等のデジタル回路で構成され
る第２の位相比較器で、第２の基準信号S3（周波数f3＝
f0/N）と分周器９出力S4の位相差または周波数差に比例
した直流電圧を出力する。位相比較器10の出力は抵抗R2
の一端に接続する。ミキサ７はVCO6の出力周波数f0を基
準周波数fr2だけシフトした周波数fr5＝｜f0−fr2｜の
信号S5を発生する。定常状態では切換スイッチ４がオン
（スイッチ12はオフ）となって１→２→３→４→５→６
→７→２で一巡する主ループ回路が動作し、位相比較器
２によってfr1＝fr5となるように制御され、VCO6出力周
波数はf0＝｜fr1±fr2｜にロックされる。VCO6の周波数
を変えるとき一時的にスイッチ12がオン（スイッチ４が
オフ）となり、10→12→５→６→９→10で一巡するプリ
チューンループ回路が動作し、位相比較器10によってfr
3＝fr4となるように制御され、VCO6出力周波数はf0＝Nf
r3にロックされる。
ループ回路を示した。ここでは２つの基準周波数の和の
周波数をVCOが出力する加算ループの場合を示してい
る。S1,S2,S3はそれぞれリファレンス周波数fr1,fr2,fr
3をもつ基準信号で、水晶発振器等安定な周波数出力を
逓倍，分周したり位相同期ループ回路等により作られ、
それぞれ端子1,8,11に印加される。２は近い周波数fr1,
fr5をそれぞれ有する２つの信号S1，S5の位相差に比例
した直流電圧を出力する第１の位相比較器で、通常アナ
ログのミキサ（ダブルバランスドミキサ等）が使用され
る。位相比較器２の出力には引算成分fr1−fr5（直流電
圧）の他に、加算成分fr1＋fr5も出力されるので、LPF
（低周波フィルタ）３で加算成分をカットする。入力抵
抗R1,R2，帰還抵抗R3，キャパシタＣおよび演算増幅器
５は積分器を構成し、LPF3や位相比較器10の出力に対し
てLPF動作や出力レベルの増幅等の動作を行い、所要の
直流電圧を電圧制御発振器（以下VCOとよぶ）６に出力
する。4,12はそれぞれ抵抗R1,R2と演算増幅器５の反転
入力端子の間に接続する切換スイッチ手段である。分周
器９はVCO6の出力周波数f0をＮ分周する（Ｎは整数）。
10は通常フリップフロップ等のデジタル回路で構成され
る第２の位相比較器で、第２の基準信号S3（周波数f3＝
f0/N）と分周器９出力S4の位相差または周波数差に比例
した直流電圧を出力する。位相比較器10の出力は抵抗R2
の一端に接続する。ミキサ７はVCO6の出力周波数f0を基
準周波数fr2だけシフトした周波数fr5＝｜f0−fr2｜の
信号S5を発生する。定常状態では切換スイッチ４がオン
（スイッチ12はオフ）となって１→２→３→４→５→６
→７→２で一巡する主ループ回路が動作し、位相比較器
２によってfr1＝fr5となるように制御され、VCO6出力周
波数はf0＝｜fr1±fr2｜にロックされる。VCO6の周波数
を変えるとき一時的にスイッチ12がオン（スイッチ４が
オフ）となり、10→12→５→６→９→10で一巡するプリ
チューンループ回路が動作し、位相比較器10によってfr
3＝fr4となるように制御され、VCO6出力周波数はf0＝Nf
r3にロックされる。
上記の位相同期ループ回路でロックしたい周波数を
f0L、ロックする前のVCO6の周波数をf0Fとしたとき、f
0Lとf0Fが余り大きく離れていると位相同期ループ回路
はVCO6をf0Lへ引込むことができない。引込める限界のf
0Fの範囲をキャプチャレンジという。主ループ回路のよ
うにアナログの位相比較器を用いると、位相差しか検出
できないので、キャプチャレンジは狭くなる（例えば数
100KHz）。一方プリチューンループ回路のようにデジタ
ルの位相比較器を用いた場合は周波数の高低まで検出で
きるので、チャプチャレンジが無限大となる。VCO6の周
波数を大きく変えたいとき（例えば数10MHz）は、まず
プリチューンループ回路で目的の周波数の近くまで（主
ループ回路のキャプチャレンジ内まで）VCO6の周波数を
持ってゆき、その後主ループ回路に切換スイッチ4,12を
切換えて、細かい分解能（fr2の分解能）で目的の周波
数までロックする手順をとるのが従来の方法である。
f0L、ロックする前のVCO6の周波数をf0Fとしたとき、f
0Lとf0Fが余り大きく離れていると位相同期ループ回路
はVCO6をf0Lへ引込むことができない。引込める限界のf
0Fの範囲をキャプチャレンジという。主ループ回路のよ
うにアナログの位相比較器を用いると、位相差しか検出
できないので、キャプチャレンジは狭くなる（例えば数
100KHz）。一方プリチューンループ回路のようにデジタ
ルの位相比較器を用いた場合は周波数の高低まで検出で
きるので、チャプチャレンジが無限大となる。VCO6の周
波数を大きく変えたいとき（例えば数10MHz）は、まず
プリチューンループ回路で目的の周波数の近くまで（主
ループ回路のキャプチャレンジ内まで）VCO6の周波数を
持ってゆき、その後主ループ回路に切換スイッチ4,12を
切換えて、細かい分解能（fr2の分解能）で目的の周波
数までロックする手順をとるのが従来の方法である。
〈考案が解決しようとする課題〉 ところでプリチューンループ回路の周波数ロックの分解
能はfr3で決まる。例えばfr3＝1MHzならプリチューンル
ープ回路は1MHzステップで周波数ロックできる。周波数
分解能を上げるにはfr3を小さくしてゆけば良いが、周
波数ロックが安定するまでの時間すなわちセトリング時
間（整定時間。第５図の矢印の範囲）は長くかかる。逆
にはセトリング時間を短くするにはfr3を大きくすれば
よいが、プリチューンループ回路の周波数ロックの分解
能が下がり、主ループ回路のキャプチャレンジ内にロッ
クできなくなるという問題点がある。信号発生器などで
は周波数切換時間は重要な仕様の一つであり、できるだ
け短くすることが望まれている。
能はfr3で決まる。例えばfr3＝1MHzならプリチューンル
ープ回路は1MHzステップで周波数ロックできる。周波数
分解能を上げるにはfr3を小さくしてゆけば良いが、周
波数ロックが安定するまでの時間すなわちセトリング時
間（整定時間。第５図の矢印の範囲）は長くかかる。逆
にはセトリング時間を短くするにはfr3を大きくすれば
よいが、プリチューンループ回路の周波数ロックの分解
能が下がり、主ループ回路のキャプチャレンジ内にロッ
クできなくなるという問題点がある。信号発生器などで
は周波数切換時間は重要な仕様の一つであり、できるだ
け短くすることが望まれている。
本考案は、上記のような問題点を解決するためになされ
たもので、プリチューン動作の高速化が図られた位相同
期ループ回路を実現することを目的とする。
たもので、プリチューン動作の高速化が図られた位相同
期ループ回路を実現することを目的とする。
〈課題を解決するための手段〉 本考案は電圧制御発振器の出力に基づく信号と第１の基
準信号との位相差を第１の位相比較部で検出し前記第１
の位相比較部の出力を積分器を介して前記電圧制御発振
器の入力に帰還する主ループ回路と、前記電圧制御発振
器の出力に基づく信号と第２の基準信号との位相差を第
２の位相比較部で検出し前記第２の位相比較部の出力を
前記積分器を介して前記電圧制御発振器の入力に帰還し
前記主ループ回路よりも大きなキャプチャレンジを有す
るプリチューンループ回路とを具備し、前記プリチュー
ンループ回路と前記主ループ回路とをスイッチ手段で切
換えることにより前記電圧制御発振器の出力周波数を前
記主ループのキャプチャレンジ内の周波数にロックする
位相同期ループ回路に係るもので、その特徴とするとこ
ろは前記積分器にオフセット電圧を入力する手段を備
え、前記電圧制御発振器の出力手段が前記プリチューン
ループ回路により前記主ループのキャプチャレンジより
大きい分解能でロックし、主ループ動作等に前記オフセ
ット電圧の積分による掃引で前記主ループのキャプチャ
レンジ内に制御されるように構成した点にある。
準信号との位相差を第１の位相比較部で検出し前記第１
の位相比較部の出力を積分器を介して前記電圧制御発振
器の入力に帰還する主ループ回路と、前記電圧制御発振
器の出力に基づく信号と第２の基準信号との位相差を第
２の位相比較部で検出し前記第２の位相比較部の出力を
前記積分器を介して前記電圧制御発振器の入力に帰還し
前記主ループ回路よりも大きなキャプチャレンジを有す
るプリチューンループ回路とを具備し、前記プリチュー
ンループ回路と前記主ループ回路とをスイッチ手段で切
換えることにより前記電圧制御発振器の出力周波数を前
記主ループのキャプチャレンジ内の周波数にロックする
位相同期ループ回路に係るもので、その特徴とするとこ
ろは前記積分器にオフセット電圧を入力する手段を備
え、前記電圧制御発振器の出力手段が前記プリチューン
ループ回路により前記主ループのキャプチャレンジより
大きい分解能でロックし、主ループ動作等に前記オフセ
ット電圧の積分による掃引で前記主ループのキャプチャ
レンジ内に制御されるように構成した点にある。
〈作用〉 電圧制御発振器の出力周波数はプリチューンループ回路
が前記主ループのキャプチャレンジより大きい分解能で
高速にロックされ、主ループ動作時に前記オフセット電
圧の積分による掃引で前記主ループのキャプチャレンジ
内に制御され、最終的に主ループの分解能でロックされ
る。
が前記主ループのキャプチャレンジより大きい分解能で
高速にロックされ、主ループ動作時に前記オフセット電
圧の積分による掃引で前記主ループのキャプチャレンジ
内に制御され、最終的に主ループの分解能でロックされ
る。
〈実施例〉 以下、図面を用いて本考案を詳しく説明する。
第１図は、本考案に係る位相同期ループ回路の一実施例
を示した図である。第４図と同一の部分は同じ記号を付
してある。第４図と異なる部分はオフセット電圧回路13
とこれを切換スイッチ４に接続する抵抗R4で、オフセッ
ト電圧−Ｖを抵抗R4を介して主ループ回路に印加してい
る。
を示した図である。第４図と同一の部分は同じ記号を付
してある。第４図と異なる部分はオフセット電圧回路13
とこれを切換スイッチ４に接続する抵抗R4で、オフセッ
ト電圧−Ｖを抵抗R4を介して主ループ回路に印加してい
る。
第２図は位相比較器２の動作特性図である。アナログの
位相比較器では２入力信号の90°位相差で出力が0Vとな
り、ロックする。オフセット電圧の絶対値｜−V|は第２
図のVmaxに比べて充分小さくしないと主ループの動作に
影響を与える（キャプチャレンジが狭くなる）が、影響
を与えない程度に｜−V|を大きくとって、なるべくVCO6
の掃引速度を速くする。またプリチューンループ回路の
位相比較周波数fr3はセトリング時間を短くするために
大きくする。その結果プリチューンループ回路の周波数
ロックの分解能は主ループのキャプチャレンジより大き
くなる。
位相比較器では２入力信号の90°位相差で出力が0Vとな
り、ロックする。オフセット電圧の絶対値｜−V|は第２
図のVmaxに比べて充分小さくしないと主ループの動作に
影響を与える（キャプチャレンジが狭くなる）が、影響
を与えない程度に｜−V|を大きくとって、なるべくVCO6
の掃引速度を速くする。またプリチューンループ回路の
位相比較周波数fr3はセトリング時間を短くするために
大きくする。その結果プリチューンループ回路の周波数
ロックの分解能は主ループのキャプチャレンジより大き
くなる。
第３図は第１図の回路において例えば基準周波数fr1を
変えて、VCO6の出力周波数をf0F（制御電圧VF）からf0L
（制御電圧VL）へ変更する場合のVCO6制御電圧の動作を
示す。第３図で一点鎖線の範囲内は主ループのキャプチ
ャレンジを表す。Ａ点でプリチューンループをオンにす
る（スイッチ４オフ、スイッチ12オン）。前述のように
プリチューンループはセトリング時間を優先に考えてい
るので、周波数ロックの分解能は粗くなっており、プリ
チューンループで前記キャプチャレンジ内に周波数ロッ
クすることはできない。ここではプリチューンループで
の周波数ロックはf0Lより低めでかつf0Lに一番近い点f
0Pに設定されている。次にＢ点で主ループをオンにする
（スイッチ４オン、スイッチ12オフ）。Ｂ点ではVCO6の
出力周波数は主ループのキャプチャレンジ外なので、オ
フセット電圧−Ｖの働きでVCO6の出力周波数が上昇（制
御電圧が上昇）する。Ｃ点で主ループのキャプチャレン
ジ内に到達し、VCO6の周波数はf0L（制御電圧VL）にロ
ックされる。従来回路でのプリチューン動作は第３図の
点線が示すように長いセトリング時間を持つ。プリチュ
ーンループの周波数ロックの分解能と積分器へのオフセ
ット電圧値を適当に選択することにより、プリチューン
動作に要する時間を従来回路より大幅に短縮することが
できる。
変えて、VCO6の出力周波数をf0F（制御電圧VF）からf0L
（制御電圧VL）へ変更する場合のVCO6制御電圧の動作を
示す。第３図で一点鎖線の範囲内は主ループのキャプチ
ャレンジを表す。Ａ点でプリチューンループをオンにす
る（スイッチ４オフ、スイッチ12オン）。前述のように
プリチューンループはセトリング時間を優先に考えてい
るので、周波数ロックの分解能は粗くなっており、プリ
チューンループで前記キャプチャレンジ内に周波数ロッ
クすることはできない。ここではプリチューンループで
の周波数ロックはf0Lより低めでかつf0Lに一番近い点f
0Pに設定されている。次にＢ点で主ループをオンにする
（スイッチ４オン、スイッチ12オフ）。Ｂ点ではVCO6の
出力周波数は主ループのキャプチャレンジ外なので、オ
フセット電圧−Ｖの働きでVCO6の出力周波数が上昇（制
御電圧が上昇）する。Ｃ点で主ループのキャプチャレン
ジ内に到達し、VCO6の周波数はf0L（制御電圧VL）にロ
ックされる。従来回路でのプリチューン動作は第３図の
点線が示すように長いセトリング時間を持つ。プリチュ
ーンループの周波数ロックの分解能と積分器へのオフセ
ット電圧値を適当に選択することにより、プリチューン
動作に要する時間を従来回路より大幅に短縮することが
できる。
このような構成の位相同期ループ回路によれば、従来の
位相同期ループ回路に比べ、プリチューン動作に要する
時間を大幅に短縮することができる。
位相同期ループ回路に比べ、プリチューン動作に要する
時間を大幅に短縮することができる。
なお上記の実施例ではプリチューンループのロック周波
数f0Pをf0Lより低めに設定してVCO周波数が上昇するよ
うにオフセット電圧を加えたが、これに限らず、ロック
周波数f0Pをf0Lより高めに設定してVCO周波数が下降す
るようにオフセット電圧を加えてもよい。
数f0Pをf0Lより低めに設定してVCO周波数が上昇するよ
うにオフセット電圧を加えたが、これに限らず、ロック
周波数f0Pをf0Lより高めに設定してVCO周波数が下降す
るようにオフセット電圧を加えてもよい。
また位相同期ループ回路は加算ループに限らない。した
がってミキサ７を省略することもできる。
がってミキサ７を省略することもできる。
また位相比較器2,10はアナログ，デジタル等の任意のタ
イプを用いることができる。
イプを用いることができる。
また分周器９を省略することもできる。
また位相比較器２の種類により、LPF3を省略することも
できる。
できる。
〈考案の効果〉 以上述べたように、本考案によれば、プリチューン動作
の高速化が図られた位相同期ループ回路を簡単な構成で
実現することができる。
の高速化が図られた位相同期ループ回路を簡単な構成で
実現することができる。
第１図は本考案に係る位相同期ループ回路の一実施例を
示す構成ブロック図、第２図は第１図装置の位相比較器
２の特性曲線図、第３図は第１図装置の動作を示す図、
第４図は位相同期ループ回路の従来例を示す構成ブロッ
ク図、第５図は第４図装置の動作を示す図である。 ２……第１の位相比較部、4,12……スイッチ手段、５…
…演算増幅器、６……電圧制御発振器、10……第２の位
相比較部、13……オフセット電圧回路、Ｃ……積分用キ
ャパシタ、S1……第１の基準信号、R3……第２の基準信
号、f0……出力周波数、−Ｖ……オフセット電圧。
示す構成ブロック図、第２図は第１図装置の位相比較器
２の特性曲線図、第３図は第１図装置の動作を示す図、
第４図は位相同期ループ回路の従来例を示す構成ブロッ
ク図、第５図は第４図装置の動作を示す図である。 ２……第１の位相比較部、4,12……スイッチ手段、５…
…演算増幅器、６……電圧制御発振器、10……第２の位
相比較部、13……オフセット電圧回路、Ｃ……積分用キ
ャパシタ、S1……第１の基準信号、R3……第２の基準信
号、f0……出力周波数、−Ｖ……オフセット電圧。
Claims (1)
- 【請求項１】電圧制御発振器の出力に基づく信号と第１
の基準信号との位相差を第１の位相比較部で検出し前記
第１の位相比較部の出力を積分器を介して前記電圧制御
発振器の入力に帰還する主ループ回路と、前記電圧制御
発振器の出力に基づく信号と第２の基準信号との位相差
を第２の位相比較部で検出し前記第２の位相比較部の出
力を前記積分器を介して前記電圧制御発振器の入力に帰
還し前記主ループ回路よりも大きなキャプチャレンジを
有するプリチューンループ回路とを具備し、前記プリチ
ューンループ回路と前記主ループ回路とをスイッチ手段
で切換えることにより前記電圧制御発振器の出力周波数
を前記主ループのキャプチャレンジ内の周波数にロック
する位相同期ループ回路において、前記積分器にオフセ
ット電圧を入力する手段を備え、前記電圧制御発振器の
出力周波数が前記プリチューンループ回路により前記主
ループのキャプチャレンジより大きい分解能でロック
し、主ループ動作時に前記オフセット電圧の積分による
掃引で前記主ループのキャプチャレンジ内に制御される
ように構成したことを特徴とする位相同期ループ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2121889U JPH0718188Y2 (ja) | 1989-02-23 | 1989-02-23 | 位相同期ループ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2121889U JPH0718188Y2 (ja) | 1989-02-23 | 1989-02-23 | 位相同期ループ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02112030U JPH02112030U (ja) | 1990-09-07 |
| JPH0718188Y2 true JPH0718188Y2 (ja) | 1995-04-26 |
Family
ID=31238257
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2121889U Expired - Lifetime JPH0718188Y2 (ja) | 1989-02-23 | 1989-02-23 | 位相同期ループ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0718188Y2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2601096B2 (ja) * | 1992-03-11 | 1997-04-16 | 松下電器産業株式会社 | 周波数シンセサイザ |
| JP5202213B2 (ja) * | 2008-09-25 | 2013-06-05 | パナソニック株式会社 | 周波数シンセサイザ及び無線送信装置 |
| JP5956383B2 (ja) * | 2013-06-25 | 2016-07-27 | アンリツ株式会社 | Ｐｌｌシンセサイザ、それを用いた信号分析装置及び信号発生装置、並びに校正方法 |
| JP6034850B2 (ja) * | 2014-12-10 | 2016-11-30 | アンリツ株式会社 | 電圧設定装置、それを備えたｐｌｌシンセサイザ、信号分析装置及び信号発生装置並びに電圧設定方法 |
-
1989
- 1989-02-23 JP JP2121889U patent/JPH0718188Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02112030U (ja) | 1990-09-07 |
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