JPS6354823A - Ｐｌｌ回路 - Google Patents
Ｐｌｌ回路Info
- Publication number
- JPS6354823A JPS6354823A JP61199256A JP19925686A JPS6354823A JP S6354823 A JPS6354823 A JP S6354823A JP 61199256 A JP61199256 A JP 61199256A JP 19925686 A JP19925686 A JP 19925686A JP S6354823 A JPS6354823 A JP S6354823A
- Authority
- JP
- Japan
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- output
- counter
- oscillator
- frequency oscillator
- frequency
- Prior art date
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- Pending
Links
- 239000013078 crystal Substances 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はＰＬＬ回路に関する。
（従来の技術）
従来、第３図示のように一定周波数を発振する水晶発振
器等の定周波発振器１と、入力に応じて出力周波数が変
化する ＶＣＯ（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｅｄ
Ｏｓｃｉｌａｔｏｒ）や ＶＣＭ（Ｖｏｌｔａｇｅ Ｃ
ｏｎｔｒｏｌｅｄ Ｍｕｌｔｉ−ｖｉｂｒａｔｏｒ）等
の可変周波発振器２を設け、定周波発振器１の出力周波
数と可変周波発振器２の出力周波数とを位相比較器３で
位相比較した出力を前記可変周波発振器２の入力に接続
してなるＰＬＬ回路（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏ
ｏｐ）の位相比較器３には、デジタル式のものとしては
Ｒ−Ｓフリップ・フロップ、排他的論理和、双方同シフ
ト・レジスタ等によるものがあった。
器等の定周波発振器１と、入力に応じて出力周波数が変
化する ＶＣＯ（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｅｄ
Ｏｓｃｉｌａｔｏｒ）や ＶＣＭ（Ｖｏｌｔａｇｅ Ｃ
ｏｎｔｒｏｌｅｄ Ｍｕｌｔｉ−ｖｉｂｒａｔｏｒ）等
の可変周波発振器２を設け、定周波発振器１の出力周波
数と可変周波発振器２の出力周波数とを位相比較器３で
位相比較した出力を前記可変周波発振器２の入力に接続
してなるＰＬＬ回路（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏ
ｏｐ）の位相比較器３には、デジタル式のものとしては
Ｒ−Ｓフリップ・フロップ、排他的論理和、双方同シフ
ト・レジスタ等によるものがあった。
（発明が解決しようとする問題点）
前記位相比較３の直線範囲は角周波数πまでであり、こ
れを広げるために第３図示のように分周カウンタ１ｏ、
ｉ−ｉを使用しても分周比をあまり大きくすることは
出来ない。無理に大きい分周比とすると位相リップルが
増加してしまう欠点がある。
れを広げるために第３図示のように分周カウンタ１ｏ、
ｉ−ｉを使用しても分周比をあまり大きくすることは
出来ない。無理に大きい分周比とすると位相リップルが
増加してしまう欠点がある。
本発明は上述の欠点を解決して、位相リップルのない広
範囲な位相比較の直線性を持ったＰＬＬ回路を提供する
ことを目的とする。
範囲な位相比較の直線性を持ったＰＬＬ回路を提供する
ことを目的とする。
（問題を解決するための手段）
本発明は一定周波数を発振する定周波発振器ｌと、入力
に応じて出力周波数が変化する可変周波発振器２を設け
、前記定周波発振器１の出力周波数と前記可変周波発振
器２の出力周波数とを位相比較器４で位相比較した出力
を前記可変周波発振器２の入力に接続してなるＰＬＬ回
路の前記位相比較器４がアップ／ダウン・カウンタ（Ｕ
／Ｄカウンタ）５と、このＵ／Ｄカウンタ５の出力をデ
ジタル・アナログ変換するＤ／Ａ変換器６と、このＤ／
Ａ変換器６の出力と前記可変周波発振器２との間に設け
たローパスフィルタ７とよりなるものである。
に応じて出力周波数が変化する可変周波発振器２を設け
、前記定周波発振器１の出力周波数と前記可変周波発振
器２の出力周波数とを位相比較器４で位相比較した出力
を前記可変周波発振器２の入力に接続してなるＰＬＬ回
路の前記位相比較器４がアップ／ダウン・カウンタ（Ｕ
／Ｄカウンタ）５と、このＵ／Ｄカウンタ５の出力をデ
ジタル・アナログ変換するＤ／Ａ変換器６と、このＤ／
Ａ変換器６の出力と前記可変周波発振器２との間に設け
たローパスフィルタ７とよりなるものである。
（作用）
上述のように一方の発振器が１つのパルスを出力する間
に、１＋２Ｎ個のパルスを他方の発振器が出力した時、
Ｎｂ１ｔだけ状態が遷移することになる。このためｆｌ
ＪえばＵ／Ｄカウンタ５及びＤ／Ａ変換器６の精度をＮ
ｂ１ｔとし、その中心値でロックすることにより、直線
範囲は±２旧πと広くとることが可能である。
に、１＋２Ｎ個のパルスを他方の発振器が出力した時、
Ｎｂ１ｔだけ状態が遷移することになる。このためｆｌ
ＪえばＵ／Ｄカウンタ５及びＤ／Ａ変換器６の精度をＮ
ｂ１ｔとし、その中心値でロックすることにより、直線
範囲は±２旧πと広くとることが可能である。
（実施例）
第１図は本発明の実施例の回路ブロック図である。水晶
発振器等の定周波発振器１の出力は１／Ｎカウンタ８に
入力し、１／Ｎに分周された出力はＵＺＤカウンタ５に
入力する。一方、ＶＣＯ、ＶＣＭ等の可変周波発振器２
の出力の一部は１／にプログラマブル・カウンタ９を通
ってクロックとしてＵ／Ｄカウンタ５に入力する。この
Ｕ／Ｄカウンタ５の出力はＤ／Ａ変換器６でアナログ信
号となり、 ＬＰＦ ７を通って可変周波発振器２に入
力し、この可変周波発振器２を制御して一定の周波数を
出力させる。
発振器等の定周波発振器１の出力は１／Ｎカウンタ８に
入力し、１／Ｎに分周された出力はＵＺＤカウンタ５に
入力する。一方、ＶＣＯ、ＶＣＭ等の可変周波発振器２
の出力の一部は１／にプログラマブル・カウンタ９を通
ってクロックとしてＵ／Ｄカウンタ５に入力する。この
Ｕ／Ｄカウンタ５の出力はＤ／Ａ変換器６でアナログ信
号となり、 ＬＰＦ ７を通って可変周波発振器２に入
力し、この可変周波発振器２を制御して一定の周波数を
出力させる。
この出力は一部は前記１／にプログラマブル・カウンタ
９にクロックとして入力するが、他の一部はＰＬＬ回路
の出力となる。
９にクロックとして入力するが、他の一部はＰＬＬ回路
の出力となる。
上記実施例では分周カウンタとして１ハカウンタ８及び
１／にプログラマブル・カウンタ９を使用しているが、
これらは周波数によっては使用となくても良い。
１／にプログラマブル・カウンタ９を使用しているが、
これらは周波数によっては使用となくても良い。
第２図はこの場合のタイミングチャートである。
同図の（イ）は出力が安定にロックしている状態、（ロ
）は出力がドリフトした時の状態で、Ｄ／Ａ変換器６及
びＬＰＦ ７の出力の変化を示している。可変周波発振
器２の出力がドリフトして速くなると、Ｕ／Ｄカウンタ
５に入力するクロックも速くなる。
）は出力がドリフトした時の状態で、Ｄ／Ａ変換器６及
びＬＰＦ ７の出力の変化を示している。可変周波発振
器２の出力がドリフトして速くなると、Ｕ／Ｄカウンタ
５に入力するクロックも速くなる。
このようになるとＤ／Ａ変換器６の出力は同図（ロ）の
ａ点のようにＩ ＬＳＢ高いパルスの幅が短くなり、Ｌ
ＰＦ ７の出力はａ”のように平滑化した平均電圧が低
くなり、可変周波発振器２の出力周波数を下げるように
動作する。。それでも更に可変周波発振器２の出力が速
ければ、同図（ロ）のｂ点のようにダウンクロックがア
ップクロックより先に入力され、Ｄ／Ａ変換器６の出力
はＩ ＬＳＢ低くなり、ｂ点のようにＩ ＬＳＢ低いパ
ルスを出力し、ＬＰＦ７の出力はｂ”のように更に低く
なり、可変周波発振器２の出力を下げるように動作し、
ついには同図（イ）示のように安定化された出力にロッ
クされる。
ａ点のようにＩ ＬＳＢ高いパルスの幅が短くなり、Ｌ
ＰＦ ７の出力はａ”のように平滑化した平均電圧が低
くなり、可変周波発振器２の出力周波数を下げるように
動作する。。それでも更に可変周波発振器２の出力が速
ければ、同図（ロ）のｂ点のようにダウンクロックがア
ップクロックより先に入力され、Ｄ／Ａ変換器６の出力
はＩ ＬＳＢ低くなり、ｂ点のようにＩ ＬＳＢ低いパ
ルスを出力し、ＬＰＦ７の出力はｂ”のように更に低く
なり、可変周波発振器２の出力を下げるように動作し、
ついには同図（イ）示のように安定化された出力にロッ
クされる。
（発明の効果）
上述のようにＵ／Ｄカウンタ及びＤ／Ａ変換器を位相比
較器に使用したことにより、位相比較特性の直線範囲を
広くとることが出来、従来周波数制御系と位相制御系の
両方を用いていたＤＣサーボモータの制御等においては
周波数制御系を除くことが出来る。
較器に使用したことにより、位相比較特性の直線範囲を
広くとることが出来、従来周波数制御系と位相制御系の
両方を用いていたＤＣサーボモータの制御等においては
周波数制御系を除くことが出来る。
またＵ／Ｄカウンタ及びＤ／Ａ変換器のビット数を適当
に選ぶことにより、直線範囲を自由に決定することが出
来る。
に選ぶことにより、直線範囲を自由に決定することが出
来る。
第１図は本発明のＰＬＬ回路のブロック図、第２図はタ
イミングチャート、第３図は従来のＰＬＬ回路のブロッ
ク図である。 １：定周波発振器、 ２：可変周波発振器、４：位相比
較器、 ５：Ｕ／Ｄカウンタ、 ６：Ｄ／Ａ変換器、
７ ：ＬＰＦ 、 ８ ：１／Ｎカウンタ、１ｉ／に
プログラマブル・カウンタ。
イミングチャート、第３図は従来のＰＬＬ回路のブロッ
ク図である。 １：定周波発振器、 ２：可変周波発振器、４：位相比
較器、 ５：Ｕ／Ｄカウンタ、 ６：Ｄ／Ａ変換器、
７ ：ＬＰＦ 、 ８ ：１／Ｎカウンタ、１ｉ／に
プログラマブル・カウンタ。
Claims (1)
- 一定周波数を発振する定周波発振器と、入力に応じて出
力周波数が変化する可変周波発振器を設け、前記定周波
発振器の出力周波数と前記可変周波発振器の出力周波数
とを位相比較器で位相比較した出力を前記可変周波発振
器の入力に接続してなるＰＬＬ回路において、前記位相
比較器がアップ／ダウン・カウンタと、このアップ／ダ
ウン・カウンタの出力をデジタル・アナログ変換するＤ
／Ａ変換器と、このＤ／Ａ変換器の出力と前記可変周波
発振器との間に設けたローパスフィルタとよりなること
を特徴とするＰＬＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61199256A JPS6354823A (ja) | 1986-08-25 | 1986-08-25 | Ｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61199256A JPS6354823A (ja) | 1986-08-25 | 1986-08-25 | Ｐｌｌ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6354823A true JPS6354823A (ja) | 1988-03-09 |
Family
ID=16404758
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61199256A Pending JPS6354823A (ja) | 1986-08-25 | 1986-08-25 | Ｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6354823A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6359510U (ja) * | 1986-10-08 | 1988-04-20 | ||
| JPS63175413U (ja) * | 1986-10-08 | 1988-11-14 |
-
1986
- 1986-08-25 JP JP61199256A patent/JPS6354823A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6359510U (ja) * | 1986-10-08 | 1988-04-20 | ||
| JPS63175413U (ja) * | 1986-10-08 | 1988-11-14 |
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