JPS6359217A

JPS6359217A - 周波数シンセサイザ

Info

Publication number: JPS6359217A
Application number: JP61203528A
Authority: JP
Inventors: Hiroyuki Matsuura; 裕之松浦
Original assignee: Yokogawa Electric Corp
Current assignee: Yokogawa Electric Corp
Priority date: 1986-08-29
Filing date: 1986-08-29
Publication date: 1988-03-15

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】イ、［発明の目的Ｊ（産業上の利用分野〕本発明は、ｐ　ｌ　ｌ　（ｐｈａｓｅ　１ｏｃｋｅｄ　
１００Ｄ　）を用いた周波数シンセサイザにおける周波
数分解能の改善に関するものである。

（従来の技術〕第８図は、従来のＰＬＬを用いた周波数シンセサイザの
構成を示した図である。同図において。

位相検出器１に加えられる基準周波数をｆ　ｒ　１装置
の出力周波数をｆｏ、分周器５の出力周波数（帰還周波
数）を７５、加えられた信号Ａにより選択された分周器
５の分周比をＮとする。このような第８図の装置は、／
　ｒ　＝　７５となった時にループがロックし、その時
、次式が成立することが知られている。

ｆｏ＝Ｎ　　　−ｆｒ　　　　　　　　　　　　　　　
　　　　　　　　　　　　　　　　　　　　　　　　（
Ｉンそして、例えば、一定な温度に制御された水晶発振
器（図示せず）から基準周波数／ｒを取出し、分周器５
に加える信号Ａにより分周比Ｎを切換れば、ＶＣＯ３か
ら安定な周波数ｆｏを取出すことができる。ここで分周
比Ｎを整数（例えばＮ　−１０゜１１、・・・）しか選
択できないとずれば、出力周波数１０の周波数分解能は
Ｉｒである。

従って第８図の装置から高分解能の出力周波数ｆｏを取
出そうとすれば基準周波数ｆｒを小さな値（低い値）に
しなければならない。

しかし、基準周波数ｆｒを低い値にすると、第８図の装
置にはループフィルタ２等の時間遅れ要素があるため、
出力周波数１０の切換えに多くの時間がかかるようにな
る。出力周波数ｆ０の切換時間は、一般に基準周波数の
周期（１／　／　ｒ　）の数１０倍かかる。

周波数シンセサイザでは、出力周波数１０を短時間で切
換えることが要求される。従って、分周比Ｎを非整数の
値に選べることができれば、以上の問題を解決すること
ができる。

このようなことから、分周比Ｎを非整数とすることがで
きる分周器が、実公昭６０−１０１２８号「周波数合成
装置」に開示されている。

〔発明が解決しようとする問題点〕

実公昭６０−１０１２８号の回路は、所謂「フラクショ
ナルＮ回路」と呼ばれるちのであるが、この回路を実現
するには、実公昭６０−１０１２８号公報の第７頁〜第
８頁８行目に記載されているように、ＶＣＯの制御信号
をＶＣＯの直前で補正する必要がある。しかし、この補
正はｖＣｏの制御信号に補正電圧を加えるものであるた
め、出力周波数１０に理想波形と異なる不連続な波形（
ノイズ）が発生する場合がある。

本発明の目的は、このようなノイズを生ずることなく、
非整数の分周比を持つことで周波数分解能を高くした周
波数シンセサイザを提供することである。

口、［発明の構成コ〔問題点を解決するための手段〕本発明は、上記問題点を解決するために２つの信号の位
相差を検出する位相検出器と、この位相検出器の出力に
基づく電圧により出力周波数が制御されるＶＣＯとを備
え、前記２つの信号の位相差が零となった時に系が安定
する所ｗＪＰＬＬ方式の周波数シンセサイザにおいて、
前記ＶＣＯの出力信号（ｆｏ）を導入し、Ｍ分周とＮ分
周の切換ができる可変分周器と、基準周波数信号（Ｉｒ
）の遅延を行なう可変遅延回路と、Ｍ分周用の補正量とＮ分周用の補正量とを積算する積算
回路と、導入した信号の周波数（！０）の逆数に比例した電圧を
得る比例回路と、を備え、可変遅延回路の出力＜ｆＲ）と可変分周器の出
力（ｆＤ）とを位相検出器に加える前記２つの信号とし
、前記積算回路の出力信号と比例回路の出力信号との掛
σ値で前記可変遅延回路にお【ノる遅延量をυ制御する
ようにしたものである。

（実施例）以下、図面を用いて本発明の詳細な説明する。

第１図は、本発明に係る周波数シンセサイザの概要が分
るように描いたブロック図であり、第２図は第１図のう
ち点線で囲った部分を具体的描成例で示した図である。

また、第３図は第２図装置のタイムチャートである。

第１図において、１は位相検出器であり、導入した２つ
の信＠ｆ　Ｒｌ　／　ｏの位相差に応じた信号を次段の
ループフィルタ２に加えている。ループフィルタ２では
導入した信号を直流電圧に変換して、ＶＣＯ（ｖｏｌｔ
ａｇｅ　ｃｏｎｔｒｏｌｌｅｄ　ｏｓｃｉｌｌａｔｏｒ
　）３に加える。ＶＣＯ３は加えられた信号電圧に応じ
た周波数ｆｏを出力する。なＪ３、本明細書では、信号
／Ｘと記した場合（Ｘ＝ｒ、Ｒ，Ｏ・・・）、この信号
ｆＸの周波数は信号名称と同一な周波数とする。例えば
、信号ＩＯの周波数はＩＯである。

以上の位相検出器１とループフィルタ２とＶＣＯ３は、
第８図でも用いた素子と同様なものであり、これらの構
成はありふれたものであるゆえ、説明をしない。

本発明の特徴とするＩＭ或は、−点鎖線で示すブロック
４部分の構成である。このブロック４は、可変遅延回路
６と可変分周器８と制御回路１０とから構成される。

可変遅延回路６は、基準周波数信号（以下、基準信号と
記す＞ｆｒを導入し、信号ｆＲを位相検出器１に出力す
る。

可変分周器８は、（Ｍ）と（Ｎ＞の２種類の分周比を選
択することができ、ＶＣＯ３から導入した信号！。を分
周して、その分周出力１０を位相検出器１に加える。

ｉ、ｌ　１７１１回路１０は、可変遅延回路６の遅延■
や可変分周器の分周比等を制御するものである。　　　
゛以下、本発明の詳細な説明する。

本発明は可変分周器８に導入した信号１０を分周比Ｍで
ｍ回分周し、次に分局比Ｎでｎ回分周する。従って、可
変分周器８に加えられたｆｏのパルスは（Ｍｍ＋１ｌｎ
）個であり、取出されたパルス！、は（ｍ＋ｎ）個であ
るからトータルとしての分周比下は（２）式で表わされ
る。

従って、（２）式のように、Ｍ−Ｎの間の非整数の分周
比を実現できる。しかし、このままでは、Ｍ分周時と、
Ｎ分周時では、分周された信号１０の周期が異なるため
位相検出器１に位相差が生じるので、ＰＬＬのロックが
外れてしまう。その結果、出力周波数Ｉ０にノイズが発
生する不都合が生じる。

そこで、本発明では位相検出器１に加えられる２つの信
号、即ち、分周された信＠ｆｏの位相と信号ｆＲの位相
が、Ｍ分周時とＮ分周時とで同一な位相となるように基
準信号７ｒの位相を適切に遅延させている。即ち、分周
比Ｍの時、基準信ｇｆｒのｍ個のパルスを可変遅延回路
６にて、乳お、Δｉ−□・（Ｍ−Ｎ）である。

乍ｔ＋竹続いて分周比Ｎの時、基準信号／ｒのｎ１ｌｌのバ聞を
減少させる。なお、このようにすることで、位相検出器１に加わる２つの信
号（ＩＲ，ｆｏ　）の位相は一致し、ＰしＬはロックす
る。

以下、第２図を用いて本発明の詳細な説明する。

同図において、信号１０は第１図における■ＣＯ３の出
力信号であり、可変分周器８の出力ｆ。

と可変遅延回路６の出力ｆＲは第１図の位相検出器１の
入力になる。また、可変遅延回路６に加えられている基
準信号ｆｒは第１図の信＠／ｒと同じである。

６は可変遅延回路であり、導入した基準信号７ｒの遅延
時間を制御信号Ｃ４により変えることができるものであ
る。この可変遅延回路６の貝体的促成例については後述
する。

８は可変分周器であり、制御信号Ｃ２により分周比が（
Ｍ）又は（Ｎ）に＃Ｊ換えられる分周器である。本明細
書では、ＩＱ　ｔｌｌ信号Ｃ２が゛旧ｇ　ｈ　”の時に
Ｍ分周が選択され、“ｌｏｗ　”ならＮ分周が選択され
るものとする。この制御信号Ｃ２は、後述するフリップ
フロップから出力されるものである。

また、分周比の値であるＭ、Ｎは、外部から設定され、
以下では　Ｎ＜Ｍ　　として説明する。このような可変
分局器８は、ありふれたデジタル技術を用いて容易に実
現することができるので、本明ＭＡ占では、この可変分
周器の具体的構成例については説明しない。

１１はセレクタであり、＄１１６１１信号Ｃ５により、
加えられた補正用Δｉ、ΔＮのどちらかを選択して、次
段に伝えるスイッチ手段である。本明細書では、制御信
＠Ｃうが“ｈｉｇｈ”の時にΔｉが選択され、″“ｌｏ
ｗ”ならΔＮが選択されるものとする。

１３は積算回路であり、例えば、加算器１４とレジスタ
１５とで構成される。このＶ４綿回路１３はセレクタ１
１を介して補正量（Δｉ、ΔＮ）を加口器１４に導入し
ている。そして、前の加算出力（レジスタ１５の出力）
と、導入した補正用とを加痒し、次段に出力するもので
ある。レジスタ１５には基準信号ｆｒが加えられ、この
信号ｆｒのタイミングに従って、積算回路１３は信号を
出力する。

１７は比例回路であり、導入した信号の周波数１０の逆
数に比例した電圧を発生させる回路である。この回路の
具体的構成例については後述する。

１ＢはＤＡ変換器である。このＤＡ変換器１８は、基準
信号として比例回路１７の出力Ｃ３を用い、積算回路１
３のデジタル出力（Ｂ）をアナログ信号に変換している
。従って、ＤＡ変Ｉｇ４器１８の出力信号Ｃ４は、積算
回路１３の出力（Ｂ）と比例回路１７の出力Ｃ３の掛算
した結果を表わしている。このＤＡ変換器１８の出力Ｃ
４は、可変遅延回路６の遅延量を制御する信号として用
いられる。

２０〜２３はゲート回路であり、後述するフリップフロ
ップからの信号によりゲートの開閉が制御される。ゲー
ト回路２０．２１は可変分周器８の出力ＩＱを次段のカ
ウンタ２５．２６に加え、ゲート回路２２、２３は基準
信号ｆｒを次ｍのカウンタ２７．２８に加えている。

カウンタ２５．２Ｂは、外部からの信号によりカウント
値ｍ、ｎが設定され、ゲート回路２０．２１から導入し
た信号１０によりカウントダウンする。そして、“の′
′を示す信号を次段のフリップ７０ツブ２９に加える。

フリップフロップ２９のＱ出力は、上述した制御信号０
２として使用される。即ら、カウンタ２５゜２らは、可
変分周器８の分周比（Ｍ、Ｎ）をＶ）換えるために動く
。

カウンタ２７．２８は、外部からの信号によりカウント
値ｍ、ｎが設定され、ゲート回路２２．２３から導入し
た基準信号ｆｒによりカウントダウンする。

そして、゛の″を示す信号を次段の７リツブフ［１ツブ
３０に加える。

フリップフロップ３０のＱ出力は、上述したように制御
信号Ｃ５として使用される。即ち、カラン、り２７．２
８は、セレクタ１１が補正量（Δｉ、ΔＮ）を切換える
ために働く。

第３図は第２図回路の各部のタイムチャー１へであり、
波形の左端に信号名称を記しである。

以下、第２図装置の動作を説明する。

第３図の例では、Ｍ＝４．Ｎ＝３．ｍ＝３．ｎ−７で、
全体の分周比Ｔ＝３３／１０＝　３．３　　の場合を表
わしており、この図を参照しながら説明する。

フリップフロップ２９．３０はリセットされ（制御信号
Ｃ２、Ｃ５は°“旧ｇｈ”　）　、カウンタ２５〜２８
には、所定の値であるｍ、ｎが外部からセットされてい
る。また、レジスタ１５の内容はゼロとなっている。

今、！１ＩｔＥ信号Ｃ２が“ｈｉｇｈ”°であるから、
可変分周器８の出力ｆｏは、信号１０のパルスがＭ個（
第３図の例では４個）印加されるごとに１個のパルスを
出力する［第３図の（２）参照］。即ち、Ｍ分周する。

そして、カウンタ２５はこの信＠ｆｏのパルスをカラン
、トダウンして行き、ｍ個（第３図の例では３）のパル
スをカウントすると、その内容は゛のパとなる。従って
フリップフロップ２９の出力Ｃ２の極性が’ｌｏｗ”と
なり、今度はカウンタ２６の方が計数を開始する。可変
分周器８の出力ｆＤは、信＠ｆ０のパルスがＮ個（第３
図の例では３個）印加されるごとに１個のパルスを出力
する［第３図の（２）参照］。即ち、Ｎ分周となる。以
上の動作により、第３図の（１）〜（５）の波形が１７
られる。

一方、フリップフロップ３０は上述のようにリセットさ
れているので信＠Ｃ５は″゛旧ｇｈ”であるからセレク
タ１１は補正量ΔＭ　　（＝　０．７＞を選択している
［第３図の（９）参照１゜そして、基準信号！ｒの立上
がりエツジで、レジスタ１５には、（古いレジスタの値
：Ｏ）＋（ΔＮのｌａ：ｏ、７）がロードされる［第３
図の００）参照］。なお、補正■Δ門。

ΔＮについては後述する。レジスタ１５の出力（Ｂ−６
Ｍ　−０，７）は、ＤＡ変換器１８にて比例回路１７対
応したアナログ電圧（Ｃ４）に変換される。そ単信号ｆ
、を遅らせる［第３図の（１２１参照］。即ち、基準信
号ｆ、の立下りを＜８）の値０．７だけ遅らＵて信号ｆ
Ｒのパルスの立下りを作る（第３図の（！ｌ）とく１う
参照］。

次に基準信号ｆｒが立上がる時、再びレジスタ１５の値
を更新して、２ΔＭ＝１．４を１７で、それだと次々と
積算的に基準信号ｆＴの遅延量を増加させる［第３図の
００）と（１２）参照］。

カウンタ２７は基準信号ｆｒの立下がりエツジで設定値
ｍ（＝３）が減少し、その値がゼロになると［第３図の
（７）参照］、フリップフロップ３０を反転させ、セレ
クタ１１は補正量ΔＮ［第３図では（−０，３）　］を
選択するようになる［第３図の（９）参照Ｊ０ここで、
ΔＮはマイナスの値である。従って、レジスタ１５の出
力１１　Ｂは、今度は減少していく［第３図の００）参
照］。従って、可変遅延回路６における遅延量は、分周
比Ｍ→Ｎへ切鼓わった時点より減少する。また、基準信
号ｆｒの立下りをカウンタ２８でダウンカウントする［
第３図の（８）参照］。以下、同様な動作により、可変
遅延回路［第３図のＱ乃参照］。

カウンタ２８がピロになると、−巡の動作が完了したこ
とになる。即ら、第３図ではＶＣＯ３からの信号ｆ０が
３３個おきに位相検出ｒｊ１１に加えられる信号ｆＲの
位相が一致するような動作となる。

以上のような動作の結果、位相検出器１に加えられる２
つの信号１０　　［第３図の（２）］とｆｔｔ　　［第
３図の（１す］の立下りエツジは図に示すように、完全
に一致しているので、第２図のＰＬＬはＭ分周時もＮ分
周時もロックされる。即ち、安定した出力周波数ｆ。を
ＩＦＩることができる。

そして、フリップフロップ２９．３０を反転し、カウン
タ２５．２７及びカウンタ２６．２８に再度、ｍ、ｎを
ロードして、以上の動作を繰返す。

ここで、補正量（Δｉ、ΔＮ）を説明する。

基準信＠ｆｒのパルスを遅らせるべき半は、Ｍ分周の時
、１発当たり（３）式で表わされる闇である。

（ｆＲの１周期）−（Ｉｒの１周期）ここで、■は、前記した（２）式で表わされる分周比で
ある。

（３）式から第３図では、補正量Δ、　＝　０．７とな
る。

Ｎ分周の時は、それまでの遅れを解消する方向であるか
ら可変遅延回路６における遅延量を減少させる。上述と
同様にして、１発当たりのｆＴの理れを解消させる市は
（４）式で表わされる。

（Ｉｒの１周期）−（ｆＲの１周期）（４）式から第３図では、補正邑へＮ＝−０，３となる
。

路１７により、信号Ｃ３として発生さ「ている。

第４図は、第２図における比例回路１７の構成例を示し
た図である。また、第５図は第４図のタイムチャートで
あり、左端の記号はその波形に対する信号の名称である
。

られる動作を説明する。第４図では、１／２分周器３１
に信＠ｆｏが加えられ、サンプルホールド回Ｃ１が得ら
れる。信号１０は、１／２分周器３１で信号ｐ１となる
［第５図ｐ１参照］。この信号ｐ１はスイッチ３４を駆
動して、その結果、増幅器Ｕ１と積分コンデンサ３７か
らなる積分器の入力ｐ２が得られる［第５図のｐ２参照
］。信号ｐ２は、Ｏ−（＋Ｖ）のパルス信号である。こ
の信号ｐ２を導入した積分器の出力ｐ５は、第５図のよ
うにマイナス方向へ推移する。一方、信号ｐ１の立下り
でモノマルチバイブレーク（以下、モノマルチと略す）
３２は動作し、このモノマルチ３２の出力ｐ３により制
御されるスイッチ３６は第５図のように一瞬゛閉′°と
なる。従って、サンプルホールド回路のコンデン４ｊ３
８は積分器の出力信号ｐ５の電圧を記憶する。

信＠ｐ５の電圧は、信号１０の周波数が高くなればｐ５
の電圧の絶対値は小さくなり、Ｉｏが低くなればｐ５の
電圧の絶対値は大きくなる。即ち、このた電圧となって
いる。

その後、信号ｐ３の立下りでモノマルチ３３を動作させ
、その出力ｐ４によりスイッチ３５を第５図のように゛
閉゛′とじて積分コンデンサ３７をリセットず号Ｃ３を
出力する。

次に、第２図における可変遅延回路６の具体例を第６図
を用いて説明する。なお、第７図は第６図のタイムチャ
ートであり、左端の記号はその波形の信号名称である。

第６図においては、第２図の基準信＠ｆｒによりスイッ
チ５１をオン・オフし、モノマルチ５３から第３図の（
１？）に示ず信号ｆＲを取出している。

信ｊ３　ｆ　ｒが’　ｈｉｇｈ”の時には、スイッチ５
１は接点ａｌｌｌＩＩとなり、コンデンサ・５０の両端
電圧を信号Ｃ４と同じにする。増幅器Ｕ５の入力側は、
仮想接地電位である。信号Ｉｒが“’ｌｏｗ”になると
、スイッチ５１は接点す側になり、コンデンサ５０の一
端はスイッチ５１を介して増幅器Ｕ５の出力端子に接続
される。一方、反転入力に接続されたコンデンサ５０の
他端は抵抗５４を介して電圧（＋Ｖ′）に接続されてい
る。従って、増幅器Ｕ５の出力ａ１の電圧は第７図のよ
うに徐々に下がる。そこで、第６図と第４図において、
０３　？　＝０５０、Ｒ３８＝Ｒ５４、＋ｖ＝＋ｖ−と
すると、積分ノ時定数は同じであるから第６図の積分器
の出力ａ１がゼロクロスする時までが遅らせるべき時間
である。即ち、コンパレータ５２でゼロクロスを検出し
、その立上がりエツジでモノマルチ５３をトリガすれば
、出力／Ｒに所望の波形が１９られる［第７図参照］。

なお、モノマルチ５３の出力パルス幅では、ｆＲの一番
短い周期に対して余裕があるように設定する。なお、Ｃ
コアはコンデンサ３７の、Ｃ５０はコンデンサ５０の容
量値であり、Ｒ２Ｈは抵抗３８の、Ｒ５４は抵抗５４の
抵抗値である。

なＪ５、第４図と第６図はそれぞれ積分器を用いている
がスイッチ等と組合せてこれを共用づるようにしても良
い。この場合は、積分器の特性のバラツキがキャンセル
され、より高確度になる。

ハ、「本発明の効果」以上述べたように、本発明によれば、Ｍ分周とＮ分周を
切換え、基準信号ｆｒのパルスを補正するようにしたの
で等測的に非整数の分周ができる。

従って、ＰＬＬを組むことにより基準信号の周波数ｆｒ
を下げる必要がないので高分解能かつ出力周波数の高速
切換えができる周波数シンセサイザを実現できる。

従来のフラクショナルＮに比べて本願は分周器の信号を
調整しているので、ＶＣＯ制御信号にノイズが重畳する
問題は生じない。

【図面の簡単な説明】

第１図は本発明に係る周波数シンセサイザの概要を示し
たブロック図、第２図は本発明に係る周波数シンセサイ
ザの要部構成例を示す図、第３図・は第２図回路のタイ
ムチャート、第４図は比例回路の構成例を示す図、第５
図は第４図回路のタイムチャート、第６図は可変遅延回
路の構成例を示す図、第７図は第６図回路のタイムチャ
ート、第８図は従来の周波数シンセサイザの構成を示し
た図である。１・・・位相検出器、３・・・ＶＣｏ、６・・・可変遅
延回路、８・・・可変分周器、１１・・・セレクタ、１
３・・・積算回路、１７・・・比例回路、１Ｂ・・・Ｄ
Ａ変換器、２５〜２８・・・カウンタ、２９．３０・・
・フリップフロップ。篤５図０３０ｖ□ 尾６図篤７図

Claims

【特許請求の範囲】２つの信号の位相差を検出する位相検出器と、この位相
検出器の出力に基づく電圧により出力周波数が制御され
るＶＣＯとを備え、前記２つの信号の位相差が零となっ
た時に系が安定する所謂ＰＬＬ方式の周波数シンセサイ
ザにおいて、前記ＶＣＯの出力信号（ｆ＿ｏ）を導入し、Ｍ分周とＮ
分周の切換ができる可変分周器と、基準周波数信号（ｆ＿ｒ）の遅延を行なう可変遅延回路
と、Ｍ分周用の補正量とＮ分周用の補正間とを積算する積算
回路と、導入した信号の周波数（ｆ＿ｏ）の逆数に比例した電圧
を得る比例回路と、を備え、可変遅延回路の出力（ｆ＿Ｒ）と可変分周器の
出力（ｆ＿Ｄ）とを位相検出器に加える前記２つの信号
とし、前記積算回路の出力信号と比例回路の出力信号と
の掛算値で前記可変遅延回路における遅延量を制御する
ようにしたことを特徴とする周波数シンセサイザ。