JP3527593B2 - フェーズド・ロックド・ループ回路 - Google Patents
フェーズド・ロックド・ループ回路Info
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Description
【０００１】
【発明の属する技術分野】この発明は、フェーズド・ロ
ックド・ループ回路（以下、ＰＬＬ回路という）、特
に、通信用ＰＬＬ回路に関するものである。
ックド・ループ回路（以下、ＰＬＬ回路という）、特
に、通信用ＰＬＬ回路に関するものである。
【０００２】
【従来の技術】通信用ＰＬＬ回路において、ＩＣの高集
積化がすすむにつれて同じＩＣ内に二つ以上のＰＬＬ回
路が内蔵されるようになってきている。高集積化された
ＩＣでは、内部の干渉という問題（例えば、デジタルと
アナログの干渉、バイシーモスプロセスの場合はＣＭＯ
ＳとＢＩＰの干渉）は常に発生し得る。特に、上記のよ
うな複数のＰＬＬ回路が同一ＩＣ内に存在する場合は、
ＰＬＬ回路間での干渉が問題となる。
積化がすすむにつれて同じＩＣ内に二つ以上のＰＬＬ回
路が内蔵されるようになってきている。高集積化された
ＩＣでは、内部の干渉という問題（例えば、デジタルと
アナログの干渉、バイシーモスプロセスの場合はＣＭＯ
ＳとＢＩＰの干渉）は常に発生し得る。特に、上記のよ
うな複数のＰＬＬ回路が同一ＩＣ内に存在する場合は、
ＰＬＬ回路間での干渉が問題となる。
【０００３】具体的に例をあげると、図５のような回路
構成の場合、各々の位相比較器の比較基準信号（ｆREF1
・ｆREF2）のエッジがそろったり、僅かな（位相）差で
ある（図６）と、一方のＰＬＬ回路に他方のＰＬＬ回路
の比較基準信号成分が干渉するという現象が見られる場
合があった。
構成の場合、各々の位相比較器の比較基準信号（ｆREF1
・ｆREF2）のエッジがそろったり、僅かな（位相）差で
ある（図６）と、一方のＰＬＬ回路に他方のＰＬＬ回路
の比較基準信号成分が干渉するという現象が見られる場
合があった。
【０００４】半導体等においては、図５中の１／Ｒ・１
／Ｒ’分周器において電源投入時のイニシャルのデータ
（通常、その内容は不明である）によってｆREF1・ｆRE
F2のエッジが決定される。従って、偶発的にｆREF1・ｆ
REF2のエッジの差が生じる。
／Ｒ’分周器において電源投入時のイニシャルのデータ
（通常、その内容は不明である）によってｆREF1・ｆRE
F2のエッジが決定される。従って、偶発的にｆREF1・ｆ
REF2のエッジの差が生じる。
【０００５】
【発明が解決しようとする課題】この発明は、複数のフ
ェーズド・ロックド・ループ系（以下、ＰＬＬ系とい
う）を有するＰＬＬ回路において、各比較基準信号のエ
ッジ差を任意の差以上に保つことにより、ＰＬＬ系の一
方にＰＬＬ系の他方の比較基準信号成分が干渉するのを
防止しようとするものである。
ェーズド・ロックド・ループ系（以下、ＰＬＬ系とい
う）を有するＰＬＬ回路において、各比較基準信号のエ
ッジ差を任意の差以上に保つことにより、ＰＬＬ系の一
方にＰＬＬ系の他方の比較基準信号成分が干渉するのを
防止しようとするものである。
【０００６】第１の発明は、のエッジ差を所定値以上に
保つことにより、ＰＬＬ系の一方にＰＬＬ系の他方の比
較基準信号成分が干渉するのを防止できるＰＬＬ回路を
得ようとするものである。
保つことにより、ＰＬＬ系の一方にＰＬＬ系の他方の比
較基準信号成分が干渉するのを防止できるＰＬＬ回路を
得ようとするものである。
【０００７】第２の発明は、基準信号を分周する分周器
を各々に持つ複数のＰＬＬ系を有するＰＬＬ回路におい
て、各比較基準信号のエッジ差を所定値以上に保つこと
により、ＰＬＬ系の一方にＰＬＬ系の他方の比較基準信
号成分が干渉するのを防止できるＰＬＬ回路を得ようと
するものである。
を各々に持つ複数のＰＬＬ系を有するＰＬＬ回路におい
て、各比較基準信号のエッジ差を所定値以上に保つこと
により、ＰＬＬ系の一方にＰＬＬ系の他方の比較基準信
号成分が干渉するのを防止できるＰＬＬ回路を得ようと
するものである。
【０００８】第３の発明は、複数のＰＬＬ系を有するＰ
ＬＬ回路において、設定された幅よりも各比較基準信号
のエッジ差が小さい場合には遅延付加手段により遅延を
付加することにより、ＰＬＬ系の一方にＰＬＬ系の他方
の比較基準信号成分が干渉するのを防止できるＰＬＬ回
路を得ようとするものである。
ＬＬ回路において、設定された幅よりも各比較基準信号
のエッジ差が小さい場合には遅延付加手段により遅延を
付加することにより、ＰＬＬ系の一方にＰＬＬ系の他方
の比較基準信号成分が干渉するのを防止できるＰＬＬ回
路を得ようとするものである。
【０００９】
【課題を解決するための手段】第１の発明のＰＬＬ回路
においては、第１のフェーズド・ロックド・ループ系と
第２のフェーズド・ロックド・ループ系を有するフェー
ズド・ロックド・ループ回路において、前記第１のフェ
ーズド・ロックド・ループ系は、基準信号を受け、所定
比で分周された第１の分周信号を生成する第１の分周器
と、その第１の分周信号を第１の比較基準信号として一
方の入力に受ける第１の位相比較器を備え、前記第２の
フェーズド・ロックド・ループ系は、前記基準信号を受
け、所定比で分周された第２の分周信号を生成する第２
の分周器と、その第２の分周信号と前記第１の比較基準
信号を元に生成された第２の比較基準信号を一方の入力
に受ける第２の位相比較器を備え、前記フェーズド・ロ
ックド・ループ回路は、前記基準信号と前記第１の比較
基準信号とを受け、前記第１の比較基準信号を元に前記
基準信号に同期して、前記第１の比較基準信号と第２の
比較基準信号との間のエッジ差の幅を設定する設定信号
を生成するエッジ幅設定回路と、前記設定信号と、前記
第２の比較基準信号を受け、前記設定信号を受けている
間に前記第２の比較基準信号を受けた場合、その設定信
号と第２の比較基準信号に重なる期間があることを示す
エッジ差検出信号として出力するエッジ差検出回路と、
前記第２の分周信号を受け、前記エッジ差検出信号に基
づき、前記第２の分周信号に所定の遅延を付加する遅延
付加回路とを更に備え、前記遅延付加回路は、エッジ差
検出信号がなくなるまで、遅延付加を行うことを特徴と
するものである。
においては、第１のフェーズド・ロックド・ループ系と
第２のフェーズド・ロックド・ループ系を有するフェー
ズド・ロックド・ループ回路において、前記第１のフェ
ーズド・ロックド・ループ系は、基準信号を受け、所定
比で分周された第１の分周信号を生成する第１の分周器
と、その第１の分周信号を第１の比較基準信号として一
方の入力に受ける第１の位相比較器を備え、前記第２の
フェーズド・ロックド・ループ系は、前記基準信号を受
け、所定比で分周された第２の分周信号を生成する第２
の分周器と、その第２の分周信号と前記第１の比較基準
信号を元に生成された第２の比較基準信号を一方の入力
に受ける第２の位相比較器を備え、前記フェーズド・ロ
ックド・ループ回路は、前記基準信号と前記第１の比較
基準信号とを受け、前記第１の比較基準信号を元に前記
基準信号に同期して、前記第１の比較基準信号と第２の
比較基準信号との間のエッジ差の幅を設定する設定信号
を生成するエッジ幅設定回路と、前記設定信号と、前記
第２の比較基準信号を受け、前記設定信号を受けている
間に前記第２の比較基準信号を受けた場合、その設定信
号と第２の比較基準信号に重なる期間があることを示す
エッジ差検出信号として出力するエッジ差検出回路と、
前記第２の分周信号を受け、前記エッジ差検出信号に基
づき、前記第２の分周信号に所定の遅延を付加する遅延
付加回路とを更に備え、前記遅延付加回路は、エッジ差
検出信号がなくなるまで、遅延付加を行うことを特徴と
するものである。
【００１０】第２の発明のＰＬＬ回路においては、第１
の発明において、エッジ幅設定回路は、前記基準信号を
クロック端子に受ける複数のフリップフロップと、各フ
リップフロップの出力を受けるＮＡＮＤ回路を備えたこ
とを特徴とするものである。
の発明において、エッジ幅設定回路は、前記基準信号を
クロック端子に受ける複数のフリップフロップと、各フ
リップフロップの出力を受けるＮＡＮＤ回路を備えたこ
とを特徴とするものである。
【００１１】第３の発明のＰＬＬ回路においては、第１
の発明において、前記エッジ差検出回路は、前記第１の
分周信号の反転信号を一方の入力端子に受け、前記第２
の比較基準信号の反転信号を他方の入力端子に受けるＮ
ＡＮＤ回路を備えたことを特徴とするものである。
の発明において、前記エッジ差検出回路は、前記第１の
分周信号の反転信号を一方の入力端子に受け、前記第２
の比較基準信号の反転信号を他方の入力端子に受けるＮ
ＡＮＤ回路を備えたことを特徴とするものである。
【００１２】この発明の実施の形態においては、比較基
準信号に遅延を発生付加する回路およびそのコントロー
ル回路と、各比較基準信号のエッジの差の最低値を設定
する回路と、エッジ差がある設定値以上か検出する検出
回路とを設けており、その結果、各比較基準信号のエッ
ジ差を任意の差以上に保つことにより、一方のＰＬＬ回
路に他方のＰＬＬ回路の比較基準信号成分が干渉するの
を低減することができる。
準信号に遅延を発生付加する回路およびそのコントロー
ル回路と、各比較基準信号のエッジの差の最低値を設定
する回路と、エッジ差がある設定値以上か検出する検出
回路とを設けており、その結果、各比較基準信号のエッ
ジ差を任意の差以上に保つことにより、一方のＰＬＬ回
路に他方のＰＬＬ回路の比較基準信号成分が干渉するの
を低減することができる。
【００１３】
【発明の実施の形態】実施の形態１．
この発明における実施の一形態を図において説明する。
まず、図１にＰＬＬ回路の全体構成図を示す。ａ・ａ’
は１／Ｒ・１／Ｒ’分周器（Ｒ・Ｒ’は任意の整数）、
ｂ・ｂ’は位相比較器からなる比較手段、ｃ・ｃ’はチ
ャージポンプ、ｄ・ｄ’はローパスフィルタ、ｅ・ｅ’
はＶＣＯ（Voltage Controlled Oscilator）、ｆ・ｆ’
は１／Ｎ・１／Ｎ’分周器である。
まず、図１にＰＬＬ回路の全体構成図を示す。ａ・ａ’
は１／Ｒ・１／Ｒ’分周器（Ｒ・Ｒ’は任意の整数）、
ｂ・ｂ’は位相比較器からなる比較手段、ｃ・ｃ’はチ
ャージポンプ、ｄ・ｄ’はローパスフィルタ、ｅ・ｅ’
はＶＣＯ（Voltage Controlled Oscilator）、ｆ・ｆ’
は１／Ｎ・１／Ｎ’分周器である。
【００１４】１／Ｒ分周器ａ・位相比較器ｂ・チャージ
ポンプｃ・ローパスフィルタｄ・ＶＣＯ：ｅ・１／Ｎ分
周器ｆは、第１のＰＬＬ系を構成し、１／Ｒ’分周器
ａ’・位相比較器ｂ’・チャージポンプｃ’・ローパス
フィルタｄ’・ＶＣＯ：ｅ’・１／Ｎ’分周器ｆ’は、
第２のＰＬＬ系を構成する。
ポンプｃ・ローパスフィルタｄ・ＶＣＯ：ｅ・１／Ｎ分
周器ｆは、第１のＰＬＬ系を構成し、１／Ｒ’分周器
ａ’・位相比較器ｂ’・チャージポンプｃ’・ローパス
フィルタｄ’・ＶＣＯ：ｅ’・１／Ｎ’分周器ｆ’は、
第２のＰＬＬ系を構成する。
【００１５】まず、ＰＬＬ回路の動作としては、基準信
号が１／Ｒ分周器で分周された比較基準信号ｆREF1とＶ
ＣＯ出力信号ｆo1が１／Ｎ分周器で分周された信号ｆp1
とを位相比較器ｂにおいて位相を比較し、その位相差に
比例したある量をチャージポンプｃにおいてソースまた
はシンク（ポンプ動作）し、それをローパスフィルタｄ
において積分して、直流電圧に変換し、ＶＣＯ：ｅにフ
ィードバックをかける。
号が１／Ｒ分周器で分周された比較基準信号ｆREF1とＶ
ＣＯ出力信号ｆo1が１／Ｎ分周器で分周された信号ｆp1
とを位相比較器ｂにおいて位相を比較し、その位相差に
比例したある量をチャージポンプｃにおいてソースまた
はシンク（ポンプ動作）し、それをローパスフィルタｄ
において積分して、直流電圧に変換し、ＶＣＯ：ｅにフ
ィードバックをかける。
【００１６】次に、この発明の構成および動作を同じく
図１において説明する。ｇは最小エッジ幅設定回路から
なる最小エッジ幅設定手段、ｈはエッジ差検出回路、ｉ
は遅延発生付加およびそのコントロール回路からなる遅
延発生付加手段である。
図１において説明する。ｇは最小エッジ幅設定回路から
なる最小エッジ幅設定手段、ｈはエッジ差検出回路、ｉ
は遅延発生付加およびそのコントロール回路からなる遅
延発生付加手段である。
【００１７】動作としては、最小エッジ幅設定回路ｇに
信号ｆREF1が入力され、信号ｆREF1を元に基準信号に同
期したある任意の信号Ｓ１が生成される。一方、遅延発
生付加およびコントロール回路ｉでは、信号ｆREF2を元
に基準信号に同期した、ある任意の遅延（φ２）を付加
し信号ｆREF2’を生成する。エッジ差検出回路ｈにおい
て上記二つの信号Ｓ１とｆREF2’を入力し、Ｓ１とｆRE
F2’が共に“Ｌ”の時にのみその期間“Ｌ”をＳ２信号
として出力する（図２タイミングチャート２−１）。
信号ｆREF1が入力され、信号ｆREF1を元に基準信号に同
期したある任意の信号Ｓ１が生成される。一方、遅延発
生付加およびコントロール回路ｉでは、信号ｆREF2を元
に基準信号に同期した、ある任意の遅延（φ２）を付加
し信号ｆREF2’を生成する。エッジ差検出回路ｈにおい
て上記二つの信号Ｓ１とｆREF2’を入力し、Ｓ１とｆRE
F2’が共に“Ｌ”の時にのみその期間“Ｌ”をＳ２信号
として出力する（図２タイミングチャート２−１）。
【００１８】次に、Ｓ２信号は遅延発生付加およびコン
トロール回路ｉにフィードバックされ、“Ｌ”が入力さ
れると、そこでｆREF2に新たに任意の遅延（△φ２）が
付加され新たなｆREF2’が生成される。この一連の遅延
付加は、エッジ差検出回路ｈにおいて信号Ｓ１とｆREF
2’が共に“Ｌ”にならなくなるまで続けられ、逆に、
この期間は“Ｈ”がＳ２信号として出力される（図２タ
イミングチャート２−２）。
トロール回路ｉにフィードバックされ、“Ｌ”が入力さ
れると、そこでｆREF2に新たに任意の遅延（△φ２）が
付加され新たなｆREF2’が生成される。この一連の遅延
付加は、エッジ差検出回路ｈにおいて信号Ｓ１とｆREF
2’が共に“Ｌ”にならなくなるまで続けられ、逆に、
この期間は“Ｈ”がＳ２信号として出力される（図２タ
イミングチャート２−２）。
【００１９】最小エッジ幅設定回路ｇは、図３のような
回路で良い。図３において、ｊ〜ｍはＤフリップフロッ
プ回路、ｎは４入力ＮＡＮＤ回路である。基準信号は各
フリップフロップのクロックに接続される。ｆREF1”は
１／Ｒ分周器ａから出力される基準信号の分周信号であ
り、１／Ｒ分周器ｇにおいてｆREF1”からｆREF1が生成
される。ｆREF1”はフリップフロップｊのＤ入力に接続
され、出力Ｑｊは次段のフリップフロップｋのＤ入力に
接続され、出力Ｑｋは次段のフリップフロップｌのＤ入
力に接続され、出力Ｑ１は次段のフリップフロップｍの
Ｄ入力に接続される。各フリップフロップの出力は４入
力ＮＡＮＤ回路ｎの入力に接続され、その出力はＳ１信
号となる。基準信号の周期をＴとし、ｆREF1”の１周期
間中のＬの期間をφ３とすると、信号Ｓ１の１周期間中
のＬの期間は３Ｔ＋φ３（＝φ１）となる。
回路で良い。図３において、ｊ〜ｍはＤフリップフロッ
プ回路、ｎは４入力ＮＡＮＤ回路である。基準信号は各
フリップフロップのクロックに接続される。ｆREF1”は
１／Ｒ分周器ａから出力される基準信号の分周信号であ
り、１／Ｒ分周器ｇにおいてｆREF1”からｆREF1が生成
される。ｆREF1”はフリップフロップｊのＤ入力に接続
され、出力Ｑｊは次段のフリップフロップｋのＤ入力に
接続され、出力Ｑｋは次段のフリップフロップｌのＤ入
力に接続され、出力Ｑ１は次段のフリップフロップｍの
Ｄ入力に接続される。各フリップフロップの出力は４入
力ＮＡＮＤ回路ｎの入力に接続され、その出力はＳ１信
号となる。基準信号の周期をＴとし、ｆREF1”の１周期
間中のＬの期間をφ３とすると、信号Ｓ１の１周期間中
のＬの期間は３Ｔ＋φ３（＝φ１）となる。
【００２０】エッジ差検出回路ｈは、図４のような回路
で良い。図中ｏ・ｐはインバータ回路、ｑは２入力ＮＡ
ＮＤ回路である。インバータｏの入力に信号Ｓ１が接続
され、インバータｐの入力に信号ｆREF2’が接続され
る。各インバータの出力は２入力ＮＡＮＤ回路ｑの入力
に接続される。信号Ｓ１・ｆREF2’においてともに
“Ｌ”の期間だけ信号Ｓ２は“Ｌ”となる。
で良い。図中ｏ・ｐはインバータ回路、ｑは２入力ＮＡ
ＮＤ回路である。インバータｏの入力に信号Ｓ１が接続
され、インバータｐの入力に信号ｆREF2’が接続され
る。各インバータの出力は２入力ＮＡＮＤ回路ｑの入力
に接続される。信号Ｓ１・ｆREF2’においてともに
“Ｌ”の期間だけ信号Ｓ２は“Ｌ”となる。
【００２１】
【発明の効果】第１の発明によれば、エッジ幅設定回路
は第１の比較基準信号を元に第２の比較基準信号との間
のエッジ差の幅を設定する設定信号を生成するので、第
１の比較基準信号と第２の比較基準信号との間のエッジ
差を所定以上に保つことができるとともに、エッジ差検
出回路はエッジ幅設定回路より出力される設定信号と第
２の比較基準信号に重なる期間があることを示すエッジ
差検出信号を出力し、遅延付加回路はエッジ差検出信号
が出なくなるまで、第２の分周信号に所定の遅延を付加
するので、第２の比較基準信号の生成は第１の比較基準
信号の影響を反映することができ、第２の比較基準信号
における第１の比較基準信号成分からの干渉を信頼性高
く防止することができる。
は第１の比較基準信号を元に第２の比較基準信号との間
のエッジ差の幅を設定する設定信号を生成するので、第
１の比較基準信号と第２の比較基準信号との間のエッジ
差を所定以上に保つことができるとともに、エッジ差検
出回路はエッジ幅設定回路より出力される設定信号と第
２の比較基準信号に重なる期間があることを示すエッジ
差検出信号を出力し、遅延付加回路はエッジ差検出信号
が出なくなるまで、第２の分周信号に所定の遅延を付加
するので、第２の比較基準信号の生成は第１の比較基準
信号の影響を反映することができ、第２の比較基準信号
における第１の比較基準信号成分からの干渉を信頼性高
く防止することができる。
【００２２】第２の発明によれば、基準信号をクロック
端子に受ける複数のフリップフロップと、各フリップフ
ロップの出力を受けるＮＡＮＤ回路を備えたエッジ幅設
定回路は第１の比較基準信号を元に第２の比較基準信号
との間のエッジ差の幅を設定する設定信号を生成するの
で、第１の比較基準信号と第２の比較基準信号との間の
エッジ差を所定以上に保つことができるとともに、エッ
ジ差検出回路はエッジ幅設定回路より出力される設定信
号と第２の比較基準信号に重なる期間があることを示す
エッジ差検出信号を出力し、遅延付加回路はエッジ差検
出信号が出なくなるまで、第２の分周信号に所定の遅延
を付加するので、第２の比較基準信号の生成は第１の比
較基準信号の影響を反映することができ、第２の比較基
準信号における第１の比較基準信号成分からの干渉を信
頼性高く防止することができる。
端子に受ける複数のフリップフロップと、各フリップフ
ロップの出力を受けるＮＡＮＤ回路を備えたエッジ幅設
定回路は第１の比較基準信号を元に第２の比較基準信号
との間のエッジ差の幅を設定する設定信号を生成するの
で、第１の比較基準信号と第２の比較基準信号との間の
エッジ差を所定以上に保つことができるとともに、エッ
ジ差検出回路はエッジ幅設定回路より出力される設定信
号と第２の比較基準信号に重なる期間があることを示す
エッジ差検出信号を出力し、遅延付加回路はエッジ差検
出信号が出なくなるまで、第２の分周信号に所定の遅延
を付加するので、第２の比較基準信号の生成は第１の比
較基準信号の影響を反映することができ、第２の比較基
準信号における第１の比較基準信号成分からの干渉を信
頼性高く防止することができる。
【００２３】第３の発明によれば、エッジ幅設定回路は
第１の比較基準信号を元に第２の比較基準信号との間の
エッジ差の幅を設定する設定信号を生成するので、第１
の比較基準信号と第２の比較基準信号との間のエッジ差
を所定以上に保つことができるとともに、第１の分周信
号の反転信号を一方の入力端子に受け、前記第２の比較
基準信号の反転信号を他方の入力端子に受けるＮＡＮＤ
回路を備えたエッジ差検出回路はエッジ幅設定回路より
出力される設定信号と第２の比較基準信号に重なる期間
があることを示すエッジ差検出信号を出力し、遅延付加
回路はエッジ差検出信号が出なくなるまで、第２の分周
信号に所定の遅延を付加するので、第２の比較基準信号
の生成は第１の比較基準信号の影響を反映することがで
き、第２の比較基準信号における第１の比較基準信号成
分からの干渉を信頼性高く防止することができる。
第１の比較基準信号を元に第２の比較基準信号との間の
エッジ差の幅を設定する設定信号を生成するので、第１
の比較基準信号と第２の比較基準信号との間のエッジ差
を所定以上に保つことができるとともに、第１の分周信
号の反転信号を一方の入力端子に受け、前記第２の比較
基準信号の反転信号を他方の入力端子に受けるＮＡＮＤ
回路を備えたエッジ差検出回路はエッジ幅設定回路より
出力される設定信号と第２の比較基準信号に重なる期間
があることを示すエッジ差検出信号を出力し、遅延付加
回路はエッジ差検出信号が出なくなるまで、第２の分周
信号に所定の遅延を付加するので、第２の比較基準信号
の生成は第１の比較基準信号の影響を反映することがで
き、第２の比較基準信号における第１の比較基準信号成
分からの干渉を信頼性高く防止することができる。
【図１】 この発明における実施の形態を示す全体構成
図である。
図である。
【図２】 この発明における実施の形態を示すタイミン
グチャートを示す図である。
グチャートを示す図である。
【図３】 この発明における最小エッジ幅設定回路の実
施の形態を示す図である。
施の形態を示す図である。
【図４】 この発明におけるエッジ差検出回路の実施の
形態を示す図である。
形態を示す図である。
【図５】 従来のＰＬＬ回路の構成を示す図である。
【図６】 従来のＰＬＬ回路のタイミングチャートを示
す図である。
す図である。
ａ・ａ’ １／Ｒ・１／Ｒ’分周器（Ｒ・Ｒ’は任意の
整数）、ｂ・ｂ’ 位相比較器、ｃ・ｃ’ チャージポ
ンプ、ｄ・ｄ’ ローパスフィルタ、ｅ・ｅ’ ＶＣ
Ｏ、ｆ・ｆ’ １／Ｎ・１／Ｎ’分周器、ｇ 最小エッ
ジ幅設定回路、ｈ エッジ差検出回路、ｉ 遅延発生付
加およびそのコントロール回路。
整数）、ｂ・ｂ’ 位相比較器、ｃ・ｃ’ チャージポ
ンプ、ｄ・ｄ’ ローパスフィルタ、ｅ・ｅ’ ＶＣ
Ｏ、ｆ・ｆ’ １／Ｎ・１／Ｎ’分周器、ｇ 最小エッ
ジ幅設定回路、ｈ エッジ差検出回路、ｉ 遅延発生付
加およびそのコントロール回路。
Claims (3)
- 【請求項１】 第１のフェーズド・ロックド・ループ系
と第２のフェーズド・ロックド・ループ系を有するフェ
ーズド・ロックド・ループ回路において、 前記第１のフェーズド・ロックド・ループ系は、 基準信号を受け、所定比で分周された第１の分周信号を
生成する第１の分周器と、その第１の分周信号を第１の
比較基準信号として一方の入力に受ける第１の位相比較
器を備え、 前記第２のフェーズド・ロックド・ループ系は、 前記基準信号を受け、所定比で分周された第２の分周信
号を生成する第２の分周器と、その第２の分周信号と前
記第１の比較基準信号を元に生成された第２の比較基準
信号を一方の入力に受ける第２の位相比較器を備え、 前記フェーズド・ロックド・ループ回路は、 前記基準信号と前記第１の比較基準信号とを受け、前記
第１の比較基準信号を元に前記基準信号に同期して、前
記第１の比較基準信号と第２の比較基準信号との間のエ
ッジ差の幅を設定する設定信号を生成するエッジ幅設定
回路と、 前記設定信号と、前記第２の比較基準信号を受け、前記
設定信号を受けている間に前記第２の比較基準信号を受
けた場合、その設定信号と第２の比較基準信号に重なる
期間があることを示すエッジ差検出信号として出力する
エッジ差検出回路と、 前記第２の分周信号を受け、前記エッジ差検出信号に基
づき、前記第２の分周信号に所定の遅延を付加する遅延
付加回路とを更に備え、 前記遅延付加回路は、エッジ差検出信号がなくなるま
で、遅延付加を行うことを特徴とする フェーズド・ロッ
クド・ループ回路。 - 【請求項２】 前記エッジ幅設定回路は、前記基準信号
をクロック端子に受ける複数のフリップフロップと、各
フリップフロップの出力を受けるＮＡＮＤ回路を備えた
ことを特徴とする請求項１記載のフェーズド・ロックド
・ループ回路。 - 【請求項３】 前記エッジ差検出回路は、前記第１の分
周信号の反転信号を一方の入力端子に受け、前記第２の
比較基準信号の反転信号を他方の入力端子に受けるＮＡ
ＮＤ回路を備えたことを特徴とする請求項１記載のフェ
ーズド・ロックド・ループ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21001596A JP3527593B2 (ja) | 1996-08-08 | 1996-08-08 | フェーズド・ロックド・ループ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21001596A JP3527593B2 (ja) | 1996-08-08 | 1996-08-08 | フェーズド・ロックド・ループ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1056381A JPH1056381A (ja) | 1998-02-24 |
| JP3527593B2 true JP3527593B2 (ja) | 2004-05-17 |
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ID=16582422
Family Applications (1)
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|---|---|---|---|
| JP21001596A Expired - Fee Related JP3527593B2 (ja) | 1996-08-08 | 1996-08-08 | フェーズド・ロックド・ループ回路 |
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|---|---|
| JP (1) | JP3527593B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007295363A (ja) | 2006-04-26 | 2007-11-08 | Nec Electronics Corp | Ｐｌｌ回路、ｐｌｌ回路の干渉防止方法及びこのｐｌｌ回路を搭載した光ディスク装置 |
| JP6927673B2 (ja) * | 2016-06-21 | 2021-09-01 | 日本システムウエア株式会社 | Ｐｌｌ内蔵装置及びｐｌｌ干渉防止方法 |
-
1996
- 1996-08-08 JP JP21001596A patent/JP3527593B2/ja not_active Expired - Fee Related
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| JPH1056381A (ja) | 1998-02-24 |
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