JP4015254B2 - ロック検出回路及びｐｌｌ周波数シンセサイザ - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明はＰＬＬ周波数シンセサイザに備えられ、該ＰＬＬがロック状態か否かを検出するロック検出回路に関するものである。
【０００２】
近年、携帯電話等の移動体通信機器のデジタル化に伴い、それらの機器に用いられるＰＬＬ周波数シンセサイザから出力される出力信号の周波数も高くなってきている。そのＰＬＬ周波数シンセサイザは、基準信号と比較信号の位相が揃ったか否かを検出するロック検出回路を備えている。ロック検出回路の出力するロック検出信号は、例えば通信機器が相手の機器と通信可能であるか否かを判定するときに使用される。従って、ロック検出回路の動作は通信機器の動作に影響を及ぼすことから、ロック検出を確実に行うことが要求されている。
【０００３】
【従来の技術】
図７は、従来のＰＬＬ周波数シンセサイザ（以下、ＰＬＬ回路という）１０を示す。ＰＬＬ回路１０は、基準分周カウンタ１１、比較分周カウンタ１２、位相比較器１３、チャージポンプ１４、ローパスフィルタ（以下、ＬＰＦという）１５、電圧制御発振器（以下、ＶＣＯという）１６、ロック検出回路１７を備える。
【０００４】
ＰＬＬ回路１０は、水晶発振器１８の発信信号ｆｏを基準分周カウンタ１１にて分周した基準信号ｆｒと、ＶＣＯ１６の出力信号ｆｖを比較分周カウンタ１２にて分周した比較信号ｆｐの位相差に応じた第１，第２の位相差信号φＲ，φＰを生成する。ＰＬＬ回路１０は、両位相差信号φＲ，φＰに基づいて、チャージポンプ１４，ＬＰＦ１５を介してＶＣＯ１６が入力する制御信号ＶT の電圧値を変更し、ＶＣＯ１６が出力する出力信号ｆｖの周波数を所望の周波数にロックする。
【０００５】
ロック検出回路１７は、基準信号ｆｒと比較信号ｆｐの位相差に応じた第１，第２の位相差信号φＲ，φＰが入力される。また、ロック検出回路１７は、水晶発振器１８の発信信号ｆｏを所定の分周比にて分周した基準クロック信号ＣＫが入力される。
【０００６】
ロック検出回路１７は、基準クロック信号ＣＫに同期動作し、第１，第２の位相差信号φＲ，φＰに基づいて出力信号ｆｖがロック状態か否かを検出し、その検出結果に応じたレベルのロック検出信号ＬＤを出力する。
【０００７】
図８に示すように、位相比較器１３の第１，第２位相差信号φＲ，φＰは、ロック検出回路１７のナンド回路２１に入力される。ナンド回路２１は、位相差信号φＲ，φＰに基づく出力信号Ｓ１を出力する。
【０００８】
データフリップフロップ回路（以下、ＦＦ回路という）２２は、クロック端子に基準クロック信号ＣＫが入力される。ＦＦ回路２２は、基準クロック信号ＣＫの立ち上がりエッジに同期して、出力端子Ｑから出力信号Ｓ１に基づく出力信号Ｓ２を出力する。
【０００９】
ナンド回路２３は出力信号Ｓ１，Ｓ２が入力され、該ナンド回路２３は出力信号Ｓ１，Ｓ２に基づく出力信号を出力する。ナンド回路２３の出力信号はインバータ回路２４にて反転され、その反転信号Ｓ３はＦＦ回路２５のデータ端子Ｄに出力される。
【００１０】
ＦＦ回路２５は、クロック端子に基準クロック信号ＣＫが入力される。ＦＦ回路２５は、基準クロック信号ＣＫの立ち上がりエッジに同期して、出力端子Ｑから反転信号Ｓ３に基づく出力信号Ｓ４を出力する。
【００１１】
出力信号Ｓ４はインバータ回路３０にて反転され、その反転信号Ｓ４Ｘは複数段構成（図８において３段構成）よりなる同期型カウンタ初段のＦＦ回路２７のデータ端子Ｄに出力される。格段のＦＦ回路２７〜２９はクロック端子にナンド回路２１の出力信号Ｓ１をインバータ回路２６にて反転した反転信号Ｓ１Ｘが入力される。
【００１２】
ＦＦ回路２７は、反転信号Ｓ１Ｘの立ち上がりエッジ、即ち出力信号Ｓ１の立ち下がりエッジに同期して、出力端子Ｑから反転信号Ｓ４Ｘに基づく出力信号Ｓ５を出力する。ＦＦ回路２８は、データ端子Ｄに出力信号Ｓ５が入力される。ＦＦ回路２８は、出力信号Ｓ１の立ち下がりエッジに同期して、出力端子Ｑから出力信号Ｓ５に基づく出力信号Ｓ６を出力する。
【００１３】
ＦＦ回路２９は、データ端子Ｄに出力信号Ｓ６が入力される。ＦＦ回路２９は、出力信号Ｓ１の立ち下がりエッジに同期して、出力端子Ｑから出力信号Ｓ６に基づく出力信号Ｓ７を出力する。ナンド回路３１は出力信号Ｓ５〜Ｓ７が入力され、該ナンド回路３１は出力信号Ｓ５〜Ｓ７に基づくロック検出信号ＬＤを出力する。
【００１４】
このように構成されたロック検出回路１７において、一方又は双方がＬレベルの位相差信号φＲ，φＰの場合、ナンド回路２１はＨレベルの出力信号Ｓ１を出力する。位相差信号φＲ，φＰのパルス幅は、基準信号ｆｒと比較信号ｆｐの位相差に対応している。
【００１５】
従って、ナンド回路２１は、両信号ｆｒ，ｆｐの位相差に対応した期間Ｈレベルの出力信号Ｓ１を出力する。出力信号Ｓ１のパルス幅は、両信号ｆｒ，ｆｐの位相差が大きいほど広く、両信号ｆｒ，ｆｐの位相差が少ないほど狭くなる。
【００１６】
そして、ロック検出回路１７は、出力信号Ｓ１のパルス幅、即ちナンド回路２１がＨレベルの出力信号Ｓ１を出力している期間に基準クロック信号ＣＫの立ち上がりを何回入力するかによってＰＬＬ回路１０がロック状態か否かを検出し、その検出結果に応じたレベルのロック検出信号ＬＤを出力する。
【００１７】
従って、ロック検出回路１７は、基準信号ｆｒと比較信号ｆの周波数よりも高い周波数の基準クロック信号ＣＫを必要とする。そのため、基準分周カウンタ１１は、基準信号ｆｒの分周比よりも低い分周比により基準クロック信号ＣＫを生成する、又は、入力される水晶発振信号ｆｏをそのまま基準クロック信号ＣＫとして出力するように構成されている。
【００１８】
尚、同期型カウンタは、基準信号ｆｒと比較信号ｆｐの位相がそのカウンタの段数に対応する回数以上一致しないとＨレベルのロック検出信号ＬＤを出力しないようにしている。これにより、ロック検出回路１７は、両信号ｆｒ，ｆｐの位相が偶然一致したときにＨレベルのロック検出信号ＬＤを出力しない。
【００１９】
【発明が解決しようとする課題】
ところで、ディジタル方式の携帯機器は、従来よりも高い周波数の出力信号ｆｖを必要とする。それに伴い、ＰＬＬ回路１０は、高い周波数の基準信号ｆｒと比較信号ｆｐを生成し、両信号ｆｒ，ｆｐの周波数は基準クロック信号ＣＫの周波数に近づく。その結果、ロック検出回路１０は、基準クロック信号ＣＫと両信号ｆｒ，ｆｐのタイミングが合わなくなって誤動作を起こす場合がある。
【００２０】
例えば、基準クロック信号ＣＫの２つの立ち上がりエッジの間でロック状態となっても、ロック検出回路１０はこれを検出することができない。その結果、ロック検出回路１０はＬレベルのロック検出信号ＬＤを出力する。このロック検出信号ＬＤは、チャージポンプ１４やＬＰＦ１５等、その他の外部回路の制御に用いられるため、ＰＬＬ回路１０全体や外部回路の動作に影響を及ぼす。それにより携帯機器の動作が不安定になるという問題がある。
【００２１】
本発明は上記問題点を解決するためになされたものであって、その目的は基準信号，比較信号の周波数に関わらずに安定してロック状態を検出することができるロック検出回路及びＰＬＬ周波数シンセサイザを提供することにある。
【００２２】
【課題を解決するための手段】
図１は請求項１に記載の発明の原理説明図である。ロック検出回路は、クロック発生部１と位相差検出部と状態検出部とからなるロック検出部２を備える。クロック発生部１は、所定周波数の発振信号を基準周波数に分周した基準信号の位相と電圧制御発振器の周波数信号を設定周波数に分周した比較信号の位相とを比較した比較結果に基づく第１，第２の位相差信号φＲ，φＰが入力される。クロック発生部１は、第１の位相差信号φＲと第２の位相差信号φＰとをＮＯＲ論理演算することで、検出クロック信号Ｘ２を生成する。位相差検出部は、クロック生成部１とは独立して、第１の位相差信号φＲと第２の位相差信号φＰとをＮＡＮＤ論理演算することで、基準信号と比較信号との位相差に応じた第３の位相差信号として生成する。状態検出部は、検出クロック信号Ｘ２と第３の位相差信号とに基づいて、検出クロック信号Ｘ２に同期した状態信号を生成する。そして、ロック検出回路は、状態検出部にて生成した状態信号をロック検出信号として出力する。
【００２３】
請求項２に記載の発明は、請求項１に記載のロック検出回路において、前記状態検出部は、前記検出クロック信号と前記第３の位相差信号とが供給されるフリップフロップ回路を備えた。
【００２４】
請求項３に記載の発明は、請求項１又は２に記載のロック検出回路において、前記状態検出部は、前記第３の位相差信号が入力され、該第３の位相差信号を予め設定された時間だけ遅延させた遅延信号を生成する遅延回路を備え、前記状態検出部は、前記検出クロック信号に同期して前記遅延信号に基づいて前記基準信号の位相と前記比較信号の位相の状態に応じた状態信号を生成するようにした。
【００２５】
請求項４に記載の発明は、請求項１又は２に記載のロック検出回路において、前記状態検出部は、前記第３の位相差信号が入力され、該第３の位相差信号を予め互いに異なるように設定された時間だけ遅延させた遅延信号を生成する複数の遅延回路を備え、前記状態検出部は、前記検出クロック信号に同期して前記複数の遅延信号のうちの１つに基づいて前記基準信号の位相と前記比較信号の位相の状態に応じた状態信号を生成するようにした。
【００２６】
請求項５に記載の発明は、請求項１乃至４のうちの何れか１項に記載のロック検出回路において、前記状態信号が入力され、前記状態信号をカウントし、そのカウント値が所定値となったときに前記ロック検出信号を出力するロックカウンタを備えた。
【００２７】
請求項６に記載の発明は、請求項５に記載のロック検出回路において、前記ロックカウンタは前記検出クロック信号が入力され、該検出クロック信号に同期して前記状態信号をカウントし、そのカウント値が所定値となったときにロック検出信号を出力するようにした。
【００２８】
請求項７に記載の発明は、入力される制御電圧信号の電圧値に応じた周波数信号を出力する電圧制御発振器と、所定周波数の発振信号を基準周波数に分周した基準信号を出力する基準分周器と、前記電圧制御発振器の周波数信号を分周した比較信号を出力する比較分周器と、前記基準信号の位相と前記比較信号の位相を比較し、その比較結果に基づいて第１及び第２の位相差信号を出力する位相比較器と、前記第１及び第２の位相差信号に基づいた信号を出力するチャージポンプと、前記チャージポンプの出力信号に基づく制御電圧信号を前記電圧制御発振器に出力するローパスフィルタと、前記第１及び第２の位相差信号が入力され、該第１及び第２の位相差信号に基づいて、前記比較信号の位相が前記基準信号の位相にロックしたことを検出する請求項１乃至６のうちの何れか１項に記載のロック検出回路とを備えた。
【００２９】
（作用）
従って、請求項１に記載の発明によれば、クロック発生部１により、第１及び第２の位相差信号φＲ，φＰがＮＯＲ論理演算されて、検出クロック信号Ｘ２が生成される。位相差検出部に、クロック発生部１とは独立して第１及び第２の位相差信号φＲ，φＰが入力され、その第１及び第２の位相差信号φＲ，φＰがＮＡＮＤ論理演算されて、基準信号と比較信号との位相差に応じた第３の位相差信号が生成される。状態検出部には第３の位相差信号と検出クロック信号Ｘ２が入力され、検出クロック信号に同期して第３の位相差信号に基づいて、基準信号の位相と比較信号の位相との状態に応じた状態信号が生成される。このとき、検出クロック信号Ｘ２は第１，第２の位相差信号φＲ，φＰに同期しているため、基準信号，比較信号の周波数に関係なく安定してロックが検出される。
【００３０】
請求項２に記載の発明によれば、状態検出部はフリップフロップ回路が備えられ、そのフリップフロップ回路には検出クロック信号と第３の位相差信号とが入力される。
【００３１】
請求項３に記載の発明によれば、状態検出部は遅延回路が備えられ、その遅延回路には第３の位相差信号が入力され、その第３の位相差信号を予め設定された時間だけ遅延させた遅延信号が生成される。そして、検出クロック信号に同期して遅延信号に基づいて、遅延時間と基準信号の位相と比較信号の位相の時間差に応じた状態信号が生成される。
【００３２】
請求項４に記載の発明によれば、状態検出部は複数の遅延回路が備えられ、各遅延回路には第３の位相差信号が入力され、その第３の位相差信号を予め互いに異なるように設定された時間だけ遅延させた複数の遅延信号が生成される。そして、検出クロック信号に同期して複数の遅延信号のうちの１つに基づいて、選択された遅延時間と基準信号の位相と比較信号の位相の時間差の応じた状態信号が生成される。そのため、ロック検出のための遅延時間を任意に変更することができる。
【００３３】
請求項５に記載の発明によれば、ロックカウンタには状態信号が入力され、その状態信号がカウントされて所定値となったときにロック検出信号が出力されるため、偶発的な信号出力が抑えられる。
【００３４】
請求項６に記載の発明によれば、ロックカウンタは検出クロック信号に同期して状態信号をカウントし、そのカウント値が所定値となった時にロック検出信号が出力されるため、基準信号，比較信号の周波数に関わりなくロック検出信号が出力されると共に、偶発的な出力信号が抑えられる。
【００３５】
請求項７に記載の発明によれば、ロック検出回路は、第１及び第２の位相差信号に同期するように生成された検出クロック信号に同期して、第１及び第２の位相差信号に基づいて基準信号の位相に比較信号の位相がロックしているか否かを検出する。そして、検出クロック信号は第１及び第２の位相差信号に同期しているため、ＰＬＬ周波数シンセサイザの基準信号，比較信号の周波数に関係なく安定してロックが検出される。
【００３６】
【発明の実施の形態】
以下、本発明を具体化した一実施の形態を図２〜図５に従って説明する。
尚、説明の便宜上、従来と同様の構成については同一の符号を付してその説明を一部省略する。
【００３７】
図２は、ＰＬＬ周波数シンセサイザ（以下、ＰＬＬ回路という）４０を示す。ＰＬＬ回路４０は、基準分周カウンタ１１、比較分周カウンタ１２、位相比較器１３、チャージポンプ１４、ローパスフィルタ（以下、ＬＰＦという）１５、電圧制御発振器（以下、ＶＣＯという）１６、ロック検出回路４１を備える。
【００３８】
基準分周カウンタ１１は、水晶振動器１８の発振に基づく固有周波数の水晶発振信号ｆｏを分周した基準信号ｆｒを位相比較器１３に出力する。比較分周カウンタ１２はＶＣＯ１６の出力信号ｆｖを分周した比較信号ｆｐを位相比較器１３に出力する。
【００３９】
位相比較器１３は基準信号ｆｒと比較信号ｆｐとの位相を比較し、その比較結果に基づいて第１の位相差信号φＲ及び第２の位相差信号φＰをチャージポンプ１４に出力する。チャージポンプ１４は第１及び第２の位相差信号φＲ，φＰに基づいた電圧信号ＤｏをＬＰＦ１５に出力する。
【００４０】
ＬＰＦ１５はチャージポンプ１４の電圧信号Ｄｏを平滑することにより高周波成分を除去した制御信号ＶT をＶＣＯ１６に出力する。ＶＣＯ１６は制御信号ＶT の電圧値に応じた周波数の出力信号ｆｖを外部回路に出力する。この出力信号ｆｖは比較分周カウンタ１２に帰還される。
【００４１】
出力信号ｆｖの周波数が所望の周波数より低くなったとき、比較信号ｆｐの周波数が基準信号ｆｒの周波数より低くなり、両信号ｆｒ，ｆｐの位相に差が生じる。位相比較器１３は、両信号ｆｒ，ｆｐの位相差に応じたパルス幅の第１，第２の位相差信号φＲ，φＰを出力する。
【００４２】
チャージポンプ１４は位相差信号φＲ，φＰのパルス幅に応じた電圧信号ＤｏをＬＰＦ１５に出力し、ＬＰＦ１５は、電圧信号Ｄｏに基づいて制御信号ＶT の電圧値を変更、例えば高い電圧値の制御信号ＶT を出力する。ＶＣＯ１６は、制御信号ＶT に基づいて高い周波数の出力信号ｆｖを出力する。
【００４３】
逆に、出力信号ｆｖの周波数が所望の周波数より高くなったとき、比較信号ｆｐの周波数が基準信号ｆｒの周波数より高くなり、両信号ｆｒ，ｆｐの位相に差が生じる。位相比較器１３は、両信号ｆｒ，ｆｐの位相差に応じたパルス幅の第１，第２の位相差信号φＲ，φＰを出力する。
【００４４】
チャージポンプ１４は位相差信号φＲ，φＰのパルス幅に応じた電圧信号ＤｏをＬＰＦ１５に出力し、ＬＰＦ１５は、電圧信号Ｄｏに基づいて低い電圧値の制御信号ＶT を出力する。ＶＣＯ１６は、制御信号ＶT に基づいて低い周波数の出力信号ｆｖを出力する。
【００４５】
ＰＬＬ回路４０は、上記の動作を繰り返し実行し、ＶＣＯ１６から出力する出力信号ｆｖの周波数を所望の周波数にロックする。
ロック検出回路４１は、位相比較器１３から第１，第２の位相差信号φＲ，φＰが入力される。ロック検出回路４１は、第１，第２の位相差信号φＲ，φＰのみに基づいて、出力信号ｆｖがロック状態か否かを検出し、その検出結果に応じたレベルのロック検出信号ＬＤを出力する。
【００４６】
即ち、ロック検出回路４１は、従来のロック検出回路１７のように基準分周カウンタ１１の出力する基準クロック信号ＣＫを入力しない。そして、ロック検出回路４１は、第１，第２の位相差信号φＲ，φＰだけに基づいてＰＬＬ回路４０がロック状態か否かを検出するように構成されている。
【００４７】
従って、本実施形態のロック検出回路４１は、基準信号ｆｒ，比較信号ｆｐの周波数に関わらずにロック状態又は非ロック状態を検出し、その検出した状態に応じたロック検出信号ＬＤを出力する。即ち、本実施形態のロック検出回路４１は、基準信号ｆｒ等の周波数の高低による影響を受けない。そのため、本実施形態のＰＬＬ回路４０は、従来のＰＬＬ回路１０に比べて高い周波数の出力信号ｆｖに対応することができる。
【００４８】
次に、ロック検出回路４１の構成を説明する。
ロック検出回路４１は、位相差検出部４２、クロック発生部４３、状態検出部４４、ロックカウンタ４５を備える。
【００４９】
位相差検出部４２は、第１，第２の位相差信号φＲ，φＰが入力される。位相差検出部４２は、第１，第２の位相差信号φＲ，φＰに基づいて、両位相差信号φＲ，φＰのパルス幅に応じた第３の位相差信号Ｘ１を生成する。位相差検出部４２は、第３の位相差信号Ｘ１を状態検出部４４に出力する。
【００５０】
位相比較器１３は、基準信号ｆｒと比較信号ｆｐの位相差に応じたパルス幅の第１，第２の位相差信号φＲ，φＰを出力する。また、位相比較器１３は、位相の早い信号に対応してパルス幅の広い位相差信号を出力する。
【００５１】
例えば、基準信号ｆｒが比較信号ｆｐより位相が早い場合、位相比較器１３は、第２の位相差信号φＰよりも幅の広い第１の位相差信号φＲを出力する。従って、第１，第２の位相差信号φＲ，φＰは、基準信号ｆｒと比較信号ｆｐの位相差を示す情報と、位相が早い信号を示す情報を含む。
【００５２】
位相差検出部４２は、両位相差信号φＲ，φＰに基づいて、基準信号ｆｒと比較信号ｆｐの位相差に応じた第３の位相差信号Ｘ１を生成する。この第３の位相差信号Ｘ１は、基準信号ｆｒの位相と、比較信号ｆｐの位相の何れが早くても同じ波形となる。従って、第３の位相差信号Ｘ１は、基準信号ｆｒと比較信号の位相差を示す情報のみを含む。
【００５３】
クロック発生部４３は、第１，第２の位相差信号φＲ，φＰが入力される。クロック発生部４３は、第１，第２の位相差信号φＲ，φＰに基づいて、位相差信号φＲ，φＰに同期した検出クロック信号Ｘ２を生成する。クロック発生部４３は、検出クロック信号Ｘ２を状態検出部４４，ロックカウンタ４５に出力する。
【００５４】
位相検出部４３とクロック発生回路４３は、第１，第２の位相差信号φＲ，φＰに基づいて、それぞれ第３の位相差信号Ｘ１，検出クロック信号Ｘ２を生成する。検出クロック信号Ｘ２は、第３の位相差信号Ｘ１と同期している。
【００５５】
状態検出部４４は、第３の位相差信号Ｘ１と検出クロック信号Ｘ２が入力される。状態検出部４４は、検出クロック信号Ｘ２に同期動作する。状態検出部４４は、第３の位相差信号Ｘ１に基づいて、状態信号Ｘ３を生成する。状態検出部４４は、状態信号Ｘ３をロックカウンタ４５に出力する。
【００５６】
第３の位相差信号Ｘ１と検出クロック信号Ｘ２は、それぞれ第１，第２の位相差信号φＲ，φＰに基づいて生成される。その第１，第２の位相差信号φＲ，φＰは、基準信号ｆｒと比較信号ｆｐの位相差に対応している。従って、状態信号Ｘ３は、基準信号ｆｒと比較信号ｆｐの位相差、即ち、ＰＬＬ回路４０の状態（ロック状態又は非ロック状態）に対応している。尚、基準信号ｆｒと比較信号ｆｐの位相差の値が所定の範囲に入っている場合をロック状態とし、位相差が所定の範囲に入っていない場合を非ロック状態としている。
【００５７】
ロックカウンタ４５は、検出クロック信号Ｘ２と状態信号Ｘ３が入力される。ロックカウンタ４５は、検出クロック信号Ｘ２に基づいて、ロック状態に対応する状態信号Ｘ３をカウントする。ロックカウンタ４５は、カウント値に基づいて、ロック状態に対応する状態信号Ｘ３が連続して所定回数入力されると、Ｈレベルのロック状態検出信号ＬＤを出力する。このロックカウンタ４５により、基準信号ｆｒと比較信号ｆｐの位相が偶然に一致した場合に誤ってロック状態に対応するロック検出信号ＬＤを出力するのを防止する。
【００５８】
図３は、ロック検出回路４１の具体的構成を示す。
位相差検出部４２は、ナンド回路５１にて構成される。ナンド回路５１は、位相比較器１３の第１，第２の位相差信号φＲ，φＰが入力される。図４に示すように、ナンド回路５１は、第１，第２の位相差信号φＲ，φＰのうちの少なくとも一方がＬレベルの場合にＨレベルの第３の位相差信号Ｘ１を出力する。
【００５９】
クロック発生部４３は、ノア回路５２にて構成される。ノア回路５２は、位相比較器１３の第１，第２の位相差信号φＲ，φＰが入力される。ノア回路５２は、共にＬレベルの第１，第２の位相差信号φＲ，φＰに対応してＨレベルの検出クロック信号Ｘ２を出力する。
【００６０】
第１，第２の位相差信号φＲ，φＰのパルス幅は、基準信号ｆｒと比較信号ｆｐの位相差に対応している。詳しくは、第１，第２の位相差信号φＲ，φＰの何れか一方がＬレベルである期間が、基準信号ｆｒと比較信号ｆｐの位相差に対応している。
【００６１】
そして、位相差検出部４２は、第１，第２の位相差信号φＲ，φＰのうちの、一方がＬレベルの位相差信号φＲ，φＰに応答してＨレベルの第３の位相差信号Ｘ１を出力する。また、クロック発生部４３は、共にＬレベルの第１，第２の位相差信号φＲ，φＰに応答してＨレベルの検出クロック信号Ｘ２を出力する。
【００６２】
従って、基準信号ｆｒと比較信号ｆｐの位相がずれている場合、第３の位相差信号Ｘ１が検出クロック信号Ｘ２よりも早く出力される。また、図４に示すように、第３の位相差信号Ｘ１が出力される時間と検出クロック信号Ｘ２が出力される時間の差（時間差）Δｔは、基準信号ｆｒと比較信号ｆｐの位相差を示している。即ち、クロック発生部４３は、第３の位相差信号Ｘ１から基準信号ｆｒと比較信号ｆｐの位相差を示す時間差Δｔだけ遅れた検出クロック信号Ｘ２を出力する。
【００６３】
状態検出部４４は、遅延回路５３、データフリップフロップ回路（以下、単にＦＦ回路という）５４を備える。第３の位相差信号Ｘ１は、遅延回路５３に入力される。遅延回路５３は、直列接続された偶数個（図３では２個）のインバータ回路５５を備える。遅延回路５３は、第３の位相差信号Ｘ１をインバータ回路５５の段数に応じた時間Δτ（図４参照）だけ遅延させ、遅延信号ＤＸ１としてＦＦ回路５４に出力する。即ち、遅延回路５３は、第３の位相差信号Ｘ１から遅延時間Δτだけ遅れた遅延信号ＤＸ１を出力する。
【００６４】
ＦＦ回路５４は、データ端子に遅延信号ＤＸ１が入力される。ＦＦ回路５４は、クロック端子に検出クロック信号Ｘ２が入力される。ＦＦ回路５４は、検出クロック信号Ｘ２の立ち上がりエッジに同期して、出力端子Ｑから遅延信号ＤＸ１に基づく状態信号Ｘ３を出力する。
【００６５】
検出クロック信号Ｘ２の立ち上がりエッジは、第３の位相差信号Ｘ１のそれよりも時間差Δｔだけ遅れている。一方、遅延信号ＤＸ１の立ち上がりエッジは、第３の位相差信号Ｘ１のそれよりも遅延時間Δτだけ遅れている。
【００６６】
従って、遅延時間Δτよりも時間差Δｔが大きい場合、ＦＦ回路５４は、検出クロック信号Ｘ２の立ち上がりエッジがＨレベルの遅延信号ＤＸ１よりも早く入力される。その結果、ＦＦ回路５４は、Ｌレベルの状態信号Ｘ３を出力する。
【００６７】
一方、遅延時間Δτよりも時間差Δｔが小さい場合、ＦＦ回路５４は、検出クロック信号Ｘ２の立ち上がりエッジよりも早くＨレベルの遅延信号ＤＸ１が入力される。その結果、ＦＦ回路５４は、Ｈレベルの状態信号Ｘ３を出力する。
【００６８】
即ち、状態検出部４４は、基準信号ｆｒと比較信号ｆｐの位相差を示す時間差Δｔが遅延時間Δτよりも大きい場合にＬレベルの状態信号Ｘ３を出力し、時間差Δｔが遅延時間Δτよりも小さい場合にＨレベルの状態信号Ｘ３を出力する。そして、Ｈレベルの状態信号Ｘ３は、基準信号ｆｒと比較信号ｆｐの位相が一致しているか位相のズレが少ない状態であり、この時ＰＬＬ回路４０はロック状態にある。
【００６９】
従って、遅延時間Δτを大きくすると、状態検出部４４は、基準信号ｆｒと比較信号ｆｐの位相差が大きくてもロック状態を示すＨレベルの検出信号Ｘ３を出力する。即ち、遅延時間Δτを設定することは、基準信号ｆｒと比較信号ｆｐの位相差を許容してロック状態に対応する状態信号Ｘ３を出力する範囲を設定する、即ち検出精度を設定することに対応する。
【００７０】
ロックカウンタ４５は、所定の段数（本実施形態では３段）の同期型カウンタを含む。ロックカウンタ４５は、段数に応じた数のＦＦ回路６１〜６３、インバータ回路６４〜６６、ナンド回路６７を備える。
【００７１】
各ＦＦ回路６１〜６３は、クロック端子にインバータ回路６４により基準クロック信号Ｘ２が反転された反転クロック信号Ｘ２ａが入力される。初段のＦＦ回路６１は、データ端子Ｄにインバータ回路６５により状態信号Ｘ３が反転された反転信号Ｘ３ａが入力される。初段のＦＦ回路６１の出力端子Ｑは２段目のＦＦ回路６２のデータ端子Ｄに接続され、そのＦＦ回路６２の出力端子Ｑは最終段のＦＦ回路６３のデータ端子Ｄに接続されている。
【００７２】
各ＦＦ回路６１〜６３は、反転クロック信号Ｘ２ａの立ち上がりエッジ、即ち検出クロック信号Ｘ２の立ち下がりエッジに同期して、出力端子Ｑから入力信号に基づく信号Ｓ１１〜Ｓ１３を出力する。
【００７３】
ナンド回路６７は、各ＦＦ回路６１〜６３の出力信号Ｓ１１〜Ｓ１３が入力される。ナンド回路６７は、Ｈレベルの出力信号Ｓ１１〜Ｓ１３に基づいてＬレベルの信号を出力する。インバータ回路６６は、ナンド回路６７の出力信号を反転してロック検出信号ＬＤとして出力する。
【００７４】
次に、上記のように構成されたロック検出回路の作用を、図４，５のタイムチャートを用いて説明する。
［出力信号ｆｖの周波数が所望の周波数より高い場合］
この時、比較信号ｆｐの周波数は基準信号ｆｒの周波数よりも高い（ｆｒ＜＜ｆｐ）。図３の位相比較器１３は、比較信号ｆｐの立ち上がりエッジが基準信号ｆｒのそれよりも早く入力される。位相比較器１３は、基準信号ｆｒ，比較信号ｆｐの立ち上がりエッジに同期して、Ｌレベルの第１，第２の位相差信号φＲ，φＰを出力する。即ち、位相比較器１３は、Ｌレベルの第２の位相差信号φＰを、第１の位相差信号φＲよりも先に出力する。
【００７５】
そして、位相比較器１３は、共にＬレベルの位相差信号φＲ，φＰを出力した後、所定期間経過後に同時にＨレベルの位相差信号φＲ，φＰを出力する。従って、この場合には、第２の位相差信号φＰのパルス幅は、第１の位相差信号φＲのそれよりも基準信号ｆｒと比較信号ｆｐの位相差（周波数差）分だけ長くなる。
【００７６】
位相差検出部４２は、第１，第２の位相差信号φＲ，φＰに基づいて、基準信号ｆｒと比較信号ｆｐの位相差に対応する第３の位相差信号Ｘ１を生成する。この場合、位相差検出部４２は、Ｌレベルの第２の位相差信号φＰに応答してＨレベルの第３の位相差信号Ｘ１を出力する。そして、位相差検出部４２は、Ｈレベルの第１，第２位相差信号φＲ，φＰに応答してＬレベルの第３の位相差信号Ｘ３を出力する。
【００７７】
クロック発生回路４３は、第１，第２の位相差信号φＲ，φＰに基づいて、位相差信号φＲ，φＰに同期した検出クロック信号Ｘ２を生成する。詳しくは、クロック発生回路４３は、共にＬレベルの位相差信号φＲ，φＰを入力している間、Ｈレベルの検出クロック信号Ｘ２を出力する。この場合、クロック発生回路４３は、Ｌレベルの第１の位相比較信号φＲに応答して、該信号φＲに同期したＨレベルの検出クロック信号Ｘ２を出力する。
【００７８】
状態検出部４４の遅延回路５３は、第３の位相差信号Ｘ３を所定の遅延時間Δτだけ遅延させた遅延信号ＤＸ１を生成し、ＦＦ回路５４に出力する。ＦＦ回路５４は、検出クロック信号Ｘ２の立ち上がりエッジに同期して、遅延信号ＤＸ１に対応するレベルの状態信号Ｘ３を出力する。
【００７９】
第１，第２の位相差信号φＲ，φＰの立ち上がりエッジが入力される時間の差（絶対値）をΔｔとする。この時間差Δｔは、基準信号ｆｒと比較信号ｆｐの位相差（周波数差）に対応している。また、この時間差Δｔは、遅延信号ＤＸ１を生成するための第３の位相差信号Ｘ１の立ち上がりエッジから検出クロック信号Ｘ２の立ち上がりエッジまでの時間に対応している。
【００８０】
この時間差Δｔと遅延時間Δτが、
Δτ＜＜Δｔ （１）
の関係にある場合、図４に示すように、ＦＦ回路５４は、検出クロック信号Ｘ２の立ち上がりエッジが入力されたとき、Ｈレベルの遅延信号ＤＸ１が入力されている。
【００８１】
従って、ＦＦ回路５４は、Ｈレベルの遅延信号ＤＸ１に対応してＨレベルの状態信号Ｘ３を出力する。ロックカウンタ５５は、Ｈレベルの状態信号Ｘ３に対応してＬレベルのロック検出信号ＬＤを出力する。このＬレベルのロック検出信号ＬＤにより、図２のＰＬＬ回路４０の非ロック状態が検出される。
【００８２】
出力信号ｆｖの周波数が低下して所望の周波数に近づく（ｆｒ＜ｆｐ）と、時間差Δｔと遅延時間Δτとの差が小さくなる。しかし、時間差Δｔと遅延時間Δτの関係が
Δτ＜Δｔ （２）
の場合、ＦＦ回路５４は、検出クロック信号Ｘ２の立ち上がりエッジが入力されたときにＨレベルの遅延信号ＤＸ１が入力されている。
【００８３】
従って、ＦＦ回路５４は、Ｈレベルの遅延信号ＤＸ１に対応してＨレベルの状態信号Ｘ３を出力する。ロックカウンタ５５は、Ｈレベルの状態信号Ｘ３に対応して各段のＦＦ回路６１〜６３がＬレベルの信号Ｓ１１〜Ｓ１３を出力するため、Ｌレベルのロック検出信号ＬＤを出力する。このＬレベルのロック検出信号ＬＤにより、図２のＰＬＬ回路４０の非ロック状態が検出される。
【００８４】
更に出力信号ｆｖの周波数が低下して所望の周波数と一致する（ｆｒ＝ｆｐ）と、時間差Δｔが０（ゼロ）となるため、時間差Δｔと遅延時間Δτは、
Δτ＞Δｔ （３）
の関係となる。
【００８５】
そして、第１，第２の位相差信号φＲ，φＰの立ち下がりエッジが一致するため、第３の位相差信号Ｘ３の立ち上がりエッジと検出クロック信号Ｘ２の立ち上がりエッジが一致する。そして、遅延信号ＤＸ１の立ち上がりエッジは、第３の位相差信号Ｘ３から遅延時間Δτだけ遅れるため、ＦＦ回路５４は、検出クロック信号Ｘ２の立ち上がりエッジが入力されたときにＬレベルの遅延信号ＤＸ１が入力されている。
【００８６】
従って、ＦＦ回路５４は、Ｌレベルの遅延信号ＤＸ１に対応してＬレベルの状態信号Ｘ３を出力する。ロックカウンタ５５の初段のＦＦ回路６１は、Ｌレベルの状態信号Ｘ３に対応してＨレベルの信号Ｓ１１を出力する。次段以降のＦＦ回路６２，６３は、Ｌレベルの信号Ｓ１２，Ｓ１３を出力する。従って、ロックカウンタ５５は、Ｌレベルのロック検出信号ＬＤを出力する。
【００８７】
［非ロック状態からロック状態への移行］
時間差Δｔが遅延時間Δτよりも小さくなると、図３のＦＦ回路５４は、検出クロック信号Ｘ２の立ち上がりエッジに同期して、Ｌレベルの遅延信号ＤＸ１に対応してＬレベルの状態信号Ｘ３を出力する。
【００８８】
ロックカウンタ５５のＦＦ回路６１は、データ端子Ｄにインバータ回路６３により状態信号Ｘ３が反転されたＨレベルの反転信号Ｘ３ａが入力される。ＦＦ回路６１は、反転クロック信号Ｘ２ａの立ち上がりエッジ、即ち検出クロック信号Ｘ２の立ち下がりエッジに同期して、Ｈレベルの反転信号Ｘ３ａに対応するＨレベルの信号Ｓ１１を出力する。
【００８９】
ＦＦ回路６２は、データ端子ＤにＦＦ回路６１の出力信号Ｓ１１が入力される。ＦＦ回路６２は、上記ＦＦ回路６１と同様に、検出クロック信号Ｘ２の立ち下がりエッジに同期してＨレベルの出力信号Ｓ１１に対応するＨレベルの信号Ｓ１２を出力する。
【００９０】
ＦＦ回路６３は、データ端子ＤにＦＦ回路６２の出力信号Ｓ１２が入力される。ＦＦ回路６３は、上記ＦＦ回路６１，６２と同様に、検出クロック信号Ｘ２の立ち下がりエッジに同期してＨレベルの出力信号Ｓ１２に対応するＨレベルの信号Ｓ１３を出力する。
【００９１】
この様にして、ＦＦ回路６１〜６３は、検出クロック信号Ｘ２の立ち下がりエッジが入力される毎にＨレベルの反転信号Ｘ３ａを伝達する。その結果、ＦＦ回路６１〜６３がＨレベルの信号Ｓ１１〜Ｓ１３を出力すると、各信号Ｓ１１〜Ｓ１３が入力されるナンド回路６７はＬレベルの信号を出力する。インバータ回路６６は、ナンド回路６７の出力するＬレベルの信号を反転してＨレベルのロック検出信号ＬＤを出力する。
【００９２】
従って、図５に示すように、ロック検出回路４１は、基準信号ｆｒと比較信号ｆｐの周波数が一致して状態検出部４４がＬレベルの状態信号Ｘ３を出力した後、ロックカウンタ４５を構成する同期型カウンタの段数に対応する数の検出クロック信号Ｘ２の立ち下がりエッジを入力すると、Ｈレベルのロック検出信号ＬＤを出力する。このＨレベルのロック検出信号ＬＤにより、外部回路等は、図２のＰＬＬ回路４０のロック状態を検出する。
【００９３】
［ロック状態から非ロック状態への移行］
ＰＬＬ回路４０がロック状態にある時に基準信号ｆｒと比較信号ｆｐの周波数がずれる、例えば図５において、比較信号ｆｐの周波数が基準信号ｆｒの周波数よりも高く（ｆｒ＜＜ｆｐ）なると、図３の状態検出部４４を構成するＦＦ回路５４は、検出クロック信号Ｘ２の立ち上がりエッジが入力されるときにＨレベルの遅延信号ＤＸ１が入力される。従って、ＦＦ回路５４は、検出クロック信号Ｘ２の立ち上がりエッジに同期して、遅延信号ＤＸ１に対応するＨレベルの状態信号Ｘ３を出力する。
ロックカウンタ４５の初段に設けられたＦＦ回路６１は、インバータ回路６５を介して状態信号Ｘ３が反転されたＬレベルの反転信号Ｘ３ａが入力される。そして、ＦＦ回路６１は、検出クロック信号Ｘ２の立ち下がりエッジに同期して、反転信号Ｘ３ａに対応するＬレベルの信号Ｓ１１を出力する。このＬレベルの出力信号Ｓ１１に応答してナンド回路６７はＨレベルの信号を出力するため、インバータ回路６６はＬレベルのロック検出信号ＬＤを出力する。
【００９４】
従って、ロック検出回路４１は、基準信号ｆｒと比較信号ｆｐの位相が所定値よりもずれると、直ちにＬレベルのロック検出信号ＬＤを出力する。このＬレベルのロック検出信号ＬＤにより、外部回路等は、図２のＰＬＬ回路４０の非ロック状態を直ちに検出する。
【００９５】
［出力信号ｆｖの周波数が所望の周波数より低い場合］
この時、比較信号ｆｐの周波数は基準信号ｆｒの周波数よりも低い（ｆｒ＞＞ｆｐ）。図３の位相比較器１３は、基準信号ｆｒの立ち上がりエッジが比較信号ｆｐのそれよりも早く入力される。位相比較器１３は、基準信号ｆｒ，比較信号ｆｐの立ち上がりエッジに同期して、Ｌレベルの第１，第２の位相差信号φＲ，φＰを出力する。即ち、位相比較器１３は、Ｌレベルの第１の位相差信号φＲを、第２の位相差信号φＰよりも先に出力する。
【００９６】
そして、位相比較器１３は、共にＬレベルの位相差信号φＲ，φＰを出力した後、所定期間経過後に同時にＨレベルの位相差信号φＲ，φＰを出力する。従って、この場合には、第１の位相差信号φＲのパルス幅は、第２の位相差信号φＰのそれよりも基準信号ｆｒと比較信号ｆｐの位相差（周波数差）分だけ長くなる。
【００９７】
位相差検出部４２は、第１，第２の位相差信号φＲ，φＰに基づいて、基準信号ｆｒと比較信号ｆｐの位相差に対応する第３の位相差信号Ｘ１を生成する。この第３の位相差信号Ｘ１には、基準信号ｆｒと比較信号ｆｐの何れの位相が進んでるかを示す情報を含んでいない。即ち、第３の位相差信号Ｘ１は、基準信号ｆｒと比較信号ｆｐの位相差の絶対値を示している。従って、この場合は、上記の比較信号ｆｐの周波数が基準信号ｆｒの周波数よりも高い場合と同様に動作するため、詳細な説明を省略する。
【００９８】
以上記述したように、本実施の形態によれば、以下の効果を奏する。
（１）ロック検出回路４４の位相差検出部４２は、所定周波数の発振信号ｆｏを基準周波数に分周した基準信号ｆｒの位相とＶＣＯ１６の周波数信号ｆｖを設定周波数に分周した比較信号ｆｐの位相とを比較した比較結果に基づく第１，第２の位相差信号φＲ，φＰが入力される。位相差検出部４２は、第１，第２の位相差信号φＲ，φＰに基づいて、基準信号ｆｒと比較信号ｆｐの位相差に応じた第３の位相差信号Ｘ１を生成する。クロック発生部４３は、第１，第２の位相差信号φＲ，φＰに基づいて、位相差信号φＲ，φＰに同期した検出クロック信号Ｘ２を生成する。状態検出部４４は、第３の位相差信号Ｘ１と検出クロック信号Ｘ２が入力され、検出クロック信号Ｘ２に同期し、第３の位相差信号Ｘ１に基づいて基準信号の位相と前記比較信号の位相がロックしているか否かを検出し、その検出結果に応じた状態信号Ｘ３を出力する。ロックカウンタ４５は、状態信号Ｘ３に基づいてロック検出信号ＬＤを出力するようにした。
【００９９】
その結果、基準信号ｆｒ，比較信号ｆｐの周波数が高くなっても、第３の位相差信号Ｘ１に同期する比較クロック信号Ｘ２に基づいて、ロック状態が検出されるため、安定してロック状態を検出することができる。
【０１００】
尚、本発明は前記実施の形態の他、以下の態様で実施してもよい。
○上記実施形態では、遅延回路５３を構成するインバータ回路５５の段数を適宜変更して遅延時間Δτを変更して実施しても良い。また、インバータ回路５５の駆動能力を変更して遅延時間Δτを変更して実施しても良い。
【０１０１】
また、図６に示すように、遅延時間の異なる複数の遅延回路５３ａ１〜５３ａｎを備えて実施しても良い。各遅延回路５３ａ１〜５３ａｎは並列に接続されると共に、各遅延回路５３ａ１〜５３ａｎにはスイッチＳＷ１〜ＳＷｎが直列に接続される。そして、スイッチＳＷ１〜ＳＷｎのうちの１つをチップ外部から選択してオンとすることにより、任意の遅延時間を選択することができる。そのため、選択した遅延時間に対する基準信号ｆｒの位相と比較信号ｆｐの位相の時間差Δｔの関係に基づくロック検出信号ＬＤを出力することができる。即ち、ロック検出信号ＬＤの検出精度を任意に変更することが可能となる。
【０１０２】
○上記実施形態において、ロックカウンタ４５の段数を２段又は４段以上に変更して実施してもよい。２段のロックカウンタ４５は、回路構成を簡単にする。４段以上のロックカウンタ４５は、ロック状態が３段のときよりも更に確定した後にロック検出信号ＬＤを出力する。
【０１０３】
○上記実施形態において、位相差検出部４２、クロック発生部４３、状態検出部４４の回路構成をそれぞれ適宜変更して実施しても良い。
○上記実施形態において、ロックカウンタ４５を省略し、状態検出部４４から出力される状態信号Ｘ３をロック検出信号ＬＤとして出力する構成としてもよい。ロックカウンタ４５を省略する分、回路構成を簡単にすることができる。
【０１０４】
【発明の効果】
以上詳述したように、請求項１乃至６に記載の発明によれば、基準信号，比較信号の周波数に関わらずに安定してロック状態を検出することが可能なロック検出回路を提供することができる。
【０１０５】
また、請求項７に記載の発明によれば、基準信号，比較信号の周波数に関わらずに安定してロック状態を検出することができるロック検出回路を備えたＰＬＬ周波数シンセサイザを提供することができる。
【図面の簡単な説明】
【図１】 本発明の原理説明図。
【図２】 一実施形態のＰＬＬ周波数シンセサイザのブロック回路図。
【図３】 一実施形態のロック検出回路の回路図。
【図４】 ロック検出回路の動作を示すタイムチャート。
【図５】 ロック検出回路の動作を示すタイムチャート。
【図６】 別のロック検出回路を示す一部回路図。
【図７】 従来のＰＬＬ周波数シンセサイザのブロック回路図。
【図８】 従来のロック検出回路の回路図。
【符号の説明】
１ クロック発生部
２ ロック検出部
φＲ 第１の位相差信号
φＰ 第２の位相差信号
Ｘ２ 比較クロック信号
ＬＤ ロック検出信号
【発明の属する技術分野】
本発明はＰＬＬ周波数シンセサイザに備えられ、該ＰＬＬがロック状態か否かを検出するロック検出回路に関するものである。
【０００２】
近年、携帯電話等の移動体通信機器のデジタル化に伴い、それらの機器に用いられるＰＬＬ周波数シンセサイザから出力される出力信号の周波数も高くなってきている。そのＰＬＬ周波数シンセサイザは、基準信号と比較信号の位相が揃ったか否かを検出するロック検出回路を備えている。ロック検出回路の出力するロック検出信号は、例えば通信機器が相手の機器と通信可能であるか否かを判定するときに使用される。従って、ロック検出回路の動作は通信機器の動作に影響を及ぼすことから、ロック検出を確実に行うことが要求されている。
【０００３】
【従来の技術】
図７は、従来のＰＬＬ周波数シンセサイザ（以下、ＰＬＬ回路という）１０を示す。ＰＬＬ回路１０は、基準分周カウンタ１１、比較分周カウンタ１２、位相比較器１３、チャージポンプ１４、ローパスフィルタ（以下、ＬＰＦという）１５、電圧制御発振器（以下、ＶＣＯという）１６、ロック検出回路１７を備える。
【０００４】
ＰＬＬ回路１０は、水晶発振器１８の発信信号ｆｏを基準分周カウンタ１１にて分周した基準信号ｆｒと、ＶＣＯ１６の出力信号ｆｖを比較分周カウンタ１２にて分周した比較信号ｆｐの位相差に応じた第１，第２の位相差信号φＲ，φＰを生成する。ＰＬＬ回路１０は、両位相差信号φＲ，φＰに基づいて、チャージポンプ１４，ＬＰＦ１５を介してＶＣＯ１６が入力する制御信号ＶT の電圧値を変更し、ＶＣＯ１６が出力する出力信号ｆｖの周波数を所望の周波数にロックする。
【０００５】
ロック検出回路１７は、基準信号ｆｒと比較信号ｆｐの位相差に応じた第１，第２の位相差信号φＲ，φＰが入力される。また、ロック検出回路１７は、水晶発振器１８の発信信号ｆｏを所定の分周比にて分周した基準クロック信号ＣＫが入力される。
【０００６】
ロック検出回路１７は、基準クロック信号ＣＫに同期動作し、第１，第２の位相差信号φＲ，φＰに基づいて出力信号ｆｖがロック状態か否かを検出し、その検出結果に応じたレベルのロック検出信号ＬＤを出力する。
【０００７】
図８に示すように、位相比較器１３の第１，第２位相差信号φＲ，φＰは、ロック検出回路１７のナンド回路２１に入力される。ナンド回路２１は、位相差信号φＲ，φＰに基づく出力信号Ｓ１を出力する。
【０００８】
データフリップフロップ回路（以下、ＦＦ回路という）２２は、クロック端子に基準クロック信号ＣＫが入力される。ＦＦ回路２２は、基準クロック信号ＣＫの立ち上がりエッジに同期して、出力端子Ｑから出力信号Ｓ１に基づく出力信号Ｓ２を出力する。
【０００９】
ナンド回路２３は出力信号Ｓ１，Ｓ２が入力され、該ナンド回路２３は出力信号Ｓ１，Ｓ２に基づく出力信号を出力する。ナンド回路２３の出力信号はインバータ回路２４にて反転され、その反転信号Ｓ３はＦＦ回路２５のデータ端子Ｄに出力される。
【００１０】
ＦＦ回路２５は、クロック端子に基準クロック信号ＣＫが入力される。ＦＦ回路２５は、基準クロック信号ＣＫの立ち上がりエッジに同期して、出力端子Ｑから反転信号Ｓ３に基づく出力信号Ｓ４を出力する。
【００１１】
出力信号Ｓ４はインバータ回路３０にて反転され、その反転信号Ｓ４Ｘは複数段構成（図８において３段構成）よりなる同期型カウンタ初段のＦＦ回路２７のデータ端子Ｄに出力される。格段のＦＦ回路２７〜２９はクロック端子にナンド回路２１の出力信号Ｓ１をインバータ回路２６にて反転した反転信号Ｓ１Ｘが入力される。
【００１２】
ＦＦ回路２７は、反転信号Ｓ１Ｘの立ち上がりエッジ、即ち出力信号Ｓ１の立ち下がりエッジに同期して、出力端子Ｑから反転信号Ｓ４Ｘに基づく出力信号Ｓ５を出力する。ＦＦ回路２８は、データ端子Ｄに出力信号Ｓ５が入力される。ＦＦ回路２８は、出力信号Ｓ１の立ち下がりエッジに同期して、出力端子Ｑから出力信号Ｓ５に基づく出力信号Ｓ６を出力する。
【００１３】
ＦＦ回路２９は、データ端子Ｄに出力信号Ｓ６が入力される。ＦＦ回路２９は、出力信号Ｓ１の立ち下がりエッジに同期して、出力端子Ｑから出力信号Ｓ６に基づく出力信号Ｓ７を出力する。ナンド回路３１は出力信号Ｓ５〜Ｓ７が入力され、該ナンド回路３１は出力信号Ｓ５〜Ｓ７に基づくロック検出信号ＬＤを出力する。
【００１４】
このように構成されたロック検出回路１７において、一方又は双方がＬレベルの位相差信号φＲ，φＰの場合、ナンド回路２１はＨレベルの出力信号Ｓ１を出力する。位相差信号φＲ，φＰのパルス幅は、基準信号ｆｒと比較信号ｆｐの位相差に対応している。
【００１５】
従って、ナンド回路２１は、両信号ｆｒ，ｆｐの位相差に対応した期間Ｈレベルの出力信号Ｓ１を出力する。出力信号Ｓ１のパルス幅は、両信号ｆｒ，ｆｐの位相差が大きいほど広く、両信号ｆｒ，ｆｐの位相差が少ないほど狭くなる。
【００１６】
そして、ロック検出回路１７は、出力信号Ｓ１のパルス幅、即ちナンド回路２１がＨレベルの出力信号Ｓ１を出力している期間に基準クロック信号ＣＫの立ち上がりを何回入力するかによってＰＬＬ回路１０がロック状態か否かを検出し、その検出結果に応じたレベルのロック検出信号ＬＤを出力する。
【００１７】
従って、ロック検出回路１７は、基準信号ｆｒと比較信号ｆの周波数よりも高い周波数の基準クロック信号ＣＫを必要とする。そのため、基準分周カウンタ１１は、基準信号ｆｒの分周比よりも低い分周比により基準クロック信号ＣＫを生成する、又は、入力される水晶発振信号ｆｏをそのまま基準クロック信号ＣＫとして出力するように構成されている。
【００１８】
尚、同期型カウンタは、基準信号ｆｒと比較信号ｆｐの位相がそのカウンタの段数に対応する回数以上一致しないとＨレベルのロック検出信号ＬＤを出力しないようにしている。これにより、ロック検出回路１７は、両信号ｆｒ，ｆｐの位相が偶然一致したときにＨレベルのロック検出信号ＬＤを出力しない。
【００１９】
【発明が解決しようとする課題】
ところで、ディジタル方式の携帯機器は、従来よりも高い周波数の出力信号ｆｖを必要とする。それに伴い、ＰＬＬ回路１０は、高い周波数の基準信号ｆｒと比較信号ｆｐを生成し、両信号ｆｒ，ｆｐの周波数は基準クロック信号ＣＫの周波数に近づく。その結果、ロック検出回路１０は、基準クロック信号ＣＫと両信号ｆｒ，ｆｐのタイミングが合わなくなって誤動作を起こす場合がある。
【００２０】
例えば、基準クロック信号ＣＫの２つの立ち上がりエッジの間でロック状態となっても、ロック検出回路１０はこれを検出することができない。その結果、ロック検出回路１０はＬレベルのロック検出信号ＬＤを出力する。このロック検出信号ＬＤは、チャージポンプ１４やＬＰＦ１５等、その他の外部回路の制御に用いられるため、ＰＬＬ回路１０全体や外部回路の動作に影響を及ぼす。それにより携帯機器の動作が不安定になるという問題がある。
【００２１】
本発明は上記問題点を解決するためになされたものであって、その目的は基準信号，比較信号の周波数に関わらずに安定してロック状態を検出することができるロック検出回路及びＰＬＬ周波数シンセサイザを提供することにある。
【００２２】
【課題を解決するための手段】
図１は請求項１に記載の発明の原理説明図である。ロック検出回路は、クロック発生部１と位相差検出部と状態検出部とからなるロック検出部２を備える。クロック発生部１は、所定周波数の発振信号を基準周波数に分周した基準信号の位相と電圧制御発振器の周波数信号を設定周波数に分周した比較信号の位相とを比較した比較結果に基づく第１，第２の位相差信号φＲ，φＰが入力される。クロック発生部１は、第１の位相差信号φＲと第２の位相差信号φＰとをＮＯＲ論理演算することで、検出クロック信号Ｘ２を生成する。位相差検出部は、クロック生成部１とは独立して、第１の位相差信号φＲと第２の位相差信号φＰとをＮＡＮＤ論理演算することで、基準信号と比較信号との位相差に応じた第３の位相差信号として生成する。状態検出部は、検出クロック信号Ｘ２と第３の位相差信号とに基づいて、検出クロック信号Ｘ２に同期した状態信号を生成する。そして、ロック検出回路は、状態検出部にて生成した状態信号をロック検出信号として出力する。
【００２３】
請求項２に記載の発明は、請求項１に記載のロック検出回路において、前記状態検出部は、前記検出クロック信号と前記第３の位相差信号とが供給されるフリップフロップ回路を備えた。
【００２４】
請求項３に記載の発明は、請求項１又は２に記載のロック検出回路において、前記状態検出部は、前記第３の位相差信号が入力され、該第３の位相差信号を予め設定された時間だけ遅延させた遅延信号を生成する遅延回路を備え、前記状態検出部は、前記検出クロック信号に同期して前記遅延信号に基づいて前記基準信号の位相と前記比較信号の位相の状態に応じた状態信号を生成するようにした。
【００２５】
請求項４に記載の発明は、請求項１又は２に記載のロック検出回路において、前記状態検出部は、前記第３の位相差信号が入力され、該第３の位相差信号を予め互いに異なるように設定された時間だけ遅延させた遅延信号を生成する複数の遅延回路を備え、前記状態検出部は、前記検出クロック信号に同期して前記複数の遅延信号のうちの１つに基づいて前記基準信号の位相と前記比較信号の位相の状態に応じた状態信号を生成するようにした。
【００２６】
請求項５に記載の発明は、請求項１乃至４のうちの何れか１項に記載のロック検出回路において、前記状態信号が入力され、前記状態信号をカウントし、そのカウント値が所定値となったときに前記ロック検出信号を出力するロックカウンタを備えた。
【００２７】
請求項６に記載の発明は、請求項５に記載のロック検出回路において、前記ロックカウンタは前記検出クロック信号が入力され、該検出クロック信号に同期して前記状態信号をカウントし、そのカウント値が所定値となったときにロック検出信号を出力するようにした。
【００２８】
請求項７に記載の発明は、入力される制御電圧信号の電圧値に応じた周波数信号を出力する電圧制御発振器と、所定周波数の発振信号を基準周波数に分周した基準信号を出力する基準分周器と、前記電圧制御発振器の周波数信号を分周した比較信号を出力する比較分周器と、前記基準信号の位相と前記比較信号の位相を比較し、その比較結果に基づいて第１及び第２の位相差信号を出力する位相比較器と、前記第１及び第２の位相差信号に基づいた信号を出力するチャージポンプと、前記チャージポンプの出力信号に基づく制御電圧信号を前記電圧制御発振器に出力するローパスフィルタと、前記第１及び第２の位相差信号が入力され、該第１及び第２の位相差信号に基づいて、前記比較信号の位相が前記基準信号の位相にロックしたことを検出する請求項１乃至６のうちの何れか１項に記載のロック検出回路とを備えた。
【００２９】
（作用）
従って、請求項１に記載の発明によれば、クロック発生部１により、第１及び第２の位相差信号φＲ，φＰがＮＯＲ論理演算されて、検出クロック信号Ｘ２が生成される。位相差検出部に、クロック発生部１とは独立して第１及び第２の位相差信号φＲ，φＰが入力され、その第１及び第２の位相差信号φＲ，φＰがＮＡＮＤ論理演算されて、基準信号と比較信号との位相差に応じた第３の位相差信号が生成される。状態検出部には第３の位相差信号と検出クロック信号Ｘ２が入力され、検出クロック信号に同期して第３の位相差信号に基づいて、基準信号の位相と比較信号の位相との状態に応じた状態信号が生成される。このとき、検出クロック信号Ｘ２は第１，第２の位相差信号φＲ，φＰに同期しているため、基準信号，比較信号の周波数に関係なく安定してロックが検出される。
【００３０】
請求項２に記載の発明によれば、状態検出部はフリップフロップ回路が備えられ、そのフリップフロップ回路には検出クロック信号と第３の位相差信号とが入力される。
【００３１】
請求項３に記載の発明によれば、状態検出部は遅延回路が備えられ、その遅延回路には第３の位相差信号が入力され、その第３の位相差信号を予め設定された時間だけ遅延させた遅延信号が生成される。そして、検出クロック信号に同期して遅延信号に基づいて、遅延時間と基準信号の位相と比較信号の位相の時間差に応じた状態信号が生成される。
【００３２】
請求項４に記載の発明によれば、状態検出部は複数の遅延回路が備えられ、各遅延回路には第３の位相差信号が入力され、その第３の位相差信号を予め互いに異なるように設定された時間だけ遅延させた複数の遅延信号が生成される。そして、検出クロック信号に同期して複数の遅延信号のうちの１つに基づいて、選択された遅延時間と基準信号の位相と比較信号の位相の時間差の応じた状態信号が生成される。そのため、ロック検出のための遅延時間を任意に変更することができる。
【００３３】
請求項５に記載の発明によれば、ロックカウンタには状態信号が入力され、その状態信号がカウントされて所定値となったときにロック検出信号が出力されるため、偶発的な信号出力が抑えられる。
【００３４】
請求項６に記載の発明によれば、ロックカウンタは検出クロック信号に同期して状態信号をカウントし、そのカウント値が所定値となった時にロック検出信号が出力されるため、基準信号，比較信号の周波数に関わりなくロック検出信号が出力されると共に、偶発的な出力信号が抑えられる。
【００３５】
請求項７に記載の発明によれば、ロック検出回路は、第１及び第２の位相差信号に同期するように生成された検出クロック信号に同期して、第１及び第２の位相差信号に基づいて基準信号の位相に比較信号の位相がロックしているか否かを検出する。そして、検出クロック信号は第１及び第２の位相差信号に同期しているため、ＰＬＬ周波数シンセサイザの基準信号，比較信号の周波数に関係なく安定してロックが検出される。
【００３６】
【発明の実施の形態】
以下、本発明を具体化した一実施の形態を図２〜図５に従って説明する。
尚、説明の便宜上、従来と同様の構成については同一の符号を付してその説明を一部省略する。
【００３７】
図２は、ＰＬＬ周波数シンセサイザ（以下、ＰＬＬ回路という）４０を示す。ＰＬＬ回路４０は、基準分周カウンタ１１、比較分周カウンタ１２、位相比較器１３、チャージポンプ１４、ローパスフィルタ（以下、ＬＰＦという）１５、電圧制御発振器（以下、ＶＣＯという）１６、ロック検出回路４１を備える。
【００３８】
基準分周カウンタ１１は、水晶振動器１８の発振に基づく固有周波数の水晶発振信号ｆｏを分周した基準信号ｆｒを位相比較器１３に出力する。比較分周カウンタ１２はＶＣＯ１６の出力信号ｆｖを分周した比較信号ｆｐを位相比較器１３に出力する。
【００３９】
位相比較器１３は基準信号ｆｒと比較信号ｆｐとの位相を比較し、その比較結果に基づいて第１の位相差信号φＲ及び第２の位相差信号φＰをチャージポンプ１４に出力する。チャージポンプ１４は第１及び第２の位相差信号φＲ，φＰに基づいた電圧信号ＤｏをＬＰＦ１５に出力する。
【００４０】
ＬＰＦ１５はチャージポンプ１４の電圧信号Ｄｏを平滑することにより高周波成分を除去した制御信号ＶT をＶＣＯ１６に出力する。ＶＣＯ１６は制御信号ＶT の電圧値に応じた周波数の出力信号ｆｖを外部回路に出力する。この出力信号ｆｖは比較分周カウンタ１２に帰還される。
【００４１】
出力信号ｆｖの周波数が所望の周波数より低くなったとき、比較信号ｆｐの周波数が基準信号ｆｒの周波数より低くなり、両信号ｆｒ，ｆｐの位相に差が生じる。位相比較器１３は、両信号ｆｒ，ｆｐの位相差に応じたパルス幅の第１，第２の位相差信号φＲ，φＰを出力する。
【００４２】
チャージポンプ１４は位相差信号φＲ，φＰのパルス幅に応じた電圧信号ＤｏをＬＰＦ１５に出力し、ＬＰＦ１５は、電圧信号Ｄｏに基づいて制御信号ＶT の電圧値を変更、例えば高い電圧値の制御信号ＶT を出力する。ＶＣＯ１６は、制御信号ＶT に基づいて高い周波数の出力信号ｆｖを出力する。
【００４３】
逆に、出力信号ｆｖの周波数が所望の周波数より高くなったとき、比較信号ｆｐの周波数が基準信号ｆｒの周波数より高くなり、両信号ｆｒ，ｆｐの位相に差が生じる。位相比較器１３は、両信号ｆｒ，ｆｐの位相差に応じたパルス幅の第１，第２の位相差信号φＲ，φＰを出力する。
【００４４】
チャージポンプ１４は位相差信号φＲ，φＰのパルス幅に応じた電圧信号ＤｏをＬＰＦ１５に出力し、ＬＰＦ１５は、電圧信号Ｄｏに基づいて低い電圧値の制御信号ＶT を出力する。ＶＣＯ１６は、制御信号ＶT に基づいて低い周波数の出力信号ｆｖを出力する。
【００４５】
ＰＬＬ回路４０は、上記の動作を繰り返し実行し、ＶＣＯ１６から出力する出力信号ｆｖの周波数を所望の周波数にロックする。
ロック検出回路４１は、位相比較器１３から第１，第２の位相差信号φＲ，φＰが入力される。ロック検出回路４１は、第１，第２の位相差信号φＲ，φＰのみに基づいて、出力信号ｆｖがロック状態か否かを検出し、その検出結果に応じたレベルのロック検出信号ＬＤを出力する。
【００４６】
即ち、ロック検出回路４１は、従来のロック検出回路１７のように基準分周カウンタ１１の出力する基準クロック信号ＣＫを入力しない。そして、ロック検出回路４１は、第１，第２の位相差信号φＲ，φＰだけに基づいてＰＬＬ回路４０がロック状態か否かを検出するように構成されている。
【００４７】
従って、本実施形態のロック検出回路４１は、基準信号ｆｒ，比較信号ｆｐの周波数に関わらずにロック状態又は非ロック状態を検出し、その検出した状態に応じたロック検出信号ＬＤを出力する。即ち、本実施形態のロック検出回路４１は、基準信号ｆｒ等の周波数の高低による影響を受けない。そのため、本実施形態のＰＬＬ回路４０は、従来のＰＬＬ回路１０に比べて高い周波数の出力信号ｆｖに対応することができる。
【００４８】
次に、ロック検出回路４１の構成を説明する。
ロック検出回路４１は、位相差検出部４２、クロック発生部４３、状態検出部４４、ロックカウンタ４５を備える。
【００４９】
位相差検出部４２は、第１，第２の位相差信号φＲ，φＰが入力される。位相差検出部４２は、第１，第２の位相差信号φＲ，φＰに基づいて、両位相差信号φＲ，φＰのパルス幅に応じた第３の位相差信号Ｘ１を生成する。位相差検出部４２は、第３の位相差信号Ｘ１を状態検出部４４に出力する。
【００５０】
位相比較器１３は、基準信号ｆｒと比較信号ｆｐの位相差に応じたパルス幅の第１，第２の位相差信号φＲ，φＰを出力する。また、位相比較器１３は、位相の早い信号に対応してパルス幅の広い位相差信号を出力する。
【００５１】
例えば、基準信号ｆｒが比較信号ｆｐより位相が早い場合、位相比較器１３は、第２の位相差信号φＰよりも幅の広い第１の位相差信号φＲを出力する。従って、第１，第２の位相差信号φＲ，φＰは、基準信号ｆｒと比較信号ｆｐの位相差を示す情報と、位相が早い信号を示す情報を含む。
【００５２】
位相差検出部４２は、両位相差信号φＲ，φＰに基づいて、基準信号ｆｒと比較信号ｆｐの位相差に応じた第３の位相差信号Ｘ１を生成する。この第３の位相差信号Ｘ１は、基準信号ｆｒの位相と、比較信号ｆｐの位相の何れが早くても同じ波形となる。従って、第３の位相差信号Ｘ１は、基準信号ｆｒと比較信号の位相差を示す情報のみを含む。
【００５３】
クロック発生部４３は、第１，第２の位相差信号φＲ，φＰが入力される。クロック発生部４３は、第１，第２の位相差信号φＲ，φＰに基づいて、位相差信号φＲ，φＰに同期した検出クロック信号Ｘ２を生成する。クロック発生部４３は、検出クロック信号Ｘ２を状態検出部４４，ロックカウンタ４５に出力する。
【００５４】
位相検出部４３とクロック発生回路４３は、第１，第２の位相差信号φＲ，φＰに基づいて、それぞれ第３の位相差信号Ｘ１，検出クロック信号Ｘ２を生成する。検出クロック信号Ｘ２は、第３の位相差信号Ｘ１と同期している。
【００５５】
状態検出部４４は、第３の位相差信号Ｘ１と検出クロック信号Ｘ２が入力される。状態検出部４４は、検出クロック信号Ｘ２に同期動作する。状態検出部４４は、第３の位相差信号Ｘ１に基づいて、状態信号Ｘ３を生成する。状態検出部４４は、状態信号Ｘ３をロックカウンタ４５に出力する。
【００５６】
第３の位相差信号Ｘ１と検出クロック信号Ｘ２は、それぞれ第１，第２の位相差信号φＲ，φＰに基づいて生成される。その第１，第２の位相差信号φＲ，φＰは、基準信号ｆｒと比較信号ｆｐの位相差に対応している。従って、状態信号Ｘ３は、基準信号ｆｒと比較信号ｆｐの位相差、即ち、ＰＬＬ回路４０の状態（ロック状態又は非ロック状態）に対応している。尚、基準信号ｆｒと比較信号ｆｐの位相差の値が所定の範囲に入っている場合をロック状態とし、位相差が所定の範囲に入っていない場合を非ロック状態としている。
【００５７】
ロックカウンタ４５は、検出クロック信号Ｘ２と状態信号Ｘ３が入力される。ロックカウンタ４５は、検出クロック信号Ｘ２に基づいて、ロック状態に対応する状態信号Ｘ３をカウントする。ロックカウンタ４５は、カウント値に基づいて、ロック状態に対応する状態信号Ｘ３が連続して所定回数入力されると、Ｈレベルのロック状態検出信号ＬＤを出力する。このロックカウンタ４５により、基準信号ｆｒと比較信号ｆｐの位相が偶然に一致した場合に誤ってロック状態に対応するロック検出信号ＬＤを出力するのを防止する。
【００５８】
図３は、ロック検出回路４１の具体的構成を示す。
位相差検出部４２は、ナンド回路５１にて構成される。ナンド回路５１は、位相比較器１３の第１，第２の位相差信号φＲ，φＰが入力される。図４に示すように、ナンド回路５１は、第１，第２の位相差信号φＲ，φＰのうちの少なくとも一方がＬレベルの場合にＨレベルの第３の位相差信号Ｘ１を出力する。
【００５９】
クロック発生部４３は、ノア回路５２にて構成される。ノア回路５２は、位相比較器１３の第１，第２の位相差信号φＲ，φＰが入力される。ノア回路５２は、共にＬレベルの第１，第２の位相差信号φＲ，φＰに対応してＨレベルの検出クロック信号Ｘ２を出力する。
【００６０】
第１，第２の位相差信号φＲ，φＰのパルス幅は、基準信号ｆｒと比較信号ｆｐの位相差に対応している。詳しくは、第１，第２の位相差信号φＲ，φＰの何れか一方がＬレベルである期間が、基準信号ｆｒと比較信号ｆｐの位相差に対応している。
【００６１】
そして、位相差検出部４２は、第１，第２の位相差信号φＲ，φＰのうちの、一方がＬレベルの位相差信号φＲ，φＰに応答してＨレベルの第３の位相差信号Ｘ１を出力する。また、クロック発生部４３は、共にＬレベルの第１，第２の位相差信号φＲ，φＰに応答してＨレベルの検出クロック信号Ｘ２を出力する。
【００６２】
従って、基準信号ｆｒと比較信号ｆｐの位相がずれている場合、第３の位相差信号Ｘ１が検出クロック信号Ｘ２よりも早く出力される。また、図４に示すように、第３の位相差信号Ｘ１が出力される時間と検出クロック信号Ｘ２が出力される時間の差（時間差）Δｔは、基準信号ｆｒと比較信号ｆｐの位相差を示している。即ち、クロック発生部４３は、第３の位相差信号Ｘ１から基準信号ｆｒと比較信号ｆｐの位相差を示す時間差Δｔだけ遅れた検出クロック信号Ｘ２を出力する。
【００６３】
状態検出部４４は、遅延回路５３、データフリップフロップ回路（以下、単にＦＦ回路という）５４を備える。第３の位相差信号Ｘ１は、遅延回路５３に入力される。遅延回路５３は、直列接続された偶数個（図３では２個）のインバータ回路５５を備える。遅延回路５３は、第３の位相差信号Ｘ１をインバータ回路５５の段数に応じた時間Δτ（図４参照）だけ遅延させ、遅延信号ＤＸ１としてＦＦ回路５４に出力する。即ち、遅延回路５３は、第３の位相差信号Ｘ１から遅延時間Δτだけ遅れた遅延信号ＤＸ１を出力する。
【００６４】
ＦＦ回路５４は、データ端子に遅延信号ＤＸ１が入力される。ＦＦ回路５４は、クロック端子に検出クロック信号Ｘ２が入力される。ＦＦ回路５４は、検出クロック信号Ｘ２の立ち上がりエッジに同期して、出力端子Ｑから遅延信号ＤＸ１に基づく状態信号Ｘ３を出力する。
【００６５】
検出クロック信号Ｘ２の立ち上がりエッジは、第３の位相差信号Ｘ１のそれよりも時間差Δｔだけ遅れている。一方、遅延信号ＤＸ１の立ち上がりエッジは、第３の位相差信号Ｘ１のそれよりも遅延時間Δτだけ遅れている。
【００６６】
従って、遅延時間Δτよりも時間差Δｔが大きい場合、ＦＦ回路５４は、検出クロック信号Ｘ２の立ち上がりエッジがＨレベルの遅延信号ＤＸ１よりも早く入力される。その結果、ＦＦ回路５４は、Ｌレベルの状態信号Ｘ３を出力する。
【００６７】
一方、遅延時間Δτよりも時間差Δｔが小さい場合、ＦＦ回路５４は、検出クロック信号Ｘ２の立ち上がりエッジよりも早くＨレベルの遅延信号ＤＸ１が入力される。その結果、ＦＦ回路５４は、Ｈレベルの状態信号Ｘ３を出力する。
【００６８】
即ち、状態検出部４４は、基準信号ｆｒと比較信号ｆｐの位相差を示す時間差Δｔが遅延時間Δτよりも大きい場合にＬレベルの状態信号Ｘ３を出力し、時間差Δｔが遅延時間Δτよりも小さい場合にＨレベルの状態信号Ｘ３を出力する。そして、Ｈレベルの状態信号Ｘ３は、基準信号ｆｒと比較信号ｆｐの位相が一致しているか位相のズレが少ない状態であり、この時ＰＬＬ回路４０はロック状態にある。
【００６９】
従って、遅延時間Δτを大きくすると、状態検出部４４は、基準信号ｆｒと比較信号ｆｐの位相差が大きくてもロック状態を示すＨレベルの検出信号Ｘ３を出力する。即ち、遅延時間Δτを設定することは、基準信号ｆｒと比較信号ｆｐの位相差を許容してロック状態に対応する状態信号Ｘ３を出力する範囲を設定する、即ち検出精度を設定することに対応する。
【００７０】
ロックカウンタ４５は、所定の段数（本実施形態では３段）の同期型カウンタを含む。ロックカウンタ４５は、段数に応じた数のＦＦ回路６１〜６３、インバータ回路６４〜６６、ナンド回路６７を備える。
【００７１】
各ＦＦ回路６１〜６３は、クロック端子にインバータ回路６４により基準クロック信号Ｘ２が反転された反転クロック信号Ｘ２ａが入力される。初段のＦＦ回路６１は、データ端子Ｄにインバータ回路６５により状態信号Ｘ３が反転された反転信号Ｘ３ａが入力される。初段のＦＦ回路６１の出力端子Ｑは２段目のＦＦ回路６２のデータ端子Ｄに接続され、そのＦＦ回路６２の出力端子Ｑは最終段のＦＦ回路６３のデータ端子Ｄに接続されている。
【００７２】
各ＦＦ回路６１〜６３は、反転クロック信号Ｘ２ａの立ち上がりエッジ、即ち検出クロック信号Ｘ２の立ち下がりエッジに同期して、出力端子Ｑから入力信号に基づく信号Ｓ１１〜Ｓ１３を出力する。
【００７３】
ナンド回路６７は、各ＦＦ回路６１〜６３の出力信号Ｓ１１〜Ｓ１３が入力される。ナンド回路６７は、Ｈレベルの出力信号Ｓ１１〜Ｓ１３に基づいてＬレベルの信号を出力する。インバータ回路６６は、ナンド回路６７の出力信号を反転してロック検出信号ＬＤとして出力する。
【００７４】
次に、上記のように構成されたロック検出回路の作用を、図４，５のタイムチャートを用いて説明する。
［出力信号ｆｖの周波数が所望の周波数より高い場合］
この時、比較信号ｆｐの周波数は基準信号ｆｒの周波数よりも高い（ｆｒ＜＜ｆｐ）。図３の位相比較器１３は、比較信号ｆｐの立ち上がりエッジが基準信号ｆｒのそれよりも早く入力される。位相比較器１３は、基準信号ｆｒ，比較信号ｆｐの立ち上がりエッジに同期して、Ｌレベルの第１，第２の位相差信号φＲ，φＰを出力する。即ち、位相比較器１３は、Ｌレベルの第２の位相差信号φＰを、第１の位相差信号φＲよりも先に出力する。
【００７５】
そして、位相比較器１３は、共にＬレベルの位相差信号φＲ，φＰを出力した後、所定期間経過後に同時にＨレベルの位相差信号φＲ，φＰを出力する。従って、この場合には、第２の位相差信号φＰのパルス幅は、第１の位相差信号φＲのそれよりも基準信号ｆｒと比較信号ｆｐの位相差（周波数差）分だけ長くなる。
【００７６】
位相差検出部４２は、第１，第２の位相差信号φＲ，φＰに基づいて、基準信号ｆｒと比較信号ｆｐの位相差に対応する第３の位相差信号Ｘ１を生成する。この場合、位相差検出部４２は、Ｌレベルの第２の位相差信号φＰに応答してＨレベルの第３の位相差信号Ｘ１を出力する。そして、位相差検出部４２は、Ｈレベルの第１，第２位相差信号φＲ，φＰに応答してＬレベルの第３の位相差信号Ｘ３を出力する。
【００７７】
クロック発生回路４３は、第１，第２の位相差信号φＲ，φＰに基づいて、位相差信号φＲ，φＰに同期した検出クロック信号Ｘ２を生成する。詳しくは、クロック発生回路４３は、共にＬレベルの位相差信号φＲ，φＰを入力している間、Ｈレベルの検出クロック信号Ｘ２を出力する。この場合、クロック発生回路４３は、Ｌレベルの第１の位相比較信号φＲに応答して、該信号φＲに同期したＨレベルの検出クロック信号Ｘ２を出力する。
【００７８】
状態検出部４４の遅延回路５３は、第３の位相差信号Ｘ３を所定の遅延時間Δτだけ遅延させた遅延信号ＤＸ１を生成し、ＦＦ回路５４に出力する。ＦＦ回路５４は、検出クロック信号Ｘ２の立ち上がりエッジに同期して、遅延信号ＤＸ１に対応するレベルの状態信号Ｘ３を出力する。
【００７９】
第１，第２の位相差信号φＲ，φＰの立ち上がりエッジが入力される時間の差（絶対値）をΔｔとする。この時間差Δｔは、基準信号ｆｒと比較信号ｆｐの位相差（周波数差）に対応している。また、この時間差Δｔは、遅延信号ＤＸ１を生成するための第３の位相差信号Ｘ１の立ち上がりエッジから検出クロック信号Ｘ２の立ち上がりエッジまでの時間に対応している。
【００８０】
この時間差Δｔと遅延時間Δτが、
Δτ＜＜Δｔ （１）
の関係にある場合、図４に示すように、ＦＦ回路５４は、検出クロック信号Ｘ２の立ち上がりエッジが入力されたとき、Ｈレベルの遅延信号ＤＸ１が入力されている。
【００８１】
従って、ＦＦ回路５４は、Ｈレベルの遅延信号ＤＸ１に対応してＨレベルの状態信号Ｘ３を出力する。ロックカウンタ５５は、Ｈレベルの状態信号Ｘ３に対応してＬレベルのロック検出信号ＬＤを出力する。このＬレベルのロック検出信号ＬＤにより、図２のＰＬＬ回路４０の非ロック状態が検出される。
【００８２】
出力信号ｆｖの周波数が低下して所望の周波数に近づく（ｆｒ＜ｆｐ）と、時間差Δｔと遅延時間Δτとの差が小さくなる。しかし、時間差Δｔと遅延時間Δτの関係が
Δτ＜Δｔ （２）
の場合、ＦＦ回路５４は、検出クロック信号Ｘ２の立ち上がりエッジが入力されたときにＨレベルの遅延信号ＤＸ１が入力されている。
【００８３】
従って、ＦＦ回路５４は、Ｈレベルの遅延信号ＤＸ１に対応してＨレベルの状態信号Ｘ３を出力する。ロックカウンタ５５は、Ｈレベルの状態信号Ｘ３に対応して各段のＦＦ回路６１〜６３がＬレベルの信号Ｓ１１〜Ｓ１３を出力するため、Ｌレベルのロック検出信号ＬＤを出力する。このＬレベルのロック検出信号ＬＤにより、図２のＰＬＬ回路４０の非ロック状態が検出される。
【００８４】
更に出力信号ｆｖの周波数が低下して所望の周波数と一致する（ｆｒ＝ｆｐ）と、時間差Δｔが０（ゼロ）となるため、時間差Δｔと遅延時間Δτは、
Δτ＞Δｔ （３）
の関係となる。
【００８５】
そして、第１，第２の位相差信号φＲ，φＰの立ち下がりエッジが一致するため、第３の位相差信号Ｘ３の立ち上がりエッジと検出クロック信号Ｘ２の立ち上がりエッジが一致する。そして、遅延信号ＤＸ１の立ち上がりエッジは、第３の位相差信号Ｘ３から遅延時間Δτだけ遅れるため、ＦＦ回路５４は、検出クロック信号Ｘ２の立ち上がりエッジが入力されたときにＬレベルの遅延信号ＤＸ１が入力されている。
【００８６】
従って、ＦＦ回路５４は、Ｌレベルの遅延信号ＤＸ１に対応してＬレベルの状態信号Ｘ３を出力する。ロックカウンタ５５の初段のＦＦ回路６１は、Ｌレベルの状態信号Ｘ３に対応してＨレベルの信号Ｓ１１を出力する。次段以降のＦＦ回路６２，６３は、Ｌレベルの信号Ｓ１２，Ｓ１３を出力する。従って、ロックカウンタ５５は、Ｌレベルのロック検出信号ＬＤを出力する。
【００８７】
［非ロック状態からロック状態への移行］
時間差Δｔが遅延時間Δτよりも小さくなると、図３のＦＦ回路５４は、検出クロック信号Ｘ２の立ち上がりエッジに同期して、Ｌレベルの遅延信号ＤＸ１に対応してＬレベルの状態信号Ｘ３を出力する。
【００８８】
ロックカウンタ５５のＦＦ回路６１は、データ端子Ｄにインバータ回路６３により状態信号Ｘ３が反転されたＨレベルの反転信号Ｘ３ａが入力される。ＦＦ回路６１は、反転クロック信号Ｘ２ａの立ち上がりエッジ、即ち検出クロック信号Ｘ２の立ち下がりエッジに同期して、Ｈレベルの反転信号Ｘ３ａに対応するＨレベルの信号Ｓ１１を出力する。
【００８９】
ＦＦ回路６２は、データ端子ＤにＦＦ回路６１の出力信号Ｓ１１が入力される。ＦＦ回路６２は、上記ＦＦ回路６１と同様に、検出クロック信号Ｘ２の立ち下がりエッジに同期してＨレベルの出力信号Ｓ１１に対応するＨレベルの信号Ｓ１２を出力する。
【００９０】
ＦＦ回路６３は、データ端子ＤにＦＦ回路６２の出力信号Ｓ１２が入力される。ＦＦ回路６３は、上記ＦＦ回路６１，６２と同様に、検出クロック信号Ｘ２の立ち下がりエッジに同期してＨレベルの出力信号Ｓ１２に対応するＨレベルの信号Ｓ１３を出力する。
【００９１】
この様にして、ＦＦ回路６１〜６３は、検出クロック信号Ｘ２の立ち下がりエッジが入力される毎にＨレベルの反転信号Ｘ３ａを伝達する。その結果、ＦＦ回路６１〜６３がＨレベルの信号Ｓ１１〜Ｓ１３を出力すると、各信号Ｓ１１〜Ｓ１３が入力されるナンド回路６７はＬレベルの信号を出力する。インバータ回路６６は、ナンド回路６７の出力するＬレベルの信号を反転してＨレベルのロック検出信号ＬＤを出力する。
【００９２】
従って、図５に示すように、ロック検出回路４１は、基準信号ｆｒと比較信号ｆｐの周波数が一致して状態検出部４４がＬレベルの状態信号Ｘ３を出力した後、ロックカウンタ４５を構成する同期型カウンタの段数に対応する数の検出クロック信号Ｘ２の立ち下がりエッジを入力すると、Ｈレベルのロック検出信号ＬＤを出力する。このＨレベルのロック検出信号ＬＤにより、外部回路等は、図２のＰＬＬ回路４０のロック状態を検出する。
【００９３】
［ロック状態から非ロック状態への移行］
ＰＬＬ回路４０がロック状態にある時に基準信号ｆｒと比較信号ｆｐの周波数がずれる、例えば図５において、比較信号ｆｐの周波数が基準信号ｆｒの周波数よりも高く（ｆｒ＜＜ｆｐ）なると、図３の状態検出部４４を構成するＦＦ回路５４は、検出クロック信号Ｘ２の立ち上がりエッジが入力されるときにＨレベルの遅延信号ＤＸ１が入力される。従って、ＦＦ回路５４は、検出クロック信号Ｘ２の立ち上がりエッジに同期して、遅延信号ＤＸ１に対応するＨレベルの状態信号Ｘ３を出力する。
ロックカウンタ４５の初段に設けられたＦＦ回路６１は、インバータ回路６５を介して状態信号Ｘ３が反転されたＬレベルの反転信号Ｘ３ａが入力される。そして、ＦＦ回路６１は、検出クロック信号Ｘ２の立ち下がりエッジに同期して、反転信号Ｘ３ａに対応するＬレベルの信号Ｓ１１を出力する。このＬレベルの出力信号Ｓ１１に応答してナンド回路６７はＨレベルの信号を出力するため、インバータ回路６６はＬレベルのロック検出信号ＬＤを出力する。
【００９４】
従って、ロック検出回路４１は、基準信号ｆｒと比較信号ｆｐの位相が所定値よりもずれると、直ちにＬレベルのロック検出信号ＬＤを出力する。このＬレベルのロック検出信号ＬＤにより、外部回路等は、図２のＰＬＬ回路４０の非ロック状態を直ちに検出する。
【００９５】
［出力信号ｆｖの周波数が所望の周波数より低い場合］
この時、比較信号ｆｐの周波数は基準信号ｆｒの周波数よりも低い（ｆｒ＞＞ｆｐ）。図３の位相比較器１３は、基準信号ｆｒの立ち上がりエッジが比較信号ｆｐのそれよりも早く入力される。位相比較器１３は、基準信号ｆｒ，比較信号ｆｐの立ち上がりエッジに同期して、Ｌレベルの第１，第２の位相差信号φＲ，φＰを出力する。即ち、位相比較器１３は、Ｌレベルの第１の位相差信号φＲを、第２の位相差信号φＰよりも先に出力する。
【００９６】
そして、位相比較器１３は、共にＬレベルの位相差信号φＲ，φＰを出力した後、所定期間経過後に同時にＨレベルの位相差信号φＲ，φＰを出力する。従って、この場合には、第１の位相差信号φＲのパルス幅は、第２の位相差信号φＰのそれよりも基準信号ｆｒと比較信号ｆｐの位相差（周波数差）分だけ長くなる。
【００９７】
位相差検出部４２は、第１，第２の位相差信号φＲ，φＰに基づいて、基準信号ｆｒと比較信号ｆｐの位相差に対応する第３の位相差信号Ｘ１を生成する。この第３の位相差信号Ｘ１には、基準信号ｆｒと比較信号ｆｐの何れの位相が進んでるかを示す情報を含んでいない。即ち、第３の位相差信号Ｘ１は、基準信号ｆｒと比較信号ｆｐの位相差の絶対値を示している。従って、この場合は、上記の比較信号ｆｐの周波数が基準信号ｆｒの周波数よりも高い場合と同様に動作するため、詳細な説明を省略する。
【００９８】
以上記述したように、本実施の形態によれば、以下の効果を奏する。
（１）ロック検出回路４４の位相差検出部４２は、所定周波数の発振信号ｆｏを基準周波数に分周した基準信号ｆｒの位相とＶＣＯ１６の周波数信号ｆｖを設定周波数に分周した比較信号ｆｐの位相とを比較した比較結果に基づく第１，第２の位相差信号φＲ，φＰが入力される。位相差検出部４２は、第１，第２の位相差信号φＲ，φＰに基づいて、基準信号ｆｒと比較信号ｆｐの位相差に応じた第３の位相差信号Ｘ１を生成する。クロック発生部４３は、第１，第２の位相差信号φＲ，φＰに基づいて、位相差信号φＲ，φＰに同期した検出クロック信号Ｘ２を生成する。状態検出部４４は、第３の位相差信号Ｘ１と検出クロック信号Ｘ２が入力され、検出クロック信号Ｘ２に同期し、第３の位相差信号Ｘ１に基づいて基準信号の位相と前記比較信号の位相がロックしているか否かを検出し、その検出結果に応じた状態信号Ｘ３を出力する。ロックカウンタ４５は、状態信号Ｘ３に基づいてロック検出信号ＬＤを出力するようにした。
【００９９】
その結果、基準信号ｆｒ，比較信号ｆｐの周波数が高くなっても、第３の位相差信号Ｘ１に同期する比較クロック信号Ｘ２に基づいて、ロック状態が検出されるため、安定してロック状態を検出することができる。
【０１００】
尚、本発明は前記実施の形態の他、以下の態様で実施してもよい。
○上記実施形態では、遅延回路５３を構成するインバータ回路５５の段数を適宜変更して遅延時間Δτを変更して実施しても良い。また、インバータ回路５５の駆動能力を変更して遅延時間Δτを変更して実施しても良い。
【０１０１】
また、図６に示すように、遅延時間の異なる複数の遅延回路５３ａ１〜５３ａｎを備えて実施しても良い。各遅延回路５３ａ１〜５３ａｎは並列に接続されると共に、各遅延回路５３ａ１〜５３ａｎにはスイッチＳＷ１〜ＳＷｎが直列に接続される。そして、スイッチＳＷ１〜ＳＷｎのうちの１つをチップ外部から選択してオンとすることにより、任意の遅延時間を選択することができる。そのため、選択した遅延時間に対する基準信号ｆｒの位相と比較信号ｆｐの位相の時間差Δｔの関係に基づくロック検出信号ＬＤを出力することができる。即ち、ロック検出信号ＬＤの検出精度を任意に変更することが可能となる。
【０１０２】
○上記実施形態において、ロックカウンタ４５の段数を２段又は４段以上に変更して実施してもよい。２段のロックカウンタ４５は、回路構成を簡単にする。４段以上のロックカウンタ４５は、ロック状態が３段のときよりも更に確定した後にロック検出信号ＬＤを出力する。
【０１０３】
○上記実施形態において、位相差検出部４２、クロック発生部４３、状態検出部４４の回路構成をそれぞれ適宜変更して実施しても良い。
○上記実施形態において、ロックカウンタ４５を省略し、状態検出部４４から出力される状態信号Ｘ３をロック検出信号ＬＤとして出力する構成としてもよい。ロックカウンタ４５を省略する分、回路構成を簡単にすることができる。
【０１０４】
【発明の効果】
以上詳述したように、請求項１乃至６に記載の発明によれば、基準信号，比較信号の周波数に関わらずに安定してロック状態を検出することが可能なロック検出回路を提供することができる。
【０１０５】
また、請求項７に記載の発明によれば、基準信号，比較信号の周波数に関わらずに安定してロック状態を検出することができるロック検出回路を備えたＰＬＬ周波数シンセサイザを提供することができる。
【図面の簡単な説明】
【図１】 本発明の原理説明図。
【図２】 一実施形態のＰＬＬ周波数シンセサイザのブロック回路図。
【図３】 一実施形態のロック検出回路の回路図。
【図４】 ロック検出回路の動作を示すタイムチャート。
【図５】 ロック検出回路の動作を示すタイムチャート。
【図６】 別のロック検出回路を示す一部回路図。
【図７】 従来のＰＬＬ周波数シンセサイザのブロック回路図。
【図８】 従来のロック検出回路の回路図。
【符号の説明】
１ クロック発生部
２ ロック検出部
φＲ 第１の位相差信号
φＰ 第２の位相差信号
Ｘ２ 比較クロック信号
ＬＤ ロック検出信号
Claims (7)
- 所定周波数の発振信号を基準周波数に分周した基準信号の位相と電圧制御発振器の周波数信号を設定周波数に分周した比較信号の位相とを比較した比較結果に基づく第１及び第２の位相差信号が入力され、該第１及び第２の位相差信号に基づいて前記基準信号の位相と前記比較信号の位相がロックしているか否かを検出し、その検出結果に応じたロック検出信号を出力するロック検出回路において、
前記第１の位相差信号と第２の位相差信号とをＮＯＲ論理演算することで、検出クロック信号を生成するクロック発生部と、
前記クロック発生部とは独立して、前記第１の位相差信号と前記第２の位相差信号とをＮＡＮＤ論理演算することで、前記基準信号と前記比較信号との位相差に応じた第３の位相差信号として生成する位相差検出部と、
前記検出クロック信号と前記第３の位相差信号とに基づいて、前記検出クロック信号に同期した状態信号を生成する状態検出部とを含み、
前記状態検出部にて生成した前記状態信号を前記ロック検出信号として出力することを特徴とするロック検出回路。 - 前記状態検出部は、
前記検出クロック信号と前記第３の位相差信号とが入力されるフリップフロップ回路を備えることを特徴とする請求項１に記載のロック検出回路。 - 前記状態検出部は、前記第３の位相差信号が入力され、該第３の位相差信号を予め設定された時間だけ遅延させた遅延信号を生成する遅延回路を備え、
前記状態検出部は、前記検出クロック信号に同期して前記遅延信号に基づいて前記基準信号の位相と前記比較信号の位相の状態に応じた状態信号を生成するようにした請求項１又は２に記載のロック検出回路。 - 前記状態検出部は、前記第３の位相差信号が入力され、該第３の位相差信号を予め互いに異なるように設定された時間だけ遅延させた遅延信号を生成する複数の遅延回路を備え、
前記状態検出部は、前記検出クロック信号に同期して前記複数の遅延信号のうちの１つに基づいて前記基準信号の位相と前記比較信号の位相の状態に応じた状態信号を生成するようにした請求項１又は２に記載のロック検出回路。 - 前記状態信号が入力され、前記状態信号をカウントし、そのカウント値が所定値となったときに前記ロック検出信号を出力するロックカウンタを備えた請求項１乃至４のうちの何れか１項に記載のロック検出回路。
- 前記ロックカウンタは前記検出クロック信号が入力され、該検出クロック信号に同期して前記状態信号をカウントし、そのカウント値が所定値となったときに前記ロック検出信号を出力するようにした請求項５に記載のロック検出回路。
- 入力される制御電圧信号の電圧値に応じた周波数信号を出力する電圧制御発振器と、
所定周波数の発振信号を基準周波数に分周した基準信号を出力する基準分周器と、
前記電圧制御発振器の周波数信号を分周した比較信号を出力する比較分周器と、
前記基準信号の位相と前記比較信号の位相を比較し、その比較結果に基づいて第１及び第２の位相差信号を出力する位相比較器と、
前記第１及び第２の位相差信号に基づいた信号を出力するチャージポンプと、
前記チャージポンプの出力信号に基づく制御電圧信号を前記電圧制御発振器に出力するローパスフィルタと、
前記第１及び第２の位相差信号が入力され、該第１及び第２の位相差信号に基づいて、前記比較信号の位相が前記基準信号の位相にロックしたことを検出する請求項１乃至６のうちの何れか１項に記載のロック検出回路とを備えたＰＬＬ周波数シンセサイザ。
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| US7706496B2 (en) * | 2005-01-31 | 2010-04-27 | Skyworks Solutions, Inc. | Digital phase detector for a phase locked loop |
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| JP2828286B2 (ja) | 1989-11-16 | 1998-11-25 | 富士通株式会社 | Ｐｌｌのロック検出回路 |
| US5260979A (en) * | 1991-05-28 | 1993-11-09 | Codex Corp. | Circuit and method of switching between redundant clocks for a phase lock loop |
| US5355037A (en) * | 1992-06-15 | 1994-10-11 | Texas Instruments Incorporated | High performance digital phase locked loop |
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