KR20140112241A

KR20140112241A - 올-디지털 위상 동기 루프와 이의 동작 방법

Info

Publication number: KR20140112241A
Application number: KR1020130026725A
Authority: KR
Inventors: 박재진; 장태광; 리우런롱
Original assignee: 삼성전자주식회사
Priority date: 2013-03-13
Filing date: 2013-03-13
Publication date: 2014-09-23
Also published as: US20140266355A1; US8981824B2

Abstract

올-디지털 위상 동기 루프(all-digital phase-locked loop(ADPLL))의 동작 방법은 기준 클락 신호와 상기 ADPLL의 피드백 신호를 비교하고, 비교 결과에 따라 비교 신호(UP)를 출력하는 단계 및 상기 비교 신호의 토글링 횟수를 이용하여 상기 ADPLL의 락(lock) 여부를 검출하는 단계를 포함한다.

Description

올-디지털 위상 동기 루프와 이의 동작 방법{ALL-DIGITAL PHASE-LOCKED LOOP AND OPERATING METHOD THEREOF}

본 발명의 개념에 따른 실시 예는 올-디지털 위상 동기 루프(all-digital phase-locked loop(ADPLL))에 관한 것으로, 특히 뱅뱅 위상-주파수 검출기(bangbang phase frequency detector)로부터 출력된 비교 신호의 토글링 횟수를 이용하여 상기 ADPLL의 락(lock) 여부를 검출할 수 있는 ADPLL과 상기 ADPLL의 동작 방법에 관한 것이다.

위상 동기 루프(phase-locked loop(PLL))는 입력 클락 검출 신호의 위상에 관련된 위상을 갖는 출력 클락 검출 신호를 발생하는 제어 회로이다.

상기 PLL은 무선 통신 장치, 컴퓨터, 및 다른 전자 장치들에서 널리 사용된다.

본 발명이 이루고자 하는 기술적인 과제는 뱅뱅 위상-주파수 검출기(bangbang phase frequency detector)로부터 비교 신호의 토글링 횟수를 이용하여 락(lock) 여부를 검출할 수 있는 ADPLL, 상기 ADPLL의 동작 방법, 및 이를 포함하는 장치들을 제공하는 것이다.

본 발명의 실시 예에 따른 올-디지털 위상 동기 루프(all-digital phase-locked loop(ADPLL))의 동작 방법은 기준 클락 검출 신호와 상기 ADPLL의 피드백 신호를 비교하고, 비교 결과에 따라 비교 신호를 출력하는 단계, 및 상기 비교 신호의 토글링 횟수를 이용하여 상기 ADPLL의 락(lock) 여부를 검출하는 단계를 포함할 수 있다.

실시 예에 따라, 상기 검출하는 단계는, 상기 토글링 횟수와 기준 횟수를 비교하고, 비교 결과에 따라 상기 ADPLL의 상기 락 여부를 검출할 수 있다.

실시 예에 따라, 상기 검출하는 단계는, 상기 비교 신호의 에지들(edges)을 카운트하여 상기 토글링 횟수를 판단하는 단계를 더 포함할 수 있다.

실시 예에 따라, 상기 토글링 횟수를 판단하는 단계는, 자동 주파수 제어 모드(automatic frequency control(AFC) mode)가 종료된 후에 상기 비교 신호의 상기 에지들을 카운트하여 상기 토글링 횟수를 판단할 수 있다.

실시 예에 따라, 검출된 락 여부에 따라 락 신호를 출력하는 단계를 더 포함할 수 있다.

실시 예에 따라, 상기 토글링 횟수를 판단하는 단계는, 상기 락 신호에 기초하여 상기 ADPLL이 언-락(un-lock) 상태인 동안에, 상기 비교 신호의 상기 에지들을 카운트하여 상기 토글링 횟수를 판단할 수 있다.

실시 예에 따라, 상기 락 신호에 기초하여 상기 ADPLL의 폐루프 대역폭을 제어하는 단계를 더 포함할 수 있다.

본 발명의 실시 예에 따른 올-디지털 위상 동기 루프(all-digital phase-locked loop(ADPLL))의 동작 방법은, 상기 ADPLL에 포함된 디지털 제어 오실레이터를 정상 모드에서 제어하기 위한 제어 코드에 기초하여, 모드 전환이 필요한지 여부를 모니터링하는 단계, 및 모니터링 결과에 따라, 상기 정상 모드를 자동 주파수 제어 모드(automatic frequency control(AFC) mode)로 전환하는 단계를 포함할 수 있다.

실시 예에 따라, 상기 제어 코드는, 상기 ADPLL의 폐루프 대역폭에 관련된 커패시터 어레이의 총 커패시턴스를 제어하기 위한 코드일 수 있다.

실시 예에 따라, 상기 모니터링하는 단계는, 상기 제어 코드에 기초하여 상기 커패시터 어레이에 포함된 커패시터들이 전부 온 된 경우 또는 전부 오프 된 경우를 모니터링할 수 있다.

실시 예에 따라, 상기 모니터링하는 단계는, 상기 제어 코드에 기초하여 상기 총 커패시턴스에 연관된 커패시터 사용률을 판단하는 단계, 및 판단된 커패시터 사용률과 기준 값들 각각을 비교하고, 비교 결과에 따라 상기 모드 전환이 필요한지 여부를 모니터링할 수 있다.

실시 예에 따라, 상기 기준 값들은 상한 기준 값과 하한 기준 값을 포함할 수 있다.

실시 예에 따라, 상기 전환하는 단계는, 상기 커패시터 사용률이 상기 상한 기준 값보다 크거나 상기 커패시터 사용률이 상기 하한 기준 값보다 작은 경우, 상기 정상 모드를 상기 자동 주파수 제어 모드로 전환할 수 있다.

실시 예에 따라, 상기 모니터링 결과에 따라 모니터링 결과 신호를 출력하는 단계, 및 상기 모니터링 결과 신호를 상기 ADPLL의 피드백 신호와 동기화하는 단계를 더 포함하고, 상기 전환하는 단계는, 상기 동기화된 모니터링 결과 신호에 기초하여 상기 정상 모드를 자동 주파수 제어 모드로 전환할 수 있다.

본 발명의 실시 예에 따른 올-디지털 위상 동기 루프(all-digital phase-locked loop(ADPLL))는, 기준 클락 검출 신호와 상기 ADPLL의 피드백 신호를 비교하고, 비교 결과에 따라 비교 신호를 출력하는 뱅뱅 위상-주파수 검출기, 및 상기 비교 신호의 토글링 횟수를 이용하여 상기 ADPLL의 락(lock) 여부를 검출하는 락 검출기를 포함할 수 있다.

실시 예에 따라, 상기 락 검출기는, 상기 비교 신호의 에지들(edges)을 카운트하여 상기 토글링 횟수를 판단하는 카운터 회로, 및 상기 카운터 회로의 카운트 값을 이용하여 상기 ADPLL의 상기 락 여부를 검출하는 검출 회로를 포함할 수 있다.

실시 예에 따라, 상기 에지들은, 라이징 에지들(rising edges) 또는 폴링 에지들(falling edges)일 수 있다.

실시 예에 따라, 상기 ADPLL에 포함된 디지털 제어 오실레이터를 정상 모드에서 제어하기 위한 제어 코드들에 기초하여 모드 전환이 필요한지 여부를 모니터링하고, 모니터링 결과에 따라, 상기 정상 모드를 자동 주파수 제어 모드(automatic frequency control(AFC) mode)로 전환하기 위한 모니터링 결과 신호를 출력하는 모니터 회로를 더 포함할 수 있다.

실시 예에 따라, 상기 모니터 회로는, 상기 락 검출기의 검출 결과에 따라 상기 ADPLL이 락 상태인 경우에 상기 모니터링을 수행할 수 있다.

실시 예에 따라, 상기 락 검출기는, 상기 모니터링 결과 신호에 기초하여 리셋 될 수 있다.

본 발명의 실시 예에 따른 시스템 온 칩(system on chip(SoC))은 올-디지털 위상 동기 루프(all-digital phase-locked loop(ADPLL)), 및 상기 ADPLL의 출력 클락 검출 신호에 관련된 클락 검출 신호에 응답하여 동작하는 애플리케이션 프로세서를 포함하며, 상기 ADPLL은, 기준 클락 검출 신호와 상기 ADPLL의 피드백 신호를 비교하고, 비교 결과에 따라 비교 신호를 출력하는 뱅뱅 위상-주파수 검출기, 및 상기 비교 신호의 토글링 횟수를 이용하여 상기 ADPLL의 락(lock) 여부를 검출하는 락 검출기를 포함할 수 있다.

본 발명의 실시 예에 따른 휴대용 전자 장치는 상기 SoC, 및 상기 애플리케이션 프로세서에 의해 처리된 데이터를 디스플레이하는 디스플레이를 포함할 수 있다.

본 발명의 실시 예에 따른 방법과 장치는 간단한 구조를 가지는 락 검출기를 이용함으로써 효율적인 레이아웃을 가질 수 있다.

또한, 상기 락 검출기를 이용함으로써 전력 소모를 줄일 수 있는 효과가 있다.

본 발명의 실시 예에 따른 방법과 장치는 공정(process)/전압(voltage)/온도 (temperature) 변화(PVT variation)에 따른 지터(jitter) 값을 모니터링하여 보상할 수 있는 효과가 있다.

본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.
도 1은 본 발명의 실시 예에 따른 올-디지털 위상 동기 루프를 포함하는 시스템 온 칩의 일 실시 예를 나타내는 블록도이다.
도 2는 본 발명의 실시 예에 따른 올-디지털 위상 동기 루프를 포함하는 시스템 온 칩의 다른 실시 예를 나타내는 블록도이다.
도 3은 본 발명의 실시 예에 따른 올-디지털 위상 동기 루프의 블록도를 나타낸다.
도 4는 도 3의 삼-위상 신호 생성기의 출력 신호들과 적응 이득 제어 회로의 동작을 설명하기 위한 파형도들을 나타낸다.
도 5는 도 3의 뱅뱅 위상 주파수 검출기의 동작을 설명하기 위한 파형도이다.
도 6은 도 3의 자동 주파수 제어 회로의 동작을 설명하기 위한 플로우차트이다.
도 7은 도 3의 자동 주파수 제어 회로의 동작을 설명하기 위한 개념도이다.
도 8은 도 3에 도시된 락 검출기의 블록도이다.
도 9는 도 8에 도시된 락 검출기의 일 실시 예를 나타내는 회로도이다.
도 10은 도 9에 도시된 신호들의 일 실시 예를 나타내는 타이밍도이다.
도 11은 도 3의 적분 회로의 회로도를 나타낸다.
도 12는 도 3의 PRNG(pseudo random number generator)를 포함하는 누산기의 동작을 설명하기 위한 개념도이다.
도 13은 도 3의 디지털 제어 오실레이터의 회로도를 나타낸다.
도 14는 도 13의 커패시터 뱅크의 동작을 설명하기 위한 개념도이다.
도 15는 도 3에 도시된 모니터 회로의 블록도이다.
도 16은 도 15에 도시된 사용률 모니터링 회로의 일 실시 예를 나타내는 회로도이다.
도 17은 도 15에 도시된 사용률 모니터링 회로의 다른 실시 예를 나타내는 회로도이다.
도 18은 도 15에 도시된 동기화 회로의 일 실시 예를 나타내는 블록도이다.
도 19는 본 발명의 일 실시 예에 따른 올-디지털 위상 동기 루프의 동작을 설명하기 위한 플로우차트이다.
도 20은 본 발명의 다른 실시 예에 따른 올-디지털 위상 동기 루프의 동작을 설명하기 위한 플로우차트이다.
도 21은 본 발명의 실시 예에 따른 올-디지털 위상 동기 루프를 포함하는 휴대용 전자 장치의 블록도를 나타낸다.

본 명세서에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.

본 발명의 개념에 따른 실시 예는 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있으므로 특정 실시 예들을 도면에 예시하고 본 명세서에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예를 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.

제1 및/또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.

어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.

본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 다수개의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다.

도 1은 본 발명의 실시 예에 따른 올-디지털 위상 동기 루프를 포함하는 시스템 온 칩의 일 실시 예를 나타내는 블록도이다.

도 1을 참조하면, 시스템 온 칩(system on chip(SoC); 100A)은 버퍼(103), 올-디지털 위상 동기 루프(all-digital phase-locked loop(ADPLL); 200), 복수의 시스템들(210-1~210-3), 및 분주기(105)를 포함한다.

버퍼(103)는 SoC(100A)의 외부에 구현된 크리스탈-오실레이터(101)의 출력 신호를 버퍼링하여 입력 클락 신호(FIN)를 생성한다.

ADPLL(200)은 서치 원도우(search window)를 이용하여 ADPLL(200)의 피드백 신호의 위상 변화를 검출하고, 검출 결과에 기초하여 ADPLL(200)의 폐루프 대역폭(closed-loop bandwidth)을 조절하고, 조절 결과에 따라 출력 클락 신호(FOUT)를 생성할 수 있다.

즉, ADPLL(200)은 서치 윈도우 내에서 ADPLL(200)의 피드백 신호의 위상이 변하는지의 여부에 따라 ADPLL(200)의 폐루프 대역폭을 제어할 수 있다.

복수의 시스템들(210-1과 210-22) 각각은 출력 클락 신호(FOUT)에 응답하여 동작한다.

분주기(105)는 출력 클락 신호(FOUT)를 분주비에 따라 분주하고 분주된 출력 클락 신호(DFOUT)를 시스템(210-3)으로 출력한다.

복수의 시스템들(210-1~210-3) 각각은 출력 클락 신호(FOUT) 또는 출력 클락 신호(FOUT)에 관련된 클락 신호를 이용하여 동작하는 하드웨어 또는 회로를 의미한다.

예컨대, 시스템(210-1)은 CPU(central processing unit), 프로세서 또는 애플리케이션 프로세서(application processor(AP))일 수 있고, 시스템(210-2)은 GPU (graphic processing unit)일 수 있고, 시스템(210-3)은 메모리 장치 또는 메모리 컨트롤러일 수 있다.

복수의 시스템들(210-1~210-3) 각각은 IP(intellectual property)일 수 있다. 본 명세서에서 IP는 SoC(100A)에서 사용되는 기능 블록(function block)으로서, CPU, 프로세서, 멀티-코어 프로세서(multi-core processor)의 각 코어(core), 메모리 장치, USB(universal serial bus), PCI(peripheral component interconnect), 디지털 신호 프로세서(digital signal processor(DSP)), 와이어드 인터페이스(wired interface), 무선 인터페이스 (wireless interface), 컨트롤러 (controller), 임베디드 소프트웨어(embedded software), 코덱(codec), 비디오 모듈(예컨대, 카메라 인터페이스(camera interface), JPEG(Joint Photographic Experts Group) 프로세서, 비디오 프로세서 (video processor), 또는 믹서(mixer), 등), 3D 그래픽 코어(3-dimentional graphic core), 오디오 시스템(audio system), 또는 드라이버(driver) 등을 의미할 수 있다.

SoC(100A)는 AP의 일부 또는 모바일 AP의 일부를 의미할 수 있다.

도 2는 본 발명의 실시 예에 따른 올-디지털 위상 동기 루프를 포함하는 시스템 온 칩의 다른 실시 예를 나타내는 블록도이다.

도 1과 도 2를 참조하면, 입력 클락 신호(FIN)를 생성하는 오실레이터(104)가 SoC(100B)의 내부에 구현된 것을 제외하면, 도 1의 SoC(100A)의 구조와 기능은 도 2의 SoC(100B)의 구조와 기능과 실질적으로 동일하다.

도 3은 본 발명의 실시 예에 따른 올-디지털 위상 동기 루프의 블록도를 나타내고, 도 4는 도 3의 삼-위상 신호 생성기의 출력 신호들과 적응 이득 제어 회로의 동작을 설명하기 위한 파형도들을 나타낸다.

도 3을 참조하면, ADPLL(200)은 전치-분주기(pre-divider; 310), 삼-위상 신호 생성기(three-phase signal generator(TGP); 320), 적응 이득 제어(adaptive gain control(AGC)) 회로(330), 및 폐루프 대역폭 조절 회로(340)를 포함한다.

전치-분주기(310)는 입력 클락 신호(FIN)를 분주비(P1)로 분주하고 P1-분주된 클락 신호(PFIN)를 출력한다.

도 4에 도시된 바와 같이, TGP(320)는 P1-분주된 클락 신호(PFIN)를 이용하여 각각이 서로 다른 위상을 갖는 세 개의 기준 클락 신호들(FREF, EFREF, 및 LFREF)을 생성할 수 있다. 예컨대, 세 개의 기준 클락 신호들(FREF, EFREF, 및 LFREF) 각각의 주파수는 서로 동일할 수 있다.

실시 예에 따라 TGP(320)는 각각이 서로 다른 위상을 갖는 네 개 이상의 기준 클락 신호들을 생성하는 멀티-위상 신호 생성기로 대체될 수 있다.

TGP(320)는 복수의 기준 클락 신호들(FREF, EFREF, 및 LFREF)을 생성하는 기준 클락 신호 생성기의 기능을 수행한다.

검출 회로의 기능을 수행하는 AGC 회로(330)는 서치 원도우(SW)를 이용하여 ADPLL(200)의 피드백 신호(FFEED)의 위상 변화(change or transition)를 검출하고 검출 결과에 따라 검출 신호, 예컨대 하이 게인 인에이블 신호(high gain enable signal; HG)를 생성할 수 있다.

도 4에 도시된 바와 같이, 서치 원도우(SW)는 어얼리(early) 기준 클락 신호 (EFREF)의 상승 에지(TE)와 레이트(late) 기준 클락 신호(LFREF)의 상승 에지(TL)에 의해 정의될 수 있다.

경우1(CASE1)과 같이, 피드백 신호(FFEED)의 위상 변화 시점(TF1), 예컨대 상승 에지가 어얼리 기준 클락 신호(EFREF)의 위상 변화 시점(TE), 예컨대 상승 에지보다 빠를 때(lead), AGC 회로(330)는 하이 레벨을 갖는 하이 게인 인에이블 신호(HG)를 생성한다.

경우2(CASE2)과 같이, 피드백 신호(FFEED)의 위상 변화 시점(TF2)이 서치 윈도우(SW) 내에 존재할 때, AGC 회로(330)는 로우 레벨을 갖는 하이 게인 인에이블 신호(HG)를 생성한다.

경우3(CASE3)과 같이, 피드백 신호(FFEED)의 위상 변화 시점(TF3)이 레이트 기준 클락 신호(LFREF)의 위상 변화 시점(TL)보다 늦을 때, AGC 회로(330)는 하이 레벨을 갖는 하이 게인 인에이블 신호(HG)를 생성한다.

폐루프 대역폭 조절 회로(340)는 하이 게인 인에이블 신호(HG)에 따라 ADPLL(200)의 폐루프 대역폭을 조절할 수 있다.

예컨대, 경우1(CASE1) 또는 경우3(CASE3)과 같이 서치 윈도우(SW) 밖에서 피드백 신호(FFEED)의 위상 변화가 검출될 때, 즉 하이 게인 인에이블 신호(HG)가 하이 레벨로 활성화될 때, 폐루프 대역폭 조절 회로(340)는 제1폐루프 대역폭을 갖는 피드백 신호(FFEED)를 생성한다.

그러나, 경우2(CASE2)과 같이 서치 윈도우(SW) 내에서 피드백 신호(FFEED)의 위상 변화가 검출될 때, 즉 하이 게인 인에이블 신호(HG)가 로우 레벨로 비활성화될 때, 폐루프 대역폭 조절 회로(340)는 제2폐루프 대역폭을 갖는 피드백 신호 (FFEED)를 생성한다.

이때, 상기 제1폐루프 대역폭은 상기 제2폐루프 대역폭보다 크다.

실시 예에 따라, 폐루프 대역폭 조절 회로(340)는 하이 게인 인에이블 신호 (HG)와 락 신호(LD)에 응답하여 ADPLL(200)의 폐루프 대역폭을 조절할 수 있다.

예컨대, 하이 게인 인에이블 신호(HG)가 하이 레벨이고 락 신호(LD)가 로우 레벨일 때, 폐루프 대역폭 조절 회로(340)는 제3폐루프 대역폭을 갖는 피드백 신호 (FFEED)를 생성한다.

그러나 하이 게인 인에이블 신호(HG)가 로우 레벨 또는 락 신호(LD)가 하이 레벨일 때, 폐루프 대역폭 조절 회로(340)는 제4폐루프 대역폭을 갖는 피드백 신호 (FFEED)를 생성한다. 이때, 상기 제3폐루프 대역폭은 상기 제4폐루프 대역폭보다 크다.

폐루프 대역폭 조절 회로(340)는 뱅뱅 위상-주파수 검출기(bangbang phase frequency detector(BBPFD); 341), 자동 주파수 제어(automatic frequency control(AFC)) 회로(343), 락 검출기(344), 적분 회로(345), 미세 조절 회로(fine tuning circuit; 347), 디지털 제어 오실레이터(digitally controlled oscillator(DCO); 349), 모니터 회로(monitor circuit;350), 주-분주기(351), 및 출력-분주기(353)를 포함할 수 있다.

BBPFD(341)는 기준 클락 신호(FREF)의 위상과 주파수와 피드백 신호(FFEED)의 위상과 주파수를 비교하고 비교 결과에 따라 비교 신호(UP)를 출력한다.

도 5는 도 3의 뱅뱅 위상 주파수 검출기의 동작을 설명하기 위한 파형도이다.

각 비교 시점(CP1과 CP2)에서, 기준 클락 신호(FREF)의 위상(또는 위상 천이 시점)이 피드백 신호(FFEED)의 위상(또는 위상 천이 시점)보다 빠르면(lead), BBPFD(341)는 DCO(349)의 각 출력 클락 신호(DCOF1과 DCOF2)의 주파수를 증가시키기 위해 하이 레벨을 갖는 비교 신호(UP)를 출력한다.

예컨대, 레이트 상태(LATE)에서 BBPFD(341)는 하이 레벨을 갖는 비교 신호 (UP)를 출력한다.

그러나, 각 비교 시점(CP3과 CP4)에서, 기준 클락 신호(FREF)의 위상(또는 위상 천이 시점)이 피드백 신호(FFEED)의 위상(또는 위상 천이 시점)보다 느리면 (lag), BBPFD(341)는 DCO(349)의 각 출력 클락 신호(DCOF1과 DCOF2)의 주파수를 감소시키기 위해 로우 레벨을 갖는 비교 신호(UP)를 출력한다.

예컨대, 어얼리 상태(EARLY) 상태에서 BBPFD(341)는 로우 레벨을 갖는 비교 신호(UP)를 출력한다.

예컨대, BBPFD(341)는 언-락 상태(un-lock state)에서는 하이 레벨 또는 로우 레벨을 유지하는 비교 신호(UP)를 출력한다. 그러나, BBPFD(341)는 락 상태 (lock state)에서는 하이 레벨과 로우 레벨 사이를 토글링(toggling)하는 비교 신호(UP)를 출력한다.

PLL 인에이블 신호(PLL_EN)에 응답하여 인에이블된 AFC 회로(343)는 기준 클락 신호(FREF)의 상승 에지에 응답하여 분주기 인에이블 신호(DIV_EN)를 생성한다. 따라서, 주-분주기(351)는 분주기 인에이블 신호(DIV_EN)에 응답하여 피드백 신호 (FFEED)를 생성한다.

AFC 모드에서 AFC 회로(343)는 기준 클락 신호(FREF)의 주파수와 피드백 신호(FFEED)의 주파수를 서로 비교하고, 비교 결과에 따라 제1제어 코드(PVTC)와 제2제어 코드(COARSE)를 생성한다.

상기 AFC 모드에서 AFC 회로(343)를 제외한 회로 블록들(310, 320, 330, 341, 344, 345, 347, 349, 350, 351, 및 353)은 디스에이블된다. 따라서, DCO(349)의 전력 소모는 감소하고, DCO(349)의 해상도는 증가하고, DCO(349)의 위상 잡음(phase noise)는 감소하고, 락 시간이 감소한다.

여기서, 락 시간은 ADPLL(200)이 언-락 상태로부터 락 상태로 되는데 소요되는 시간을 의미한다.

제1제어 코드(PVTC)는 DCO(349)의 공정(process)/전압(voltage)/온도 (temperature) 변화(PVT variation)를 튜닝(tuning), 조절(calibration) 또는 보상 (compensation)하기 위한 디지털 신호들이다.

예컨대, 제1제어 코드(PVTC)는 ADPLL(200)의 피드백 신호(FFEED)의 폐루프 대역폭에 관련된 지연 셀들의 지연량을 조절한다.

제2제어 코드(COARSE)는, 각 출력 신호(DCOF1과 DCOF2)의 각 주파수를 튜닝, 조절, 또는 보상하기 위해, DCO(349)로 공급되는 전압 또는 전류를 조절하기 위한 디지털 신호들이다.

예컨대, 제2제어 코드(COARSE)는 ADPLL(200)의 피드백 신호(FFEED)의 폐루프 대역폭에 관련된 전류 원의 전류량을 제어한다.

실시 예들에 따라, AFC 모드에서 AFC 회로(343)는 제1제어 코드(PVTC)와 제2제어 코드(COARSE)를 서로 다른 타이밍에서 생성할 수 있고, 제1제어 코드(PVTC)와 제2제어 코드(COARSE)를 동시에 생성할 수 있다.

예컨대, 제1제어 코드(PVTC)에 포함된 비트들의 수는 제2제어 코드(COARSE)에 포함된 비트들의 수와 다를 수 있다.

AFC 모드에서 AFC 회로(343)는 두 단계 주파수 튜닝 동작(two step frequency tuning)을 수행한다.

첫 번째 단계에서, DCO(349)의 PVT 변화를 보상하기 위해, DCO(349)의 가장 넓은 주파수 튜닝 범위를 제어하기 위해 제1제어 코드(PVTC)가 생성된다.

두 번째 단계에서, DCO(349)의 중간 주파수 튜닝 범위를 제어하기 위해 제2제어 코드(COARSE)가 생성된다.

상기 두 단계 주파수 튜닝 동작이 종료된 후, 정상 모드에서 DCO(349)의 갇장 작은 주파수 튜닝 범위를 제어하기 위해 정밀 제어 코드(PROP, FINE, 및 DITHER)가 생성된다. 따라서, 상기 정상 모드의 초기에, DCO(349)는 타겟 주파수와 매우 근접한 주파수에서 동작한다.

AFC 회로(343)는 AFC 모드가 종료된 경우, AFC 모드가 종료되었음을 지시하는 AFC 종료 신호(AFC_END)를 출력할 수 있다.

도 6은 도 3의 자동 주파수 제어 회로의 동작을 설명하기 위한 플로우차트이고, 도 7은 도 3의 자동 주파수 제어 회로의 동작을 설명하기 위한 개념도이다.

제1제어 코드(PVTC)에 포함된 비트들 및/또는 제2제어 코드(COARSE)에 포함된 비트들을 결정하는 방식은 도 6과 도 7을 참조하여 개념적으로 설명된다. 설명의 편의를 위해, 제1제어 코드(PVTC) 또는 제2제어 코드(COARSE)는 6-비트들이라고 가정한다.

그러나 상술한 바와 같이, 제1제어 코드(PVTC)에 포함된 비트들의 수는 제2제어 코드(COARSE)에 포함된 비트들의 수와 다를 수 있다.

제1초기값(C0, 예컨대 C0=32=6'b100000)이 제1값(C)으로 설정되고 제2초기값 (A0, 예컨대 A0=16=6'b010000)이 제2값(A)로 설정된다(S60-1).

기준 클락 신호(FREF)의 주파수와 피드백 신호(FFEED)의 주파수가 서로 비교된다(S60-2).

기준 클락 신호(FREF)의 주파수가 피드백 신호(FFEED)의 주파수보다 높으면 (S60-2), 예컨대 레이트(LATE) 상태에서 S60-3단계가 수행된다.

즉, 제1초기값(C0=32=6'b100000)과 제2초기값(A0=16=6'b010000)의 합이 제1값(C=48=6'b110000)으로 다시 설정되고, 제2초기값(A0=16=6'b010000)의 절반에 상응하는 값이 제2값(A=8=6'b001000)으로 다시 설정된다(S60-3).

제2값(A=8=6'b001000)이 1, 즉 6'b000001이 아니므로(S60-4), S60-2단계가 수행된다.

기준 클락 신호(FREF)의 주파수가 피드백 신호(FFEED)의 낮으면(S60-2), 예컨대, 어얼리(EARLY) 상태에서 S60-5단계가 수행된다.

제1값(C=48=6'b110000)과 제2값(A=8=6'b001000)의 차가 제1값 (C=40=6'b101000)으로 다시 설정되고, 제2값(A=8=6'b001000)의 절반에 상응하는 값이 제2값(A=4=6'b000100)으로 다시 설정된다(60-5).

제2값(A=4=6'b000100)이 1이 아니므로(S60-4), S60-2단계가 다시 수행된다.

기준 클락 신호(FREF)의 주파수가 피드백 신호(FFEED)의 낮으면(S60-2), S60-5단계가 다시 수행된다.

제1값(C=40=6'b101000)과 제2값(A=4=6'b000100)의 차가 제1값 (C=36=6'b100100)으로 다시 설정되고, 제2값(A=4=6'b000100)의 절반에 상응하는 값이 제2값(A=2=6'b000010)으로 다시 설정된다.

제2값(A=2=6'b000010)이 1이 아니므로(S60-4), S60-2단계가 다시 수행된다.

기준 클락 신호(FREF)의 주파수가 피드백 신호(FFEED)의 높으면(S60-2), S60-3단계가 다시 수행된다.

제1값(C=36=6'b100100)과 제2값(A=2=6'b000010)의 합이 제1값 (C=38=6'b100110)으로 다시 설정되고, 제2값(A=2=6'b000010)의 절반에 상응하는 값이 제2값(A=1=6'b00001)으로 다시 설정된다(S60-3).

도 6과 도 7을 참조하여 설명한 방법에 따라, AFC 회로(343)는 MSB(most significant bit)의 다음 비트부터 LSB(least significant bit)까지를 순차적으로 설정할 수 있다.

제2값(A=1=6'b00001)이 1이므로(S60-4), 제1제어 코드(PVTC)에 포함된 비트들 및/또는 제2제어 코드(COARSE)에 포함된 비트들은 6'b100110으로 결정된다.

도 6과 도 7을 참조하여 설명한 바와 같이, AFC 회로(343)는 기준 클락 신호 (FREF)의 주파수와 피드백 신호(FFEED)의 주파수를 비교하고, 비교 결과에 따라 제1제어 코드(PVTC) 및/또는 제2제어 코드(COARSE)를 생성할 수 있다.

따라서, DCO(349)와 주-분주기(351)를 적절하게 설계하면, ADPLL(200)은 기준 클락 신호(FREF)의 주파수에 근사한 주파수를 갖는 피드백 신호(FFEED)를 생성할 수 있다.

다시 도 3을 참조하면, 락 검출기(344)는 비교 신호(UP)의 레벨의 변화를 감시하고 감시 결과에 따라 락 신호(LD)를 생성한다.

락 검출기(344)는 비교 신호(UP)의 토글링 여부에 따라 ADPLL(200)의 락 여부를 판단할 수 있다. 예컨대, 락 검출기(344)는 락 상태에서는 하이 레벨을 갖는 락 신호(LD)를 생성하고 언-락 상태에서는 로우 레벨을 갖는 락 신호(LD)를 생성할 수 있다.

즉, 락 검출기(344)는 비교 신호(UP)에 기초하여 ADPLL(200)의 락 여부를 검출하고, 검출 결과에 따라 락 신호(LD)를 출력할 수 있다.

락 검출기(344)는 디코더 활성화 신호(RC_EN) 및/또는 AFC 종료 신호(AFC_END)에 응답하여 리셋(reset)될 수 있다.

락 검출기(344)는 도 8 내지 도 10을 참조하여 상세히 설명된다.

도 8은 도 3에 도시된 락 검출기의 블록도이다.

도 3과 도 8을 참조하면, 락 검출기(344)는 AND 게이트(344-1), 카운터 회로(counter circuit;344-2), 검출 회로(detection circuit;344-3), OR 게이트(344-4), 및 인버터(inverter;344-5)를 포함할 수 있다.

락 신호(LD)는 인버터(344-5)를 통하여 반전되며, 반전된 락 신호(/LD)는 BBPFD(341)로부터 출력된 비교 신호(UP)와 함께 AND 게이트(344-1)로 입력될 수 있다.

AND 게이트(344-1)는 반전된 락 신호(/LD)가 하이 레벨일 때, 비교 신호(UP)를 카운터 회로(344-2)의 입력 신호(UP')로 공급할 수 있다. 이 경우, AND 게이트(344-1)에서 발생되는 지연을 무시하면 비교 신호(UP)와 입력 신호(UP')는 실질적으로 동일하다.

즉, AND 게이트(344-1)는 ADPLL(200)이 언-락 상태인 동안에, 비교 신호(UP)를 카운터 회로(344-2)의 입력 신호(UP')로 공급할 수 있다.

카운터 회로(344-2)는 입력 신호(UP')의 토글링(toggling) 횟수를 카운트하고, 카운트 결과에 따라 카운트 신호(CNT)를 출력할 수 있다.

검출 회로(344-3)는 카운터 회로(344-2)로부터 전송된 카운트 신호(CNT)에 기초하여 ADPLL(200)의 락 여부를 검출할 수 있다. 검출 회로(344-3)는 검출 결과에 따라 락 신호(LD)를 생성할 수 있다.

예컨대, ADPLL(200)이 락 상태인 경우 검출 회로(344-3)는 하이 레벨의 락 신호(LD)를 출력하고, ADPLL(200)이 언-락 상태인 경우 검출 회로(344-3)는 로우 레벨의 락 신호(LD)를 출력할 수 있다.

OR 게이트(344-4)는 AFC 회로(343)로부터 전송된 AFC 종료 신호(AFC_END)와 모니터 회로(350)로부터 출력된 디코더 활성화 신호(RC_EN)의 반전 신호를 OR 연산하고, 연산 결과에 따라 락 검출기 리셋 신호(LD_RST)를 출력할 수 있다.

카운터 회로(344-2) 및/또는 검출 회로(344-3)는 락 검출기 리셋 신호(LD_RST)에 응답하여 리셋될 수 있다.

실시 예에 따라, AFC 모드가 종료되어 하이 레벨의 AFC 종료 신호(AFC_END)가 OR 게이트(344-4)로 입력되는 경우, 카운터 회로(344-2) 및/또는 검출 회로(344-3)는 락 검출기 리셋 신호(LD_RST)에 응답하여 리셋 될 수 있다. 즉, 락 검출기(344)는 AFC 모드가 종료된 후에(예컨대, 정상 모드에서) 동작할 수 있다.

다른 실시 예에 따라, 로우 레벨의 디코더 활성화 신호(RC_EN)가 OR 게이트(344-4)로 입력되는 경우, 카운터 회로(344-2) 및/또는 검출 회로(344-3)는 락 검출기 리셋 신호(LD_RST)에 응답하여 리셋 될 수 있다. 디코더 활성화 신호(RC_EN)은 로우/컬럼 디코더(347-2)를 활성화시키기 위한 신호를 의미할 수 있다. 로우/컬럼 디코더(347-2)는 정상 모드에서 활성화 되므로, 디코더 활성화 신호(RC_EN)는 AFC 모드에서 로우 레벨을 가질 수 있다. 즉, 락 검출기(344)는 디코더 활성화 신호(RC_EN)에 따라 정상 모드에서 동작할 수 있다.

도 9는 도 8에 도시된 락 검출기의 일 실시 예를 나타내는 회로도이고, 도 10은 도 9에 도시된 신호들의 일 실시 예를 나타내는 타이밍도이다.

도 8 내지 도 10을 참조하면, 카운터 회로(344-2)는 복수의 T-플립플롭들(trigger flip-flops;344-2A 내지 344-2D)을 포함하고, 검출 회로(344-3)도 T-플립플롭으로 구현될 수 있다.

AND 게이트(344-1)는 반전된 락 신호(/LD)가 하이 레벨을 가지는 동안, 즉 ADPLL(200)이 언-락 상태인 동안 비교 신호(UP)를 입력 신호(UP')로써 출력할 수 있다.

복수의 T-플립플롭들(344-2A 내지 344-2D)과 검출 회로(344-3)는 각 T 단자(T1 내지 T5)로 하이 레벨의 입력이 공급된다. 이 때, 각 클럭 단자(CLK1 내지 CLK5)로 입력되는 신호들의 에지들(예컨대, 라이징 에지들(rising edges) 또는 폴링 에지들(falling edges))에서 각 출력 단자(Q1 내지 Q5)의 출력과 각 반전 출력 단자(/Q1 내지 /Q5)의 출력이 토글(toggle)된다.

도 10에서는 각 클럭 단자(CLK1 내지 CLK5)로 입력되는 신호들의 라이징 에지들에서 각 출력 단자(Q1 내지 Q5)의 출력과 각 반전 출력 단자(/Q1 내지 /Q5)의 출력이 토글되는 경우를 가정한다.

제1 T-플립플롭(344-2A)의 출력 단자(Q1)의 출력 신호는 클럭 단자(CLK1)로 입력되는 입력 신호(UP')의 라이징 에지들에서 토글된다.

제1 T-플립플롭(344-2A)의 반전 출력 단자(/Q1)의 출력 신호는 출력 단자(Q1)의 출력 신호와 상보적인 관계를 가진다.

제1 T-플립플롭(344-2A)의 반전 출력 단자(/Q1)의 출력 신호는 제2 T-플립플롭(344-2B)의 클럭 단자(CLK2)로 입력된다. 제2 T-플립플롭(344-2B)의 출력 단자(Q2)의 출력 신호는, 클럭 단자(CLK2)로 입력되는 상기 반전 출력 단자(/Q1)의 출력 신호의 라이징 에지들에서 토글된다.

제2 T-플립플롭(344-2B)의 반전 출력 단자(/Q2)의 출력 신호는 출력 단자(Q2)의 출력 신호와 상보적인 관계를 가진다.

제2 T-플립플롭(344-2B)의 반전 출력 단자(/Q2)의 출력 신호는 제3 T-플립플롭(344-2C)의 클럭 단자(CLK3)로 입력된다. 제3 T-플립플롭(344-2C)의 출력 단자(Q3)의 출력 신호는, 클럭 단자(CLK3)로 입력되는 상기 반전 출력 단자(/Q2)의 출력 신호의 라이징 에지들에서 토글된다.

제3 T-플립플롭(344-2C)의 반전 출력 단자(/Q3)의 출력 신호는 출력 단자(Q3)의 출력 신호와 상보적인 관계를 가진다.

제3 T-플립플롭(344-2C)의 반전 출력 단자(/Q3)의 출력 신호는 제4 T-플립플롭(344-2D)의 클럭 단자(CLK4)로 입력된다. 제4 T-플립플롭(344-2D)의 출력 단자(Q4)의 출력 신호는, 클럭 단자(CLK4)로 입력되는 상기 반전 출력 단자(/Q3)의 출력 신호의 라이징 에지들에서 토글된다.

제4 T-플립플롭(344-2D)의 반전 출력 단자(/Q4)의 출력 신호는 출력 단자(Q4)의 출력 신호와 상보적인 관계를 가진다. 상기 반전 출력 단자(/Q4)의 상기 출력 신호는 카운트 신호(CNT)로서 검출 회로(344-3)의 클럭 단자(CLK5)로 입력된다.

검출 회로(344-3)는 카운트 신호(CNT)의 라이징 에지, 즉 락 상태가 검출되는 시점에서 하이 레벨의 락 신호(LD)를 출력 단자(Q5)로부터 출력할 수 있다.

즉, 락 검출기(344)는 비교 신호(UP) 또는 입력 신호(UP')의 토글링 횟수가 기준 횟수와 동일해 지는 경우에 ADPLL(200)이 락 상태가 되는 것으로 판단할 수 있다.

도 9와 도 10에서는 비교 신호(UP) 또는 입력 신호(UP')가 라이징 에지들 각각에서 16회 토글한 뒤에 ADPLL(200)이 락 상태가 되는 것으로 판단하는 경우를 도시하였으나, 기준 횟수나 락 검출기(344)의 구조는 다양한 변경이 가능하다.

다시 도 3을 참조하면, 적분 회로(345)는 락 신호(LD), 하이 게인 인에이블 신호(HG), 및 비교 신호(UP)에 응답하여 오버플로우/언더플로우 신호(OF/UF), 및 분수 코드(FRAC)를 생성한다.

적분 회로(345)는 도 11을 참조하여 상세히 설명된다.

도 11은 도 3의 적분 회로의 회로도를 나타낸다.

도 11을 참조하면, 적분 회로(345)는 선택 신호 생성기(401), 선택 회로 (403), 곱셈기(multiplier; 405), 및 누산기(accumulator; 407)를 포함한다.

선택 신호 생성기(401)는 락 신호(LD)와 하이 게인 인에이블 신호(HG)에 응답하여 선택 신호(SEL)를 생성한다.

선택 신호 생성기(401)는 락 신호(LD)를 수신하는 인버터(401-1)와, 인버터 (401-1)의 출력 신호와 하이 게인 인에이블 신호(HG)를 논리곱 연산하는 AND 게이트(401-3)를 포함한다.

락 신호(LD)가 로우 레벨이고 하이 게인 인에이블 신호(HG)가 하이 레벨일 때, 즉 ADPLL(200)이 언-락 상태이고 피드백 신호(FFEED)의 위상이 서치 윈도우 (SW) 내에서 천이할 때, 선택 신호 생성기(401)는 하이 레벨을 갖는 선택 신호 (SEL)를 출력한다. 따라서, 선택 회로(403)는 "A"를 출력한다.

그 이외의 경우, 선택 신호 생성기(401)는 로우 레벨을 갖는 선택 신호(SEL)를 출력하므로, 선택 회로(403)는 "1"을 출력한다.

선택 회로(403)는 선택 신호(SEL)에 기초하여 "1" 또는 "A"를 출력한다. 여기서, "1" 및/또는 "A"는 2진수 정수(binary integer)를 나타낼 수 있는 신호들 또는 비트들일 수 있다.

곱셈기(405)는 비교 신호(UP)와 선택 회로(403)로부터 출력된 신호를 곱셈한다.

예컨대, 로우 레벨을 갖는 비교 신호(UP)가 "-1"로 표현되고 하이 레벨을 갖는 비교 신호(UP)가 "+1"로 표현될 때, 곱셈기(405)는 선택 회로(403)의 출력 신호에 따라 "±1" 또는 "±A"를 출력할 수 있다.

누산기(407)는 피드백 신호(FFEED)에 응답하여 현재 입력 값과 이전 입력 값을 누산하고, 누산 결과에 따라 오버플로 비트/언더플로 비트(OF/UF), 및 분수 코드(FRAC)를 생성한다.

누산기(407)는 산술 논리 연산 장치(arithmetic-logic unit(ALU); 407-1)와, 피드백 신호(FFEED)에 응답하여 동작하는 플립-플롭들(407-2)을 포함한다.

ALU(407-1)는 곱셈기(405)의 출력 신호들과 플립-플롭들(407-2)의 출력 신호들을 비트 단위로 가산하고, 가산 결과를 플립-플롭들(407-2)로 출력할 수 있다. 또한, ALU(407-1)는 가산 결과에 따라 생성된 오버플로 비트(OB) 또는 언더플로 비트(UF)를 출력할 수 있다.

다시 도 3을 참조하면, 정밀 제어 코드 생성 회로의 기능을 수행하는 미세 조절 회로(347)는 ADPLL(200)의 피드백 신호(FFEED)의 주파수를 타겟 주파수로 정밀하게 조절할 수 있다.

정상 모드(normal mode)에서, DCO(349)는 정밀 제어 코드에 기초하여 ADPLL(200)의 폐루프 대역폭에 관련된 커패시터들의 총 커패시턴스를 제어할 수 있다. 상기 정밀 제어 코드는 제3제어 코드(PROP), 제4제어 코드(FINE), 및 제5제어 코드(DITHER)를 포함한다.

미세 조절 회로(347)는 하이 게인 복조기(high gain demodulator(HGD); 347-1), 로우/컬럼 디코더(347-2), 및 PRNG(pseudo random number generator)를 갖는 누산기(347-3)를 포함한다.

HGD(347-1)는 비교 신호(UP), 하이 게인 인에이블 신호(HG), 및 락 신호(LD)에 응답하여 제3제어 코드(PROP)를 생성한다.

예컨대, (i) 락 신호(LD)가 로우 레벨이고 비교 신호(UP)가 하이 레벨이고 하이 게인 인에이블 신호(HG)가 하이 레벨일 때, HGD(347-1)는 제1변화량으로 제3제어 코드(PROP)를 증가시킨다.

예컨대, (ii) 락 신호(LD)가 하이 레벨 또는 하이 게인 인에이블 신호(HG)가 로우 레벨이고, 비교 신호(UP)가 하이 레벨일 때, HGD(347-1)는 제2변화량으로 제3제어 코드(PROP)를 증가시킨다. 상기 제1변화량은 상기 제2변화량보다 크다.

예컨대, (iii) 락 신호(LD)가 로우 레벨이고 비교 신호(UP)가 로우 레벨이고 하이 게인 인에이블 신호(HG)가 하이 레벨일 때, HGD(347-1)는 제3변화량으로 제3제어 코드(PROP)를 감소시킨다.

예컨대, (iv) 락 신호(LD)가 하이 레벨 또는 하이 게인 인에이블 신호(HG)가 로우 레벨이고 비교 신호(UP)가 로우 레벨일 때, HGD(347-1)는 제4변화량으로 제3제어 코드(PROP)를 감소시킨다. 상기 제3변화량은 상기 제4변화량보다 크다.

실시 예에 따라, 상기 제1변화량과 상기 제3변화량은 같을 수 있고 상기 제2변화량과 상기 제4변화량은 같을 수 있다.

로우/컬럼 디코더(347-2)는 오버플로 비트(OF)에 응답하여 증가하는 제4제어 코드(FINE)를 생성하고, 언더플로 비트(OF)에 응답하여 감소하는 제4제어 코드 (FINE)를 생성할 수 있다.

로우/컬럼 디코더(347-2)는 모니터 회로(350)로부터 출력된 디코더 활성화 신호(RC_EN)에 응답하여 활성화 또는 비활성화될 수 있다.

예컨대, 로우/컬럼 디코더(347-2)는 디코더 활성화 신호(RC_EN)에 응답하여, 정상 모드에서 활성화되고 AFC 모드에서 비활성화될 수 있다.

PRNG를 갖는 누산기(347-3)는 분수 코드(FRAC)에 응답하여 제5제어 코드 (DITHER)를 생성한다.

PRNG를 갖는 누산기(347-3)는 주-분주기(351)로부터 출력되는 클락 신호 (FAP)에 응답하여 분수 코드(FRAC)를 랜덤화시키고 랜덤화된 제5제어 코드(DITHER)를 생성한다.

제5제어 코드(DITHER)에 따라 DCO(349)로부터 출력된 각 DCO 클락 신호 (DCOF1 및 DCOF2)의 주파수의 해상도(resolution)는 개선되고, PRNG를 갖는 누산기 (347-3)에 포함된 누산기(미도시)의 스퓨리어스 톤(spurious tone)은 제거될 수 있다.

PRNG를 갖는 누산기(347-3)의 구조와 동작에 대해서는, 2012.01.25.자로 한국에 출원된 10-2012-0007129에 기재된 내용 또는 2013.01.09.자로 미국에 출원된 13/737,337에 기재된 내용을 레퍼런스(reference)로 포함한다.

도 12는 도 3의 PRNG(pseudo random number generator)를 포함하는 누산기의 동작을 설명하기 위한 개념도이다.

우선, 설명의 편의를 위해 제5제어 코드(DITHER)는 1-비트라고 가정한다. 도 9를 참조하면, 분수 코드(FRAC)가 증가함에 따라 제5제어 코드(DITHER)를 나타내는 신호의 펄스 폭의 합은 증가한다.

예컨대, 분수 코드(FRAC)가 5'b00000일 때, 제5제어 코드(DITHER)를 나타내는 신호는 로우 레벨이다.

제1구간(T1)에서 분수 코드(FRAC)가 5'b00001일 때, 제5제어 코드(DITHER)를 나타내는 신호는 적어도 하나의 펄스를 포함하고 상기 적어도 하나의 펄스 폭의 합은 주기의 1/32이다

제2구간(T2)에서 분수 코드(FRAC)가 5'b00010일 때, 제5제어 코드(DITHER)를 나타내는 신호는 적어도 하나의 펄스를 포함하고 상기 적어도 하나의 펄스 폭의 합은 주기의 2/32이다.

제3구간(T3)에서 분수 코드(FRAC)가 5'b00011일 때 제5제어 코드(DITHER)를 나타내는 신호는 적어도 하나의 펄스를 포함하고 상기 적어도 하나의 펄스 폭의 합은 주기의 3/32이다.

제(n-1)구간(T_n-1)에서 분수 코드(FRAC)가 5'b11111일 때, 제5제어 코드 (DITHER)를 나타내는 신호는 적어도 하나의 펄스를 포함하고 상기 적어도 하나의 펄스의 폭의 합은 주기의 31/32이다.

이때, 상기 주기는 분수 코드(FRAC)에 포함된 비트들의 수에 관련된 수, 예컨대 32로 가정한다.

도 13은 도 3의 디지털 제어 오실레이터의 회로도를 나타낸다.

도 3과 도 13을 참조하면, DCO(349)는 링(ring)-형태로 접속된 복수의 인버터들(50-1~50-n; n은 자연수), 복수의 인버터 블록들(51-1~51-n), 전류 원(current source; 52), 및 복수의 커패시터 뱅크 어레이들(53-1~53-n)을 포함한다.

복수의 인버터 블록들(51-1~51-n) 각각은 복수의 인버터들(50-1~50-n) 각각과 병렬로 접속된다. 복수의 인버터 블록들(51-1~51-n) 각각은 지연 셀(delay cell)로 불릴 수 있다.

복수의 인버터 블록들(51-1~51-n) 각각은 제1제어 코드(PVTC)에 포함된 비트들 중에서 대응되는 적어도 하나의 비트에 응답하여 인에이블 또는 디스에이블 된다.

복수의 인버터 블록들(51-1~51-n) 각각은 병렬로 접속된 인버터들을 포함한다. 인에이블되는 인버터의 개수가 증가할수록 구동 능력이 증가하므로, DCO(347)의 각 DCO 클락 신호(DCOF1 및 DCOF2)의 주파수는 증가한다.

제1인버터 블록(51-1)은 제1인버터(50-1)에 병렬로 접속된 적어도 하나의 인버터를 포함하며, 상기 적어도 하나의 인버터는 제1제어 코드(PVTC)에 포함된 비트들 중에서 대응되는 적어도 하나의 비트에 응답하여 인에이블 또는 디스에이블 된다.

제2인버터 블록(51-2)은 제2인버터(50-2)에 병렬로 접속된 적어도 하나의 인버터를 포함하며, 상기 적어도 하나의 인버터는 제1제어 코드(PVTC)에 포함된 비트들 중에서 대응되는 적어도 하나의 비트에 응답하여 인에이블 또는 디스에이블 된다.

제n인버터 블록(51-n)은 제2인버터(50-n)에 병렬로 접속된 적어도 하나의 인버터를 포함하며, 상기 적어도 하나의 인버터는 제1제어 코드(PVTC)에 포함된 비트들 중에서 대응되는 적어도 하나의 비트에 응답하여 인에이블 또는 디스에이블 된다.

복수의 인버터 블록들(51-1~51-n) 각각에 포함된 인버터들 중에서 인에이블되는 인버터의 개수에 따라 DCO(349)의 각 DCO 클락 신호(DCOF1와 DCOF2)의 주파수는 조절될 수 있다.

전류 원(52)은 제2제어 코드(COARSE)에 응답하여 복수의 인버터들(50-1~50-n)로 공급되는 전류량을 제어할 수 있다. 제어되는 전류량에 따라 DCO(349)에서 생성되는 각 DCO 클락 신호(DCOF1와 DCOF2)의 주파수는 조절될 수 있다. 상기 전류량은 전원 전압(VDD)에 관련된다.

즉, 복수의 인버터들(50-1~50-n)로 공급되는 전류량이 증가하면, DCO(349)의 각 DCO 클락 신호(DCOF1와 DCOF2)의 주파수는 증가한다.

복수의 커패시터 뱅크 어레이들(53-1~53-n) 각각은 복수의 노드들(ND1~NDn) 각각에 접속된다.

복수의 커패시터 뱅크 어레이들(53-1~53-n) 각각의 커패시턴스는 제3제어 코드(PROP), 제4제어 코드(FINE), 및 제5제어 코드(DITHER)에 따라 조절될 수 있다. 따라서, 조절되는 커패시턴스에 따라 DCO(349)의 각 DCO 클락 신호(DCOF1와 DCOF2)의 주파수는 조절될 수 있다.

실시 예에 따라, DCO(349)의 제1DCO 클락 신호(DCOF1)는 복수의 인버터들 (50-1~50-n) 중 어느 하나, 예컨대 마지막 인버터(50-n)의 출력 신호에 관련되고, DCO(349)의 제2DCO 클락 신호(DCOF2)는 복수의 인버터들(50-1~50-n) 중 다른 하나, 예컨대 인버터(INV)의 출력 신호에 관련될 수 있다.

다른 실시 예에 따라, 제1DCO 클락 신호(DCOF1)와 제2DCO 클락 신호(DCOF2)는 서로 동일한 신호일 수 있다.

도 14는 도 13의 커패시터 뱅크의 동작을 설명하기 위한 개념도이다.

도 3, 도 13, 및 도 14를 참조하면, 복수의 커패시터 뱅크 어레이들(53-1~53-n) 각각의 구조와 동작은 실질적으로 동일하므로, 설명의 편의를 위해 제1커패시터 뱅크 어레이(53-1)의 구조와 동작이 설명된다.

제1커패시터 뱅크 어레이(53-1)는 제1커패시터 어레이(501), 제2커패시터 어레이(503), 및 제3커패시터 어레이(505)를 포함한다.

제1커패시터 어레이(501)는 로우 라인들(ROW1~ROWy), 컬럼 라인들 (COL1~COLx), 및 복수의 제1단위 커패시터들(UCAP1)을 포함하고, 복수의 제1단위 커패시터들(UCAP1) 각각의 온(ON)/오프(OFF)는 제4제어 코드(FINE)에 포함된 비트들 각각에 따라 제어된다.

여기서, "온(ON)"은 제1커패시터 어레이(501)의 총 커패시턴스가 증가하는 동작을 의미하고, "오프(OFF)"는 제1커패시터 어레이(501)의 총 커패시턴스가 감소하는 동작을 의미한다.

예컨대, 로우/컬럼 디코더(347-2)로부터 오버플로 비트(OF)가 입력될 때마다 온(ON)되는 제1단위 커패시터(UCAP1)의 개수는 증가한다. 따라서, 제1커패시터 어레이(501)의 총 커패시턴스가 증가하므로, DCO(349)의 각 DCO 클락 신호(DCOF1과 DCOF2)의 주파수는 감소한다.

그러나, 로우/컬럼 디코더(347-2)로부터 언더플로 비트(OF)가 입력될 때마다 오프(OFF)되는 제1단위 커패시터(UCAP1)의 개수는 증가한다. 따라서, 제1커패시터 어레이(501)의 총 커패시턴스가 감소하므로, DCO(349)의 각 DCO 클락 신호(DCOF1과 DCOF2)의 주파수는 증가한다.

실시 예에 따라, 온(ON)되는 커패시터의 개수는 디폴트로 결정될 수 있다.

제2커패시터 어레이(503)는 복수의 제2단위 커패시터들(UCAP2)을 포함하고, 복수의 제2단위 커패시터들(UCAP2) 각각의 온(ON)/오프(OFF)는 제3제어 코드(PROP)에 포함된 비트들 각각에 따라 제어된다.

예컨대, 제3제어 코드(PROP)는 써모미터 코드(thermometer code)로 구현될 수 있다.

상술한 바와 같이, 하이 게인 인에이블 신호(HG)의 활성화 여부와 락 신호(LD)의 활성화 여부에 따라 제3제어 코드(PROP)의 변화량이 결정될 수 있다.

예컨대, 하이 게인 인에이블 신호(HG)가 하이 레벨로 활성화되고 락 신호 (LD)가 로우 레벨로 비활성화되면, 비교 신호(UP)의 레벨에 따라 동시에 온(ON) 또는 오프(OFF)되는 제2단위 커패시터(UCAP2)의 개수는 B1개일 수 있다.

그러나, 하이 게인 인에이블 신호(HG)가 로우 레벨로 비활성화되고 락 신호 (LD)가 하이 레벨로 활성화되면, 비교 신호(UP)의 레벨에 따라 동시에 온(ON) 또는 오프(OFF)되는 제2단위 커패시터(UCAP2)의 개수는 B2개일 수 있다.

여기서, B1과 B2는 자연수이고, B1이 B2보다 크다.

제3커패시터 어레이(505)는 적어도 하나의 제3단위 커패시터(UCAP3)를 포함하고, 적어도 하나의 제3단위 커패시터(UCAP3)의 온(ON)/오프(OFF)는 제5제어 코드 (DITHER)에 따라 제어된다. 제5제어 코드(DITHER)는 하나 또는 그 이상의 비트를 포함할 수 있다.

주-분주기(351)는 듀얼-모듈러스 분주기(dual modulus divider) 또는 듀얼-모듈러스 프리스케일러(dual modulus prescaler)로 구현될 수 있다.

예컨대, 주-분주기(351)는 DCO(349)의 제1DCO 클락 신호(DCOF1)를 (N+1)-분주 또는 N-분주하여 클락 신호(FAP)를 생성하고, 클락 신호(FAP)를 P-분주하여 피드백 신호(FFEED)를 생성할 수 있다. P-분주된 클락 신호는 S-분주되고 S-분주된 클락 신호는 (N+1)-분주 또는 N-분주를 선택하기 위한 선택 신호로 사용될 수 있다.

출력 분주기(353)는 DCO(349)의 제2DC 클락 신호(DCOF2)를 분주비로 분주하고 출력 클락 신호(FOUT)를 생성할 수 있다.

도 15는 도 3에 도시된 모니터 회로의 블록도이다.

도 3, 도 14, 및 도 15를 참조하면, 모니터 회로(monitor circuit;350)는 사용률 모니터링 회로(utilization rate monitoring circuit;350-1), 동기화 회로(synchronization circuit;350-2), 인버터(350-3), 및 AND 게이트(350-4)를 포함할 수 있다.

사용률 모니터링 회로(350-1)는 제4제어 코드(FINE)를 수신하고, 수신된 제4제어 코드(FINE)에 기초하여 모니터링 결과 신호(MR)를 출력할 수 있다.

실시 예에 따라, DCO(349)의 제1커패시터 어레이(501)에 포함된 복수의 제1단위 커패시터들(UCAP1)의 사용률, 예컨대 온(ON) 또는 오프(OFF)되는 제1단위 커패시터(UCAP1)의 개수가 정해진 범위를 벗어나는 경우, 모니터링 결과 신호(MR)는 하이 레벨을 가질 수 있다.

다른 실시 예에 따라, 제1커패시터 어레이(501)에 포함된 복수의 제1단위 커패시터들(UCAP1)이 전부 온(ON) 된 경우, 또는 전부 오프(OFF) 된 경우, 모니터링 결과 신호(MR)는 하이 레벨을 가질 수 있다.

동기화 회로(350-2)는 모니터링 결과 신호(MR)를 피드백 신호(FFEED)에 동기화하여 동기화된 모니터링 결과 신호(MR_S)를 출력할 수 있다.

동기화 회로(350-2)가 피드백 신호(FFEED)를 이용하여 모니터링 결과 신호(MR)를 동기화하는 것은 일 실시 예에 불과하며, 이에 한정되는 것은 아니다.

실시 예에 따라, 모니터 회로(350)는 별도의 동기화 회로(350-2)를 포함하지 않고, 사용률 모니터링 회로(350-1)를 이용하여 피드백 신호(FFEED)에 동기화된 모니터링 결과 신호(MR)를 출력할 수 있다.

인버터(350-3)는 동기화된 모니터링 결과 신호(MR_S)를 반전시켜 디코더 활성화 신호(RC_EN)로서 출력할 수 있다.

AND 게이트(350-4)는 인버터(350-3)로부터 출력된 디코더 활성화 신호(RC_EN)의 반전 신호와 글로벌 리셋 신호(G_RSTB)를 AND 연산하고, 연산 결과에 따라 AFC 리셋 신호(AFC_RST)를 출력할 수 있다.

글로벌 리셋 신호(G_RSTB)는 ADPLL(200)을 초기화하기 위한 신호를 의미할 수 있다.

실시 예에 따라, 글로벌 리셋 신호(G_RSTB)는 ADPLL(200)을 초기화하려는 경우 로우 레벨을 가지고, 초기화된 후에는 하이 레벨을 가질 수 있다. 글로벌 리셋 신호(G_RSTB)는 ADPLL(200)과 연관된 외부 블록(미도시)으로부터 입력될 수 있다.

실시 예에 따라, 제1커패시터 어레이(501)에 포함된 복수의 제1단위 커패시터들(UCAP1)의 사용률이 정해진 범위를 벗어나는 경우, 모니터링 결과 신호(MR)와 동기화된 모니터링 결과 신호(MR_S)는 하이 레벨을 가질 수 있다. 이 경우, 디코더 활성화 신호(RC_EN)은 로우 레벨을 가지며, AFC 리셋 신호(AFC_RST)는 하이 레벨을 가질 수 있다. AFC 회로(343)는 AFC 리셋 신호(AFC_RST)에 응답하여 리셋되어 재동작할 수 있다. 즉, 제1커패시터 어레이(501)에 포함된 복수의 제1단위 커패시터들(UCAP1)의 사용률이 정해진 범위를 벗어나는 경우, 정상 모드에서 동작하던 ADPLL(200)은 AFC 모드로 모드를 전환할 수 있다.

OR 게이트(350-5)는 락 신호(LD)의 반전 신호와 AFC 리셋 신호(AFC_RST)를 OR 연산하여, 연산 결과에 따라 모니터 리셋 신호(M_RST)를 출력할 수 있다.

실시 예에 따라, 동기화 회로(350-2)는 락 상태가 검출되지 않는 경우 또는 모니터 회로(350)의 모니터링 결과에 따라 AFC 모드로 동작할 필요가 발생한 경우에 하이 레벨을 갖는 모니터 리셋 신호(M_RST)에 응답하여 리셋 될 수 있다.

예컨대, 상기 락 상태가 검출되지 않는 경우는 락 신호(LD)가 로우 레벨을 가지는 경우일 수 있다. 예컨대, 상기 AFC 모드로 동작할 필요가 발생한 경우는 PVT 변화에 따라 AFC 리셋 신호(AFC_RST)가 하이 레벨을 가지는 경우일 수 있다.

도 16은 도 15에 도시된 사용률 모니터링 회로의 일 실시 예를 나타내는 회로도이다.

도 14 내지 도 16을 참조하면, 사용률 모니터링 회로(350-1)의 일 실시 예에 따른 사용률 모니터링 회로(350-1A)는 제1AND 게이트(AND1), 제2AND 게이트(AND2), 및 OR 게이트(OR1)를 포함할 수 있다.

제1AND 게이트(AND1)는 제1커패시터 어레이(501)에 포함된 복수의 제1단위 커패시터들(UCAP1)이 전부 온(ON) 된 경우에 하이 레벨을 갖는 출력 신호를 출력할 수 있다.

예컨대, 제1커패시터 어레이(501)의 y-1번째 로우 라인을 온(ON)시키기 위한 제어 신호(R[y-1])과 제1커패시터 어레이(501)의 0번째 컬럼 라인을 온(ON)시키기 위한 제어 신호(C[0])가 모두 하이 레벨을 가질 때, 제1AND 게이트(AND1)는 하이 레벨을 갖는 출력 신호를 출력할 수 있다.

제2AND 게이트(AND2)는 제1커패시터 어레이(501)에 포함된 복수의 제1단위 커패시터들(UCAP1)이 전부 오프(OFF) 된 경우에 하이 레벨을 갖는 출력 신호를 출력할 수 있다.

예컨대, 제1커패시터 어레이(501)의 0번째 로우 라인을 온(ON)시키기 위한 제어 신호(R[0])와 제1커패시터 어레이(501)의 0번째 컬럼 라인을 온(ON)시키기 위한 제어 신호(C[0])가 모두 로우 레벨을 가질 때, 제2AND 게이트(AND2)는 하이 레벨을 갖는 출력 신호를 출력할 수 있다.

제어 신호들(R[y-1], R[0], 및 C[0])은 제4제어 코드(FINE)의 일부에 해당할 수 있다.

OR 게이트(OR1)는 제1AND 게이트(AND1)의 출력 신호와 제2AND 게이트(AND2)의 출력 신호를 OR 연산하여, 연산 결과에 따라 모니터링 결과 신호(MR)를 출력할 수 있다.

예컨대, OR 게이트(OR1)는 복수의 제1단위 커패시터들(UCAP1)이 전부 온(ON) 된 경우 또는 전부 오프(OFF) 된 경우에 하이 레벨을 갖는 모니터링 결과 신호(MR)를 출력할 수 있다.

도 17은 도 15에 도시된 사용률 모니터링 회로의 다른 실시 예를 나타내는 회로도이다.

도 14, 도 15, 및 도 17을 참조하면, 사용률 모니터링 회로(350-1)의 다른 실시 예에 따른 사용률 모니터링 회로(350-1B)는 사용률 계산 회로(utilization rate calculation circuit;360)와 비교 회로(comparison circuit;362)를 포함할 수 있다.

사용률 계산 회로(360)는 제어 신호들(R,C)을 이용하여 온(ON) 또는 오프(OFF)되는 제1단위 커패시터(UCAP1)의 개수를 계산하고, 계산 결과에 따라 계산 결과 코드(FCODE)를 출력할 수 있다.

예컨대, 제어 신호(R)는 제1커패시터 어레이(501)의 0번째 로우 라인부터 R번째 로우 라인까지 온(ON)시키기 위한 신호를 의미할 수 있다.

예컨대, 제어 신호(C)는 제1커패시터 어레이(501)의 0번째 컬럼 라인부터 C번째 컬럼 라인까지 온(ON)시키기 위한 신호를 의미할 수 있다.

이 경우, 사용률 계산 회로(360)는 제어 신호들(R과 C)에 기초하여 온(ON) 되는 제1단위 커패시터들(UCAP1)의 개수를 R*x+C로 계산할 수 있다.

제어 신호들(R과 C)은 제4제어 코드(FINE)의 일부에 해당할 수 있다.

비교 회로(362)는 사용률 계산 회로(360)로부터 출력된 계산 결과 코드(FCODE)를 복수의 기준 값들 각각과 비교하고, 비교 결과에 따라 모니터링 결과 신호(MR)를 출력할 수 있다.

실시 예에 따라, 상기 복수의 기준 값들은 상한 기준 값과 하한 기준 값을 포함할 수 있다. 계산 결과 코드(FCODE)에 기초하여 커패시터 사용률이 상기 상한 기준 값보다 크거나, 상기 커패시터 사용률이 상기 하한 기준 값보다 작은 경우, 비교 회로(362)는 정상 모드를 AFC 모드로 전환하기 위해 하이 레벨을 갖는 모니터링 결과 신호(MR)를 출력할 수 있다.

도 18은 도 15에 도시된 동기화 회로의 일 실시 예를 나타내는 블록도이다.

도 15와 도 18을 참조하면, 동기화 회로(350-2)는 D 플립플롭으로 구현될 수 있다.

사용률 모니터링 회로(350-1)로부터 출력된 모니터링 결과 신호(MR)를 피드백 신호(FFEED)에 동기화하여, 동기화된 모니터링 결과 신호(MR_S)를 출력할 수 있다.

사용률 모니터링 회로(350-1)는 모니터 리셋 신호(M_RST)에 따라 리셋될 수 있다.

도 19는 본 발명의 일 실시 예에 따른 올-디지털 위상 동기 루프의 동작을 설명하기 위한 플로우차트이다.

도 3과 도 19를 참조하면, BBPFD(341)는 기준 클락 신호(FREF)의 위상과 주파수와 피드백 신호(FFEED)의 위상과 주파수를 비교하고 비교 결과에 따라 비교 신호(UP)를 출력할 수 있다(S10).

락 검출기(344)는 비교 신호(UP)의 토글링 횟수를 이용하여 ADPLL(200)의 락 여부를 검출할 수 있다(S12).

도 20은 본 발명의 다른 실시 예에 따른 올-디지털 위상 동기 루프의 동작을 설명하기 위한 플로우차트이다.

도 3과 도 20을 참조하면, 모니터 회로(350)는 정상 모드에서 DCO(349)를 제어하기 위한 제어 코드(예컨대, FINE)를 모니터링할 수 있다(S20).

모니터 회로(350)는 모니터링 결과에 따라, AFC 리셋 신호(AFC_RST) 및/또는 디코더 활성화 신호(RC_EN)를 출력하며, ADPLL(200)은 AFC 리셋 신호(AFC_RST) 및/또는 디코더 활성화 신호(RC_EN)에 따라 동작 모드가 전환될 수 있다.

도 21은 본 발명의 실시 예에 따른 올-디지털 위상 동기 루프를 포함하는 휴대용 전자 장치의 블록도를 나타낸다.

도 1 내지 도 21를 참조하면, 휴대용 전자 장치(600)는 ADPLL(200), 애플리케이션 프로세서(610), 메모리 인터페이스(620), 디스플레이 컨트롤러(630), 연결 (connectivity; 640), 및 멀티미디어 가속(multimedia accelaration; 650)을 포함한다.

휴대용 전자 장치(600)는 랩탑 컴퓨터(laptop computer), 이동 전화기, 스마트 폰(smart phone), 태블릿(tablet) PC, PDA(personal digital assistant), EDA (enterprise digital assistant), 디지털 스틸 카메라(digital still camera), 디지털 비디오 카메라(digital video camera), PMP(portable multimedia player), PND(personal navigation device 또는 portable navigation device), 휴대용 게임 콘솔(handheld game console), 또는 e-북(e-book)으로 구현될 수 있다.

ADPLL(200)은 적응적으로 제어되는 폐루프 대역폭을 갖는 피드백 신호 (FFEED)를 생성하고, 피드백 신호(FFEED)를 이용하여 각 DCO 클락 신호(DCOF1과 DCOF2)를 생성한다.

애플리케이션 프로세서(610)는 버스(601)를 통해 메모리 인터페이스(620), 디스플레이 컨트롤러(630), 연결(640), 및 멀티미디어 가속(650)을 제어할 수 있다.

메모리 인터페이스(620)는 내장 메모리 장치를 포함할 수 있고 외부 메모리 장치와 인터페이스할 수 있는 메모리 컨트롤러를 포함할 수 있다.

디스플레이 컨트롤러(630)는 디스플레이에서 디스플레이될 데이터를 상기 디스플레이로 전송할 수 있다.

연결(640)은 GPIO(general purpose input/output(GPIO)) 인터페이스, SPI (serial peripheral interface) 버스, 및/또는 USB OTG(universal serialbus(USB) on-the-go) 등을 포함할 수 있다.

멀티미디어 가속(650)은 카메라 인터페이스, 멀티포멧 코덱(multi format CODEC), 비디오 프리/포스트 프로세서, 및/또는 JPEG 등을 포함할 수 있다.

본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.

100A, 100B; 시스템 온 칩
103; 버퍼
200; 올-디지털 위상 동기 루프(ADPLL)
310; 전치-분주기
320; 기준 클락 신호 생성기
330; 적응 이득 제어 회로 또는 검출 회로
340; 폐루프 대역폭 조절 회로
341; 뱅뱅 위상-주파수 검출기
344; 락 검출기
343; 자동 주파수 제어 회로
347; 정밀 제어 코드 생성 회로
347-1; 하이 게인 복조기
347-2; 로우/컬럼 디코더
347-3; PRNG를 갖는 누산기
349; 디지털 제어 오실레이터
350; 모니터 회로

Claims

올-디지털 위상 동기 루프(all-digital phase-locked loop(ADPLL))의 동작 방법에 있어서,
기준 클락 신호와 상기 ADPLL의 피드백 신호를 비교하고, 비교 결과에 따라 비교 신호를 출력하는 단계; 및
상기 비교 신호의 토글링 횟수를 이용하여 상기 ADPLL의 락(lock) 여부를 검출하는 단계를 포함하는 ADPLL의 동작 방법.
제1항에 있어서, 상기 검출하는 단계는,
상기 토글링 횟수와 기준 횟수를 비교하고, 비교 결과에 따라 상기 ADPLL의 상기 락 여부를 검출하는 ADPLL의 동작 방법.
제1항에 있어서, 상기 검출하는 단계는,
상기 비교 신호의 에지들(edges)을 카운트하여 상기 토글링 횟수를 판단하는 단계를 더 포함하는 ADPLL의 동작 방법.
제3항에 있어서, 상기 토글링 횟수를 판단하는 단계는,
자동 주파수 제어 모드(automatic frequency control(AFC) mode)가 종료된 후에 상기 비교 신호의 상기 에지들을 카운트하여 상기 토글링 횟수를 판단하는 ADPLL의 동작 방법.
제3항에 있어서,
검출된 락 여부에 따라 락 신호를 출력하는 단계를 더 포함하는 ADPLL의 동작 방법.
제5항에 있어서, 상기 토글링 횟수를 판단하는 단계는,
상기 락 신호에 기초하여 상기 ADPLL이 언-락(un-lock) 상태인 동안에, 상기 비교 신호의 상기 에지들을 카운트하여 상기 토글링 횟수를 판단하는 ADPLL의 동작 방법.
제5항에 있어서,
상기 락 신호에 기초하여 상기 ADPLL의 폐루프 대역폭을 제어하는 단계를 더 포함하는 ADPLL의 동작 방법.
올-디지털 위상 동기 루프(all-digital phase-locked loop(ADPLL))의 동작 방법에 있어서,
상기 ADPLL에 포함된 디지털 제어 오실레이터를 정상 모드에서 제어하기 위한 제어 코드에 기초하여, 모드 전환이 필요한지 여부를 모니터링하는 단계; 및
모니터링 결과에 따라, 상기 정상 모드를 자동 주파수 제어 모드(automatic frequency control(AFC) mode)로 전환하는 단계를 포함하는 ADPLL의 동작 방법.
제8항에 있어서, 상기 제어 코드는,
상기 ADPLL의 폐루프 대역폭에 관련된 커패시터 어레이의 총 커패시턴스를 제어하기 위한 코드인 ADPLL의 동작 방법.
제9항에 있어서, 상기 모니터링하는 단계는,
상기 제어 코드에 기초하여 상기 커패시터 어레이에 포함된 커패시터들이 전부 온(on) 된 경우 또는 전부 오프(off) 된 경우를 모니터링하는 ADPLL의 동작 방법.
제9항에 있어서, 상기 모니터링하는 단계는,
상기 제어 코드에 기초하여 상기 총 커패시턴스에 연관된 커패시터 사용률을 판단하는 단계; 및
판단된 커패시터 사용률과 기준 값들 각각을 비교하고, 비교 결과에 따라 상기 모드 전환이 필요한지 여부를 모니터링하는 ADPLL의 동작 방법.
제11항에 있어서, 상기 기준 값들은,
상한 기준 값과 하한 기준 값을 포함하는 ADPLL의 동작 방법.
제12항에 있어서, 상기 전환하는 단계는,
상기 커패시터 사용률이 상기 상한 기준 값보다 크거나 상기 커패시터 사용률이 상기 하한 기준 값보다 작은 경우, 상기 정상 모드를 상기 자동 주파수 제어 모드로 전환하는 ADPLL의 동작 방법.
제8항에 있어서,
상기 모니터링 결과에 따라 모니터링 결과 신호를 출력하는 단계; 및
상기 모니터링 결과 신호를 상기 ADPLL의 피드백 신호와 동기화하는 단계를 더 포함하고,
상기 전환하는 단계는,
상기 동기화된 모니터링 결과 신호에 기초하여 상기 정상 모드를 자동 주파수 제어 모드로 전환하는 ADPLL의 동작 방법.
올-디지털 위상 동기 루프(all-digital phase-locked loop(ADPLL))에 있어서,
기준 클락 신호와 상기 ADPLL의 피드백 신호를 비교하고, 비교 결과에 따라 비교 신호를 출력하는 뱅뱅 위상-주파수 검출기; 및
상기 비교 신호의 토글링 횟수를 이용하여 상기 ADPLL의 락(lock) 여부를 검출하는 락 검출기를 포함하는 ADPLL.
제15항에 있어서, 상기 락 검출기는,
상기 비교 신호의 에지들(edges)을 카운트하여 상기 토글링 횟수를 판단하는 카운터 회로; 및
상기 카운터 회로의 카운트 값을 이용하여 상기 ADPLL의 상기 락 여부를 검출하는 검출 회로를 포함하는 ADPLL.
제16항에 있어서, 상기 에지들은,
라이징 에지들(rising edges) 또는 폴링 에지들(falling edges)인 ADPLL.
제15항에 있어서,
상기 ADPLL에 포함된 디지털 제어 오실레이터를 정상 모드에서 제어하기 위한 제어 코드들에 기초하여 모드 전환이 필요한지 여부를 모니터링하고, 모니터링 결과에 따라, 상기 정상 모드를 자동 주파수 제어 모드(automatic frequency control(AFC) mode)로 전환하기 위한 모니터링 결과 신호를 출력하는 모니터 회로를 더 포함하는 ADPLL.
제18항에 있어서, 상기 모니터 회로는,
상기 락 검출기의 검출 결과에 따라 상기 ADPLL이 락 상태인 경우에 상기 모니터링을 수행하는 ADPLL.
제19항에 있어서, 상기 락 검출기는,
상기 모니터링 결과 신호에 기초하여 리셋 될 수 있는 ADPLL.