JP4774340B2 - パワーダウンモードの間、周期的にロッキング動作を実行する機能を有するｄｌｌ及びそのロッキング動作方法 - Google Patents

パワーダウンモードの間、周期的にロッキング動作を実行する機能を有するｄｌｌ及びそのロッキング動作方法 Download PDF

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Description

本発明は、半導体装置に関するものであり、特に、内部クロック信号を発生するDLL(Delay Locked Loop)に関するものである。
一般に、カムコーダ、デジタルカメラ、携帯電話、MP3(MPEG-1Layer3)プレーヤなどのようなモバイル(mobile)製品は、低電力で長時間の間、動作しなければならないため、モバイル製品に含まれる半導体装置の消費電力が減少されなければならない。一方、DLLは比較的多量の電流を消費する複数のディレイユニット(delayunit)を含むため、DLLのロッキング(locking)動作時にその消費電力が増加する。従って、DLLを含む半導体装置の場合、上記DLLの消費電力は上記半導体装置の全体消費電力で比較的大きい比重を占める。結局、DLLの消費電力が減少すれば、上記半導体装置の全体消費電力が大幅に減少することができる。従って、DLLを含む半導体装置の消費電力を減らすために、上記半導体装置がパワーダウンモード(power down mode)(または待機モード)に進入する時、ディセーブルされるように上記DLLが設計されることができる。しかし、(例えば、7〜8μｓのように)半導体装置がパワーダウンモードで維持された時間が増加する場合、上記パワーダウンモードこの後のアクティブ(active)モードにおいて、上記DLLがロッキング動作を再実行するのにかかる時間が増加することになる。その理由は、上記パワーダウンモードに進入する時、上記DLLは、以前のロッキング状態を維持したままディセーブルされるためである。従って、上記パワーダウンモード以前と以後の外部クロック信号の位相が変われば、上記パワーダウンモード以後、上記DLLが以前のロッキングされた状態で発生する内部クロック信号と上記外部クロック信号との間の位相差が設定された範囲より遥かに大きくなる。この場合、上記DLLは、上記内部クロック信号が変更された上記外部クロック信号に同期されるように、ロッキング動作を実行することになるが、上記内部クロック信号と上記外部クロック信号との間の位相差が大きいほど上記DLLのロッキング動作時間は増加する。言い換えれば、上記DLLがロッキングされる(locked)までかかる時間が増加する。このように上記DLLのロッキング動作時間が増加すれば、上記半導体装置の動作速度が減少し、上記半導体装置の動作性能が低下する。このような現象は、上記半導体装置がパワーダウンモードで維持された時間が増加するほど(即ち、上記DLLがディセーブルされる時間が増加するほど)、さらに深刻に示され得る。DLLを含む半導体装置の動作速度を増加させるために、上記半導体装置がパワーダウンモード(または待機モード)に進入しても、イネーブル状態で維持されるように上記DLLが設計されることもできる。しかし、上記DLLが連続的にイネーブルされる場合、上記DLLの消費電力が増加するため、上記半導体装置の全体消費電力が増加する。
従って、本発明がなそうとする技術的課題は、パワーダウンモードの間、周期的にイネーブルされてロッキング動作を実行し、外部クロック信号と内部クロック信号との間の位相差を減少させることにより、パワーダウンモードの間、消費電力を減少させ、パワーダウンモード以後の正常動作時に高速に動作することができるDLLを提供することにある。
本発明がなそうとする他の技術的課題は、パワーダウンモードの間、周期的にイネーブルされてロッキング動作を実行し、外部クロック信号と内部クロック信号との間の位相差を減少させることにより、パワーダウンモードの間、消費電力を減少させ、パワーダウンモード以後の正常動作時高速に動作することができるDLLのロッキング動作方法を提供することにある。
上記の技術的課題を達成するための本発明の一面によるDLLは、グローバルクロック発生器、クロック遅延部、及びパワーダウン制御部を含む。グローバルクロック発生器は入力クロック信号に基づいて複数のグローバルクロック信号を発生する。クロック遅延部は、複数のグローバルクロック信号のうちの一つに同期して動作し、上記入力クロック信号に基づいて発生した基準クロック信号と、上記入力クロック信号の位相を比較し、その比較結果に応じて位相検出信号を出力し、上記入力クロック信号を設定された時間の間遅延させて遅延クロック信号を出力する。パワーダウン制御部は、複数のグローバルクロック信号のうち特定グローバルクロック信号と、上記位相検出信号、及びチップのパワーダウンモードの間イネーブルされ、アクティブモードの間ディセーブルされるパワーダウン信号に応答して動作するが、上記パワーダウン信号がイネーブル状態で維持される間周期的に上記入力クロック信号を上記グローバルクロック発生器と上記クロック遅延部にそれぞれ出力し、上記パワーダウン信号がイネーブル状態で維持される全体期間中上記入力クロック信号の出力動作を実行する時間を除いた残りの時間の間上記入力クロック信号の出力動作を停止するように構成される。
上記の技術的課題を達成するための本発明の他の一面によるDLLは、クロック発生器、位相検出器、コースディレイ部、ファインディレイ部、ディレイ制御部、レプリカディレイ部、及びパワーダウン制御部を含む。グローバルクロック発生器は、入力クロック信号に基づいて複数のグローバルクロック信号を発生する。位相検出器は、上記入力クロック信号と基準クロック信号との間の位相差を検出し、その検出結果に応じて位相検出信号と検出信号を出力する。コースディレイ部は、コース遅延制御信号に応答してコース遅延時間を調節し、その調節されたコース遅延時間の間、上記入力クロック信号を遅延させ、第1及び第2コース遅延クロック信号を出力する。ファインディレイ部は、ファイン遅延制御信号に応答して上記第1及び第2コース遅延クロック信号を混合し、上記第1及び第2コース遅延クロック信号間に存在する互いに異なる位相をそれぞれ有する複数の混合信号のうちの一つを選択し、その選択された信号を遅延クロック信号として出力する。ディレイ制御部は、上記検出信号に応答し、上記コース遅延制御信号と上記ファイン遅延制御信号を発生し、上記複数のグローバルクロック信号のうちの一つに同期し、上記コース遅延制御信号と上記ファイン遅延制御信号を上記コースディレイ部と上記ファインディレイ部にそれぞれ出力する。レプリカディレイ部は、上記遅延クロック信号を設定された時間の間遅延させ、その遅れた信号を上記基準クロック信号として出力する。パワーダウン制御部は、上記複数のグローバルクロック信号のうち特定グローバルクロック信号と、上記位相検出信号、及びチップのパワーダウンモードの間イネーブルされ、アクティブモードの間ディセーブルされるパワーダウン信号に応答して動作するが、上記パワーダウン信号がイネーブル状態で維持される間周期的に上記入力クロック信号を上記グローバルクロック発生器、上記位相検出器、及び上記コースディレイ部にそれぞれ出力し、上記パワーダウン信号がイネーブル状態で維持される全体期間中上記入力クロック信号の出力動作を実行する時間を除いた残りの時間の間上記入力クロック信号の出力動作を停止するように構成される。
上記の技術的課題を達成するための本発明の他の一面によるDLLは、グローバルクロック発生器、クロック遅延部、及びパワーダウン制御部を含む。グローバルクロック発生器は、入力クロック信号に基づいて第1〜第N(Nは整数)グローバルクロック信号を発生する。クロック遅延部は、上記第1〜第Nグローバルクロック信号のうちの一部に同期して動作し、上記入力クロック信号に基づいて発生した第1及び第2基準クロック信号のそれぞれと上記入力クロック信号間の位相を比較し、その比較結果に応じて位相検出信号を出力して上記入力クロック信号を設定された時間の間遅延させ、その遅延クロック信号のデューティ比(duty ratio)を訂正し、訂正クロック信号を出力する。パワーダウン制御部は、上記第1〜第Nグローバルクロック信号のうち特定グローバルクロック信号と、上記位相検出信号、及びチップのパワーダウンモードの間イネーブルされ、アクティブモードの間ディセーブルされるパワーダウン信号に応答して動作するが、上記パワーダウン信号がイネーブル状態で維持される間周期的に上記入力クロック信号を上記グローバルクロック発生器と上記クロック遅延部にそれぞれ出力し、上記パワーダウン信号がイネーブル状態で維持される全体期間の中で上記入力クロック信号の出力動作を実行する時間を除いた残りの時間の間上記入力クロック信号の出力動作を停止するように構成される。
上記の他の技術的課題を達成するための本発明によるDLLのロッキング動作方法は、アクティブモードにおいて第1ロジックレベルとなり、パワーダウンモードにおいて入力クロック信号の設定された数のサイクルごとに一回ずつ設定時間の間上記第1ロジックレベルになり、上記パワーダウンモードの全体期間中で上記第1ロジックレベルになる期間を除いた残りの期間の間第2ロジックレベルになるように、上記ロッキングイネーブル信号を出力する段階;上記ロッキングイネーブル信号が上記第1ロジックレベルになる時、クロック遅延部が上記入力クロック信号と基準クロック信号の位相差を検出し、その検出結果に応じて位相検出信号を発生し、選択的にロッキング動作を実行するように、上記クロック遅延部に上記入力クロック信号を出力する段階;及び上記ロッキングイネーブル信号が上記第2ロジックレベルとなる時、上記クロック遅延部が上記ロッキング動作を停止するように、上記クロック遅延部に上記入力クロック信号を出力する動作を停止する段階を含む。
以上で説明した通り、本発明によるDLL及びそのロッキング動作方法は、パワーダウンモードの間、周期的にイネーブルされてロッキング動作を実行し、外部クロック信号と内部クロック信号との間の位相差を減少させることにより、パワーダウンモードの間、その消費電力が減少することができ、パワーダウンモード以後DLLが高速に動作することができる。
以下、添付した図面を参照して本発明の望ましい実施例を説明する。しかし、本発明は、以下で開示される実施例により限定されるものでなく、互いに異なる多様な形態で具現されることができ、単に本実施例は本発明の開示が完全であるようにし、通常の知識を有する者に発明の範疇を完全に知らせるために提供されるものである。
図1は、本発明の一実施例によるDLLを概略的に示したブロック図である。図1を参考にすれば、DLL(100)は入力バッファ(101)、グローバル(global)クロック発生器(102)、パワーダウン(powerdown)制御部(103)、クロック遅延部(104)、及び出力バッファ(105)を含む。上記入力バッファ(101)は外部クロック信号(EXCLK)を受信し、入力クロック信号(ECLK)として出力する。上記グローバルクロック発生器(102)は、入力クロック信号(ECLK’)に基づいてグローバルクロック信号(GCLK1〜GCLK3)を発生する。さらに詳しくは、図2で参考できるように、上記グローバルクロック発生器(102)は互いに異なる位相を有し、それぞれ周期的にトグル(toggle)されるパルス信号形態で上記グローバルクロック信号(GCLK1〜GCLK3)をそれぞれ発生する。望ましくは、上記グローバルクロック信号(GCLK1〜GCLK3)それぞれのパルス幅は、上記入力クロック信号(ECLK’)の一周期に対応するように設定されることができ、上記パルス幅は必要に応じて変更され得る。上記グローバルクロック発生器(102)が発生するグローバルクロック信号の数は、上記DLL(100)の内部または外部でグローバルクロック信号に同期して動作しなければならない装置の数に比例するように増加または減少することができる。ここで、グローバルクロック信号は、グローバルクロック信号に同期して動作しなければならない装置それぞれの動作順序を決定する。即ち、上記装置がグローバルクロック信号にそれぞれ同期して順次動作する。
上記パワーダウン制御部(103)は、出力ロジック回路(111)とロッキングコントローラ(112)を含む。上記出力ロジック回路(111)は、上記入力クロック信号(ECLK)を受信し、ロッキングイネーブル信号(LKEN)に応答して上記入力クロック信号(ECLK’)を上記グローバルクロック発生器(102)と上記クロック遅延部(104)にそれぞれ出力するか、または上記入力クロック信号(ECLK’)の出力動作を停止する。ここで、上記入力クロック信号であるECLKとECLK’は実質的にほぼ同一の位相を有する。望ましくは、上記出力ロジック回路(111)はANDゲートとして具現され得る。この場合、上記ロッキングイネーブル信号(LKEN)がイネーブルされる時、上記出力ロジック回路(111)が上記入力クロック信号(ECLK)を上記入力クロック信号(ECLK’)として上記グローバルクロック発生器(102)と上記クロック遅延部(104)にそれぞれ出力する。また、上記ロッキングイネーブル信号(LKEN)がディセーブルされる時、上記出力ロジック回路(111)が上記入力クロック信号(ECLK’)の出力動作を停止する。さらに詳しくは、上記ロッキングイネーブル信号(LKEN)がディセーブルされる間、上記出力ロジック回路(111)が上記入力クロック信号(ECLK’)をロジックロウ状態で維持する。以下、上記出力ロジック回路(111)はANDゲートとして参照される。上記ロッキングコントローラ(112)は、上記グローバルクロック信号(GCLK2,GCLK3)、パワーダウン信号(PDEN)、外部リセット信号(RST)、及び位相検出信号(PDOUT)に応答し、上記ロッキングイネーブル信号(LKEN)を出力する。望ましくは、上記パワーダウン信号(PDEN)は上記DLL(100)を含む半導体装置(図示せず)がパワーダウンモードである時にイネーブルされ、アクティブ(active)モードである時にディセーブルされる。
上記クロック遅延部(104)は、位相検出器(phasedetector)(121)、ディレイ制御部(delaycontrol unit)(122)、コース(coarse)ディレイ部(123)、ファイン(fine)ディレイ部(124)、及びレプリカ(replica)ディレイ部(125)を含む。上記入力クロック信号(ECLK’)が受信される時、上記位相検出器(121)は上記入力クロック信号(ECLK’)と上記基準クロック信号(FBCLK)との間の位相差を検出し、その検出結果に応じて上記位相検出信号(PDOUT)と検出信号(DET)を出力する。望ましくは、上記位相検出器(121)は上記位相差が設定された範囲内に含まれる時、上記位相検出信号(PDOUT)をディセーブルさせ、上記位相差が上記設定された範囲を逸脱する時、上記位相検出信号(PDOUT)をイネーブルさせる。また、上記入力クロック信号(ECLK’)が受信されない時、上記位相検出器(121)は上記位相検出信号(PDOUT)をイネーブルさせる。
上記ディレイ制御部(122)は上記検出信号(DET)に応答し、コース遅延制御信号(CDCTL)とファイン遅延制御信号(FDCTL)を発生する。また、上記ディレイ制御部(122)はグローバルクロック信号(GCLK1〜GCLK3)のうちの一つに同期し、上記コース遅延制御信号(CDCTL)と上記ファイン遅延制御信号(FDCTL)を上記コースディレイ部(123)と上記ファインディレイ部(124)にそれぞれ出力する。上記コースディレイ部(123)は、上記コース遅延制御信号(CDCTL)に応答してコース遅延時間を調節し、その調節されたコース遅延時間の間、上記入力クロック信号(ECLK’)を遅延させ、コース遅延クロック信号(FCLK,SCLK)を出力する。望ましくは、上記コース遅延クロック信号(FCLK,SCLK)のいずれか一つの位相は残りの位相より単位遅延時間だけ先行する。上記コースディレイ部(123)の構成及び具体的な動作説明は、本発明の技術分野において通常の知識を有する者であれば十分に理解することができるため、説明の簡略化のために省略する。上記ファインディレイ部(124)は、上記ファイン遅延制御信号(FDCTL)に応答して上記コース遅延クロック信号(FCLK,SCLK)を混合し、上記コース遅延クロック信号(FCLK,SCLK)の間に存在する互いに異なる位相をそれぞれ有する複数の混合信号(図示せず)のうちの一つを選択し、その選択された信号を遅延クロック信号(MCLK)として出力する。上記ファインディレイ部(124)の構成及び具体的な動作説明は、本発明の技術分野において通常の知識を有する者であれば十分に理解することができるため、説明の簡略化のために省略する。ここで、図1に示されなかったが、上記ファイン遅延制御信号(FDCTL)は、複数のビットを含むことができる。上記ディレイ制御部(122)は、上記コースディレイ部(123)がロッキングされるまで、上記検出信号(DET)に応答して上記コース遅延制御信号(CDCTL)のロジック値を変更させて出力し、上記ファイン遅延制御信号(FDCTL)のビット値を初期設定値に維持する。その後、上記コースディレイ部(123)がロッキングされた後、上記ディレイ制御部(122)は上記コース遅延制御信号(CDCTL)のロジック値を維持し、上記検出信号(DET)に応答し、上記ファイン遅延制御信号(FDCTL)のビット値を変更させる。その結果、上記ファイン遅延制御信号(FDCTL)のビット値が変更されるごとに、上記複数の混合信号のうち、上記ファインディレイ部(124)が選択する信号が変更される。上記レプリカディレイ部(125)は、上記遅延クロック信号(MCLK)を設定された時間の間遅延させ、その遅れた信号を上記基準クロック信号(FBCLK)として出力する。上記出力バッファ(105)は、上記遅延クロック信号(MCLK)に応答して内部クロック信号(OCLK)を出力する。
図3は、図1に示されたロッキングコントローラを詳しく示す図面である。図3を参考にすれば、ロッキングコントローラ(112)は、イネーブル制御部(130)、パワーダウン同期化部(140)、ロッキング周期決定部(150)、及び制御ロジック回路(160)を含む。上記ロッキングコントローラ(112)は、上記位相検出信号(PDOUT)と上記グローバルクロック信号(GCLK2)に応答し、イネーブル制御信号(ENCTL)を発生する。望ましくは、上記イネーブル制御部(130)は、Dフリップフロップとして具現されることができる。この場合、上記Dフリップフロップ(130)のD入力端子には、上記位相検出信号(PDOUT)が入力され、そのクロック入力端子には上記グローバルクロック信号(GCLK2)が入力される。上記グローバルクロック信号(GCLK2)がトグル(toggle)される時、上記Dフリップフロップ(130)は上記グローバルクロック信号(GCLK2)に同期し、上記位相検出信号(PDOUT)を受信し、上記位相検出信号(PDOUT)に基づいた上記イネーブル制御信号(ENCTL)を出力する。例えば、上記グローバルクロック信号(GCLK2)がトグルされる時(さらに詳しくは、上記グローバルクロック信号(GCLK2)のライジングまたはフォーリングエッジ(risingor falling edge)で)、上記位相検出信号(PDOUT)がディセーブルされれば、上記Dフリップフロップ(130)が上記イネーブル制御信号(ENCTL)をディセーブルさせる。また、上記グローバルクロック信号(GCLK2)がトグルされる時(さらに詳しくは、上記グローバルクロック信号(GCLK2)のライジングエッジで)、上記位相検出信号(PDOUT)がイネーブルされれば、上記Dフリップフロップ(130)が上記イネーブル制御信号(ENCTL)をイネーブルさせる。
上記パワーダウン同期化部(140)は、上記パワーダウン信号(PDEN)と上記グローバルクロック信号(GCLK2)に応答して同期化信号(SYNC)を発生する。さらに詳しくは、上記パワーダウン信号(PDEN)がイネーブルされる時(即ち、パワーダウンモードで)、上記グローバルクロック信号(GCLK2)がトグルされれば、上記同期化信号(SYNC)をロジックロウに出力する。また、上記パワーダウン信号(PDEN)がディセーブルされる時(即ち、アクティブモードで)、上記グローバルクロック信号(GCLK2)がトグルされれば、上記同期化信号(SYNC)をロジックハイに出力する。上記パワーダウン同期化部(140)は、上記同期化信号(SYNC)を発生することにより、上記DLL(100)がパワーダウンモードに進入(enter)するか、または抜け出る(exit)時、上記グローバルクロック信号(GCLK2)に同期してディセーブルまたはイネーブルされるようにする。図4を参考にして、上記パワーダウン同期化部(140)の構成及び具体的な動作をさらに詳しく説明すれば、次の通りである。上記パワーダウン同期化部(140)は、インバータ(141)、Dフリップフロップ(142)、及びNANDゲート(143)を含む。上記インバータ(141)は、上記パワーダウン信号(PDEN)を反転させ、反転したパワーダウン信号(PDENB)を出力する。上記Dフリップフロップ(142)のD入力端子には上記パワーダウン信号(PDEN)が入力され、そのクロック入力端子には上記グローバルクロック信号(GCLK2)が入力され、そのリセット端子には上記反転したパワーダウン信号(PDENB)が入力される。上記Dフリップフロップ(142)は、上記反転したパワーダウン信号(PDENB)がイネーブルされる時にリセットされる。上記Dフリップフロップ(142)は上記グローバルクロック信号(GCLK2)がトグルされる時、上記パワーダウン信号(PDEN)を受信して内部同期化信号(OUT)として出力する。これをさらに詳しく説明すれば、上記グローバルクロック信号(GCLK2)がトグルされる時、上記パワーダウン信号(PDEN)がイネーブルされれば、上記Dフリップフロップ(142)が上記内部同期化信号(OUT)をイネーブルさせる。また、上記グローバルクロック信号(GCLK2)がトグルされる時、上記パワーダウン信号(PDEN)がディセーブルされれば、上記Dフリップフロップ(142)が上記内部同期化信号(OUT)をディセーブルさせる。上記NANDゲート(143)は上記パワーダウン信号(PDEN)と上記内部同期化信号(OUT)に応答して上記同期化信号(SYNC)を出力する。望ましくは、上記パワーダウン信号(PDEN)と上記内部同期化信号(OUT)がいずれもイネーブルされる時、上記NANDゲート(143)が上記同期化信号(SYNC)をロジックロウに出力する。また、上記パワーダウン信号(PDEN)と上記内部同期化信号(OUT)のいずれか一つがディセーブルされる時、上記NANDゲート(143)が上記同期化信号(SYNC)をロジックハイに出力する。
再び図3を参考にすれば、上記ロッキング周期決定部(150)は、分周器(170)、リセット制御ロジック回路(180)、及びシフトレジスタ部(190)を含む。上記分周器(170)は上記入力クロック信号(ECLK)を設定された分周率で分周して制御クロック信号(CTCLK)を発生する。また、上記分周器(170)は、上記外部リセット信号(RST)に応答してリセットされる。図5を参考にして上記分周器(170)の構成及び具体的な動作をさらに詳しく説明すれば、次の通りである。図5は、図3に示された分周器を詳細に示す図面である。上記分周器(170)は、分周信号発生器(171)と制御クロック出力回路(172)を含む。上記分周信号発生器(171)は、上記外部リセット信号(RST)に応答してリセットされる。上記分周信号発生器(171)は、上記入力クロック信号(ECLK)を設定された分周率で分周し、分周出力信号(DIV5)を出力する。上記分周信号発生器(171)は直列に連結される複数の分周回路(173〜177)を含む。上記分周回路(173)は、インバータ(IV11)とDフリップフロップ(FF11)を含む。上記インバータ(IV11)は分周信号(DIV1)を反転させ、反転した分周信号(DIV1B)を出力する。上記Dフリップフロップ(FF11)のD入力端子には上記反転した分周信号(DIV1B)が入力され、そのクロック入力端子には上記入力クロック信号(ECLK)が入力され、そのリセット端子には上記外部リセット信号(RST)が入力される。上記Dフリップフロップ(FF11)は上記入力クロック信号(ECLK)がトグルされる時、上記反転した分周信号(DIV1B)を受信し、上記分周信号(DIV1)として出力する。上記分周回路(174〜177)の構成及び具体的な動作は互いに類似するため、上記分周回路(174)を中心に説明することにする。上記分周回路(174)は、インバータ(IV12)とDフリップフロップ(FF12)を含む。上記インバータ(IV12)は分周信号(DIV2)を反転させ、反転した分周信号(DIV2B)を出力する。上記Dフリップフロップ(FF12)のD入力端子には上記反転した分周信号(DIV2B)が入力され、そのクロック入力端子には上記分周信号(DIV1)が入力され、そのリセット端子には上記外部リセット信号(RST)が入力される。上記Dフリップフロップ(FF12)は上記分周信号(DIV1)がトグルされる時、上記反転した分周信号(DIV2B)を受信し、上記分周信号(DIV2)として出力する。図6を参考にすれば、上記分周回路(173〜176)がそれぞれ出力する分周信号(DIV1〜DIV4)それぞれの周期と、上記分周回路(177)が出力する上記分周出力信号(DIV5)の周期が上記入力クロック信号(ECLK)の周期より大きいことが分かる。例えば、上記入力クロック信号(ECLK)の周期が‘T’である場合、上記分周信号(DIV1〜DIV4)の周期と上記分周出力信号(DIV5)の周期はそれぞれ2T、4T、8T、16Tである。結果的に、上記分周信号発生器(171)がカウンタのように動作することが分かる。望ましくは、上記分周信号発生器(171)に含まれる分周回路の数が変更される時、上記分周器(170)の上記設定された分周率が変更される。
上記制御クロック出力回路(172)は、上記分周出力信号(DIV5)に基づいて上記制御クロック信号(CTCLK)を出力する。上記制御クロック出力回路(172)は、遅延ロジック回路(178)とクロック出力回路(179)を含む。上記遅延ロジック回路(178)は、上記分周回路(177)のDフリップフロップ(FF15)の出力端子(Q)に直列に連結されるインバータ(IV21〜IV25)を含む。上記遅延ロジック回路(178)は上記分周出力信号(DIV5)を遅延させ、遅延信号(DLS)を出力する。さらに詳しくは、上記遅延ロジック回路(178)が上記分周出力信号(DIV5)を反転させて遅延させる。上記クロック出力回路(179)は、上記分周出力信号(DIV5)と上記遅延信号(DLS)に応答し、上記制御クロック信号(CTCLK)を出力する。望ましくは、上記クロック出力回路(179)は、ANDゲートとして具現され得る。この場合、上記クロック出力回路(179)は図6で参考できるように、上記分周出力信号(DIV5)と上記遅延信号(DLS)がいずれもロジックハイである時、上記制御クロック信号(CTCLK)をロジックハイに出力する。
再び図3を参考にすれば、上記リセット制御ロジック回路(180)は、NANDゲート(181,183)とインバータ(182)を含む。上記NANDゲート(181)は、上記グローバルクロック信号(GCLK3)とシフト出力信号(SHFT)に応答し、ロジック信号(L1)を出力する。上記インバータ(182)は、上記外部リセット信号(RST)を反転させ、反転した外部リセット信号(RSTB)を出力する。上記NANDゲート(183)は、上記ロジック信号(L1)と上記反転した外部リセット信号(RSTB)に応答し、リセット制御信号(SRST)を出力する。望ましくは、上記リセット制御ロジック回路(180)は、上記外部リセット信号(RST)がイネーブルされ、または上記グローバルクロック信号(GCLK3)及び上記シフト出力信号(SHFT)がイネーブルされる時、上記リセット制御信号(SRST)をイネーブルさせる。
上記シフトレジスタ部(190)は、上記リセット制御信号(SRST)に応答してリセットされる。さらに詳しくは、上記リセット制御信号(SRST)がイネーブルされる時、上記シフトレジスタ部(190)がリセットされる。上記シフトレジスタ部(190)はリセットされた後、上記制御クロック信号(CTCLK)に応答して上記シフト出力信号(SHFT)を発生する。これをさらに詳しく説明すれば、上記シフトレジスタ部(190)がリセットされた後、上記制御クロック信号(CTCLK)の設定された数のサイクル(cycle)が経過する時、上記シフト出力信号(SHFT)をイネーブルさせ、上記リセット制御信号(SRST)がイネーブルされる時にリセットされる。図7を参考にして上記シフトレジスタ部(190)の構成及び具体的な動作をさらに詳しく説明すれば、次の通りである。上記シフトレジスタ部(190)は、シフトレジスタ(191〜195)を含む。望ましくは、上記シフトレジスタ(191〜195)それぞれはDフリップフロップで具現され得る。以下、上記シフトレジスタ(191〜195)それぞれはDフリップフロップとして参照される。上記Dフリップフロップ(191〜195)それぞれのクロック入力端子には上記制御クロック信号(CTCLK)が入力され、それぞれのリセット端子には上記リセット制御信号(SRST)が入力される。上記Dフリップフロップ(191〜195)は、上記リセット制御信号(SRST)がイネーブルされる時にリセットされる。上記Dフリップフロップ(191)のD入力端子には内部電圧(VDD)が入力される。上記Dフリップフロップ(191)は、上記制御クロック信号(CTCLK)がトグルされる時(即ち、上記制御クロック信号(CTCLK)のライジングまたはフォーリングエッジで)、上記内部電圧(VDD)を受信し、シフト信号(SFT1)をイネーブルさせる。上記Dフリップフロップ(192〜195)の動作は互いに類似するため、上記Dフリップフロップ(192)の動作を中心に説明することにする。上記Dフリップフロップ(192)は、上記制御クロック信号(CTCLK)がトグルされる時、上記シフト信号(SFT1)に応答し、シフト信号(SFT2)を出力する。例えば、上記制御クロック信号(CTCLK)がトグルされる時、上記シフト信号(SFT1)がイネーブルされれば、上記Dフリップフロップ(192)が上記シフト信号(SFT2)をイネーブルさせる。結局、上記制御クロック信号(CTCLK)の設定された数のサイクル(cycle)(図7では5サイクル)以後、上記Dフリップフロップ(195)が上記シフト出力信号(SHFT)をイネーブルさせる。従って、上記シフトレジスタ部(190)に含まれるDフリップフロップ(即ち、シフトレジスタ)の数により上記シフトレジスタ部(190)がリセットされた後、上記シフト出力信号(SHFT)をイネーブルさせるまでの時間が調節され得る。
再び図3を参考にすれば、上記制御ロジック回路(160)は、NORゲート(161)、インバータ(162)、及びNANDゲート(163)を含む。上記NORゲート(161)は、上記イネーブル制御信号(ENCTL)と上記同期化信号(SYNC)に応答し、ロジック信号(L2)を出力する。さらに詳しくは、上記イネーブル制御信号(ENCTL)と上記同期化信号(SYNC)のうちの一つがロジックハイである時、上記NORゲート(161)が上記ロジック信号(L2)をロジックロウに出力する。また、上記イネーブル制御信号(ENCTL)と上記同期化信号(SYNC)がいずれもロジックロウである時、上記NORゲート(161)が上記ロジック信号(L2)をロジックハイに出力する。上記インバータ(162)は、上記シフト出力信号(SHFT)を反転させ、反転したシフト出力信号(SHFTB)を出力する。上記NANDゲート(163)は、上記反転したシフト出力信号(SHFTB)と上記ロジック信号(L2)に応答し、上記ロッキングイネーブル信号(LKEN)を出力する。望ましくは、上記制御ロジック回路(160)は上記イネーブル制御信号(ENCTL)と上記同期化信号(SYNC)のうちの一つがロジックハイであるか、または上記シフト出力信号(SHFT)がロジックハイである時、上記ロッキングイネーブル信号(LKEN)をイネーブルさせる。
次に、図8〜図12を参考にし、パワーダウンモードにおいて、上記DLL(100)の動作過程をさらに詳細に説明することにする。図8は、図3に示されたロッキングコントローラの動作と関連した信号のタイミング図であり、図9〜図12は、図8に示された‘A〜D’部分を拡大して示した図面である。
まず、入力バッファ(101)が外部クロック信号(EXCLK)を受信して入力クロック信号(ECLK)として上記パワーダウン制御部(103)のANDゲート(111)とロッキングコントローラ(112)に出力する。図8の‘A’部分と図9を参考にすれば、上記DLL(100)がパワーダウンモードに進入する前、即ち、上記パワーダウン信号(PDEN)がディセーブル状態の時、上記ロッキングコントローラ(112)のパワーダウン同期化部(140)は、上記同期化信号(SYNC)をロジックハイに出力する。その結果、上記ロッキングコントローラ(112)の制御ロジック回路(160)が上記同期化信号(SYNC)に応答し、ロッキングイネーブル信号(LKEN)をイネーブルさせる。上記ロッキングイネーブル信号(LKEN)に応答し、上記ANDゲート(111)が上記入力クロック信号(ECLK)を受信し、入力クロック信号(ECLK’)を上記グローバルクロック発生器(102)と、上記クロック遅延部(104)の位相検出器(121)及びコースディレイ部(123)に出力する。上記クロック遅延部(104)は上記入力クロック信号(ECLK’)を受信する時、上記入力クロック信号(ECLK’)に基づいてロッキング動作を実行し、遅延クロック信号(MCLK)を出力する。上記出力バッファ(105)は、上記遅延クロック信号(MCLK)に応答して内部クロック信号(OCLK)を出力する。
一方、上記グローバルクロック発生器(102)は、上記入力クロック信号(ECLK’)を受信する時、上記入力クロック信号(ECLK’)に基づいてグローバルクロック信号(GCLK1〜GCLK3)を発生する。上記ロッキングコントローラ(112)のロッキング周期決定部(150)は、上記パワーダウンモードとアクティブモードで連続的に動作する。その理由は、上記入力バッファ(101)から出力された上記入力クロック信号(ECLK)が上記パワーダウンモードと上記アクティブモードで常に上記ロッキング周期決定部(150)の分周器(170)に入力されるためである。即ち、上記分周器(170)が上記入力クロック信号(ECLK)を設定された分周率で分周し、上記入力クロック信号(ECLK)の設定された数のサイクル(例えば、32サイクル)ごとに一回ずつトグルするパルス信号形態で制御クロック信号(CTCLK)を発生する。上記ロッキング周期決定部(150)のシフトレジスタ部(190)は、上記制御クロック信号(CTCLK)の設定された数のサイクルごとに一回ずつシフト出力信号(SHFT)をイネーブルさせる。上記リセット制御ロジック回路(180)は、上記シフト出力信号(SHFT)がイネーブルされるごとに、リセット制御信号(SRST)をイネーブルさせる。その結果、上記シフトレジスタ部(190)がリセットされ、設定された時間以降に上記シフト出力信号(SHFT)をイネーブルさせる動作を反復的に実行する。上記制御ロジック回路(160)は、上記同期化信号(SYNC)がロジックハイである時、上記シフト出力信号(SHFT)の状態と関係なく上記ロッキングイネーブル信号(LKEN)をイネーブルさせる。従って、上記同期化信号(SYNC)がロジックハイ状態である間、上記DLL(100)はロッキング動作を実行する。
その後、上記パワーダウン信号(PDEN)がイネーブルされる時、上記パワーダウン同期化部(140)は上記同期化信号(SYNC)をロジックロウに出力する。その後、上記パワーダウン同期化部(140)は、上記パワーダウン信号(PDEN)がイネーブルの間、上記同期化信号(SYNC)をロジックロウ状態で維持する。その結果、上記制御ロジック回路(160)が上記同期化信号(SYNC)に応答し、上記ロッキングイネーブル信号(LKEN)をディセーブルさせる。上記ロッキングイネーブル信号(LKEN)に応答し、上記ANDゲート(111)が上記入力クロック信号(ECLK’)の出力動作を停止する。上記クロック遅延部(104)は、上記入力クロック信号(ECLK’)の供給が中断されるため、ロッキング動作を停止する。上記グローバルクロック発生器(102)も上記入力クロック信号(ECLK’)の供給が中断されるため、上記グローバルクロック信号(GCLK1〜GCLK3)の発生動作を停止する。結局、上記DLL(100)がパワーダウンモードに進入する。
上記同期化信号(SYNC)がロジックロウ状態である間、上記入力クロック信号(ECLK)が上記ANDゲート(111)を通じずに、上記分周器(170)に連続的に入力されるため、上記ロッキング周期決定部(150)は連続的に動作する。即ち、上記ロッキング周期決定部(150)が上記シフト出力信号(SHFT)を周期的にイネーブルさせる。周期的にイネーブルされる上記シフト出力信号(SHFT)に応答し、上記制御ロジック回路(160)が図8の“B(図10を参考)”、及び“C(図11を参考)”で示されたように、上記ロッキングイネーブル信号(LKEN)を周期的にイネーブルさせる。この時、上記制御ロジック回路(160)が上記ロッキングイネーブル信号(LKEN)をイネーブル状態で維持する時間は、上記位相検出器(121)が出力する上記位相検出信号(PDOUT)のロジックレベルにより決定され得る。これをさらに詳しく説明すれば、上記位相検出器(121)は、上記入力クロック信号(ECLK’)と上記基準クロック信号(FBCLK)の間の位相差が設定された範囲内に含まれる時、上記位相検出信号(PDOUT)をディセーブルさせる。また、上記位相差が上記設定された範囲を逸脱する時、上記位相検出器(121)が上記位相検出信号(PDOUT)をイネーブルさせ、上記位相差が上記設定された範囲内に含まれるまで(に)上記位相検出信号(PDOUT)のイネーブル状態を維持する。上記位相検出信号(PDOUT)がイネーブル状態で維持される間、上記イネーブル制御部(130)は上記グローバルクロック信号(GCLK2)に同期し、上記イネーブル制御信号(ENCTL)をイネーブル状態で出力する。結果的に、上記制御ロジック回路(160)は、上記シフト出力信号(SHFT)が周期的にイネーブルされた後にディセーブルされても、上記イネーブル制御信号(ENCTL)がイネーブルされる間、上記ロッキングイネーブル信号(LKEN)のイネーブル状態を維持する。従って、上記DLL(100)は上記ロッキングイネーブル信号(LKEN)に応答し、上記イネーブル制御信号(ENCTL)がディセーブルされるまで(即ち、上記入力クロック信号(ECLK’)と上記基準クロック信号(FBCLK)の間の位相差が設定された範囲内に含まれるまで)ロッキング動作を実行する。
上記DLL(100)はパワーダウンモードの間、上記ロッキングイネーブル信号(LKEN)がイネーブルされるごとにイネーブルされ、ロッキング動作を実行する。上記DLL(100)の周期的なロッキング動作時、上記位相検出信号(PDOUT)がロジックハイ状態であれば(即ち、上記入力クロック信号(ECLK’)と上記基準クロック信号(FBCLK)の間の位相差が上記設定された範囲から逸脱することを示すと)、上記パワーダウン制御部(103)は、上記位相差が上記設定された範囲内に含まれるまで、上記DLL(100)をイネーブルさせる。また、上記DLL(100)の周期的なロッキング動作時、上記位相検出信号(PDOUT)がロジックロウ状態であれば(即ち、上記入力クロック信号(ECLK’)と上記基準クロック信号(FBCLK)の間の位相差が上記設定された範囲内に含まれることを示すと)、上記パワーダウン制御部(103)は、上記シフト出力信号(SHFT)がイネーブルされる間のみ上記DLL(100)をイネーブルさせる。
その後、図8の‘D’部分と図12を参考にすれば、上記DLL(100)がパワーダウンモードを抜け出る時、即ち、上記パワーダウン信号(PDEN)がディセーブルされる時、上記パワーダウン同期化部(140)が上記同期化信号(SYNC)をロジックハイに出力する。その結果、上記制御ロジック回路(160)が上記同期化信号(SYNC)に応答し、ロッキングイネーブル信号(LKEN)をイネーブルさせる。上記ロッキングイネーブル信号(LKEN)に応答し、上記ANDゲート(111)が上記入力クロック信号(ECLK)を受信し、入力クロック信号(ECLK’)を上記グローバルクロック発生器(102)と、上記クロック遅延部(104)の位相検出器(121)及びコースディレイ部(123)に出力する。上記クロック遅延部(104)は、上記入力クロック信号(ECLK’)を受信する時、上記入力クロック信号(ECLK’)に基づいてロッキング動作を実行し、遅延クロック信号(MCLK)を出力する。上記出力バッファ(105)は、上記遅延クロック信号(MCLK)に応答して内部クロック信号(OCLK)を出力する。
上述した通り、上記パワーダウン制御部(103)が上記パワーダウンモードの間、上記DLL(100)を周期的に一回ずつイネーブルさせるため、上記パワーダウンモードの間、変化し得る外部クロック信号(EXCLK)に適切に、上記DLL(100)が周期的にロッキング動作を実行し、そのロッキング情報をアップデートすることができる。その結果、上記DLL(100)が上記パワーダウンモードを抜け出る時、上記外部クロック信号(EXCLK)と上記内部クロック信号(OCLK)の間の位相差が過度に増加する現象が防止されるため、上記DLL(100)のロッキング動作時間が短縮され得る。
図13は、本発明の他の実施例によるDLLを概略的に示したブロック図である。DLL(200)は、入力バッファ(201)、グローバルクロック発生器(202)、パワーダウン制御部(203)、クロック遅延部(204)、出力バッファ(205)、及びダミー(dummy)出力バッファ(206)を含む。上記DLL(200)の構成及び具体的な動作は図1を参考にして詳述した上記DLL(100)の構成及び具体的な動作と類似するため、説明の重複を避けるために上記DLL(100,200)の間の差異を中心に説明する。まず、上記グローバルクロック発生器(202)は、入力クロック信号(ECLK’)に基づいて図14に示されている通り、互いに異なる位相を有するグローバルクロック信号(GCLK1〜GCLK4)を発生する。一方、上記グローバルクロック発生器(202)がグローバルクロック信号(GCLK1,GCLK2)のみを発生し得る。この場合、上記パワーダウン制御部(203)のロッキングコントローラ(212)と上記クロック遅延部(204)は上記グローバルクロック信号(GCLK1,GCLK2)に同期して動作する。上記パワーダウン制御部(203)のANDゲート(211)はロッキングイネーブル信号(LKEN)に応答し、入力クロック信号(ECLK’)を上記グローバルクロック発生器(202)と上記クロック遅延部(204)にそれぞれ出力するか、またはその出力動作を停止する。
上記クロック遅延部(204)は、第1位相検出器(221)、第2位相検出器(222)、ディレイ制御部(223)、第1ディレイライン(224)、第2ディレイライン(225)、デューティ比訂正部(226)、第3位相検出器(227)、ループセレクタ(228)、第1レプリカディレイ部(229)、及び第2レプリカディレイ部(230)を含む。上記第1位相検出器(221)は上記入力クロック信号(ECLK’)と基準クロック信号(FBCLK1)との間の位相差を検出し、その検出結果に応じて位相検出信号(PDOUT)と検出信号(DET1)を出力する。望ましくは、上記第1位相検出器(221)は上記位相差が設定された範囲内に含まれる時、上記位相検出信号(PDOUT)をディセーブルさせ、上記位相差が上記設定された範囲を逸脱する時、上記位相検出信号(PDOUT)をイネーブルさせる。また、上記入力クロック信号(ECLK’)が受信されない時、上記第1位相検出器(221)は上記位相検出信号(PDOUT)をイネーブルさせる。
上記第2位相検出器(222)は、上記入力クロック信号(ECLK’)と基準クロック信号(FBCLK2)の間の位相差を検出し、その検出結果に応じて検出信号(DET2)を出力する。上記ディレイ制御部(223)は、ループ選択信号(SEL)に応答し、上記第1及び第2ディレイライン(224,225)のうちの一つを選択する。また、上記ディレイ制御部(223)は、上記検出信号(DET1,DET2)のうちの一つに応答し、コース遅延制御信号(CDCTL1,CDCTL2)とファイン遅延制御信号(FDCTL1,FDCTL2)を発生する。上記ディレイ制御部(223)は上記グローバルクロック信号(GCLK2)に同期し、コース遅延制御信号(CDCTL1,CDCTL2)とファイン遅延制御信号(FDCTL1,FDCTL2)を上記第1及び第2ディレイライン(224,225)にそれぞれ出力する。
上記第1ディレイライン(224)は、上記入力クロック信号(ECLK’)を第1設定時間の間遅延させ、遅延クロック信号(MCLK1)を出力する。上記第1ディレイライン(224)は第1コースディレイ部(231)と第1ファインディレイ部(232)を含む。上記第1コースディレイ部(231)及び上記第1ファインディレイ部(232)の構成及び動作は、上記コースディレイ部(123)及び上記ファインディレイ部(124)と類似するため、これらに対する詳細な説明は省略する。上記第2ディレイライン(225)は、上記入力クロック信号(ECLK’)を第2設定時間の間遅延させ、遅延クロック信号(MCLK2)を出力する。上記第2ディレイライン(225)は第2コースディレイ部(241)と第2ファインディレイ部(242)を含む。上記第2コースディレイ部(241)及び上記第2ファインディレイ部(242)の構成及び動作は上記コースディレイ部(123)及び上記ファインディレイ部(124)と類似するため、これらに対する詳細な説明は省略する。
上記デューティ比訂正部(226)は、インバータ(251〜253)、DCC(duty cycle correction)位相検出器(254)、DCCコントローラ(255)、DCC部(256)、及びダミーDCC部(257)を含む。上記インバータ(251)は、上記第1ファインディレイ部(232)から受信される遅延クロック信号(MCLK1)を反転させ、反転した遅延クロック信号(MCLK1B)を上記DCC位相検出器(254)に出力する。上記インバータ(252)は、上記第2ファインディレイ部(242)から受信される遅延クロック信号(MCLK2)を反転させ、反転した遅延クロック信号(MCLK2B)を上記ダミーDCC部(257)に出力する。上記インバータ(253)は上記反転した遅延クロック信号(MCLK2B)を再び反転させ、上記遅延クロック信号(MCLK2)を上記DCC位相検出器(254)に出力する。上記DCC位相検出器(254)は、上記反転した遅延クロック信号(MCLK1B)と上記遅延クロック信号(MCLK2)の間の位相差を検出し、その検出結果に応じて検出信号(DET4)を出力する。上記DCCコントローラ(255)は、上記検出信号(DET4)に応答し、訂正制御信号(CCTL,DCTL)を出力する。上記DCC部(256)は、上記遅延クロック信号(MCLK1)と上記反転した遅延クロック信号(MCLK2B)を受信し、上記訂正制御信号(CCTL)に応答し、上記遅延クロック信号(MCLK1)のデューティ比を訂正し、その訂正された信号を訂正クロック信号(CCLK)として出力する。また、上記ダミーDCC部(257)は、上記遅延クロック信号(MCLK1)と上記反転した遅延クロック信号(MCLK2B)を受信し、上記訂正制御信号(DCTL)に応答し、上記反転した遅延クロック信号(MCLK2B)のデューティ比を訂正し、その訂正された信号をダミー訂正クロック信号(DCLK)として出力する。ここで、上記デューティ比訂正部(226)の詳細な動作は、本発明の技術分野において通常の知識を有する者であれば十分に理解することができるため、これに対する説明は省略する。
上記第3位相検出器(227)は、上記遅延クロック信号(MCLK1)と上記反転した遅延クロック信号(MCLK2B)の間の位相差を検出し、その検出結果に応じて検出信号(DET3)を出力する。上記ループセレクタ(228)は、上記位相検出信号(PDOUT)と上記検出信号(DET3)に応答し、上記ループ選択信号(SEL)を発生し、上記グローバルクロック信号(GCLK1)に同期し、上記ループ選択信号(SEL)を上記ディレイ制御部(223)に出力する。
上記第1レプリカディレイ部(229)は、上記訂正クロック信号(CCLK)を第3設定時間の間遅延させ、その遅れた信号を上記基準クロック信号(FBCLK1)として出力する。上記第2レプリカディレイ部(230)は、上記ダミー訂正クロック信号(DCLK)を第4設定時間の間遅延させ、その遅れた信号を上記基準クロック信号(FBCLK2)として出力する。
上記出力バッファ(205)は、上記訂正クロック信号(CCLK)に応答し、内部クロック信号(OCLK)を出力する。上記ダミー出力バッファ(206)は上記ダミー訂正クロック信号(DCLK)を受信する。望ましくは、上記ダミー出力バッファ(206)は上記出力バッファ(205)に対応するインピーダンス(impedance)を有するように設計され得る。
上記パワーダウン制御部(203)も上記パワーダウン制御部(103)と類似するように、パワーダウンモードの間、上記DLL(200)を周期的にイネーブルさせる。結局、上記DLL(200)が上記パワーダウンモードの間、周期的にロッキング動作を実行するため、変化し得る外部クロック信号(EXCLK)に適切に、上記DLL(200)のロッキング情報がアップデートされ得る。その結果、上記DLL(200)が上記パワーダウンモードを抜け出る時、上記外部クロック信号(EXCLK)と上記内部クロック信号(OCLK)の間の位相差が過度に増加する現象が防止されるため、上記DLL(200)のロッキング動作時間が短縮され得る。
上記で説明した本発明の技術的思想は望ましい実施例において具体的に記述されたが、上記の実施例はその説明のためのものであり、その制限のためのものでないことに注意しなければならない。また、本発明は、本発明の技術分野の通常の専門家であれば、本発明の技術的思想の範囲内において多様な実施例が可能であることを理解することができる。
本発明の一実施例によるDLLを概略的に示したブロック図である。 図1に示されたグローバルクロック発生器の動作と関連した信号のタイミング図である。 図1に示されたロッキングコントローラを詳細に示す図面である。 図3に示されたパワーダウン同期化部を詳細に示す図面である。 図3に示された分周器を詳細に示す図面である。 図5に示された分周器の動作と関連した信号のタイミング図である。 図3に示されたシフトレジスタ部を詳細に示す図面である。 図3に示されたロッキングコントローラの動作と関連した信号のタイミング図である。 図8に示された‘A’〜‘D’部分を拡大して示した図面である。 図8に示された‘A’〜‘D’部分を拡大して示した図面である。 図8に示された‘A’〜‘D’部分を拡大して示した図面である。 図8に示された‘A’〜‘D’部分を拡大して示した図面である。 本発明の他の実施例によるDLLを概略的に示したブロック図である。 図13に示されたグローバルクロック発生器の動作と関連した信号のタイミング図である。
100、200:DLL
101、201:入力バッファ
103、203:パワーダウン制御部
104、204:クロック遅延部
105、205:出力バッファ
111、211:出力ロジック回路
112、212:ロッキングコントローラ
130:イネーブル制御部
140:パワーダウン同期化部
150:ロッキング周期決定部
160:制御ロジック回路
206:ダミー出力バッファ

Claims (60)

  1. 入力クロック信号に基づいて、複数のグローバルクロック信号を発生するグローバルクロック発生器;
    上記複数のグローバルクロック信号のうちの一つに同期して動作し、上記入力クロック信号に基づいて発生した基準クロック信号と、上記入力クロック信号の位相を比較し、その比較結果に応じて位相検出信号を出力し、上記入力クロック信号を設定された時間の間、遅延させて遅延クロック信号を出力するクロック遅延部;及び
    上記複数のグローバルクロック信号のうち特定グローバルクロック信号と、上記位相検出信号、及びチップのパワーダウンモードの間イネーブルされ、アクティブモードの間ディセーブルされるパワーダウン信号に応答して動作するが、上記パワーダウン信号がイネーブル状態で維持される間周期的に上記入力クロック信号を上記グローバルクロック発生器と上記クロック遅延部にそれぞれ出力し、上記パワーダウン信号がイネーブル状態で維持される全体期間中上記入力クロック信号の出力動作を実行する時間を除いた残りの時間の間上記入力クロック信号の出力動作を停止するように構成されたパワーダウン制御部を含むＤＬＬ(Delay Locked Loop)。
  2. 外部クロック信号を受信して上記入力クロック信号として上記パワーダウン制御部に出力する入力バッファ;及び
    上記遅延クロック信号に応答し、内部クロック信号を出力する出力バッファをさらに含む請求項１に記載のＤＬＬ。
  3. 上記複数のグローバルクロック信号は、互いに異なる位相を有する第1〜第N(Nは整数)グローバルクロック信号を含む請求項１に記載のＤＬＬ。
  4. 上記グローバルクロック発生器は、上記入力クロック信号に基づいて上記第1〜第Nグローバルクロック信号をそれぞれ周期的にトグル(toggle)されるパルス信号形態で発生する請求項３に記載のＤＬＬ。
  5. 上記第1〜第Nグローバルクロック信号のそれぞれのパルス幅は、上記入力クロック信号の設定された数のサイクル(cycle)に対応する請求項４に記載のＤＬＬ。
  6. 上記第1〜第Nグローバルクロック信号のそれぞれのパルス幅は、上記入力クロック信号の一つのサイクルに対応する請求項４に記載のＤＬＬ。
  7. 上記パワーダウン制御部は、
    上記第(N-1)及び第Nグローバルクロック信号、上記パワーダウン信号、及び上記位相検出信号に応答し、ロッキングイネーブル信号を出力するロッキングコントローラ;及び
    上記入力クロック信号を受信し、上記ロッキングイネーブル信号に応答して上記入力クロック信号を上記グローバルクロック発生器と上記クロック遅延部にそれぞれ出力するか、または上記入力クロック信号の出力動作を停止する出力ロジック回路を含む請求項３に記載のＤＬＬ。
  8. 上記出力ロジック回路は、上記ロッキングイネーブル信号と上記入力クロック信号がそれぞれ入力される入力端子と、上記グローバルクロック発生器と上記クロック遅延部に連結される出力端子を有するANDゲートを含む請求項７に記載のＤＬＬ。
  9. 上記ロッキングコントローラは、
    上記位相検出信号と上記第(N-1)グローバルクロック信号に応答し、イネーブル制御信号を発生するイネーブル制御部;
    上記パワーダウン信号と上記第(N-1)グローバルクロック信号に応答し、同期化信号を発生するパワーダウン同期化部;
    上記第Nグローバルクロック信号及びシフト出力信号、または外部リセット信号に応答してリセットされ、上記入力クロック信号を設定された分周率で分周して制御クロック信号を発生し、上記制御クロック信号に基づいて上記シフト出力信号を発生するロッキング周期決定部;及び
    上記イネーブル制御信号、上記同期化信号、及び上記シフト出力信号に応答し、上記ロッキングイネーブル信号を出力する制御ロジック回路を含む請求項７に記載のＤＬＬ。
  10. 上記クロック遅延部は、上記基準クロック信号と上記入力クロック信号の間の位相差が設定された範囲内に含まれる時、上記位相検出信号を第1ロジックレベルに出力し、上記位相差が上記設定された範囲を逸脱する時、上記位相検出信号を第2ロジックレベルに出力し、
    上記イネーブル制御部は、上記第(N-1)グローバルクロック信号がトグルされる時、上記第1ロジックレベルの上記位相検出信号を受信すれば、上記イネーブル制御信号を上記第1ロジックレベルに出力し、上記第2ロジックレベルの上記位相検出信号を受信すれば上記イネーブル制御信号を上記第2ロジックレベルに出力する請求項９に記載のＤＬＬ。
  11. 上記パワーダウン同期化部は、パワーダウンモードで上記第(N-1)グローバルクロック信号がトグルする時、上記パワーダウン信号に応答し、上記同期化信号を上記第1ロジックレベルに出力し、
    上記同期化信号が上記第1ロジックレベル状態である間、上記制御ロジック回路は上記第2ロジックレベルの上記イネーブル制御信号を受信する時、上記シフト出力信号のロジックレベルに関係なく上記ロッキングイネーブル信号をイネーブルさせ、上記第1ロジックレベルの上記イネーブル制御信号を受信する時、上記シフト出力信号のロジックレベルにより上記ロッキングイネーブル信号をイネーブルさせるかまたはディセーブルさせ、
    上記出力ロジック回路は、上記ロッキングイネーブル信号がイネーブルされる時、上記入力クロック信号を上記グローバルクロック発生器と上記クロック遅延部にそれぞれ出力する請求項１０に記載のＤＬＬ。
  12. 上記イネーブル制御部は、上記第(N-1)グローバルクロック信号がトグルされる時、上記位相検出信号に基づいて上記イネーブル制御信号を出力するDフリップフロップを含む請求項９に記載のＤＬＬ。
  13. 上記パワーダウン信号はパワーダウンモードである時にイネーブルされ、アクティブモードである時にディセーブルされ、
    上記第(N-1)グローバルクロック信号がトグルされる時、上記パワーダウン同期化部は、上記パワーダウン信号がイネーブルされれば上記同期化信号をディセーブルさせ、上記パワーダウン信号がディセーブルされれば上記同期化信号をイネーブルさせ、
    上記同期化信号がイネーブルされる時、上記制御ロジック回路は、上記イネーブル制御信号と上記シフト出力信号のロジックレベルに関係なく上記ロッキングイネーブル信号をイネーブルさせ、
    上記出力ロジック回路は、上記ロッキングイネーブル信号がイネーブルされる時、上記入力クロック信号を上記グローバルクロック発生器と上記クロック遅延部にそれぞれ出力する請求項９に記載のＤＬＬ。
  14. 上記パワーダウン同期化部は、
    上記第(N-1)グローバルクロック信号がトグルされる時に上記パワーダウン信号を受信し、内部同期化信号として出力するDフリップフロップ;及び
    上記パワーダウン信号と上記内部同期化信号に応答し、上記同期化信号を出力するNANDゲートを含む請求項９に記載のＤＬＬ。
  15. 上記パワーダウン同期化部は、上記パワーダウン信号を反転させ、反転したパワーダウン信号を出力するインバータをさらに含み、
    上記Dフリップフロップは、上記反転したパワーダウン信号に応答してリセットされる請求項１４に記載のＤＬＬ。
  16. 上記ロッキング周期決定部は、
    上記入力クロック信号を設定された分周率で分周して制御クロック信号を発生する分周器;
    上記第Nグローバルクロック信号及び上記シフト出力信号、または上記外部リセット信号に応答してリセット制御信号を出力するリセット制御ロジック回路;及び
    上記リセット制御信号に応答してリセットされ、上記制御クロック信号に応答して上記シフト出力信号を発生するシフトレジスタ部を含む請求項９に記載のＤＬＬ。
  17. 上記分周器は、上記設定された分周率に基づいて上記制御クロック信号を上記入力クロック信号の設定された数のサイクルごとに一回ずつトグルするパルス信号形態で出力し、上記外部リセット信号に応答してリセットされる請求項１６に記載のＤＬＬ。
  18. 上記分周器は、
    上記外部リセット信号に応答してリセットされ、上記入力クロック信号を設定された分周率で分周し、分周出力信号を出力する分周信号発生器;及び
    上記分周出力信号に基づいて上記制御クロック信号を出力する制御クロック出力回路を含む請求項１６に記載のＤＬＬ。
  19. 上記分周信号発生器は、上記外部リセット信号に応答してそれぞれリセットされる第1〜第3分周回路を含み、
    上記第1分周回路は、上記入力クロック信号に応答して第1分周信号を出力し、
    上記第2分周回路は、上記第1分周回路と上記第3分周回路の間に直列に連結され、上記第2分周回路のそれぞれは自分の入力端子に連結された先行する第1または第2分周回路の出力信号に応答して第2分周信号を出力し、
    上記第3分周回路は、上記第2分周回路の最後の一つから受信される上記第2分周信号に応答して上記分周出力信号を出力し、
    上記分周信号発生器に含まれる上記第2分周回路の数が変更される時、上記設定された分周率が変更される請求項１８に記載のＤＬＬ。
  20. 上記第1分周回路は、
    上記第1分周信号を反転させ、反転した第1分周信号を出力するインバータ;及び
    上記入力クロック信号がトグルする時、上記反転した第1分周信号を受信し、上記第1分周信号として出力するDフリップフロップを含む請求項１９に記載のＤＬＬ。
  21. 上記第2分周回路のそれぞれは、
    上記第2分周信号を反転させ、反転した第2分周信号を出力するインバータ;及び
    先行する上記第1または第2分周回路の出力信号がトグルする時、上記反転した第2分周信号を受信して上記第2分周信号として出力するDフリップフロップを含む請求項１９に記載のＤＬＬ。
  22. 上記第3分周回路は、
    上記分周出力信号を反転させ、反転した分周出力信号を出力するインバータ;及び
    上記第2分周回路の最後の一つから受信される上記第2分周信号がトグルする時、上記反転した分周出力信号を受信して上記分周出力信号として出力するDフリップフロップを含む請求項１９に記載のＤＬＬ。
  23. 上記制御クロック出力回路は、
    上記分周出力信号を遅延させ、遅延信号を出力する遅延ロジック回路;及び
    上記分周出力信号と上記遅延信号に応答して上記制御クロック信号を出力するクロック出力回路を含む請求項１８に記載のＤＬＬ。
  24. 上記遅延ロジック回路は、直列に連結される複数のインバータを含む請求項２３に記載のＤＬＬ。
  25. 上記遅延ロジック回路は、上記分周出力信号を反転させた後に遅延させ、
    上記クロック出力回路は、上記分周出力信号と上記遅延信号に応答して上記制御クロック信号を出力するANDゲートを含む請求項２３に記載のＤＬＬ。
  26. 上記リセット制御ロジック回路は、上記第Nグローバルクロック信号がトグルする時に上記シフト出力信号がイネーブルされ、または上記外部リセット信号がイネーブルされれば、上記リセット制御信号をイネーブルさせ、
    上記シフトレジスタ部は、上記リセット制御信号がイネーブルされる時にリセットされる請求項１６に記載のＤＬＬ。
  27. 上記リセット制御ロジック回路は、
    上記外部リセット信号を反転させ、反転した外部リセット信号を出力するインバータ;
    上記第Nグローバルクロック信号と上記シフト出力信号に応答し、ロジック信号を出力する第1 NANDゲート;及び
    上記ロジック信号と上記反転した外部リセット信号に応答して上記リセット制御信号を出力する第2 NANDゲートを含む請求項１６に記載のＤＬＬ。
  28. 上記シフトレジスタ部はリセットされた後に上記制御クロック信号がトグルすれば、上記制御クロック信号の設定された数のサイクル以後、上記シフト出力信号をイネーブルさせ、上記リセット制御信号がイネーブルされる時、上記シフト出力信号をディセーブルさせる請求項２６に記載のＤＬＬ。
  29. 上記シフトレジスタ部は、リセットされた後に上記制御クロック信号が最初にトグルする時点から設定された時間が経過する時、上記シフト出力信号をイネーブルさせ、
    上記シフトレジスタ部は、上記リセット制御信号に応答し、それぞれリセットされる第1〜第3シフトレジスタを含み、
    上記第1シフトレジスタは、上記制御クロック信号がトグルする時、内部電圧に応答して第1シフト信号を出力し、
    上記第2シフトレジスタは、上記第1シフトレジスタと上記第3シフトレジスタの間に直列に連結され、上記第2シフトレジスタのそれぞれは上記制御クロック信号がトグルする時、自分の入力端子に連結された先行する第1または第2シフトレジスタから受信される上記第1シフト信号または第2シフト信号に応答して第2シフト信号を出力し、
    上記第3シフトレジスタは、上記制御クロック信号がトグルする時、上記第2シフトレジスタの最後の一つから受信される上記第2シフト信号に応答して上記シフト出力信号を出力し、
    上記シフトレジスタ部に含まれる上記第2シフトレジスタの数が変更される時、上記設定された時間が変更される請求項１６に記載のＤＬＬ。
  30. 上記第1シフトレジスタは、上記制御クロック信号がトグルする時、上記内部電圧レベルの上記第1シフト信号を出力する第1 Dフリップフロップを含み、
    上記第2シフトレジスタのそれぞれは、上記制御クロック信号がトグルする時、自分の入力端子に入力される信号を受信して上記第2シフト信号のうちの一つとして出力する第2 Dフリップフロップを含み、
    上記第3シフトレジスタは、上記第2 Dフリップフロップの最後の一つから受信される上記第2シフト信号のうちの一つを受信し、第3シフト信号として出力する第3 Dフリップフロップを含む請求項２９に記載のＤＬＬ。
  31. 上記ロッキングコントローラは、パワーダウンモードの間、上記設定された時間ごとに一回ずつ上記ロッキングイネーブル信号をイネーブルさせ、
    上記出力ロジック回路は、上記ロッキングイネーブル信号がイネーブルされるごとに上記入力クロック信号を上記グローバルクロック発生器と上記クロック遅延部にそれぞれ出力する請求項２９に記載のＤＬＬ。
  32. 上記制御ロジック回路は、
    上記イネーブル制御信号と上記同期化信号に応答してロジック信号を出力するNORゲート;
    上記シフト出力信号を反転させ、その反転したシフト出力信号を出力するインバータ;及び
    上記ロジック信号と上記反転したシフト出力信号に応答して上記ロッキングイネーブル信号を出力するNANDゲートを含む請求項９に記載のＤＬＬ。
  33. 上記クロック遅延部は、
    上記入力クロック信号と上記基準クロック信号の間の位相差を検出し、その検出結果に応じて上記位相検出信号と検出信号を出力する位相検出器;
    コース遅延制御信号に応答してコース遅延時間を調節し、その調節されたコース遅延時間の間上記入力クロック信号を遅延させ、第1及び第2コース遅延クロック信号を出力するコースディレイ部;
    ファイン遅延制御信号に応答して上記第1及び第2コース遅延クロック信号を混合し、上記第1及び第2コース遅延クロック信号の間に存在する互いに異なる位相をそれぞれ有する複数の混合信号のうちの一つを選択し、その選択された信号を上記遅延クロック信号として出力するファインディレイ部;
    上記検出信号に応答し、上記コース遅延制御信号と上記ファイン遅延制御信号を発生し、上記複数のグローバルクロック信号のうちの一つに同期し、上記コース遅延制御信号と上記ファイン遅延制御信号を上記コースディレイ部と上記ファインディレイ部にそれぞれ出力するディレイ制御部;及び
    上記遅延クロック信号を設定された時間の間遅延させ、その遅れた信号を上記基準クロック信号として出力するレプリカディレイ部を含む請求項１に記載のＤＬＬ。
  34. 上記パワーダウン制御部は、上記パワーダウン信号がイネーブル状態で維持される間、第1設定時間ごとに一回ずつ第2設定時間の間上記入力クロック信号を上記グローバルクロック発生器と上記クロック遅延部にそれぞれ出力する請求項１に記載のＤＬＬ。
  35. 入力クロック信号に基づいて複数のグローバルクロック信号を発生するグローバルクロック発生器;
    上記入力クロック信号と基準クロック信号との間の位相差を検出し、その検出結果に応じて位相検出信号と検出信号を出力する位相検出器;
    コース遅延制御信号に応答してコース遅延し時間を調節し、その調節されたコース遅延時間の間上記入力クロック信号を遅延させ、第1及び第2コース遅延クロック信号を出力するコースディレイ部;
    ファイン遅延制御信号に応答して上記第1及び第2コース遅延クロック信号を混合し、上記第1及び第2コース遅延クロック信号間に存在する互いに異なる位相をそれぞれ有する複数の混合信号のうちの一つを選択し、その選択された信号を遅延クロック信号として出力するファインディレイ部;
    上記検出信号に応答し、上記コース遅延制御信号と上記ファイン遅延制御信号を発生し、上記複数のグローバルクロック信号のうちの一つに同期し、上記コース遅延制御信号と上記ファイン遅延制御信号を上記コースディレイ部と上記ファインディレイ部にそれぞれ出力するディレイ制御部;
    上記遅延クロック信号を設定された時間の間遅延させ、その遅れた信号を上記基準クロック信号として出力するレプルリカディレイ部;及び
    上記複数のグローバルクロック信号のうち特定グローバルクロック信号と、上記位相検出信号、及びチップのパワーダウンモードの間イネーブルされ、アクティブモードの間ディセーブルされるパワーダウン信号に応答して動作するが、上記パワーダウン信号がイネーブル状態で維持される間周期的に上記入力クロック信号を上記グローバルクロック発生器、上記位相検出器、及び上記コースディレイ部にそれぞれ出力し、上記パワーダウン信号がイネーブル状態で維持される全体期間中上記入力クロック信号の出力動作を実行する時間を除いた残りの時間の間上記入力クロック信号の出力動作を停止するように構成されたパワーダウン制御部を含むＤＬＬ。
  36. 外部クロック信号を受信して上記入力クロック信号として上記パワーダウン制御部に出力する入力バッファ;及び
    上記遅延クロック信号に応答し、内部クロック信号を出力する出力バッファをさらに含む請求項３５に記載のＤＬＬ。
  37. 上記複数のグローバルクロック信号は、互いに異なる位相を有する第1〜第N(Nは整数)グローバルクロック信号を含む請求項３５に記載のＤＬＬ。
  38. 上記グローバルクロック発生器は、上記入力クロック信号に基づいて上記第1〜第Nグローバルクロック信号をそれぞれ周期的にトグル(toggle)されるパルス信号形態で発生する請求項３７に記載のＤＬＬ。
  39. 上記第1〜第Nグローバルクロック信号のそれぞれのパルス幅は、上記入力クロック信号の一つのサイクルに対応する請求項３８に記載のＤＬＬ。
  40. 上記パワーダウン制御部は、
    上記第(N-1)及び第Nグローバルクロック信号、上記パワーダウン信号、及び上記位相検出信号に応答し、ロッキングイネーブル信号を出力するロッキングコントローラ;及び
    上記入力クロック信号を受信し、上記ロッキングイネーブル信号に応答して上記入力クロック信号を上記グローバルクロック発生器と上記クロック遅延部にそれぞれ出力するか、または上記入力クロック信号の出力動作を停止する出力ロジック回路を含む請求項３７に記載のＤＬＬ。
  41. 上記出力ロジック回路は、上記ロッキングイネーブル信号と上記入力クロック信号がそれぞれ入力される入力端子と、上記グローバルクロック発生器、上記位相検出器、及び上記コースディレイ部に連結される出力端子を含むANDゲートを含む請求項４０に記載のＤＬＬ。
  42. 上記ロッキングコントローラは、
    上記位相検出信号と上記第(N-1)グローバルクロック信号に応答し、イネーブル制御信号を発生するイネーブル制御部;
    上記パワーダウン信号と上記第(N-1)グローバルクロック信号に応答し、同期化信号を発生するパワーダウン同期化部;
    上記第Nグローバルクロック信号及びシフト出力信号、または外部リセット信号に応答してリセットされ、上記入力クロック信号を設定された分周率で分周して制御クロック信号を発生し、上記制御クロック信号に基づいて上記シフト出力信号を発生するロッキング周期決定部;及び
    上記イネーブル制御信号、上記同期化信号、及び上記シフト出力信号に応答し、上記ロッキングイネーブル信号を出力する制御ロジック回路を含む請求項４０に記載のＤＬＬ。
  43. 上記パワーダウン制御部は、上記パワーダウン信号がイネーブル状態で維持される間、第1設定時間ごとに一回ずつ第2設定時間の間上記入力クロック信号を上記グローバルクロック発生器、上記位相検出器、及び上記コースディレイ部にそれぞれ出力する請求項３５に記載のＤＬＬ。
  44. 入力クロック信号に基づいて、第1〜第N(Nは整数)グローバルクロック信号を発生するグローバルクロック発生器;
    上記第1〜第Nグローバルクロック信号のうちの一部に同期して動作し、上記入力クロック信号に基づいて発生した第1及び第2基準クロック信号それぞれと上記入力クロック信号の間の位相を比較し、その比較結果に応じて位相検出信号を出力し、上記入力クロック信号を設定された時間の間遅延させ、その遅延クロック信号のデューティ比(duty ratio)を訂正し、訂正クロック信号を出力するクロック遅延部;及び
    上記第1〜第Nグローバルクロック信号のうち特定グローバルクロック信号と、上記位相検出信号、及びチップのパワーダウンモードの間イネーブルされ、アクティブモードの間ディセーブルされるパワーダウン信号に応答して動作するが、上記パワーダウン信号がイネーブル状態で維持される間周期的に上記入力クロック信号を上記グローバルクロック発生器と上記クロック遅延部にそれぞれ出力し、上記パワーダウン信号がイネーブル状態で維持される全体期間の中で上記入力クロック信号の出力動作を実行する時間を除いた残りの時間の間上記入力クロック信号の出力動作を停止するように構成されたパワーダウン制御部を含むＤＬＬ。
  45. 外部クロック信号を受信して上記入力クロック信号として上記パワーダウン制御部に出力する入力バッファ;及び
    上記訂正クロック信号に応答し、内部クロック信号を出力する出力バッファをさらに含む請求項４４に記載のＤＬＬ。
  46. 上記第1〜第Nグローバルクロック信号の位相は互いに異なり、
    上記グローバルクロック発生器は、上記入力クロック信号に基づいて上記第1〜第Nグローバルクロック信号をそれぞれ周期的にトグル(toggle)されるパルス信号形態で発生する請求項４４に記載のＤＬＬ。
  47. 上記第1〜第Nグローバルクロック信号のそれぞれのパルス幅は、上記入力クロック信号の一つのサイクルに対応する請求項４６に記載のＤＬＬ。
  48. 上記パワーダウン制御部は、
    上記第(N-1)及び第Nグローバルクロック信号、上記パワーダウン信号、及び上記位相検出信号に応答し、ロッキングイネーブル信号を出力するロッキングコントローラ;及び
    上記入力クロック信号を受信し、上記ロッキングイネーブル信号に応答して上記入力クロック信号を上記グローバルクロック発生器と上記クロック遅延部にそれぞれ出力するか、または上記入力クロック信号の出力動作を停止する出力ロジック回路を含む請求項４４に記載のＤＬＬ。
  49. 上記ロッキングコントローラは、
    上記位相検出信号と上記第(N-1)グローバルクロック信号に応答し、イネーブル制御信号を発生するイネーブル制御部;
    上記パワーダウン信号と上記第(N-1)グローバルクロック信号に応答し、同期化信号を発生するパワーダウン同期化部;
    上記第Nグローバルクロック信号及びシフト出力信号、または外部リセット信号に応答してリセットされ、上記入力クロック信号を設定された分周率で分周して制御クロック信号を発生し、上記制御クロック信号に基づいて上記シフト出力信号を発生するロッキング周期決定部;及び
    上記イネーブル制御信号、上記同期化信号、及び上記シフト出力信号に応答し、上記ロッキングイネーブル信号を出力する制御ロジック回路を含む請求項４８に記載のＤＬＬ。
  50. 上記クロック遅延部は、
    上記入力クロック信号と上記第1基準クロック信号の間の位相差を検出し、その検出結果に応じて上記位相検出信号と第1検出信号を出力する第1位相検出器;
    上記入力クロック信号と上記第2基準クロック信号の間の位相差を検出し、その検出結果に応じて第2検出信号を出力する第2位相検出器;
    上記入力クロック信号を第1設定時間の間遅延させ、第1遅延クロック信号を出力する第1ディレイライン;
    上記入力クロック信号を第2設定時間の間遅延させ、第2遅延クロック信号を出力する第2ディレイライン;
    上記第1〜第Nグローバルクロック信号のいずれか一つに同期して動作し、ループ選択信号に応答し、上記第1及び第2ディレイラインのいずれか一つを選択し、上記第1または第2検出信号に応答し、選択された上記第1または第2ディレイラインの動作を制御するディレイ制御部;及び
    上記第1及び第2遅延クロック信号の間の位相差により上記第1遅延クロック信号のデューティ比を訂正し、上記訂正クロック信号を出力するデューティ比訂正部を含み、
    上記遅延クロック信号は上記第1遅延クロック信号であり、上記設定された時間は上記第1設定時間である請求項４４に記載のＤＬＬ。
  51. 上記デューティ比訂正部は、ダミー(dummy)訂正クロック信号をさらに出力し、
    上記クロック遅延部は、
    上記第2遅延クロック信号の反転した信号と、上記第1遅延クロック信号の間の位相差を検出して第3検出信号を出力する第3位相検出器;
    上記第3検出信号に応答して上記ループ選択信号を発生し、上記第1〜第Nグローバルクロック信号の他の一つに同期し、上記ループ選択信号を上記ディレイ制御部に出力するループセレクタ(selector);
    上記訂正クロック信号を第3設定時間の間遅延させ、その遅れた信号を上記第1基準クロック信号として出力する第1レプリカディレイ部;及び
    上記ダミー訂正クロック信号を第4設定時間の間遅延させ、その遅れた信号を上記第2基準クロック信号として出力する第2レプリカディレイ部をさらに含む請求項５０に記載のＤＬＬ。
  52. 上記訂正クロック信号に応答して内部クロック信号を出力する出力バッファ;及び
    上記出力バッファに対応するインピーダンス(impedance)を有し、上記ダミー訂正クロック信号を受信するダミー出力バッファをさらに含む請求項５１に記載のＤＬＬ。
  53. 上記デューティ比訂正部は、
    上記第1遅延クロック信号を反転させ、反転した第1遅延クロック信号を出力する第1インバータ;
    上記第2遅延クロック信号を反転させ、反転した第2遅延クロック信号を出力する第2インバータ;
    上記反転した第1遅延クロック信号と上記第2遅延クロック信号の間の位相差を検出し、第4検出信号を出力するDCC(duty cycle correction)位相検出器;
    上記第4検出信号に応答し、第1及び第2訂正制御信号を出力するDCCコントローラ;
    上記第1遅延クロック信号と上記反転した第2遅延クロック信号を受信し、上記第1訂正制御信号に応答して上記第1遅延クロック信号のデューティ比を訂正し、その訂正された信号を上記訂正クロック信号として出力するDCC部;
    上記第1遅延クロック信号と上記反転した第2遅延クロック信号を受信し、上記第2訂正制御信号に応答して上記反転した第2遅延クロック信号のデューティ比を訂正し、その訂正された信号を上記ダミー訂正クロック信号として出力するダミーDCC部を含む請求項５０に記載のＤＬＬ。
  54. 上記ディレイ制御部が上記第1ディレイラインを選択する時、上記ディレイ制御部は上記第1検出信号により変更されるコース遅延制御信号及びファイン遅延制御信号を発生し、上記第1〜第Nグローバルクロック信号のいずれか一つに同期し、上記コース遅延制御信号と上記ファイン遅延制御信号を上記第1ディレイラインに出力し、
    上記第1ディレイラインは、
    上記コース遅延制御信号に応答してコース遅延時間を調節し、その調節されたコース遅延時間の間上記入力クロック信号を遅延させ、第1及び第2コース遅延クロック信号を出力するコースディレイ部;及び
    上記ファイン遅延制御信号に応答して上記第1及び第2コース遅延クロック信号を混合し、上記第1及び第2コース遅延クロック信号間に存在する互いに異なる位相をそれぞれ有する複数の混合信号のうちの一つを選択し、その選択された信号を上記第1遅延クロック信号として出力するファインディレイ部を含み、
    上記第1設定時間は上記コース遅延時間と、上記ファインディレイ部が上記第1遅延クロック信号を出力するまでかかる時間により決定される請求項５０に記載のＤＬＬ。
  55. 上記ディレイ制御部が上記第2ディレイラインを選択する時、上記ディレイ制御部は上記第2検出信号により変更されるコース遅延制御信号とファイン遅延制御信号を発生し、上記第1〜第Nグローバルクロック信号のいずれか一つに同期し、上記コース遅延制御信号と上記ファイン遅延制御信号を上記第2ディレイラインに出力し、
    上記第2ディレイラインは、
    上記コース遅延制御信号に応答してコース遅延時間を調節し、その調節されたコース遅延時間の間上記入力クロック信号を遅延させ、第1及び第2コース遅延クロック信号を出力するコースディレイ部;及び
    上記ファイン遅延制御信号に応答して上記第1及び第2コース遅延クロック信号を混合し、上記第1及び第2コース遅延クロック信号の間に存在する互いに異なる位相をそれぞれ有する複数の混合信号のうちの一つを選択し、その選択された信号を上記第2遅延クロック信号として出力するファインディレイ部を含み、
    上記第2設定時間は上記コース遅延時間と、上記ファインディレイ部が上記第2遅延クロック信号を出力するまでかかる時間により決定される請求項５０に記載のＤＬＬ。
  56. 上記パワーダウン制御部は、上記パワーダウン信号がイネーブル状態で維持される間、第1設定時間ごとに一回ずつ第2設定時間の間上記入力クロック信号を上記グローバルクロック発生器と上記クロック遅延部にそれぞれ出力する請求項４４に記載のＤＬＬ。
  57. アクティブモードで第1ロジックレベルとなり、パワーダウンモードで、入力クロック信号の設定された数のサイクルごとに一回ずつ設定時間の間上記第1ロジックレベルとなり、上記パワーダウンモードの全体期間中、上記第1ロジックレベルとなる期間を除いた残りの期間の間第2ロジックレベルとなるように、ロッキングイネーブル信号を出力する段階;
    上記ロッキングイネーブル信号が上記第1ロジックレベルとなる時、クロック遅延部が上記入力クロック信号と基準クロック信号の位相差を検出し、その検出結果に応じて位相検出信号を発生し、選択的にロッキング動作を実行するように、上記クロック遅延部に上記入力クロック信号を出力する段階;及び
    上記ロッキングイネーブル信号が上記第2ロジックレベルとなる時、上記クロック遅延部が上記ロッキング動作を停止するように、上記クロック遅延部に上記入力クロック信号を出力する動作を停止する段階を含むＤＬＬのロッキング動作方法。
  58. 外部クロック信号を受信し、上記入力クロック信号を出力する段階;及び
    上記ロッキングイネーブル信号が上記第1ロジックレベルとなる時、上記入力クロック信号に基づいて複数のグローバルクロック信号を発生する段階をさらに含む請求項５７に記載のＤＬＬのロッキング動作方法。
  59. 上記複数のグローバルクロック信号は、互いに異なる位相をそれぞれ有する第1〜第N(Nは整数)グローバルクロック信号を含み、
    上記ロッキングイネーブル信号を出力する段階は、
    上記位相検出信号と上記第(N-1)グローバルクロック信号に応答してイネーブル制御信号を発生する段階;
    上記パワーダウンモードでイネーブルされるパワーダウン信号と上記第(N-1)グローバルクロック信号に応答して同期化信号を発生する段階;
    上記入力クロック信号を設定された分周率で分周して制御クロック信号を発生する段階;
    上記制御クロック信号に応答してシフト出力信号を発生する段階;
    上記イネーブル制御信号、上記同期化信号、及び上記シフト出力信号に応答して上記ロッキングイネーブル信号を出力する段階を含む請求項５８に記載のＤＬＬのロッキング動作方法。
  60. 上記第Nグローバルクロック信号及び上記シフト出力信号、または外部リセット信号に応答して上記リセット制御信号を出力する段階;
    上記リセット制御信号に応答してシフト出力信号のロジック値を初期化させる段階をさらに含む請求項５９に記載のＤＬＬのロッキング動作方法。
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