JP2013074351A - 半導体装置 - Google Patents

Abstract

【課題】調整コードの変化に伴うジッタの発生が低減されたＤＬＬ回路を提供する。
【解決手段】内部クロック信号ＥＣＬＫを受けるインバータ回路２１０〜２１７と、内部クロック信号ＯＣＬＫを受けるインバータ回路２２０〜２２７とを有し、調整コードＣ０〜Ｃ７を受けて選択されたインバータ回路の出力を合成することによって、内部クロック信号ＬＣＬＫの位相を１６段階に調整する。インバータ回路２１０，２２０は内部クロック信号ＬＣＬＫの位相を１段階変化させる能力を有し、インバータ回路２１１〜２１７，２２１〜２２７は内部クロック信号ＬＣＬＫの位相を２段階変化させる能力を有する。このように、内部クロック信号ＬＣＬＫの位相を調整するインバータ回路の最大能力が抑制されていることから、調整コードの変化に伴うジッタの発生が低減される。
【選択図】図３

Description

本発明は半導体装置に関し、特に、粗調整部と微調整部を有するＤＬＬ回路を備えた半導体装置に関する。

ＤＲＡＭ（Dynamic Random Access Memory）などの高速な半導体メモリデバイスにおいては、リードデータの出力タイミングをクロック信号に正確に一致させるため、ＤＬＬ回路が用いられることがある。ＤＬＬ回路は正確に位相制御された内部クロック信号を生成する回路であり、内部クロック信号の位相を相対的に大きな調整ピッチで制御する粗調整部と、内部クロック信号の位相を相対的に小さな調整ピッチで制御する微調整部とが用いられることがある（特許文献１，２参照）。

特開２００９−２８４２６６号公報 特開２００９−２１７０６号公報

微調整部を用いた内部クロック信号の位相調整においては、調整コードの変化に伴って内部クロック信号にジッタが発生することがある。したがって、調整コードの変化に伴うジッタの発生をより低減する技術が望まれている。

本発明による半導体装置は、内部クロック信号を出力するＤＬＬ回路を備える半導体装置であって、前記ＤＬＬ回路は、互いに位相の異なる第１及び第２のクロック信号を出力する粗調整部と、前記第１のクロック信号の位相と前記第２のクロック信号の位相との間の位相をもつ前記内部クロック信号を出力する微調整部と、を備えるものであって、前記微調整部は、其々が前記第１のクロック信号を受ける複数の第１のトランジスタと、其々が前記第２のクロック信号を受ける複数の第２のトランジスタと、を有し、調整コードを受けて選択的に活性化された１又は２以上の前記第１のトランジスタの出力クロック信号と１又は２以上の前記第２のトランジスタの出力クロック信号とを合成することによって、前記内部クロック信号の位相を２^ｍ＋ｎ段階（ｍは自然数，ｎは２^ｍ以下の自然数）に調整し、前記複数の第１のトランジスタのうち、最小のサイズのトランジスタは前記内部クロック信号の位相を１段階変化させるサイズを有し、最大のサイズのトランジスタは前記内部クロック信号の位相を２^ｍ段階未満変化させるサイズを有し、前記複数の第２のトランジスタのうち、最小のサイズのトランジスタは前記内部クロック信号の位相を１段階変化させるサイズを有し、最大のサイズのトランジスタは前記内部クロック信号の位相を２^ｍ段階未満変化させるサイズを有することを特徴とする。

本発明によれば、内部クロック信号の位相を調整するトランジスタの最大サイズが抑制されていることから、調整コードの変化に伴うジッタの発生が低減される。

本発明の好ましい実施形態による半導体装置１０の全体構成を示すブロック図である。 ＤＬＬ回路１００の構成を示すブロック図である。 第１の実施形態による微調整部１２０の回路図である。 （ａ）は相対的な駆動能力が「１」であるインバータ回路の回路図であり、（ｂ）は相対的な駆動能力が「２」であるインバータ回路の回路図である。 選択されるインバータ回路と得られる位相との関係を説明するための表である。 微調整部１２０の機能を説明するための波形図である。 比較例による微調整部１２０ｘの回路図である。 第２の実施形態による微調整部１２０ａの回路図である。 第３の実施形態による微調整部１２０ｂの回路図である。 第４の実施形態による微調整部１２０ｃの回路図である。

以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。

図１は、本発明の好ましい実施形態による半導体装置１０の全体構成を示すブロック図である。

本実施形態による半導体装置１０はＤＲＡＭであり、メモリセルアレイ１１を有している。メモリセルアレイ１１は、複数のワード線ＷＬと複数のビット線ＢＬを備え、これらの交点にメモリセルＭＣが配置された構成を有している。ワード線ＷＬの選択はロウデコーダ１２によって行われ、ビット線ＢＬの選択はカラムデコーダ１３によって行われる。

図１に示すように、半導体装置１０には外部端子としてアドレス端子２１、コマンド端子２２、クロック端子２３、データ端子２４及び電源端子２５が設けられている。

アドレス端子２１は、外部からアドレス信号ＡＤＤが入力される端子である。アドレス端子２１に入力されたアドレス信号ＡＤＤは、アドレス入力回路３１を介してアドレスラッチ回路３２に供給され、アドレスラッチ回路３２にラッチされる。アドレスラッチ回路３２にラッチされたアドレス信号ＡＤＤは、ロウデコーダ１２、カラムデコーダ１３又はモードレジスタ１４に供給される。モードレジスタ１４は、半導体装置１０の動作モードを示すパラメータが設定される回路である。

コマンド端子２２は、外部からコマンド信号ＣＭＤが入力される端子である。コマンド信号ＣＭＤは、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、リセット信号／ＲＥＳＥＴなどの複数の信号からなる。ここで、信号名の先頭にスラッシュ（／）が付されているのは、対応する信号の反転信号、或いは、当該信号がローアクティブな信号であることを意味する。コマンド端子２２に入力されたコマンド信号ＣＭＤは、コマンド入力回路３３を介してコマンドデコード回路３４に供給される。コマンドデコード回路３４は、コマンド信号ＣＭＤをデコードすることによって各種内部コマンドを生成する回路である。内部コマンドとしては、アクティブ信号ＩＡＣＴ、カラム信号ＩＣＯＬ、リフレッシュ信号ＩＲＥＦ、モードレジスタセット信号ＭＲＳ、ＤＬＬリセット信号ＤＬＬＲＳＴなどがある。

アクティブ信号ＩＡＣＴは、コマンド信号ＣＭＤがロウアクセス（アクティブコマンド）を示している場合に活性化される信号である。アクティブ信号ＩＡＣＴが活性化すると、アドレスラッチ回路３２にラッチされたアドレス信号ＡＤＤがロウデコーダ１２に供給される。これにより、当該アドレス信号ＡＤＤにより指定されるワード線ＷＬが選択される。

カラム信号ＩＣＯＬは、コマンド信号ＣＭＤがカラムアクセス（リードコマンド又はライトコマンド）を示している場合に活性化される信号である。内部カラム信号ＩＣＯＬが活性化すると、アドレスラッチ回路３２にラッチされたアドレス信号ＡＤＤがカラムデコーダ１３に供給される。これにより、当該アドレス信号ＡＤＤにより指定されるビット線ＢＬが選択される。

したがって、アクティブコマンド及びリードコマンドをこの順に入力するとともに、これらに同期してロウアドレス及びカラムアドレスを入力すれば、これらロウアドレス及びカラムアドレスによって指定されるメモリセルＭＣからリードデータが読み出される。リードデータＤＱは、ＦＩＦＯ回路１５及び入出力回路１６を介して、データ端子２４から外部に出力される。一方、アクティブコマンド及びライトコマンドをこの順に入力するとともに、これらに同期してロウアドレス及びカラムアドレスを入力し、その後、データ端子２４にライトデータＤＱを入力すれば、ライトデータＤＱは入出力回路１６及びＦＩＦＯ回路１５を介してメモリセルアレイ１１に供給され、ロウアドレス及びカラムアドレスによって指定されるメモリセルＭＣに書き込まれる。ＦＩＦＯ回路１５及び入出力回路１６の動作は、内部クロック信号ＬＣＬＫに同期して行われる。内部クロック信号ＬＣＬＫは、後述するＤＬＬ回路１００によって生成される。特に、入出力回路１６にはリードデータＤＱを出力する出力回路１６ａが含まれており、リードデータＤＱの出力は内部クロック信号ＬＣＬＫに同期して行われる。

リフレッシュ信号ＩＲＥＦは、コマンド信号ＣＭＤがリフレッシュコマンドを示している場合に活性化される信号である。リフレッシュ信号ＩＲＥＦが活性化するとリフレッシュ制御回路３５によってロウアクセスが行われ、所定のワード線ＷＬが選択される。これにより、選択されたワード線ＷＬに接続された複数のメモリセルＭＣがリフレッシュされる。ワード線ＷＬの選択は、リフレッシュ制御回路３５に含まれる図示しないリフレッシュカウンタによって行われる。

モードレジスタセット信号ＭＲＳは、コマンド信号ＣＭＤがモードレジスタセットコマンドを示している場合に活性化される信号である。したがって、モードレジスタセットコマンドを入力するとともに、これに同期してアドレス端子２１からモード信号を入力すれば、モードレジスタ１４の設定値を書き換えることができる。

クロック端子２３は、外部クロック信号ＣＫ，／ＣＫが入力される端子である。外部クロック信号ＣＫと外部クロック信号／ＣＫは互いに相補の信号であり、いずれもクロック入力回路３６に供給される。クロック入力回路３６は、外部クロック信号ＣＫ，／ＣＫに基づいて内部クロック信号ＩＣＬＫを生成する。内部クロック信号ＩＣＬＫは、半導体装置１０の内部における基本クロック信号である。内部クロック信号ＩＣＬＫは、タイミングジェネレータ３７に供給され、これによって各種内部クロック信号が生成される。タイミングジェネレータ３７によって生成される各種内部クロック信号は、アドレスラッチ回路３２やコマンドデコード回路３４などの回路ブロックに供給され、これら回路ブロックの動作タイミングを規定する。

内部クロック信号ＩＣＬＫは、ＤＬＬ回路１００にも供給される。ＤＬＬ回路１００は、内部クロック信号ＩＣＬＫに基づいて位相制御された内部クロック信号ＬＣＬＫを生成する回路である。上述の通り、内部クロック信号ＬＣＬＫはＦＩＦＯ回路１５及び入出力回路１６に供給される。これにより、リードデータＤＱは内部クロック信号ＬＣＬＫに同期して出力されることになる。

ＤＬＬ回路１００は、コマンドデコード回路３４から出力されるＤＬＬリセット信号ＤＬＬＲＳＴによってリセットされる。ＤＬＬリセット信号ＤＬＬＲＳＴは、リセット信号／ＲＥＳＥＴや、ＤＬＬリセットコマンド（ＤＬＬＲＳＴ）に応答して活性化される。リセット信号／ＲＥＳＥＴは電源投入時などに活性化される信号であり、ＤＬＬリセットコマンドはＤＬＬ回路１００のリセットが必要な際に発行されるコマンドである。したがって、電源投入直後などにおいては、ＤＬＬリセット信号ＤＬＬＲＳＴによってＤＬＬ回路１００がリセットされることになる。

電源端子２５は、電源電位ＶＤＤ，ＶＳＳが供給される端子である。電源端子２５に供給される電源電位ＶＤＤ，ＶＳＳは内部電源発生回路３８に供給される。内部電源発生回路３８は、電源電位ＶＤＤ，ＶＳＳに基づいて各種の内部電位ＶＰＰ，ＶＰＥＲＤ，ＶＰＥＲＩなどを発生させる。内部電位ＶＰＰは主にロウデコーダ１２において使用される電位であり、内部電位ＶＰＥＲＤは主にＤＬＬ回路１００において使用される電位であり、内部電位ＶＰＥＲＩは他の多くの回路ブロックにおいて使用される電位である。

図２は、ＤＬＬ回路１００の構成を示すブロック図である。

図２に示すように、ＤＬＬ回路１００は、内部クロック信号ＩＣＬＫを遅延させることによって内部クロック信号ＬＣＬＫを生成するディレイライン１０１を備えている。内部クロック信号ＬＣＬＫは、ＦＩＦＯ回路１５に含まれる複数のラッチ回路のタイミング信号として用いられ、これにより、ＦＩＦＯ回路１５に入力されるデータＩｄａｔａ＿０〜Ｉｄａｔａ＿ｐが内部クロック信号ＬＣＬＫに同期したデータＯｄａｔａ＿０〜Ｏｄａｔａ＿ｐとして出力される。

ディレイライン１０１は、粗調整部１１０と微調整部１２０が直列接続された構成を有している。粗調整部１１０は遅延量の調整ピッチが相対的に大きい遅延回路であり、その遅延量は調整コードｃｏｄｅ＿ｑ〜ｃｏｄｅ＿ｒによって指定される。粗調整部１１０から出力される内部クロック信号ＥＣＬＫ，ＯＣＬＫは、粗調整部１１０の最小調整ピッチ分だけ互いに位相が異なるクロック信号である。本発明においては、内部クロック信号ＥＣＬＫ，ＯＣＬＫをそれぞれ「第１のクロック信号」及び「第２のクロック信号」と呼ぶことがある。一方、微調整部１２０は遅延量の調整ピッチが相対的に小さい遅延回路であり、その遅延量は調整コードｃｏｄｅ＿０〜ｃｏｄｅ＿ｑ−１によって指定される。微調整部１２０からは、内部クロック信号ＬＣＬＫが出力される。調整コードｃｏｄｅ＿０〜ｃｏｄｅ＿ｒはカウント回路１０２から供給されるバイナリ形式のカウント値であり、調整コードｃｏｄｅ＿ｑ〜ｃｏｄｅ＿ｒはその上位ビット、調整コードｃｏｄｅ＿０〜ｃｏｄｅ＿ｑ−１はその下位ビットである。

内部クロック信号ＬＣＬＫは、図１に示したＦＩＦＯ回路１５及び入出力回路１６に供給されるとともに、レプリカ回路１０３にも供給される。レプリカ回路１０３は、内部クロック信号ＬＣＬＫに基づいてレプリカである内部クロック信号ＲＣＬＫを生成する回路であり、ＦＩＦＯ回路１５及び入出力回路１６に含まれる出力回路１６ａと実質的に同一の遅延量を実現するように構成されている。上述の通り、出力回路１６ａは内部クロック信号ＬＣＬＫに同期してリードデータＤＱを出力するものであることから、レプリカ回路１０３から出力される内部クロック信号ＲＣＬＫは、リードデータＤＱと正確に同期する。ＤＲＡＭにおいては、リードデータＤＱが外部クロック信号ＣＫ，／ＣＫに対して正確に同期している必要があり、両者の位相にずれが生じている場合にはこれを検出し、補正する必要がある。かかる検出は、位相比較回路１０４によって行われ、その結果をカウント回路１０２にフィードバックすることによって位相のずれが補正される。

位相比較回路１０４は、内部クロック信号ＩＣＬＫと内部クロック信号ＲＣＬＫの位相を比較し、その結果に基づいて位相判定信号ＰＤを生成する回路である。ここで、内部クロック信号ＩＣＬＫは外部クロック信号ＣＫ，／ＣＫとタイミングが実質的に一致する信号であり、内部クロック信号ＲＣＬＫはリードデータＤＱとタイミングが実質的に一致する信号であることから、位相比較回路１０４は、外部クロック信号ＣＫ，／ＣＫとリードデータＤＱの位相を間接的に比較していることになる。比較の結果、内部クロック信号ＲＣＬＫが内部クロック信号ＩＣＬＫに対して遅れていれば、位相判定信号ＰＤを用いてカウント回路１０２をカウントダウンし、これによりディレイライン１０１の遅延量を減少させる。逆に、内部クロック信号ＲＣＬＫが内部クロック信号ＩＣＬＫに対して進んでいれば、位相判定信号ＰＤを用いてカウント回路１０２をカウントアップし、これによりディレイライン１０１の遅延量を増加させる。このような動作を周期的に繰り返すことにより、内部クロック信号ＩＣＬＫと内部クロック信号ＲＣＬＫの位相を一致させれば、結果的に、リードデータＤＱと外部クロック信号ＣＫ，／ＣＫの位相が一致することになる。

図２に示すように、粗調整部１１０は、縦続接続された複数の遅延素子１１１とセレクタ１１２とを備える。各遅延素子１１１の遅延量は互いに同じであり、粗調整部１１０の最小調整ピッチに相当する。各遅延素子１１１の出力はセレクタ１１２に供給される。セレクタ１１２は、調整コードｃｏｄｅ＿ｑ〜ｃｏｄｅ＿ｒに基づいて、各遅延素子１１１から出力される複数のクロック信号の中から２つの内部クロック信号ＥＣＬＫ，ＯＣＬＫを選択し、これらを微調整部１２０に供給する。上述の通り、内部クロック信号ＥＣＬＫ，ＯＣＬＫは、粗調整部１１０の最小調整ピッチ分だけ互いに位相が異なるクロック信号である。換言すれば、内部クロック信号ＥＣＬＫ，ＯＣＬＫは、所定の遅延素子１１１に入力される内部クロック信号と出力される内部クロック信号に相当する。

カウント回路１０２から出力される調整コードｃｏｄｅ＿０〜ｃｏｄｅ＿ｑ−１は、デコード回路１０５によってデコードされた後、微調整部１２０に供給される。ここで、デコード回路１０５によるデコードが必要なのは、次に説明するように、微調整部１２０を構成する複数のトランジスタのサイズがバイナリコードに対応したサイズとは異なっているからである。本実施形態では、デコード回路１０５から８ビットの調整コードＣ０〜Ｃ７が出力される。調整コードＣ０〜Ｃ７はバイナリ形式の信号ではない。また、調整コードＣ０〜Ｃ７のうち活性化するビットは１ビットに限らず、デコード前の値に応じて所定数（０を含む）のビットが活性化する。

図３は、第１の実施形態による微調整部１２０の回路図であり、ｑ＝４の場合の一例を示している。

図３に示すように、微調整部１２０は、内部クロック信号ＥＬＣＫを受けるインバータ回路２１０〜２１７と、内部クロック信号ＯＬＣＫを受けるインバータ回路２２０〜２２７とを備える。インバータ回路２１０〜２１７の動作はデコード回路１０５の出力である調整コードＣ０〜Ｃ７によって制御され、インバータ回路２２０〜２２７の動作は調整コードＣ０〜Ｃ７の反転信号である調整コード／Ｃ０〜／Ｃ７によって制御される。したがって、インバータ回路２１０〜２１７及びこれに対応するインバータ回路２２０〜２２７は、互いに排他的にオンすることになる。オン・オフ可能なインバータ回路としては、クロックドインバータや、出力ノードにトランスファゲートが接続されたインバータ回路などを用いることができる

これらインバータ回路２１０〜２１７，２２０〜２２７の出力クロック信号は合成され、インバータ回路２３０を介して内部クロック信号ＬＣＬＫとして出力される。これにより、内部クロック信号ＥＬＣＫの位相と内部クロック信号ＯＣＬＫの位相との間の位相をもつ内部クロック信号ＬＣＬＫが生成される。

図３においてインバータ回路のシンボルマーク中に記載された数字（１又は２）は、当該インバータ回路を構成するトランジスタの相対的なサイズを意味する。つまり、インバータ回路２１０，２２０を構成するトランジスタについては、図４（ａ）に示すように、Ｐチャンネル型ＭＯＳトランジスタＰ１のチャネル幅がＷｐであり、Ｎチャンネル型ＭＯＳトランジスタＮ１のチャネル幅がＷｎであるのに対し、インバータ回路２１１〜２１７，２２１〜２２７を構成するトランジスタについては、図４（ｂ）に示すように、Ｐチャンネル型ＭＯＳトランジスタＰ２のチャネル幅が２×Ｗｐであり、Ｎチャンネル型ＭＯＳトランジスタＮ２のチャネル幅が２×Ｗｎである。これにより、インバータ回路２１１〜２１７，２２１〜２２７の駆動能力は、インバータ回路２１０，２２０の駆動能力の２倍となる。したがって、内部クロック信号ＥＬＣＫを受けるインバータ回路２１０〜２１７のうち、相対的な駆動能力が「１」であるインバータ回路は１つであり、相対的な駆動能力が「２」であるインバータ回路は７つである。同様に、内部クロック信号ＯＬＣＫを受けるインバータ回路２２０〜２２７のうち、相対的な駆動能力が「１」であるインバータ回路は１つであり、相対的な駆動能力が「２」であるインバータ回路は７つである。

このことは、生成される内部クロック信号ＬＣＬＫの位相を、内部クロック信号ＥＬＣＫの位相と内部クロック信号ＯＬＣＫの位相との間において１６段階で等間隔に調整可能であることを意味する。

図５は、選択されるインバータ回路と得られる位相との関係を説明するための表であり、ａ〜ｈの記号に該当する欄が○印となっているのは対応するインバータ回路２１０〜２１７がオン、インバータ回路２２０〜２２７がオフに制御されることを意味し、×印となっているのは対応するインバータ回路２１０〜２１７がオフ、インバータ回路２２０〜２２７がオンに制御されることを意味する。図５に示すように、インバータ回路２１０〜２１７を全てオフ、インバータ回路２２０〜２２７を全てオンに制御すると（全て×のケース）、内部クロック信号ＥＬＣＫによる駆動能力と、内部クロック信号ＯＬＣＫによる駆動能力との比が０：１５となり、得られる内部クロック信号ＬＣＬＫの位相は内部クロック信号ＯＣＬＫと実質的に一致する。逆に、インバータ回路２１０〜２１７を全てオン、インバータ回路２２０〜２２７を全てオフに制御すると（全て○のケース）、内部クロック信号ＥＬＣＫによる駆動能力と、内部クロック信号ＯＬＣＫによる駆動能力との比が１５：０となり、得られる内部クロック信号ＬＣＬＫの位相は内部クロック信号ＥＣＬＫと実質的に一致する。

そして、内部クロック信号ＥＬＣＫによる駆動能力と、内部クロック信号ＯＬＣＫによる駆動能力との比は、インバータ回路２１０〜２１７，２２０〜２２７のうちオンさせるインバータ回路とオフさせるインバータ回路の数を選択することにより、０：１５〜１５：０の範囲で１６段階に制御することができる。

図６は、本実施形態による微調整部１２０の機能を説明するための波形図である。

図６に示すように、調整コードｃｏｄｅ＿０〜ｃｏｄｅ＿３が全てローレベルである場合（＝００００ｂ）、得られる内部クロック信号ＬＣＬＫの位相は内部クロック信号ＯＣＬＫと実質的に一致する。これは、図５に示した表においてａ〜ｈの欄が全て×印となっている場合に該当する。また、調整コードｃｏｄｅ＿０〜ｃｏｄｅ＿３が全てハイレベルである場合（＝１１１１ｂ）、得られる内部クロック信号ＬＣＬＫの位相は内部クロック信号ＥＣＬＫと実質的に一致する。これは、図５に示した表においてａ〜ｈの欄が全て○印となっている場合に該当する。そして、調整コードｃｏｄｅ＿０〜ｃｏｄｅ＿３の値がこれらの間である場合（＝０００１ｂ〜１１１０ｂ）、得られる内部クロック信号ＬＣＬＫの位相は、その値に応じて、内部クロック信号ＯＣＬＫの位相と内部クロック信号ＥＬＣＫの位相との間の所定の位相に制御され、内部クロック信号ＩＣＬＫの位相と一致する。

そして、位相判定信号ＰＤによって調整コードｃｏｄｅ＿０〜ｃｏｄｅ＿３の値が変化すると、インバータ回路２１０〜２１７，２２０〜２２７のうち、オンするものとオフするものの組み合わせが変化する。この時、オンからオフに切り替わる全てのタイミングと、オフからオンに切り替わる全てのタイミングが完全に一致するならば、調整コードが変化しても内部クロック信号ＬＣＬＫにはほとんどジッタが発生しない。実際には、これらのタイミングを完全に一致させることは困難であることから、ジッタを発生させるおそれがある。

しかしながら、本実施形態では、最小の駆動能力を有するインバータ回路２１０，２２０の相対的な駆動能力を「１」とした場合、最大の駆動能力を有するインバータ回路２１１〜２１７，２２１〜２２７の相対的な駆動能力が「２」に抑えられていることから、調整コードの変化に伴うジッタが大幅に抑制される。これは、調整コードがどの値から１ピッチ変化した場合であっても、オンからオフ又はオフからオンに切り替わるインバータ回路の数は最大でも２個であり、しかも、１個あたりのインバータ回路のトランジスタサイズが抑制されていることから、駆動すべきゲート容量が少なく、タイミングにずれが生じにくいからである。

図７は、比較例による微調整部１２０ｘの回路図である。

図７に示す微調整部１２０ｘは、内部クロック信号ＥＬＣＫを受けるインバータ回路３１０〜３１３と、内部クロック信号ＯＬＣＫを受けるインバータ回路３２０〜３２３とを備える。インバータ回路３１０〜３１３の相対的な駆動能力はそれぞれ「１」、「２」、「４」及び「８」に設定され、デコードされていない調整コードｃｏｄｅ＿０〜ｃｏｄｅ＿３によって制御される。同様に、インバータ回路３２０〜３２３の相対的な駆動能力もそれぞれ「１」、「２」、「４」及び「８」に設定され、デコードされていない調整コードｃｏｄｅ＿０〜ｃｏｄｅ＿３の反転信号によって制御される。

この場合、最大の駆動能力を有するインバータ回路３１３，３２３の相対的な駆動能力が「８」であり、駆動すべきゲート容量は本実施形態に比べて大きくなる。しかも、調整コードが１ピッチ変化した場合、オンからオフ又はオフからオンに切り替わるインバータ回路の数は最大で４個となるため、駆動すべきゲート容量が大きく、タイミングのずれ生じやすくなる。

これに対し、本実施形態ではこのような問題が解消されており、ジッタの少ない内部クロック信号ＬＣＬＫを生成することが可能となる。

図８は、第２の実施形態による微調整部１２０ａの回路図である。

図８に示す微調整部１２０ａは、内部クロック信号ＥＬＣＫを受けるインバータ回路２１０ａ〜２１４ａと、内部クロック信号ＯＬＣＫを受けるインバータ回路２２０ａ〜２２４ａとを備える。インバータ回路２１０ａ〜２１４ａの相対的な駆動能力はそれぞれ「１」、「２」、「４」、「４」及び「４」に設定され、同様に、インバータ回路２２０ａ〜２２４ａの相対的な駆動能力もそれぞれ「１」、「２」、「４」、「４」及び「４」に設定されている。本例においては、最大の駆動能力を有するインバータ回路２１４ａ，２２４ａの相対的な駆動能力が「４」に抑えられているとともに、オンからオフ又はオフからオンに切り替わるインバータ回路の数が最大でも３個に抑えられることから、図７に示した比較例と比べてジッタの少ない内部クロック信号ＬＣＬＫを生成することが可能となる。

本実施形態によれば、第１の実施形態に比べるとジッタがやや生じやすいものの、デコードされた調整コードＣ０ａ〜Ｃ４ａのビット数が５ビットに抑えられることから、必要な配線の本数を削減することが可能となる。

図９は、第３の実施形態による微調整部１２０ｂの回路図である。

図９に示す微調整部１２０ｂは、内部クロック信号ＥＬＣＫを受けるインバータ回路２１０ｂ〜２１４ｂと、内部クロック信号ＯＬＣＫを受けるインバータ回路２２０ｂ〜２２４ｂとを備える。インバータ回路２１０ｂ〜２１４ｂの相対的な駆動能力はそれぞれ「１」、「２」、「３」、「４」及び「５」に設定され、同様に、インバータ回路２２０ｂ〜２２４ｂの相対的な駆動能力もそれぞれ「１」、「２」、「３」、「４」及び「５」に設定されている。本例においては、最大の駆動能力を有するインバータ回路２１４ｂ，２２４ｂの相対的な駆動能力が「５」に抑えられているとともに、オンからオフ又はオフからオンに切り替わるインバータ回路の数が最大でも２個に抑えられることから、図７に示した比較例と比べてジッタの少ない内部クロック信号ＬＣＬＫを生成することが可能となる。

このように、各インバータ回路の駆動能力は互いに２のべき乗の関係にあることは必須でなく、本実施形態のように２のべき乗の関係にない駆動能力に設定しても構わない。本実施形態によれば、第２の実施形態に比べるとデコード回路１０５の構成がやや複雑化するものの、ジッタがより発生しにくくなる。但し、デコードされた調整コードＣ０ｂ〜Ｃ４ｂのビット数は第２の実施形態と同じである。

図１０は、第４の実施形態による微調整部１２０ｃの回路図である。

図１０に示す微調整部１２０ｃは、内部クロック信号ＥＬＣＫを受けるインバータ回路４００〜４１５と、内部クロック信号ＯＬＣＫを受けるインバータ回路５００〜５１５とを備える。インバータ回路４００〜４１５，５００〜５１５の駆動能力は全て「１」に設定されている。本例においては、デコードされた調整コードＣ０ｃ〜Ｃ１５ａのビット数が１６ビットであるため回路規模はやや増大するものの、全てのインバータ回路４００〜４１５，５００〜５１５の駆動能力が「１」に抑えられているとともに、オンからオフ又はオフからオンに切り替わるインバータ回路の数が最大でも１個に抑えられることから、非常にジッタの少ない内部クロック信号ＬＣＬＫを生成することが可能となる。

以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。

例えば、微調整部１２０の構成については上述した各実施形態の構成に限定されるものではなく、内部クロック信号の位相を２^ｍ＋ｎ段階（ｍは自然数，ｎは２^ｍ以下の自然数）に調整する場合、最小のサイズのトランジスタについては内部クロック信号ＬＣＬＫの位相を１段階変化させるサイズを有し、最大のサイズのトランジスタについては内部クロック信号ＬＣＬＫの位相を２^ｍ段階未満変化させるサイズを有すれば足りる。上記の各実施形態は、ｍ＝３，ｎ＝８の例を示しているが、本発明がこれに限定されるものではない。

尚、第１の実施形態では、各トランジスタがいずれも内部クロック信号ＬＣＬＫの位相を２^ｋ−１段階（ｋはｍ未満の整数）変化させるサイズを有しており、第２の実施形態では、各トランジスタがいずれも内部クロック信号ＬＣＬＫの位相を２^ｋ段階（ｋはｍ未満の整数）変化させるサイズを有している。これは各トランジスタのサイズが互いに２のべき乗の関係にあることを意味し、デコード回路１０５の回路構成を簡素化することが可能となる。また、いずれの実施形態においても、内部クロック信号ＥＬＣＫを受けるインバータ回路の数、並びに、内部クロック信号ＯＬＣＫを受けるインバータ回路の数は、ｍ＋２個以上である。これは、各トランジスタのサイズが細分化されていることを意味し、ジッタの発生を抑制することが可能となる。

１０ 半導体装置
１１ メモリセルアレイ
１２ ロウデコーダ
１３ カラムデコーダ
１４ モードレジスタ
１５ ＦＩＦＯ回路
１６ 入出力回路
１６ａ 出力回路
２１ アドレス端子
２２ コマンド端子
２３ クロック端子
２４ データ端子
２５ 電源端子
３１ アドレス入力回路
３２ アドレスラッチ回路
３３ コマンド入力回路
３４ コマンドデコード回路
３５ リフレッシュ制御回路
３６ クロック入力回路
３７ タイミングジェネレータ
３８ 内部電源発生回路
１００ ＤＬＬ回路
１０１ ディレイライン
１０２ カウント回路
１０３ レプリカ回路
１０４ 位相比較回路
１０５ デコード回路
１１０ 粗調整部
１１１ 遅延素子
１１２ セレクタ
１２０，１２０ａ，１２０ｂ，１２０ｃ 微調整部
２１０〜２１７，２１０ａ〜２１４ａ，２１０ｂ〜２１４ｂ，２２０〜２２７，２２０ａ〜２２４ａ，２２０ｂ〜２２４ｂ，４００〜４１５，５００〜５１５ インバータ回路
Ｃ０〜Ｃ７，Ｃ０ａ〜Ｃ４ａ，Ｃ０ｂ〜Ｃ４ｂ，Ｃ０ｃ〜Ｃ１５ａ 調整コード
ＥＣＬＫ，ＯＣＬＫ，ＩＣＬＫ，ＬＣＬＫ 内部クロック信号

Claims (7)

1. 内部クロック信号を出力するＤＬＬ回路を備える半導体装置であって、前記ＤＬＬ回路は、
   互いに位相の異なる第１及び第２のクロック信号を出力する粗調整部と、
   前記第１のクロック信号の位相と前記第２のクロック信号の位相との間の位相をもつ前記内部クロック信号を出力する微調整部と、を備えるものであって、
   前記微調整部は、其々が前記第１のクロック信号を受ける複数の第１のトランジスタと、其々が前記第２のクロック信号を受ける複数の第２のトランジスタと、を有し、調整コードを受けて選択的に活性化された１又は２以上の前記第１のトランジスタの出力クロック信号と１又は２以上の前記第２のトランジスタの出力クロック信号とを合成することによって、前記内部クロック信号の位相を２^ｍ＋ｎ段階（ｍは自然数，ｎは２^ｍ以下の自然数）に調整し、
   前記複数の第１のトランジスタのうち、最小のサイズのトランジスタは前記内部クロック信号の位相を１段階変化させるサイズを有し、最大のサイズのトランジスタは前記内部クロック信号の位相を２^ｍ段階未満変化させるサイズを有し、
   前記複数の第２のトランジスタのうち、最小のサイズのトランジスタは前記内部クロック信号の位相を１段階変化させるサイズを有し、最大のサイズのトランジスタは前記内部クロック信号の位相を２^ｍ段階未満変化させるサイズを有することを特徴とする半導体装置。
2. 前記複数の第１のトランジスタは互いにサイズの等しいトランジスタを複数含み、且つ前記複数の第２のトランジスタは互いにサイズの等しいトランジスタを複数含むことを特徴とする請求項１に記載の半導体装置。
3. 前記複数の第１及び第２のトランジスタは、いずれも前記内部クロック信号の位相を２^ｋ段階（ｋはｍ未満の整数）変化させるサイズを有することを特徴とする請求項２に記載の半導体装置。
4. 前記複数の第１及び第２のトランジスタは、いずれも前記内部クロック信号の位相を２^ｋ−１段階変化させるサイズを有することを特徴とする請求項３に記載の半導体装置。
5. 前記微調整部は、前記内部クロック信号の位相を２^ｍ＋１段階に調整することを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
6. 内部クロック信号を出力するＤＬＬ回路を備える半導体装置であって、前記ＤＬＬ回路は、
   互いに位相の異なる第１及び第２のクロック信号を出力する粗調整部と、
   前記第１のクロック信号の位相と前記第２のクロック信号の位相との間の位相をもつ前記内部クロック信号を出力する微調整部と、を備えるものであって、
   前記微調整部は、其々が前記第１のクロック信号を受ける複数の第１のトランジスタと、其々が前記第２のクロック信号を受ける複数の第２のトランジスタと、を有し、調整コードを受けて選択的に活性化された１又は２以上の前記第１のトランジスタの出力クロック信号と１又は２以上の前記第２のトランジスタの出力クロック信号とを合成することによって、前記内部クロック信号の位相を２^ｍ＋１段階（ｍは自然数）に調整し、
   前記複数の第１のトランジスタの数はｍ＋２個以上であり、前記複数の第２のトランジスタの数はｍ＋２個以上であることを特徴とする半導体装置。
7. 内部クロック信号を出力するＤＬＬ回路を備える半導体装置であって、前記ＤＬＬ回路は、
   互いに位相の異なる第１及び第２のクロック信号を出力する粗調整部と、
   前記第１のクロック信号の位相と前記第２のクロック信号の位相との間の位相をもつ前記内部クロック信号を出力する微調整部と、を備えるものであって、
   前記微調整部は、其々が前記第１のクロック信号を受ける複数の第１のトランジスタと、其々が前記第２のクロック信号を受ける複数の第２のトランジスタと、を有し、調整コードを受けて選択的に活性化された１又は２以上の前記第１のトランジスタの出力クロック信号と１又は２以上の前記第２のトランジスタの出力クロック信号とを合成することによって、前記内部クロック信号の位相を複数段階に調整し、
   前記複数の第１のトランジスタは互いにサイズの等しいトランジスタを複数含み、且つ前記複数の第２のトランジスタは互いにサイズの等しいトランジスタを複数含むことを特徴とする半導体装置。

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