JP2014212365A - 半導体装置 - Google Patents

Abstract

【課題】位相判定回路のデッドバンドによって生じる位相誤差を低減する。【解決手段】ディレイライン１２０と、ディレイライン１２０に内部クロック信号ＰＣＬＫを入力する入力回路１１０と、ディレイライン１２０を介して内部クロック信号ＰＣＬＫを複数回循環させることにより、オシレータ信号ＤＯＳＣＤを生成するフィードバックループ１１０，１２０，１３０と、内部クロック信号ＰＣＬＫとオシレータ信号ＤＯＳＣＤの位相を比較する位相判定回路１４０とを備える。本発明によれば、フィードバックループを複数回循環することによってオーバーサンプリングを行っていることから、位相判定回路１４０のデッドバンドが見かけ上縮小される。これにより、デッドバンドによって生じる位相誤差を低減することが可能となる。【選択図】図２

Description

本発明は半導体装置に関し、特に、位相制御された内部クロック信号を生成するＤＬＬ（Delay Locked Loop）回路を備えた半導体装置に関する。

同期型のＤＲＡＭ（Dynamic Random Access Memory）のようにクロック信号に同期した動作を行う半導体装置においては、位相制御された内部クロック信号が必要となることがある。位相制御された内部クロック信号は、ＤＬＬ回路によって生成されることが多い（特許文献１参照）。

ＤＬＬ回路は、内部クロック信号を遅延させるディレイラインを備えており、遅延前の内部クロック信号と遅延後の内部クロック信号の位相が一致するようにディレイラインの遅延量が制御される。一般的に、ディレイラインの遅延量はカウンタ回路のカウント値によって制御されることから、ディレイラインの遅延量は所定の遅延ピッチにしたがって調整される。このため、原理的には、ディレイラインの最小遅延ピッチを細かく設計することにより、より高精度に位相制御された内部クロック信号を得ることが可能となる。

特開２０１０−１２４０２０号公報

しかしながら、実際には、ディレイラインの最小遅延ピッチをいくら細かくしても、生成される内部クロック信号の位相誤差を所定値以下に低減することができないという問題があった。これは、内部クロック信号の位相を比較する位相判定回路の精度限界によるものであり、位相比較すべき２つの内部クロック信号の位相差が所定値以下、つまりデッドバンド内である場合には、正しく位相比較を行うことができないためである。このため、位相判定回路のデッドバンドによって生じる位相誤差が低減された半導体装置が望まれている。

本発明の一側面による半導体装置は、第１のクロック信号を遅延させることにより第２のクロック信号を生成するディレイラインと、前記第２のクロック信号に基づいて前記第３のクロック信号を生成するレプリカ回路と、前記第３のクロック信号及び第４のクロック信号のいずれか一方を選択し、前記第１のクロック信号として前記ディレイラインに供給する入力回路と、前記入力回路が前記第４のクロック信号を選択した後、前記入力回路、前記ディレイライン及び前記レプリカ回路からなるフィードバックループを複数回循環することにより得られた前記第３のクロック信号の位相と、前記第４のクロック信号の位相とを比較することにより位相判定信号を生成する位相判定回路と、前記位相判定信号に基づいて前記ディレイラインの遅延量を制御するディレイライン制御回路と、を備えることを特徴とする。

本発明の他の側面による半導体装置は、ディレイラインと、前記ディレイラインに第１のクロック信号を入力する入力回路と、前記ディレイラインを介して前記第１のクロック信号を複数回循環させることにより、第２のクロック信号を生成するフィードバックループと、前記第１のクロック信号と第２のクロック信号の位相を比較する位相判定回路と、を備えることを特徴とする。

本発明によれば、フィードバックループを複数回循環することによってオーバーサンプリングを行っていることから、位相判定回路のデッドバンドが見かけ上縮小される。これにより、デッドバンドによって生じる内部クロック信号の位相誤差を低減することが可能となる。

本発明の好ましい実施形態による半導体装置１０の全体構成を示すブロック図である。 本発明の第１の実施形態によるＤＬＬ回路１００の構成を示すブロック図である。 ディレイライン１２０及びディレイライン制御回路１５０の構成を示す説明するためのブロック図である。 （ａ）はコースディレイライン１２１の遅延ピッチを説明するための図であり、（ｂ）はファインディレイライン１２２の遅延ピッチを説明するための図である。 コースディレイライン１２１とファインディレイライン１２２を用いた位相調整動作の一例である。 内部クロック信号ＰＣＬＫとレプリカクロック信号ＲＣＬＫとの関係を説明するためのタイミング図であり、（ａ）は初期状態、（ｂ）はロック状態を示している。 最小遅延ピッチとデッドバンドとの関係を説明するための図である。 デッドバンドＤＢを考慮した最大位相誤差Ａを説明するための図である。 入力回路１１０の構成を示すブロック図である。 レプリカ回路１３０の構成を示すブロック図である。 内部クロック信号ＰＣＬＫとオシレータ信号ＤＯＳＣＤとの関係を説明するための波形図である。 ディレイライン１２０を１回通過したオシレータ信号ＤＯＳＣＤを用いた位相比較動作を説明するための波形図である。 ディレイライン１２０をＺ回通過したオシレータ信号ＤＯＳＣＤを用いた位相比較動作を説明するための波形図である。 本発明の第２の実施形態によるＤＬＬ回路１００の構成を示すブロック図である。 初期位相差検知回路１７０の回路図である。 初期位相差検知回路１７０を用いる意義を説明するための図であり、（ａ）は初期位相差△が小さい場合、（ｂ）は初期位相差△が大きい場合を示している。 初期位相差検知回路１７０の動作を説明するための動作波形図であり、ＳＲラッチ回路１７２にレプリカクロック信号ＲＣＬＫが入力される場合を示している。 初期位相差検知回路１７０の動作を説明するための動作波形図であり、ＳＲラッチ回路１７２にオシレータ信号ＤＯＳＣＤが入力される場合を示している。

以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。

図１は、本発明の好ましい実施形態による半導体装置１０の全体構成を示すブロック図である。

本実施形態による半導体装置１０はＤＲＡＭであり、図１に示すようにメモリセルアレイ１１を備えている。メモリセルアレイ１１には、互いに交差する複数のワード線ＷＬと複数のビット線ＢＬが設けられており、それらの交点にメモリセルＭＣが配置されている。ワード線ＷＬの選択はロウデコーダ１２によって行われ、ビット線ＢＬの選択はカラムデコーダ１３によって行われる。ビット線ＢＬは、センス回路１４内の対応するセンスアンプＳＡにそれぞれ接続されており、カラムデコーダ１３により選択されたビット線ＢＬは、センスアンプＳＡを介してアンプ回路１５に接続される。

ロウデコーダ１２、カラムデコーダ１３、センス回路１４及びアンプ回路１５の動作は、アクセス制御回路２０によって制御される。アクセス制御回路２０には、端子２１〜２４を介してアドレス信号ＡＤＤ、コマンド信号ＣＭＤ、外部クロック信号ＣＫ，ＣＫＢなどが供給される。外部クロック信号ＣＫ，ＣＫＢは、互いに相補の信号である。アクセス制御回路２０は、これらの信号に基づいてロウデコーダ１２、カラムデコーダ１３、センス回路１４、アンプ回路１５及びデータ入出力回路３０を制御する。

具体的には、コマンド信号ＣＭＤがアクティブコマンドを示している場合、アドレス信号ＡＤＤはロウデコーダ１２に供給される。これに応答して、ロウデコーダ１２はアドレス信号ＡＤＤが示すワード線ＷＬを選択し、これにより対応するメモリセルＭＣがそれぞれビット線ＢＬに接続される。その後、アクセス制御回路２０は、所定のタイミングでセンス回路１４を活性化させる。

一方、コマンド信号ＣＭＤがリードコマンド又はライトコマンドを示している場合、アドレス信号ＡＤＤはカラムデコーダ１３に供給される。これに応答して、カラムデコーダ１３はアドレス信号ＡＤＤが示すビット線ＢＬをアンプ回路１５に接続する。これにより、リード動作時においては、センスアンプＳＡを介してメモリセルアレイ１１から読み出されたリードデータＤＱがアンプ回路１５及びデータ入出力回路３０を介してデータ端子３１から外部に出力される。また、ライト動作時においては、データ端子３１及びデータ入出力回路３０を介して外部から供給されたライトデータＤＱが、アンプ回路１５及びセンスアンプＳＡを介してメモリセルＭＣに書き込まれる。

図１に示すように、アクセス制御回路２０にはＤＬＬ回路１００が含まれている。ＤＬＬ回路１００は、外部クロック信号ＣＫ，ＣＫＢを受け、これに基づいて位相制御された内部クロック信号ＬＣＬＫを生成する回路である。内部クロック信号ＬＣＬＫは、データ入出力回路３０に含まれる出力回路３０ａに供給される。これにより、リードデータＤＱ及びデータストローブ信号ＤＱＳは、内部クロック信号ＬＣＬＫに同期してデータ端子３１及びデータストローブ端子３２からそれぞれ出力される。

これら各回路ブロックは、それぞれ所定の内部電圧を動作電源として使用する。これら内部電源は、図１に示す電源回路４０によって生成される。電源回路４０は、電源端子４１，４２を介してそれぞれ供給される外部電位ＶＤＤ及び接地電位ＶＳＳを受け、これらに基づいて内部電圧ＶＰＰ，ＶＰＥＲＩ，ＶＡＲＹなどを生成する。内部電位ＶＰＰは外部電位ＶＤＤを昇圧することによって生成され、内部電位ＶＰＥＲＩ，ＶＡＲＹは外部電位ＶＤＤを降圧することによって生成される。

内部電圧ＶＰＰは、主にロウデコーダ１２において用いられる電圧である。ロウデコーダ１２は、アドレス信号ＡＤＤに基づき選択したワード線ＷＬをＶＰＰレベルに駆動し、これによりメモリセルＭＣに含まれるセルトランジスタを導通させる。内部電圧ＶＡＲＹは、主にセンス回路１４において用いられる電圧である。センス回路１４が活性化すると、ビット線対の一方をＶＡＲＹレベル、他方をＶＳＳレベルに駆動することにより、読み出されたリードデータの増幅を行う。内部電圧ＶＰＥＲＩは、アクセス制御回路２０などの大部分の周辺回路の動作電圧として用いられる。これら周辺回路の動作電圧として外部電圧ＶＤＤよりも電圧の低い内部電圧ＶＰＥＲＩを用いることにより、半導体装置１０の低消費電力化が図られている。

図２は、第１の実施形態によるＤＬＬ回路１００の構成を示すブロック図である。

図２に示すＤＬＬ回路１００は、内部クロック信号ＰＣＬＫ及びオシレータ信号ＤＯＳＣＤを受け、いずれか一方を内部クロック信号ＰＣＬＫ１として出力する入力回路１１０と、内部クロック信号ＰＣＬＫ１を遅延させることによって内部クロック信号ＬＣＬＫを生成するディレイライン１２０とを備えている。内部クロック信号ＰＣＬＫは、外部クロック信号ＣＫ，ＣＫＢを受けるクロックレシーバ２５から出力される信号である。ディレイライン１２０から出力される内部クロック信号ＬＣＬＫは出力回路３０ａに供給され、上述の通り、リードデータＤＱやデータストローブ信号ＤＱＳの出力タイミングを規定するタイミング信号として用いられる。

内部クロック信号ＬＣＬＫは、レプリカ回路１３０にも供給される。レプリカ回路１３０は、出力回路３０ａと実質的に同じ特性を有する回路であり、内部クロック信号ＬＣＬＫと同位相のレプリカクロック信号ＲＣＬＫ又は逆位相のオシレータ信号ＤＯＳＣＤを出力する。ここで、出力回路３０ａは内部クロック信号ＬＣＬＫに同期してリードデータＤＱやデータストローブ信号ＤＱＳを出力するものであることから、レプリカ回路１３０から出力されるレプリカクロック信号ＲＣＬＫは、リードデータＤＱやデータストローブ信号ＤＱＳと正確に同期する。ＤＲＡＭにおいては、リードデータＤＱやデータストローブ信号ＤＱＳが外部クロック信号ＣＫ，ＣＫＢに対して正確に同期している必要があり、両者の位相にずれが生じている場合にはこれを検出し、補正する必要がある。かかる検出は、位相判定回路１４０によって行われ、判定の結果は位相判定信号ＰＤとして出力される。

位相判定信号ＰＤは、ディレイライン制御回路１５０に供給される。後述するように、ディレイライン制御回路１５０にはカウンタ回路が含まれており、そのカウント値ＣＮＴは位相判定信号ＰＤに基づいてカウントアップ又はカウントダウンされる。カウント値ＣＮＴはディレイライン１２０に供給され、その値によってディレイライン１２０の遅延量が制御される。特に限定されるものではないが、ディレイライン１２０は、図３に示すように調整ピッチの粗いコースディレイライン（ＣＤＬ）１２１と調整ピッチの細かいファインディレイライン（ＦＤＬ）１２２を含んでいることが好ましい。この場合、コースディレイライン１２１はディレイライン制御回路１５０に含まれるＣＤＬカウンタ１５１のカウント値ＣＮＴＣによって制御され、ファインディレイライン１２２はディレイライン制御回路１５０に含まれるＦＤＬカウンタ１５２のカウント値ＣＮＴＦによって制御される。

図３に示す例では、コースディレイライン１２１は複数のディレイ素子ＣＤＥ（ＣＤＥ０，ＣＤＥ１・・・）からなり、ファインディレイライン１２２は複数のディレイ素子ＦＤＥ（ＦＤＥ０，ＦＤＥ１・・・）からなる。ディレイ素子ＣＤＥはコースディレイライン１２１における最小遅延ピッチに相当し、その値は例えば１６０ｐｓである。この場合、図４（ａ）に示すように、クロックサイクルが１ｎｓ又はそれ以下の内部クロック信号に対する調整ピッチとしては粗すぎる。しかしながら、１回の位相調整動作で位相差を大きく変化させることができるため、位相調整動作の初期においてはコースディレイライン１２１を用いることが望ましい。

一方、ディレイ素子ＦＤＥはファインディレイライン１２２における最小遅延ピッチに相当し、特に限定されるものではないが、ディレイ素子ＦＤＥを全部用いた場合の遅延量が１個のディレイ素子ＣＤＥの遅延量に相当するよう設計される。一例として、ファインディレイライン１２２が１６個のディレイ素子ＦＤＥからなる場合、１個のディレイ素子ＣＤＥの遅延量が１６０ｐｓであれば、図４（ｂ）に示すように１個のディレイ素子ＦＤＥの遅延量は１０ｐｓ（＝１６０ｐｓ／１６）である。

このようにコースディレイライン１２１とファインディレイライン１２２を備えたディレイライン１２０を用いれば、高速且つ高精度な位相調整動作を実現できる。

図５は、コースディレイライン１２１とファインディレイライン１２２を用いた位相調整動作の一例である。図５において、符号ＲＣＬＫ（１）〜ＲＣＬＫ（４）は時刻ｔ１〜ｔ４におけるレプリカクロック信号ＲＣＬＫの位相を示し、破線（１）〜（４）はそれぞれレプリカクロック信号ＲＣＬＫ（１）〜ＲＣＬＫ（４）の立ち上がりエッジの位置を示している。また、基準位相とは、内部クロック信号ＰＣＬＫの目標エッジである。

まず、時刻ｔ１においては、内部クロック信号ＰＣＬＫに対してレプリカクロック信号ＲＣＬＫ（１）の位相が進んでいることから、ＣＤＬカウンタ１５１がカウントアップされ、コースディレイライン１２１の遅延量が増大する方向に制御される。その結果、時刻ｔ２においては、内部クロック信号ＰＣＬＫに対してレプリカクロック信号ＲＣＬＫ（２）の位相が遅れた状態となっている。これにより、レプリカクロック信号ＲＣＬＫの立ち上がりエッジが基準位相を越えるため、位相判定信号ＰＤが反転する。これに応答して、コースディレイライン１２１を用いた位相調整動作からファインディレイライン１２２を用いた位相調整動作に制御が切り替わる。

その結果、時刻ｔ３においては、内部クロック信号ＰＣＬＫに対してレプリカクロック信号ＲＣＬＫ（３）の位相がやや進んだ状態となっている。これに応答してＦＤＬカウンタ１５１がカウントアップされ、ファインディレイライン１２２の遅延量が増大する方向に制御される。その結果、時刻ｔ４においては、内部クロック信号ＰＣＬＫに対してレプリカクロック信号ＲＣＬＫ（４）の位相がやや遅れた状態となる。以降は、時刻ｔ３，ｔ４における動作が繰り返され、位相判定信号ＰＤが交互に反転する状態となる。この状態は、レプリカクロック信号ＲＣＬＫの位相が内部クロック信号ＰＣＬＫの位相に（ほぼ）一致した状態であり、ロック状態と呼ばれる。

図６は、内部クロック信号ＰＣＬＫとレプリカクロック信号ＲＣＬＫとの関係を説明するためのタイミング図であり、（ａ）は初期状態、（ｂ）はロック状態を示している。一例として、内部クロック信号ＰＣＬＫのクロックサイクルが１ｎｓである場合を示している。

図６（ａ）に示す例では、初期状態におけるディレイライン１２０の遅延量（厳密には、入力回路１１０、ディレイライン１２０及びレプリカ回路１３０の合計遅延量）が２．６ｎｓであり、したがって、内部クロック信号ＰＣＬＫのエッジ０Ｔから生成されるレプリカクロック信号ＲＣＬＫのエッジ０'Ｔは、エッジ０Ｔから２．６ｎｓ遅れて現れる。ここで、レプリカクロック信号ＲＣＬＫのエッジ０'Ｔは、内部クロック信号ＰＣＬＫがローレベルである期間に現れていることから、位相判定回路１４０は位相判定信号ＰＤをローレベルとし、これに応答してディレイライン制御回路１５０はカウント値ＣＮＴをカウントアップする。つまり、ディレイライン１２０の遅延量を増大させる方向に制御する。

かかる動作を継続することによりレプリカクロック信号ＲＣＬＫの位相は徐々に遅くなり、最終的には、図６（ｂ）に示すように内部クロック信号ＰＣＬＫの位相と一致する。この時、レプリカクロック信号ＲＣＬＫのエッジ０'Ｔは、内部クロック信号ＰＣＬＫのエッジ３Ｔに同期している。つまり、ディレイライン１２０による遅延量が２．６ｎｓから３．０ｎｓに拡大されたことになる。

次に、位相判定回路１４０のデッドバンドについて説明する。

デッドバンドとは、基準となる内部クロック信号ＰＣＬＫに対して、比較対象となるレプリカクロック信号ＲＣＬＫの位相が非常に近接している結果、位相関係が判別できない領域を言う。レプリカクロック信号ＲＣＬＫのエッジがデッドバンド内にある場合、位相判定回路１４０から出力される位相判定信号ＰＤはいずれの論理レベルも採り得るため、事実上、その値は意味を持たない。ここで、デッドバンドの影響について説明すべく、まずデッドバンドが存在しないと仮定した場合の位相合致率について考察する。

位相合致率とは、ロック状態における内部クロック信号ＰＣＬＫとレプリカクロック信号ＲＣＬＫの位相差である。つまり、最大位相誤差をＡ、クロックサイクルをＢとした場合、位相合致率Ｃは、
Ｃ＝１００×｛１−（Ａ／Ｂ）｝
で定義される。一例として、最小遅延ピッチ（１個のディレイ素子ＦＤＥの遅延量）を１０ｐｓ、クロックサイクルを１０００ｐｓ（＝１ｎｓ）とした場合、位相合致率Ｃは、
Ｃ＝１００×｛１−（１０ｐｓ×２／１０００ｐｓ）｝＝９８％
となる。尚、最大位相誤差Ａ（＝２０ｐｓ）を最小遅延ピッチ（＝１０ｐｓ）の２倍としているのは、ロック状態における位相誤差は前後いずれかの方向にも現れ得るからである。

以上は、位相判定回路１４０にデッドバンドが存在しないと仮定した場合の位相合致率であり、実際にはデッドバンドを考慮して評価する必要がある。

図７は、最小遅延ピッチとデッドバンドとの関係を説明するための図である。図７に示す例では、最小遅延ピッチＰが１０ｐｓと非常に細かいのに対し、デッドバンドＤＢが３００ｐｓ（＝±１５０ｐｓ）であり、デッドバンドＤＢ内に多くの無効ピッチが含まれている。

図８は、デッドバンドＤＢを考慮した最大位相誤差Ａを説明するための図である。図８に示す符号ＲＣＬＫ（ａ），ＲＣＬＫ（ｂ）は、内部クロック信号ＰＣＬＫに対して正しく位相判定可能なレプリカクロック信号ＲＣＬＫの下限及び上限をそれぞれ示している。

図８に示すように、デッドバンドＤＢ内においては正しい位相調整動作が不可能であり、デッドバンドＤＢ外の領域でのみ位相調整動作が可能であることから、最大位相誤差Ａは、
Ａ＝２×Ｐ＋ＤＢ
となる。図８に示す例の通り、最小遅延ピッチＰが１０ｐｓ、デッドバンドＤＢが３００ｐｓであれば、最大位相誤差Ａは、
Ａ＝２×１０ｐｓ＋３００ｐｓ＝３２０ｐｓ
となる。この場合、位相合致率Ｃは、
Ｃ＝１００×｛１−（３２０ｐｓ／１０００ｐｓ）｝＝６８％
となり、デッドバンドＤＢを考慮しない場合の値と比べて大幅に悪化する。

このような問題を解消するためには、最小遅延ピッチＰよりもデッドバンドＤＢの小さい位相判定回路１４０を用いればよい。しかしながら、クロック信号の周波数が高い場合、製造プロセス上の制約などから、最小遅延ピッチＰよりもデッドバンドＤＢの小さい位相判定回路１４０を作製することは現実的に困難である。

本実施形態によるＤＬＬ回路１００は、デッドバンドＤＢによる位相合致率Ｃの悪化を低減するものであり、以下、その特徴的な回路部分について説明する。

図９は、入力回路１１０の構成を示すブロック図である。

図９に示すように、入力回路１１０は、内部クロック信号ＰＣＬＫ及びオシレータ信号ＤＯＳＣＤのいずれか一方を選択する切替回路１１１と、切替回路１１１によって選択された内部クロック信号ＰＣＬＫ及びオシレータ信号ＤＯＳＣＤの一方を内部クロック信号ＰＣＬＫ１として出力する入力回路本体１１２とを備えている。切替回路１１１による選択は、図２に示した入力制御回路１６０から出力される切替信号ＳＥＬに基づいて行われる。

かかる構成により、切替回路１１１が内部クロック信号ＰＣＬＫを選択している場合、ディレイライン１２０は内部クロック信号ＰＣＬＫを遅延させ、これによって内部クロック信号ＬＣＬＫが生成される。一方、切替回路１１１がオシレータ信号ＤＯＳＣＤを選択している場合、入力回路１１０、ディレイライン１２０及びレプリカ回路１３０からなるフィードバックループが形成され、このフィードバックループ内をオシレータ信号ＤＯＳＣＤが循環することになる。

図１０は、レプリカ回路１３０の構成を示すブロック図である。

図１０に示すように、レプリカ回路１３０は、内部クロック信号ＬＣＬＫと同相のレプリカクロック信号ＲＣＬＫを生成する比較用レプリカ回路１３１と、内部クロック信号ＬＣＬＫと逆相のオシレータ信号ＤＯＳＣＤを生成するフィードバック用レプリカ回路１３２を備えている。比較用レプリカ回路１３１及びフィードバック用レプリカ回路１３２は、いずれも出力回路３０ａと実質的に同じ特性を有する回路である。レプリカクロック信号ＲＣＬＫ及びオシレータ信号ＤＯＳＣＤは選択回路１３３に入力され、切替信号ＳＥＬに基づき、いずれか一方が出力される。

具体的には、入力回路１１０が内部クロック信号ＰＣＬＫを選択している期間においてはレプリカ回路１３０からレプリカクロック信号ＲＣＬＫが出力され（第１の動作モード）、入力回路１１０がオシレータ信号ＤＯＳＣＤを選択している期間においてはレプリカ回路１３０からオシレータ信号ＤＯＳＣＤが出力される（第２の動作モード）。

したがって、第１の動作モードにおいては、一般的なＤＬＬ回路と同様、ディレイライン１２０を１回だけ通過したレプリカクロック信号ＲＣＬＫと内部クロック信号ＰＣＬＫの位相が位相判定回路１４０によって比較されるのに対し、第２の動作モードにおいては、ディレイライン１２０を含むフィードバックループを複数回循環したオシレータ信号ＤＯＳＣＤと内部クロック信号ＰＣＬＫの位相が位相判定回路１４０によって比較されることになる。

図１１は、内部クロック信号ＰＣＬＫとオシレータ信号ＤＯＳＣＤとの関係を説明するための波形図である。

図１１に示す例では、オシレータ信号ＤＯＳＣＤの論理レベルが内部クロック信号ＰＣＬＫの３クロックサイクル−△ごとに反転している。したがって、内部クロック信号ＰＣＬＫのエッジ０Ｔとオシレータ信号ＤＯＳＣＤの立ち上がりエッジが一致している場合、オシレータ信号ＤＯＳＣＤの次のエッジ（立ち下がりエッジ）は内部クロック信号ＰＣＬＫのエッジ３Ｔに対して△だけ遅れる。そして、オシレータ信号ＤＯＳＣＤの次の立ち上がりエッジは内部クロック信号ＰＣＬＫのエッジ６Ｔに対して２△だけ遅れ、オシレータ信号ＤＯＳＣＤの次の立ち下がりエッジは内部クロック信号ＰＣＬＫのエッジ９Ｔに対して３△だけ遅れ、オシレータ信号ＤＯＳＣＤのその次の立ち上がりエッジは内部クロック信号ＰＣＬＫのエッジ１２Ｔに対して４△だけ遅れる。

このように、オシレータ信号ＤＯＳＣＤのエッジとこれに対応する内部クロック信号ＰＣＬＫのエッジとの位相差は、オシレータ信号ＤＯＳＣＤがフィードバックループを循環するごとに拡大される。具体的には、フィードバックループの循環数をＺとした場合、位相差△はＺ△に拡大される。

尚、図１１に示すようなオシレータ信号ＤＯＳＣＤの波形を得るためには、内部クロック信号ＰＣＬＫのエッジ０Ｔの前後において、切替回路１１１によって内部クロック信号ＰＣＬＫを一時的に選択すればよい。つまり、内部クロック信号ＰＣＬＫの立ち上がりエッジ０Ｔを選択することによって、これに基づくオシレータ信号ＤＯＳＣＤの生成を開始した後、オシレータ信号ＤＯＳＣＤを選択することによってフィードバックループを形成すればよい。

図１２はディレイライン１２０を１回通過したオシレータ信号ＤＯＳＣＤを用いた位相比較動作を説明するための波形図であり、図１３はディレイライン１２０をＺ回通過したオシレータ信号ＤＯＳＣＤを用いた位相比較動作を説明するための波形図である。

図１２に示すＰ１〜Ｐ４は、ディレイライン１２０の遅延量を最小遅延ピッチで変化させた場合におけるオシレータ信号ＤＯＳＣＤの位相を示しており、これらが全てデッドバンドＤＢ内に含まれていることが分かる。上述した例のように、最小遅延ピッチＰが１０ｐｓ、デッドバンドＤＢが３００ｐｓ（±１５０ｐｓ）であれば、約３０ピッチ分の位相調整動作が無効化されることになる。

これに対し、ディレイライン１２０をＺ回通過したオシレータ信号ＤＯＳＣＤは、最小遅延ピッチＰがＺ倍に拡大されているため、図１３に示すように、最小遅延ピッチＺ×ＰをデッドバンドＤＢよりも大きくすることができる。これは、デッドバンドＤＢの値がＺの値と無関係だからである。一例として、Ｚ＝６４とした場合、最小遅延ピッチＰが６４倍に拡大されて６４０ｐｓとなることから、デッドバンドＤＢの値である３００ｐｓよりも大きくなる。

このことは、デッドバンドＤＢの値が等価的に１／Ｚに縮小されたことを意味する。したがって、Ｚ＝６４とした場合、最小遅延ピッチＰが１０ｐｓ、デッドバンドＤＢが３００ｐｓであれば、最大位相誤差Ａは、
Ａ＝２×１０ｐｓ＋３００ｐｓ／６４＝２４．６８７５ｐｓ
となる。この場合、位相合致率Ｃは、
Ｃ＝１００×｛１−（２４．６８７５ｐｓ／１０００ｐｓ）｝＝９７．５３１２５％
となり、大幅に改善されることが分かる。

したがって、ディレイライン１２０をＺ回通過したオシレータ信号ＤＯＳＣＤと内部クロック信号ＰＣＬＫの位相を位相判定回路１４０によって判定し、これにより得られる位相判定信号ＰＤに基づいてディレイライン制御回路１５０を制御すれば、デッドバンドＤＢの影響を実質的に排除した状態で位相調整動作を行うことが可能となる。

これにより、例えばコースディレイライン１２１を用いた位相調整動作を行う期間においてはレプリカクロック信号ＲＣＬＫを用いた第１の動作モードを選択し、ファインディレイライン１２２を用いた位相調整動作を行う期間においてはオシレータ信号ＤＯＳＣＤを用いた第２の動作モードを選択すれば、位相調整動作の初期においては位相差を高速に短縮することができるとともに、その後は、デッドバンドＤＢの影響を排除した高精度な位相調整動作を行うことが可能となる。

尚、第２の動作モードにおいては、オシレータ信号ＤＯＳＣＤの位相が内部クロック信号ＰＣＬＫに対して１クロックサイクル以上相違している場合、実際に位相が進んでいるのか遅れているのか、正しく判定を行うことができなくなる。しかしながら、上述したように、コースディレイライン１２１を用いた位相調整動作では第１の動作モードを選択し、ファインディレイライン１２２を用いた位相調整動作では第２の動作モードを選択すれば、オシレータ信号ＤＯＳＣＤと内部クロック信号ＰＣＬＫの位相差は十分に短縮されていると考えられ、上記の誤判定の問題は実際には生じない。また、目標とする内部クロック信号ＰＣＬＫのエッジ（例えば図１１に示す１２Ｔ）のみを抽出して位相判定回路１４０に出力する回路を追加すれば、オシレータ信号ＤＯＳＣＤと内部クロック信号ＰＣＬＫの位相差が１クロックサイクル以上相違している場合であっても、正しく位相比較動作を行うことが可能である。

次に、本発明の第２の実施形態について説明する。

図１４は、本発明の第２の実施形態によるＤＬＬ回路１００の構成を示すブロック図である。

図１４に示すように、本実施形態によるＤＬＬ回路１００は、初期位相差検知回路１７０が追加されている点において、第１の実施形態と相違している。その他の点については第１の実施形態と同じであることから、同一の要素には同一の符号を付し、重複する説明は省略する。初期位相差検知回路１７０は、内部クロック信号ＰＣＬＫとレプリカクロック信号ＲＣＬＫとの位相差を検出し、その長さを示す位相差検出信号（カウント値）ＤＥＦをディレイライン制御回路１５０に供給する回路である。つまり、初期位相差検知回路１７０は、位相判定回路１４０のようにいずれの位相が進んでいるか或いは遅れているかを判定するものではなく、位相の差分を時間の長さとして検出する。

図１５は、初期位相差検知回路１７０の回路図である。

図１５に示すように、初期位相差検知回路１７０は、リングオシレータ１７１と、リングオシレータ１７１の動作を制御するＳＲラッチ回路１７２と、リングオシレータ１７１によって生成されるオシレータ信号ＲＯＳＣをカウントするカウンタ回路１７３を備えている。リングオシレータ１７１の発振周期は、コースディレイライン１２１の最小遅延ピッチ（ＣＤＥ）と一致するよう設計される。

ＳＲラッチ回路１７２は、レプリカクロック信号ＲＣＬＫ又はオシレータ信号ＤＯＳＣＤの立ち上がりエッジに同期してセットされ、内部クロック信号ＰＣＬＫの立ち上がりエッジに同期してリセットされる回路であり、その出力信号であるイネーブル信号ＥＮは、リングオシレータ１７１に含まれるＮＡＮＤゲート回路に供給される。かかる構成により、リングオシレータ１７１は、レプリカクロック信号ＲＣＬＫ又はオシレータ信号ＤＯＳＣＤの立ち上がりエッジが現れてから、内部クロック信号ＰＣＬＫの立ち上がりエッジが到来するまでの期間だけ、オシレータ信号ＲＯＳＣを発振させる。オシレータ信号ＲＯＳＣはカウンタ回路１７３によってカウントされ、そのカウント値ＤＥＦは、ディレイライン制御回路１５０に供給される。ディレイライン制御回路１５０は、初期位相差検知回路１７０からのカウント値ＤＥＦを受け、ディレイライン１２０に出力するカウント値ＣＮＴを１又は２ステップ以上、ジャンプさせる。

図１６は初期位相差検知回路１７０を用いる意義を説明するための図であり、（ａ）は初期位相差△が小さい場合、（ｂ）は初期位相差△が大きい場合を示している。

図１６（ａ）に示すように、レプリカクロック信号ＲＣＬＫと内部クロック信号ＰＣＬＫの初期位相差△が小さい場合、必要な位相調整動作の回数は当然ながら少なくて済む。一例として、コースディレイライン１２１の最小遅延ピッチが２００ｐｓであり、初期位相差が１５０ｐｓであれば、コースディレイライン１２１を用いた位相調整動作を１回行うことによって位相判定信号ＰＤが反転することから、コースディレイライン１２１を用いた位相調整動作からファインディレイライン１２２を用いた位相調整動作に短時間で移行させることができる。

これに対し、図１６（ｂ）に示すように、レプリカクロック信号ＲＣＬＫと内部クロック信号ＰＣＬＫの初期位相差△が大きい場合、必要な位相調整動作の回数が多くなる。一例として、コースディレイライン１２１の最小遅延ピッチが２００ｐｓであり、初期位相差が３９５０ｐｓであれば、位相判定信号ＰＤが反転するまでにコースディレイライン１２１を用いた位相調整動作を２０回行う必要がある。通常、ＤＬＬ回路１００をロックさせるための許容時間は規格などによって定められていることから、初期位相差△が大きい場合には、ロック未了となってしまう可能性がある。

このような問題は、初期位相差検知回路１７０を用いてディレイライン制御回路１５０のカウント値ＣＮＴをジャンプさせることにより解決することができる。

図１７は、初期位相差検知回路１７０の動作を説明するための動作波形図であり、ＳＲラッチ回路１７２にレプリカクロック信号ＲＣＬＫが入力される場合を示している。

図１７に示すように、ＳＲラッチ回路１７２にレプリカクロック信号ＲＣＬＫが入力される場合、レプリカクロック信号ＲＣＬＫの立ち上がりエッジに同期してイネーブル信号ＥＮが活性化し、内部クロック信号ＰＣＬＫの立ち上がりエッジに同期してイネーブル信号ＥＮが非活性化する。イネーブル信号ＥＮが活性化している期間においてはリングオシレータ１７１の発振動作が行われ、その発振回数がカウンタ回路１７３によってカウントされる。

ここで、リングオシレータ１７１の発振周期はコースディレイライン１２１の最小遅延ピッチ（ＣＤＥ）と一致していることから、カウンタ回路１７３のカウント値ＤＥＦは、コースディレイライン１２１を用いた位相調整動作の必要回数と一致することになる。したがって、カウンタ回路１７３のカウント値ＤＥＦを受けるディレイライン制御回路１５０は、カウント値ＤＥＦが示す数だけカウント値ＣＮＴをジャンプさせれば、初期位相差が大きい場合であっても、１回の位相調整動作で位相判定信号ＰＤを反転させることができ、直ちにファインディレイライン１２２を用いた位相調整動作に移行することが可能となる。

図１７を用いて説明した動作は、リングオシレータ１７１の発振周波数を高めることにより、コースディレイライン１２１を用いた位相調整動作だけでなく、ファインディレイライン１２２を用いた位相調整動作についても短時間で完了することが可能である。例えば、リングオシレータ１７１の発振周期をファインディレイライン１２２の最小遅延ピッチ（ＦＤＥ）と一致するよう設計すれば、コースディレイライン１２１及びファインディレイライン１２２を用いた全ての位相調整動作を１回で完了することが可能となる。しかしながら、リングオシレータ１７１の発振周期をファインディレイライン１２２の最小遅延ピッチ（ＦＤＥ）まで短縮するのは現実的に困難である。

そこで、本実施形態ではオシレータ信号ＤＯＳＣＤを用いたオーバーサンプリングによって、等価的に初期位相差の検出精度を高めている。

図１８は、初期位相差検知回路１７０の動作を説明するための動作波形図であり、ＳＲラッチ回路１７２にオシレータ信号ＤＯＳＣＤが入力される場合を示している。

図１８に示すように、ＳＲラッチ回路１７２にオシレータ信号ＤＯＳＣＤが入力される場合、オシレータ信号ＤＯＳＣＤの所定の立ち上がりエッジに同期してイネーブル信号ＥＮが活性化し、内部クロック信号ＰＣＬＫの対応する立ち上がりエッジに同期してイネーブル信号ＥＮが非活性化する。ここで、オシレータ信号ＤＯＳＣＤの所定の立ち上がりエッジとは、フィードバックループをＺ回循環したオシレータ信号ＤＯＳＣＤの立ち上がりエッジを指す。これにより、イネーブル信号ＥＮが活性化する期間は、図１７に示した例に対してＺ倍に増大する。これにより、図１７に示した例に比べてＺ倍の分解能が得られることから、リングオシレータ１７１の発振周波数を高めることなく、初期位相差の検出精度を高めることができる。

例えば、リングオシレータ１７１の発振周期がコースディレイライン１２１の最小遅延ピッチ（ＣＤＥ）と一致し、且つ、ファインディレイライン１２２を構成する１６個のディレイ素子ＦＤＥの合計遅延量が１個のディレイ素子ＣＤＥの遅延量に相当する場合、
Ｚ＝１６
に設定することにより、リングオシレータ１７１の発振周期をファインディレイライン１２２の最小遅延ピッチ（ＦＤＥ）に設計した場合と同じ分解能が得られる。この場合、初期位相差の検出によって得られたカウント値ＤＥＦを現在のカウント値ＣＮＴに加算するだけで、ロック状態またはこれに近い状態を得ることが可能となる。

具体的な数字を挙げて説明すると、内部クロック信号ＰＣＬＫのクロックサイクルを１ｎｓ、ＤＬＬ回路１００の初期遅延量を２６１８ｐｓ、ターゲットとなる内部クロック信号ＰＣＬＫのエッジを３Ｔとした場合、初期状態においては内部クロック信号ＰＣＬＫに対するレプリカクロック信号ＲＣＬＫの位相差は３８２ｐｓとなる。ここで、リングオシレータ１７１の発振周期（＝ＣＤＥ）を２００ｎｓとすると、図１７に示した方法で初期位相差の検知を行った場合、カウント値ＤＥＦは、
ＤＥＦ＝３８２／２００＝１．９１
となり、整数部分のみがカウントされる（小数点以下は切り捨てられる）ことから、
ＤＥＦ＝１
とカウントされる。

これは、コースディレイライン１２１の遅延量を１ピッチ増大させる必要があることを意味する。したがって、カウント値ＤＥＦを受けたディレイライン制御回路１５０は、ＣＤＬカウンタ１５１の値を１だけ増大させればよい。その後は、通常の位相調整動作を実行することにより、ロック状態に移行させる。

これに対し、図１８に示した方法で初期位相差の検知を行った場合、Ｚ＝１６とするとカウント値ＤＥＦは、
ＤＥＦ＝６１１２／２００＝３０．５６
となり、整数部分のみがカウントされる（小数点以下は切り捨てられる）ことから、
ＤＥＦ＝３０
とカウントされる。

この値を２進数で表すと
ＤＥＦ＝１１１１０ｂ
であり、上位１ビット（＝１）をＣＤＬカウンタ１５１に割り当て、下位４ビット（＝１１１０）をＦＤＬカウンタ１５２に割り当てることができる。つまり、カウント値ＤＥＦを受けたディレイライン制御回路１５０は、ＣＤＬカウンタ１５１の値を１だけ増大させるとともに、ＦＤＬカウンタ１５１の値を１４（＝１１１０ｂ）だけ増大させればよい。ここで、ファインディレイライン１２２の最小遅延ピッチ（ＦＤＥ）は１２．５ｐｓ（＝２００ｐｓ／１６）である。

その結果、ディレイライン１２０による遅延量の変化△Ｚは、
△Ｚ＝１ＣＤＥ＋１４ＦＤＥ＝２００＋１７５＝３７５ｐｓ
となり、初期位相差である３８２ｐｓに対してわずか７ｐｓの誤差となる。この場合、調整後におけるディレイライン１２０の遅延量は、
２６１８ｐｓ＋３７５ｐｓ＝２９９３ｐｓ
となり、位相合致率Ｃは９９．３％となる。つまり、初期位相差検知回路１７０を用いた１回の位相調整動作によって極めて高い位相合致率を得ることができる。このように、本実施形態によれば、高速且つ高精度な位相調整動作を実現することが可能となる。

以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。

例えば、上述した各実施形態では、本発明をＤＲＡＭに用いられるＤＬＬ回路に適用した場合を例に説明したが、本発明の適用対象がこれに限定されるものではなく、ＳＲＡＭ、ＰｃＲＡＭ、ＲｅＲＡＭ、フラッシュメモリなど他の種類の半導体メモリデバイスに適用することも可能であるし、ＣＰＵ、ＤＳＰなどロジック系の半導体装置に適用することも可能である。

また、上述した第２の実施形態では、リングオシレータ１７１の発振周期とコースディレイライン１２１の最小遅延ピッチ（ＣＤＥ）とを一致させているが、本発明においてこの点は必須でなく、例えばリングオシレータ１７１の発振周期をコースディレイライン１２１の最小遅延ピッチ（ＣＤＥ）のＮ倍又は１／Ｎ倍（Ｎは自然数）に設定することが可能である。

１０ 半導体装置
１１ メモリセルアレイ
１２ ロウデコーダ
１３ カラムデコーダ
１４ センス回路
１５ アンプ回路
２０ アクセス制御回路
２１〜２４ 端子
２５ クロックレシーバ
３０ データ入出力回路
３０ａ 出力回路
３１ データ端子
３２ データストローブ端子
４０ 電源回路
４１，４２ 電源端子
１００ ＤＬＬ回路
１１０ 入力回路
１１１ 切替回路
１１２ 入力回路本体
１２０ ディレイライン
１２１ コースディレイライン
１２２ ファインディレイライン
１３０ レプリカ回路
１３１ 比較用レプリカ回路
１３２ フィードバック用レプリカ回路
１３３ 選択回路
１４０ 位相判定回路
１５０ ディレイライン制御回路
１５１ ＣＤＬカウンタ
１５２ ＦＤＬカウンタ
１６０ 入力制御回路
１７０ 初期位相差検知回路
１７１ リングオシレータ
１７２ ラッチ回路
１７３ カウンタ回路

Claims (12)

1. 第１のクロック信号を遅延させることにより第２のクロック信号を生成するディレイラインと、
   前記第２のクロック信号に基づいて前記第３のクロック信号を生成するレプリカ回路と、
   前記第３のクロック信号及び第４のクロック信号のいずれか一方を選択し、前記第１のクロック信号として前記ディレイラインに供給する入力回路と、
   前記入力回路が前記第４のクロック信号を選択した後、前記入力回路、前記ディレイライン及び前記レプリカ回路からなるフィードバックループを複数回循環することにより得られた前記第３のクロック信号の位相と、前記第４のクロック信号の位相とを比較することにより位相判定信号を生成する位相判定回路と、
   前記位相判定信号に基づいて前記ディレイラインの遅延量を制御するディレイライン制御回路と、を備えることを特徴とする半導体装置。
2. 前記第２のクロック信号に同期して外部信号を出力する出力回路をさらに備え、
   前記第２のクロック信号に対する前記第３のクロック信号の遅延量は、前記第２のクロック信号に対する前記外部信号の遅延量に等しいことを特徴とする請求項１に記載の半導体装置。
3. 前記入力回路は、前記第４のクロック信号の立ち上がりエッジ及び立ち下がりエッジの少なくとも一方を１回だけ抽出し、前記第１のクロック信号として前記ディレイラインに供給することを特徴とする請求項１又は２に記載の半導体装置。
4. 前記レプリカ回路は、前記フィードバックループが形成されている間、前記第２のクロック信号を反転させることによって前記第３のクロック信号を生成することを特徴とする請求項３に記載の半導体装置。
5. 前記位相判定回路は、前記第３のクロック信号の位相が前記第４のクロック信号の位相に対して遅れているか進んでいるかに応じて前記位相判定信号を生成し、
   前記ディレイライン制御回路は、前記位相判定信号に基づいて前記ディレイラインの遅延量を所定のピッチで変化させることを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
6. 前記第３のクロック信号と前記第４のクロック信号との位相差を測定することにより位相差検出信号を生成する位相差検知回路をさらに備え、
   前記ディレイライン制御回路は、前記位相差検出信号に基づいて前記ディレイラインの遅延量を前記所定のピッチ又はそれ以上のピッチで一度に変化させることを特徴とする請求項５に記載の半導体装置。
7. 前記位相差検出回路は、前記第３及び第４のクロック信号の一方に同期してオシレータ信号のカウント動作を開始し、前記第３及び第４のクロック信号の他方に同期して前記オシレータ信号のカウント動作を終了するカウンタ回路を含み、前記カウンタ回路のカウント値を前記位相差検出信号として出力することを特徴とする請求項６に記載の半導体装置。
8. 前記オシレータ信号の周期は、前記所定のピッチに相当する遅延時間のＮ倍又は１／Ｎ倍（Ｎは自然数）に等しいことを特徴とする請求項７に記載の半導体装置。
9. ディレイラインと、
   前記ディレイラインに第１のクロック信号を入力する入力回路と、
   前記ディレイラインを介して前記第１のクロック信号を複数回循環させることにより、第２のクロック信号を生成するフィードバックループと、
   前記第１のクロック信号と第２のクロック信号の位相を比較する位相判定回路と、を備えることを特徴とする半導体装置。
10. 前記位相判定回路による比較の結果に基づいて前記ディレイラインの遅延量を制御するディレイライン制御回路をさらに備えることを特徴とする請求項９に記載の半導体装置。
11. 前記ディレイラインの後段に接続されたレプリカ回路をさらに備え、
    前記フィードバックループは、前記ディレイライン、前記レプリカ回路及び前記入力回路を含むことを特徴とする請求項９又は１０に記載の半導体装置。
12. 前記入力回路は、前記第１及び第２のクロック信号のいずれか一方を前記ディレイラインに入力する切替回路を含むことを特徴とする請求項１１に記載の半導体装置。

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