JP3888603B2 - クロック生成回路および制御方法並びに半導体記憶装置 - Google Patents
クロック生成回路および制御方法並びに半導体記憶装置 Download PDFInfo
- Publication number
- JP3888603B2 JP3888603B2 JP2000222309A JP2000222309A JP3888603B2 JP 3888603 B2 JP3888603 B2 JP 3888603B2 JP 2000222309 A JP2000222309 A JP 2000222309A JP 2000222309 A JP2000222309 A JP 2000222309A JP 3888603 B2 JP3888603 B2 JP 3888603B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- signal
- delay
- output
- phase
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000000034 method Methods 0.000 title description 9
- 239000004065 semiconductor Substances 0.000 title description 4
- 230000000630 rising effect Effects 0.000 claims description 91
- 238000010586 diagram Methods 0.000 description 16
- 230000007423 decrease Effects 0.000 description 12
- 230000003111 delayed effect Effects 0.000 description 12
- 239000003990 capacitor Substances 0.000 description 11
- 238000003491 array Methods 0.000 description 8
- 230000006870 function Effects 0.000 description 6
- 230000008859 change Effects 0.000 description 4
- 230000007257 malfunction Effects 0.000 description 4
- 101150110971 CIN7 gene Proteins 0.000 description 3
- 101150110298 INV1 gene Proteins 0.000 description 3
- 101100397044 Xenopus laevis invs-a gene Proteins 0.000 description 3
- 230000009471 action Effects 0.000 description 3
- 230000001934 delay Effects 0.000 description 3
- 238000013461 design Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000001360 synchronised effect Effects 0.000 description 3
- 230000007704 transition Effects 0.000 description 3
- 101710170230 Antimicrobial peptide 1 Proteins 0.000 description 2
- 101710170231 Antimicrobial peptide 2 Proteins 0.000 description 2
- 230000003321 amplification Effects 0.000 description 2
- 238000013459 approach Methods 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 2
- 238000001514 detection method Methods 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
- 230000002457 bidirectional effect Effects 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 238000012886 linear function Methods 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 230000000644 propagated effect Effects 0.000 description 1
- 238000012887 quadratic function Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000002441 reversible effect Effects 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
- G11C7/1066—Output synchronization
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1072—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for memories with random access ports synchronised on clock signal pulse trains, e.g. synchronous memories, self timed memories
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
- G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/156—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern
- H03K5/1565—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern the output pulses having a constant duty cycle
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
- H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
- H03L7/0816—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the controlled phase shifter and the frequency- or phase-detection arrangement being connected to a common input
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/087—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using at least two phase detectors or a frequency and phase detector in the loop
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
- H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
- H03L7/0895—Details of the current generators
- H03L7/0898—Details of the current generators the source or sink current values being variable
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
- H03L7/113—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using frequency discriminator
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
- H03K2005/00019—Variable delay
- H03K2005/00026—Variable delay controlled by an analog electrical signal, e.g. obtained after conversion by a D/A converter
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
- H03K2005/00019—Variable delay
- H03K2005/00058—Variable delay controlled by a digital setting
- H03K2005/00065—Variable delay controlled by a digital setting by current control, e.g. by parallel current control transistors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
- H03K2005/0015—Layout of the delay element
- H03K2005/00195—Layout of the delay element using FET's
- H03K2005/00208—Layout of the delay element using FET's using differential stages
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S331/00—Oscillators
- Y10S331/02—Phase locked loop having lock indicating or detecting means
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Pulse Circuits (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【０００１】
【発明の属する技術分野】
この発明は、外部クロック信号に同期した内部クロック信号を生成するクロック生成回路さらにはデューティー比が調整可能なＤＬＬ（ディレイ・ロックド・ループ）回路に関し、例えばＳＤＲＡＭ（同期式ダイナミック型ランダム・アクセス・メモリ）における出力タイミングを決定するクロック信号を生成するクロック生成回路に利用して有効な技術に関する。
【０００２】
【従来の技術】
近年、ＳＤＲＡＭのデータ転送レートを高速化する手段として、入力クロックの２倍の速度でデータの入出力を行うＤＤＲ（ダブル・データ・レート）方式のＳＤＲＡＭが注目されている。ＤＤＲ ＳＤＲＡＭでは高速でデータの入出力を行うため、ＤＬＬやＳＭＤと呼ばれるクロック生成回路を搭載して、外部クロックの位相とデータ出力の位相を一致させることが行なわれている。これは、外部クロックに対する出力データのセットアップ時間を十分に確保するためであり、外部クロックの位相とデータ出力の位相を一致させた場合、読出しコマンドが入力されてからデータが出力されるまでの時間は外部クロックの周期の整数倍となる。
【０００３】
【発明が解決しようとする課題】
クロック生成回路として用いられているＤＬＬ（ディレイ・ロックト・ループ）回路は、入力されたクロックを遅延させ、その遅延量を制御することで所望の位相を持つクロックを発生する回路である。しかし、従来のＤＬＬ回路にあっては、クロックを遅延する過程で、回路の不平衡等の影響で、クロックの立ち上がりエッジの遅延量と立ち下がりエッジの遅延量に差が生じ、結果として入力クロックのデューティー比（１周期に対するハイレベル期間の比率）と出力クロックのデューティー比（以下、単にデューティーと称する）とが食い違ってしまう可能性があった。クロックのデューティーずれを防ぐためには、クロックの立ち上がりエッジと立ち下がりエッジで独立に位相制御する必要がある。
【０００４】
両エッジの遅延量を個別に制御するＤＬＬ回路として、クロックの立ち上がりエッジと立ち下がりエッジの遅延量を独立に制御できる可変遅延回路と、両方のエッジのそれぞれに対応した位相比較器とを有し、両エッジでそれぞれ独立に位相比較を行ない可変遅延回路にフィードバックをかける方式の回路が公知である（例えば、特開平６−２９８３５号）。
【０００５】
また、立ち上がりエッジ用と立ち下がりエッジ用の２種類の遅延回路を有し、両エッジの遅延量を個別に制御するＤＬＬ回路も公知である。このようなＤＬＬの例としては、特開平１１−１５５５号がある。
【０００６】
ＤＬＬ用の可変遅延回路としては従来より種々の回路形式のものが提案されているが、クロックのデューティーずれを防止するため立ち上がりエッジと立ち下がりエッジの遅延量を独立に制御できる可変遅延回路を用いる場合には、使用できる回路が限定される。そのため、設計の自由度が下がるとともに、ＤＬＬ回路の性能は主に可変遅延回路の性能で決定されるため、可変遅延回路の種類が限定されることはＤＬＬ回路の性能が限定されることにつながる。
【０００７】
一方、立ち上がりエッジ用と立ち下がりエッジ用の２種類の遅延回路を用いる場合には、回路規模及び消費電流が大幅に増加するため、ＤＬＬ回路を塔載したシステムの回路面積及び消費電流が増加するという問題がある。
【０００８】
本発明の目的は、簡易な回路を付加するだけで、位相制御で問題となる出力クロックのデューティーのずれを回避し、より高精度の位相制御を行なえるクロック生成回路を提供することにある。
【０００９】
この発明の前記ならびにその他の目的と新規な特徴は、本発明の記述および添付図面から明らかになるであろう。
【００１０】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。
【００１１】
すなわち、少なくとも１つの入力端子と、少なくとも１つの出力端子と、前記入力端子に信号が入力された時刻から前記出力端子より信号が出力するまでの時間に対応した所定の遅延を入力信号に付与する固定遅延付与手段と、遅延時間制御端子を備え該遅延時間制御端子への制御電圧に応じて入力信号に遅延を与えて出力する可変遅延回路と、デューティー制御端子を備え該デューティー制御端子への制御電圧に応じて入力入力された信号のパルス幅を変化させてデューティー比を調整するデューティー調整回路と、上記遅延時間制御電圧を生成する遅延時間制御手段と、上記デューティー制御端子に印加される制御電圧を生成するデューティー制御手段とを設けるようにしたものである。
【００１２】
上記した手段によれば、可変遅延回路とは別個にデューティー調整回路を設けているので、独特の回路形式の可変遅延回路を用いずにデューティーを調整できるため、設計の自由度が高く使用する可変遅延回路の性能によってクロック生成回路の性能が制限されることがない。また、デューティー調整回路は信号のパルス幅を変化させてデューティーを調整するので、入力信号の立ち上がりエッジの位相と立ち下がりエッジの位相をそれぞれ可変遅延回路を有する別個のＤＬＬ回路等で制御してデューティーを調整する方式に比べて回路規模が小さくて済む。
【００１３】
前記固定遅延付与手段は、前記入力端子から前記可変遅延回路までの信号経路の遅延と、前記可変遅延回路から前記出力端子までの信号経路の遅延との和に相当する固定遅延を入力信号に付与するように構成する。これにより、外部から入力されるクロック信号に同期しその変化点に合わせて所望の信号を出力させるタイミングを与える内部クロック信号を生成することができる。
【００１４】
また、前記遅延時間制御手段は、前記固定遅延付与手段から出力された信号の位相と前記可変遅延回路に入力される信号の位相とを比較し位相差に応じた信号を出力する位相比較回路と、該位相比較回路から出力される位相差に応じた信号に基づいて前記遅延時間制御端子に印加される制御電圧を生成する制御電圧生成手段とから構成する。これにより、フィードバックループによる自動的な位相合わせが可能となる。
【００１５】
さらに、前記デューティー制御手段は、前記可変遅延回路の出力側の信号の位相と前記可変遅延回路の入力側の信号の位相とを比較し位相差に応じた信号を出力する第２の位相比較回路と、該第２の位相比較回路から出力される位相差に応じた信号に基づいて前記デューティー制御端子に印加される制御電圧を生成する第２の制御電圧生成手段とから構成する。これにより、デューティー制御手段を遅延時間制御手段と同様な形式の回路とすることができ、回路設計が容易になる。
【００１６】
また、前記デューティー調整回路は前記可変遅延回路の後段側に設けられ、前記固定遅延付与手段はさらにそのデューティー調整回路の後段側に設けられるとともに、前記デューティー調整回路は、前記固定遅延付与手段から出力される信号のデューティー比を、前記可変遅延回路の入力信号のデューティー比と同一にするようパルス幅を変化させる構成とすることが望ましい。デューティー調整機能を可変遅延回路内に組み込むことも可能であるが、デューティー調整回路を可変遅延回路と別個にすることにより各回路をそれぞれ最適化設計することができ、回路の性能をより一層高めることができるとともに、前記デューティー調整回路を前記可変遅延回路の後段側に設け、前記固定遅延付与手段はさらにそのデューティー調整回路の後段側に設けることにより、デューティー調整回路は単に信号のパルス幅を変化させることでデューティーを調整することができる。
【００１７】
さらに、望ましくは、前記遅延時間制御手段は、前記可変遅延回路に入力される信号の立ち上がりまたは立ち下がりエッジの位相と、前記固定遅延付与手段から出力される信号の立ち上がりまたは立ち下がりエッジの位相と、を比較し位相差に応じて前記遅延時間制御端子に印加される制御電圧を生成し、前記デューティー制御手段は、前記可変遅延回路に入力される信号の立ち下がりまたは立ち上がりエッジの位相と、前記固定遅延付与手段から出力される信号の立ち下がりまたは立ち上がりエッジの位相と、を比較し位相差に応じて前記デューティー制御端子に印加される制御電圧を生成するように構成する。これにより、クロックの一方のエッジを基準として可変遅延回路がクロックの遅延量を制御し、クロックの他方のエッジを基準としてデューティー調整回路がクロックのパルス幅を変化させてデューティーを制御することとなり、結果としてクロックの立ち上がりエッジと立ち下がりエッジの双方において高精度な位相制御を行なうことが可能になり、出力クロックのデューティーを入力クロックのデューティーに正確に一致させることができる。
【００１８】
さらに、前記可変遅延回路は入力された差動信号を遅延して差動信号として出力するように構成するとともに、前記固定遅延付与手段から出力される信号も差動信号とし、前記デューティー制御手段は前記固定遅延付与手段から出力される差動信号に基づいて前記デューティー制御端子に印加される制御電圧を発生可能に構成する。これにより、可変遅延回路における遅延が正相側と逆相側とで異なっていても、正確なデューティー調整が可能となる。
【００１９】
また、前記遅延時間制御手段を構成する前記位相比較回路は、比較される２つの信号の位相の進みまたは遅れを示す信号を出力するように構成されるとともに、該位相の進みまたは遅れを示す信号に基づいて位相ロック状態を判定する位相ロック判定手段が設けられ、該位相ロック判定手段から出力される位相ロック状態を示す信号に基づいて前記デューティー制御手段が前記第２の位相比較回路から出力される位相差に応じた信号または前記固定遅延付与手段から出力される差動信号を選択し、選択した信号に基づいて前期デューティー制御端子に印加される制御電圧の生成を行なうように構成する。
【００２０】
あるいは、少なくとも１つの入力端子と、少なくとも１つの出力端子と、前記入力端子に信号が入力された時刻から前記出力端子より信号が出力するまでの時間に対応した所定の遅延を付与する固定遅延付与手段と、遅延時間制御端子を備え該遅延時間制御端子への制御電圧に応じて入力信号に遅延を与えて出力する可変遅延回路と、デューティー制御端子を備え該デューティー制御端子への制御電圧に応じて入力入力された信号のパルス幅を変化させてデューティー比を調整するデューティー調整回路と、上記遅延時間制御電圧を生成する遅延時間制御手段と、上記デューティー制御電圧を生成するデューティー制御手段とを有するクロック生成回路において、まず入力信号の立ち上がりエッジまたは立ち下がりエッジのいずれかに基づいて前記可変遅延回路により信号の位相を調整した後、他のエッジに基づいて前記デューティー調整回路によりデューティー比の調整を行なうようにする。
【００２１】
これにより、回路の動作を開始してから立ち上がりエッジを位相ロックするまでは出力クロックのデューティーを５０％に制御することにより、可変遅延回路の動作が立ち下がりエッジの遅延量は大きくなるが立ち下がりエッジの遅延量は大きくならないような状態でも立ち上がりエッジの位相ロックを行なうことができる。
【００２２】
さらに、上記のような構成を有するクロック生成回路を備えた半導体記憶装置において、クロック生成回路に外部から供給されるクロック信号を入力して生成されたクロック信号をタイミング信号としてデータ出力を行なうように構成することにより、出力データの位相を外部クロックの位相と精度良く一致させ、セットアップ時間に余裕のある半導体記憶装置を実現することができる。
【００２３】
【発明の実施の形態】
図１には、本発明をＤＤＲ ＳＤＲＡＭにおけるＤＬＬ（ディレイ・ロックド・ループ）を用いたクロック生成回路に適用した場合の一実施例を示す。
【００２４】
まず、大まかな構成を説明する。１００はＤＬＬを用いたクロック生成回路、１２０は例えば１６ビットのデータＤＱ０〜ＤＱ１５を並列に出力可能な出力回路、１３０はデータＤＱ０〜ＤＱ１５と同一周期、同一位相でデータＤＱ０〜ＤＱ１５の取込みタイミングを与えるデータストローブ信号ＤＱＳの出力回路、１４０は外部クロックＣＬＫ，／ＣＬＫの入力バッファ回路、１５１は外部クロックＣＬＫの入力端子、１５２は逆相のクロック／ＣＬＫの入力端子、１８０は上記データＤＱ０〜ＤＱ１５の出力端子、１９０は上記データストローブ信号ＤＱＳの出力端子である。出力回路１２０は、出力データＤＱ０〜ＤＱ１５の各ビットに対応して設けられたデータラッチ回路１２１と出力バッファ回路１２２とにより構成されている。
【００２５】
クロック生成回路１００は、入力された外部クロックＣＬＫ，／ＣＬＫを遅延する可変遅延回路（ＶＤＬ）１０１と、可変遅延回路１０１で遅延されたクロックのデューティーを調整するデューティー調整回路（ＣＤＣ）１０２と、上記入力バッファ１４０の遅延量ｔ１と上記データラッチ回路１２１および出力バッファ回路１２２の遅延量ｔ３との和（ｔ１＋ｔ３）に相当する遅延量を有し上記可変遅延回路１０１の出力を遅延するレプリカ遅延回路（ＲＥＰ）１０３と、入力バッファ１４０により取り込まれた外部クロックＥＣＫＴを分周する分周回路１０９、レプリカ遅延回路１０３の出力ＲＣＫＴを分周する分周回路１１０、上記分周回路１０９，１１０で分周されたクロックＥＣＫＴ２とＲＣＫＴ２の位相を比較する位相比較器（ＰＤ）１０４と、位相比較器１０４の出力ＶＢＵＰ，ＶＢＤＮに基づいて位相差に応じた電圧ＶＢを発生するチャージポンプ回路１０６、発生電圧ＶＢに基づいて可変遅延回路１０１に対する遅延量制御信号ＮＢＩＡＳを生成するバイアス回路１０８、上記可変遅延回路１０１やチャージポンプ回路１０６などの動作を制御するＤＬＬ制御回路１１１などから構成されている。
【００２６】
さらに、本実施例のクロック生成回路１００には、上記入力バッファ１４０により取り込まれた外部クロックＥＣＫＢとレプリカ遅延回路１０３の他方の出力ＲＣＫＢの位相を比較する位相周波数比較器（ＰＦＤ）１０５が設けられ、この位相周波数比較器１０５の出力ＶＤＰ，ＶＤＮにより上記デューティー調整回路１０２の制御が行なわれるように構成されている。
【００２７】
ＤＬＬ制御回路１１１は、ＤＬＬ全体の制御信号を発生する回路であり、上記位相比較器１０４から位相比較結果を示す信号ＰＨＡＳＥが供給され、ＤＬＬ制御回路１１１からは上記チャージポンプ回路１０６，１０７に対する制御信号ＣＮＴＲＬ０，ＣＮＴＲＬ１やＲ＿ＬＯＣＫその他様々な制御信号が発生されるが、図１には本発明の内容に関係がある信号のみを示している。
【００２８】
次に、本実施例のクロック生成回路１００の機能および動作を説明する。
【００２９】
上記の通り、ＤＤＲ ＳＤＲＡＭにおけるクロック生成回路１００は、出力データＤＱ０〜ＤＱ１５の位相と入力クロックＣＬＫ，／ＣＬＫの位相とが一致するように、内部クロックＱＣＬＫの位相を調整する回路である。
【００３０】
ここで、クロック入力バッファ１４０の遅延量をｔ１，可変遅延回路１０１とデューティー調整回路１０２の遅延量の合計をｔ２（可変），データ出力ラッチ１２１とデータ出力バッファ１２２の遅延量の合計をｔ３，分周回路１０９と分周回路１１０の遅延量をｔDIVとする。レプリカ遅延回路１０３は可変遅延回路１０１で遅延されたクロックＱＣＫＴに所望の位相を与えるため、クロックアクセス時間と等しい遅延量（ｔ１＋ｔ３）を持たせてある。位相比較器１０４は分周回路１０９と分周回路１１０で分周されたクロックＥＣＫＴ２とＲＣＫＴ２の位相を一致させるようにＶＰＵＰ，ＶＰＤＮ信号を出力して、可変遅延回路１０１の遅延量ｔ２の値を制御する。
【００３１】
これによって、クロック生成回路１００においては、外部クロックＣＬＫ，／ＣＬＫの周期をｔCKとすると、
ＣＬＫ，／ＣＬＫに対するデューティー調整回路１０２の出力側クロックＱＣＫＴの遅延は、入力バッファ１４０の遅延量ｔ１と可変遅延回路１０１およびデューティー調整回路１０２の遅延量ｔ２との和であるので、
ｔ１＋ｔ２
同様に、分周回路１１０の出力側クロックＲＣＫＴ２の遅延は
ｔ１＋ｔ２＋ｔDIV＋（ｔ１＋ｔ３）
一方、分周回路１０９の出力側クロックＥＣＫＴ２の遅延は
ｔ１＋ｔDIV
である。
【００３２】
ここで、ＲＣＫＴ２の位相とＥＣＫＴ２の位相が等しくなるように制御されるので、１クロックサイクルで位相合わせが行なわれたとすると、次の式が成り立つ。すなわち、
ｔ１＋ｔ２＋ｔDIV＋（ｔ１＋ｔ３）＝ｔ１＋ｔDIV＋ｔCK ……（式１）
である。この式を整理すると、
ｔ２＝ｔCK−（ｔ１＋ｔ３）
ｔ１＋ｔ２＋ｔ３＝ｔCK
となる。これを図により説明すると、図２（Ａ）に示すように、外部クロックＣＬＫ，／ＣＬＫの周期ｔCKに対して、入力バッファ１４０の遅延量ｔ１と可変遅延回路１０１およびデューティー調整回路１０２の遅延量ｔ２と出力ラッチ１２１およびデータ出力バッファ１２２の遅延量ｔ３との和（ｔ１＋ｔ２＋ｔ３）が一致するように、可変遅延回路１０１の遅延量ｔ２が制御されることを意味している。
【００３３】
ところで、上記説明は、１クロックサイクルで位相合わせが行なわれた場合である。図１のクロック生成回路１００は理論的にはすなわち可変遅延回路１０１の遅延量ｔ２が０〜無限に制御可能であるとすると、位相合わせは１クロックサイクルでなくｎクロックサイクル（ｎは自然数）で行なわれても良い。これを式で表わすと、
ｔ１＋ｔ２＋ｔDIV＋（ｔ１＋ｔ３）＝ｔ１＋ｔDIV＋ｎ×ｔCK
となる。この式を整理すると、
ｔ２＝ｎ×ｔCK−（ｔ１＋ｔ３）
よって、ＱＣＬＫの遅延は
ｎ×ｔCK−ｔ３
となる。また、出力データＤＱ０〜ＤＱ１５の遅延は、上記ＱＣＬＫの遅延（ｎ×ｔCK−ｔ３）と出力ラッチ１２１およびデータ出力バッファ１２２の遅延量ｔ３との和であるので、ｎ×ｔCKとなる。これによって、出力データＤＱ０〜ＤＱ１５の位相は入力クロックＣＬＫ，／ＣＬＫの位相と等しくされる。このことより、可変遅延回路１０１の遅延量ｔ２とクロックアクセス時間（ｔ１＋ｔ３）との合計値はｎ×ｔCKとなることが分かる。つまり、
ｔ２＋（ｔ１＋ｔ３）＝ｎ×ｔCK ……（式２）
である。ここで、ｎの値は任意の自然数である。以下、サイクル数ｎの値を用いて、サイクル数ｎでクロック生成回路１００が位相ロックする場合を、例えば１ＣＫロック，２ＣＫロックのようにｎＣＫロックと呼ぶこととする。
【００３４】
図２（Ｂ）には、２クロックサイクルで回路が位相ロックする２ＣＫロックの場合における入力バッファ１４０の遅延量ｔ１と可変遅延回路１０１の遅延量ｔ２と出力ラッチ１２１およびデータ出力バッファ１２２の遅延量ｔ３との和（ｔ１＋ｔ２＋ｔ３）とクロックサイクルｔCKとの関係を示す。２ＣＫロックの場合、図２（Ｂ）に示すように、（ｔ１＋ｔ２＋ｔ３）＝２ｔCKの関係になるように、可変遅延回路１０１の遅延量ｔ２が制御される。同様にして、３ＣＫロックの場合には、（ｔ１＋ｔ２＋ｔ３）＝３ｔCKの関係になるように、可変遅延回路１０１の遅延量ｔ２が制御される。なお、今後は特に説明がない限り、１ＣＫロックであるとする。
【００３５】
さらに、本実施例においては、位相比較器１０７の前段に分周回路１０９，１１０を設けてＥＣＫＴとＲＣＫＴを２分周したクロックの位相を比較するようにしている。これは、ハーモニック・ロックによる誤動作を防ぐためである。
【００３６】
図３を用いて、ハーモニック・ロックとその対策について説明する。まず、可変遅延回路１０１の遅延量は最小であるためｔ２＋（ｔ１＋ｔ３）も最小であるとする。
【００３７】
外部クロックＣＬＫ，／ＣＬＫが入力されると、これに応じたクロックＥＣＫＴの立ち上がりエッジＥ_０は、可変遅延回路１０１及びレプリカ遅延回路１０３を伝播してクロックＲＣＫＴの立ち上がりエッジＲ_０となる。エッジＥ_０からＲ_０までの遅延量はｔ２＋（ｔ１＋ｔ３）である。同様にエッジＥ_２はＲ_２、Ｅ_３はＲ_３……となる。ここで、外部クロックＣＬＫ，／ＣＬＫの周期ｔCKが大きく、図３（ａ），（ｂ）のようにｔ２＋（ｔ１＋ｔ３）＜ｔCK／２である場合を考えると、クロックＲＣＫＴの立ち上がりエッジＲ_０に最も位相が近いクロックＥＣＫＴの立ち上がりエッジはＥ_０である。よって、クロックＥＣＫＴ，ＲＣＫＴを直接位相比較器１０４に入力して位相制御を行うと、Ｒ_０の位相をＥ_０へ一致させるように可変遅延回路１０１の遅延量ｔ２を小さくさせる方向への制御が行なわれる。しかしこの時点で、可変遅延回路１０１の遅延量ｔ２は既に最小であるので、クロックＲＣＫＴの立ち上がりエッジをクロックＥＣＫＴの立ち上がりエッジに一致させることはできない。この状態がハーモニック・ロックによる誤動作である。
【００３８】
ハーモニック・ロックによる誤動作を防ぐため、図１のＤＬＬでは分周回路１０９及び１１０が設けられている。そのため、分周回路１１０から出力されるクロックＲＣＫＴ２は、図３（ｅ）のような位相と周期を持つ。つまり、分周回路１１０はクロックＲＣＫＴの立ち上がりエッジＲ_０からＲＣＫＴ２の立ち上がりエッジＲ２_０を生成する。そして、２分周回路１０９から出力されるクロックＥＣＫＴ２は、図３（ｃ）のような位相を持つ。つまり、分周回路１０９はクロックＥＣＫＴの立ち上がりエッジＥ_１からＥＣＫＴ２の立ち上がりエッジＥ２_１を生成する。
【００３９】
ここで、Ｒ_０からＲ２_０までの遅延量と、Ｅ_１からＥ２_１までの遅延量と、Ｅ２からＥ２_２までの遅延量は、ともにｔDIVで等しい。
【００４０】
このクロックＥＣＫＴ２，ＲＣＫＴ２を位相比較器１０４へ入力して位相比較を行なうと、ＲＣＫＴ２の立ち上がりエッジＲ２_０に最も近いＥＣＫＴ２の立ち上がりエッジは、Ｅ２_１である。従って、このとき位相比較器１０４は、ＲＣＫＴ２の立ち上がりエッジＲ２_０にＥＣＫＴ２の立ち上がりエッジＥ２_１を一致させるようにダウン信号ＶＢＤＮを出力する（図３（ｆ）参照）。これは、可変遅延回路１０１の遅延時間ｔ２を大きくさせる方向であるので、ハーモニック・ロックによる誤動作を防ぐことができる。
【００４１】
ここではｎ＝１の場合について説明したが、ｎ＝２，ｎ＝３，ｎ＝４についても同様の方式で対応することができる。ただし、ｎ＝１の場合は２分周回路で良いが、ｎ＝２のときは４分周回路、ｎ＝３のときは６分周回路、ｎ＝４のときは８分周回路……のように、２ｎ分周回路が必要となる。
【００４２】
次に、本実施例のＤＬＬ回路のより具体的な構成と制御方法を説明する。 まず、入力バッファ回路１４０は、図４のように、一対の入力差動ＭＯＳＦＥＴとその共通ソース側に接続された電流源用ＭＯＳＦＥＴとドレイン側に接続された一対のアクティブ負荷ＭＯＳＦＥＴとを含む２個の差動増幅回路ＡＭＰ１，ＡＭＰ２を組み合わせた構成を有しており、チップ外部から入力された差動のクロック信号ＣＬＫ，／ＣＬＫを増幅し、ＣＭＯＳレベルの差動クロックＥＣＫＴ，ＥＣＫＢとして出力する役割を担っている。
【００４３】
なお、ＣＫＥＮは定電流用ＭＯＳＦＥＴのゲート端子に印加されて動作電流をオン、オフ制御することで入力バッファ回路１４０の動作を制御するクロックイネーブル信号であり、特に制限されるものでないが、クロックイネーブル信号ＣＫＥＮが同じくゲート端子に印加され上記電流源用ＭＯＳＦＥＴと相補的にオン、オフされて電流遮断時に出力電位をＶCCに固定するためのＭＯＳＦＥＴが出力ノード側の負荷ＭＯＳＦＥＴと並列に接続されている。２個の差動増幅回路ＡＭＰ１，ＡＭＰ２を並列に組み合わせているのは、回路を完全に対称にして差動クロック信号ＣＬＫ，／ＣＬＫの真側と偽側で信号の遅延が全く同じになるようにするためである。
【００４４】
可変遅延回路１０１は、図５に示されているように、直列に接続された８個の可変遅延素子４０１ａ〜４０１ｈにより構成され、各可変遅延素子４０１ａ〜４０１ｈは、図６に示されているよう差動インバータＩＮＶにより構成されている。
【００４５】
可変遅延素子４０１ａ〜４０１ｈとしての差動インバータは、通常の差動増幅回路と類似の回路構成を備えており、電流源用ＭＯＳＦＥＴ Ｑｃ１のゲート端子に、前記バイアス回路１０８（図１参照）からのバイアス電圧ＮＢＩＡＳが印加されて制御される。また、入力差動ＭＯＳＦＥＴ Ｑ１，Ｑ２のドレイン側にゲート・ドレイン結合のＭＯＳＦＥＴ Ｑ３，Ｑ４と出力ノードがゲート端子に交差結合されたＭＯＳＦＥＴ Ｑ５，Ｑ６とが並列に接続された負荷を有することにより、回路の対称性が保証され真側と偽側で信号の遅延が全く同じになるようにされている。
【００４６】
上記のように構成された可変遅延素子４０１ａ〜４０１ｈは、バイアス電圧ＮＢＩＡＳの電位により差動インバータの動作電流が変化するので、その電流値の大きさによって信号が入力されてから出力されるまでの遅延量が変化する。具体的にはバイアス電圧ＮＢＩＡＳの電位が上昇すると遅延量は減少し、バイアス電圧ＮＢＩＡＳの電位が下降すると遅延量が増加する。また、図６の可変遅延素子４０１ａ〜４０１ｈは、その出力は小振幅差動信号であり、消費電力が少ないとともに、遅延時間が電源電圧の変動に対して安定しているという利点がある。
【００４７】
図７には、デューティー調整回路１０２の具体的な回路構成例が示されている。図７に示すように、デューティー調整回路１０２は、図４に示されている入力バッファ回路１４０と類似の回路構成を備えており、２つの差動増幅回路ＡＭＰ１１，ＡＭＰ１２を並列に接続した構成とされている。また、各差動増幅回路ＡＭＰ１１，ＡＭＰ１２は、可変遅延回路１０１からの差動のクロック信号ＤＣＫＴ，ＤＣＫＢがゲート端子に印加された入力差動ＭＯＳＦＥＴ Ｑ１１ａ，Ｑ１２ａ；Ｑ１１ｂ，Ｑ１２ｂのドレイン端子とアクティブ負荷との間にＭＯＳＦＥＴ Ｑ２１ａ，Ｑ２２ａ；Ｑ２１ｂ，Ｑ２２ｂが直列に接続されている。そして、このＭＯＳＦＥＴ Ｑ１１ａ，Ｑ１２ａ；Ｑ１１ｂ，Ｑ１２ｂのゲート端子に位相周波数比較器１０５で検出された位相差に応じた電圧を発生するチャージポンプ１０７からの電圧ＶＤＰ，ＶＤＮがそれぞれ印加されており、ＭＯＳＦＥＴＱ１１ａ，Ｑ１２ａ；Ｑ１１ｂ，Ｑ１２ｂは電圧ＶＤＰ，ＶＤＮに応じて抵抗が変化する可変抵抗素子として機能するようにされている。
【００４８】
この実施例のデューティー調整回路１０２に可変遅延回路１０１からクロック信号ＤＣＫＴ，ＤＣＫＢが入力されるとＣＭＯＳレベルの信号に増幅されるとともに、ＭＯＳＦＥＴ Ｑ２１ａ，Ｑ２２ａ；Ｑ２１ｂ，Ｑ２２ｂの作用により、電圧ＶＤＰ，ＶＤＮに応じて出力信号の立上がり時間と立下がり時間が変化されることで出力クロックＩＣＫＴ，ＩＣＫＢのデューティーが調整される。
【００４９】
この動作をさらに詳しく説明するため、差動増幅回路ＡＭＰ１１に着目し先ず電圧ＶＤＰとＶＤＮとが等しい場合を考える。この場合、ＭＯＳＦＥＴ Ｑ２１ａ，Ｑ２２ａのオン抵抗は等しくＭＯＳＦＥＴ Ｑ１１ａ，Ｑ１２ａに対して同一大きさの負荷抵抗として作用する。そのため、図８（Ａ）のようなデューティーが５０％のクロック信号ＤＣＫＴ，ＤＣＫＢが入力されたとする。すると、正相側の出力ノードｎ２の電位Ｖn2は、図８（Ｂ）の実線Ｍのように立上がり時間と立下がり時間がほぼ同一となり、それをインバータＩＮＶ１で反転した出力クロックＩＣＫＴは図８（Ｃ）の実線ｍのようにデューティーが５０％のクロックのまま出力される。
【００５０】
ここで、電圧ＶＤＰの方がＶＤＮよりも高くなった場合を考えると、この場合、ＭＯＳＦＥＴ Ｑ２１ａ，Ｑ２２ｂのオン抵抗は減り、Ｑ２１ｂ，Ｑ２２ａのオン抵抗は増加することなる。これによって、ＭＯＳＦＥＴ Ｑ１１ａは負荷が軽くなりＱ１２ａは負荷が重くなるため、正相側の出力ノードｎ２の電位Ｖn2は、図８（Ｂ）の破線Ｌのように立上がりはアクティブ負荷の作用で早くなって立上がり時間が短くなるとともに、立下がりはＱ１２ａの抵抗増加で鈍くなって立下がり時間が長くなる。その結果、出力ノードｎ２の電位Ｖn2をインバータＩＮＶ１で反転した出力クロックＩＣＫＢは図８（Ｃ）の破線ｌのようにデューティーが５０％よりも小さなクロックとして出力される。回路の対称性からＩＣＫＴはデューティーが５０％よりも大きなクロックとして出力される。
【００５１】
一方、電圧ＶＤＰの方がＶＤＮよりも低くなった場合を考えると、この場合、ＭＯＳＦＥＴ Ｑ２１ａ，Ｑ２２ｂのオン抵抗は増加しＱ２１ｂ，Ｑ２１ａのオン抵抗は減ることなる。これによって、ＭＯＳＦＥＴ Ｑ１１ａは負荷が重くなりＱ１２ａは負荷が軽くなるため、正相側の出力ノードｎ２の電位Ｖn2は、図８（Ｂ）の破線Ｓのように立上がりはアクティブ負荷の作用で遅くなって立上がり時間が長くなるとともに、立下がりはＱ１２ａの抵抗軽減で速くなって立下がり時間が短くなる。その結果、出力ノードｎ２の電位Ｖn2をインバータＩＮＶ１で反転した出力クロックＩＣＫＢは図８（Ｃ）の破線ｓのようにデューティーが５０％よりも大きなクロックとして出力される。回路の対称性からＩＣＫＴはデューティーが５０％よりも小さなクロックとして出力される。
【００５２】
デューティー調整回路１０１から出力されるクロックＩＣＫＴ，ＩＣＫＢは、ＤＬＬ外部へ出力されるのと同時に、レプリカ遅延回路１０３へ入力される。前述したように、レプリカ遅延回路１０３は入力クロックＩＣＫＴ，ＩＣＫＢに、入力バッファ１４０の遅延ｔ１および出力回路１２０の遅延ｔ３との和に相当する所定の遅延量（ｔ１＋ｔ３）を与える回路である。レプリカ遅延回路１０３の遅延量精度は、データ出力位相の精度に直接係わってくるため高精度のものが要求されるが、従来より既に幾つかの回路形式が提案されており、本実施例では従来より使用されているレプリカ回路を用いているので、ここでは回路の詳細については省略する。要するにレプリカ遅延回路１０３は、入力バッファ１４０と同一構成の回路と出力回路１２０と同一構成の回路とを直列に接続した構成とされることで、所定の遅延量（ｔ１＋ｔ３）を得るようにされる。
【００５３】
レプリカ遅延回路１０３で遅延されたクロックＲＣＫＴは、分周回路１１０によって２分周され、クロックＲＣＫＴ２とされる。また、入力バッファ１４０により取り込まれたクロックＥＣＫＴも同様に分周回路１０９によって２分周され、クロックＥＣＫＴ２となる。分周回路１０９および１１０でクロックＥＣＫＴおよびＲＣＫＴの分周を行なうことによって、前述したように、ハーモニック・ロックを防ぐことができる。分周回路１０９，１１０は、公知の分周回路と同様であり、例えば負相側出力をデータ端子にフィードバック入力したフリップフロップによりそれぞれ構成され、クロックの立ち上がりによりラッチ動作を行なうことでクロックＲＣＫＴ，ＥＣＫＴがそれぞれ２分周された信号が正相側出力端子から出力される。
【００５４】
図９には、分周回路１０９，１１０で分周されたクロックＥＣＫＴ２とＲＣＫＴ２の位相比較を行なう位相比較器１０４の具体例が示されている。位相比較器１０４は、データ端子にクロックＲＣＫＴ２がまたクロック端子にクロックＥＣＫＴ２が入力されたフリップフロップ５０１と、クロックＥＣＫＴ２の立ち上がり毎にパルスを発生するワンショットパルス発生回路５０２と、フリップフロップ５０１の正相と逆相の出力Ｑ，ＱＢを各々一方の入力端子に受け他方の入力端子にワンショットパルス発生回路５０２の出力パルスＰＵＬＳＥを共通に受けるようにされた２つのＡＮＤゲート回路５０３，５０４などから構成されている。
【００５５】
この実施例の位相比較器１０４は、図３（ｃ）と（ｅ）のように、クロックＲＣＫＴ２の立ち上がりエッジがＥＣＫＴ２の立ち上がりエッジよりも先に入力されると、フリップフロップ５０１の出力Ｑがハイレベル、反転出力ＱＢがロウレベルにされ、それらがワンショットパルス発生回路５０２の出力パルスＰＵＬＳＥにより出力されることで、図３（ｆ）のように、位相の進みを示す出力信号ＶＢＤＮにパルスが形成され、出力される。一方、クロックＲＣＫＴ２の立ち上がりエッジがＥＣＫＴ２の立ち上がりエッジよりも遅いと、フリップフロップ５０１の出力Ｑがロウレベル、反転出力ＱＢがハイレベルにされ、それらがワンショットパルス発生回路５０２の出力パルスＰＵＬＳＥにより出力されることで、図３（ｇ）のように、位相の遅れを示す出力信号ＶＢＵＰにパルスが形成され、出力される。つまり、クロックＥＣＫＴ２の位相とＲＣＫＴ２の位相のどちらが早いかに応じて、ＶＢＤＮまたはＶＢＵＰが出力されることとなる。
【００５６】
また、フリップフロップ５０１の出力Ｑは、バッファ５０５を介してＤＬＬ制御回路１１１に位相の進み／遅れを示す信号ＰＨＡＳＥとして供給される。これにより、ＤＬＬ制御回路１１１はクロックＥＣＫＴ２の位相とＲＣＫＴ２の位相のどちらが早いか知ることができる。フリップフロップ５０１のデータ入力端子側接続されているインバータ５０６はクロックＥＣＫＴ２の入力側とＲＣＫＴ２の入力側とで負荷を均等して信号伝達遅延時間を等しくするためのダミー回路である。
【００５７】
上記位相比較器１０４から出力されたパルス信号ＶＢＵＰ，ＶＢＤＮは、チャージポンプ回路１０６に入力され、クロックＥＣＫＴ２の位相とＲＣＫＴ２の位相のどちらが早いかに応じて出力電圧ＶＢが変化する。チャージポンプ回路１０６は、図１０に示されているように、４つの電流源６０１〜６０４及び４つのＭＯＳスイッチ６０５〜６０８と、抵抗６０９とキャパシタ６１０からなる低域通過フィルタとから構成される。
【００５８】
ここで、チャージポンプ回路１０６にアップ信号ＶＢＵＰのパルスが入力されると、ＭＯＳスイッチ６０５が導通状態となり、電流源６０１からの電流Ｉ１がフィルタに供給されてキャパシタ６１０が充電されて出力電圧ＶＢの電位が上昇する。一方、ダウン信号ＶＢＤＮのパルスが入力されると、ＭＯＳスイッチ６０６が導通状態となり、電流源６０３の電流Ｉ３によってキャパシタ６１０から電荷が流れ出し、出力電圧ＶＢの電位が下降する。
【００５９】
この実施例の位相比較器１０６には、電流源６０１および６０３と並列に電流源６０２および６０４が設けられているとともに、この電流源６０２とキャパシタ６１０との間およびキャパシタ６１０と電流源６０４との間にＭＯＳスイッチ６０７および６０８が設けられ、これらのＭＯＳスイッチ６０７および６０８はＤＬＬ制御回路１１１からの制御信号ＣＮＴＲＬ０，ＣＮＴＲＬ１により制御されるが、通常制御期間ではＭＯＳスイッチ６０７および６０８は共にオフ状態とされ、チャージポンプ１０６の動作に影響を与えない。ＭＯＳスイッチ６０７および６０８は、ＤＬＬ回路が動作を開始する急速制御期間にオン状態とされて、キャパシタ６１０の充放電速度を速め位相ロック状態への移行を速めるために設けられている。
【００６０】
また、この実施例のチャージポンプ回路１０６には、ＤＬＬ回路の動作開始時にＳＤＲＡＭのコントロールロジックから供給されるリセット信号ＲＳＴによりオン、オフ制御されるリセットスイッチ６１１が、電源電圧端子ＶCCとキャパシタ６１０との間に接続されており、出力電圧が一旦ＶCCに押し上がられてから動作を開始するように構成されている。
【００６１】
チャージポンプ１０６により生成された電圧ＶＢは、図１１に示されている（ａ）または（ｂ）のカレントミラー回路からなるバイアス回路１０８へ供給され、このバイアス回路１０８の出力電流によって上記可変遅延回路１０１の可変遅延素子に流れる電流が制御され、その電流の大きさによって各遅延素子の遅延時間が決定される。
【００６２】
なお、図１１（ａ）に示されているバイアス回路１０８では、単純なカレントミラー回路を用いているが、図１１（ｂ）に示すような構成のバイアス回路１０８を用いることにより可変遅延回路１０１の遅延量制御特性等を調整することも可能である。具体的には、図１１（ａ）のバイアス回路はその入力電圧ＶＢ−出力電流特性が二次関数であるが、図１１（ｂ）に示した回路では、入力電圧ＶＢと出力電圧ＮＢＩＡＳによって発生する電流が一次関数となるため、図１１（ａ）と比較して、電圧−遅延量制御特性がより線形に近くなる。
【００６３】
図１２には、レプリカ遅延回路１０３で遅延されたクロックＲＣＫＢの位相と入力バッファ１４０により取り込まれたクロックＥＣＫＢの位相を比較する位相周波数比較器１０５の具体例が示されている。
【００６４】
この実施例の位相周波数検出回路１０５は、２つのフリップフロップ８０１，８０２と１つのＮＯＲゲート回路８０３とから構成され、各々データ入力端子Ｄは電源電圧ＶCCに接続されるとともに、クロック端子に入力バッファ１４０により取り込まれたクロックＥＣＫＢとレプリカ遅延回路１０３で遅延されたクロックＲＣＫＢがそれぞれ入力され、クロックの立上がりに同期してデータ入力端子よりハイレベルを取り込む。また、フリップフロップ５０１，５０２は非同期リセット端子Ｒを持ち、このリセット端子にはフリップフロップ５０１，５０２の反転出力ＱＢを入力信号とするＮＯＲゲート回路５０３の出力がリセット信号として入力されるように構成されており、リセット端子がハイレベルにされると、入力クロックの状態に係わらず直ちにＱ出力がロウレベルに、またＱＢ出力がハイレベルにリセットされる。
【００６５】
位相周波数検出回路１０５は、図３（ｈ），（ｉ）に示されているように、クロックＥＣＫＢの立ち上がりエッジがＲＣＫＢの立ち上がりエッジよりも先に入力されると、フリップフロップ５０１の出力Ｑがハイレベル、反転出力ＱＢがロウレベルにされ、図３（ｊ）のように、位相の進みを示す出力信号ＶＤＤＮがハイレベルに変化される。次に、クロックＲＣＫＢの立ち上がりエッジが入力されると、フリップフロップ５０２の出力Ｑがハイレベル、反転出力ＱＢがロウレベルにされる。そして、フリップフロップ５０１，５０２の反転出力ＱＢが共にロウレベルにされるとその直後に、ＮＯＲゲート回路５０３の出力であるＰＦＤ_ＲＳＴ信号にハイレベルに変化される。ＰＦＤ_ＲＳＴ信号はフリップフロップ５０１，５０２のリセット端子に入力されており、出力Ｑは直ちにロウレベルに変化される。これにより、図３（ｊ），（ｋ）のように、出力信号ＶＤＤＮには長いパルスが、また出力信号ＶＤＵＰには短いパルスが現われる。逆に、ＥＣＫＢの立ち上がりエッジよりもＲＣＫＢの立ち上がりエッジの方が早いと、出力信号ＶＤＤＮには短いパルスが、また出力信号ＶＤＵＰには長いパルスが現われる。これらの信号ＶＤＤＮ，ＶＤＵＰは、チャージポンプ回路１０７に供給される。
【００６６】
図１３には、チャージポンプ回路１０７の具体的な回路例が示されている。
この実施例のチャージポンプ回路１０７は、ローパスフィルタを構成する抵抗ＲＤおよびキャパシタＣＤと、キャパシタＣＤを充放電するための定電流源７０１，７０２およびスイッチ素子７０５，７０６と、リセット用スイッチ７０７とを備え、入力側にマルチプレクサＭＵＸ０，ＭＵＸ１が、また出力側には差動増幅回路からなる出力アンプ７０３と初期電圧を生成する電圧フォロワ回路７０４が設けられている。
【００６７】
マルチプレクサＭＵＸ０，ＭＵＸ１は、ＤＬＬ制御回路１１１から供給される制御信号Ｒ＿ＬＯＣＫがハイレベルであるとき、位相周波数比較器１０５から供給される位相差を示す信号ＶＤＵＰ，ＶＤＤＮを選択し、制御信号Ｒ＿ＬＯＣＫがロウレベルであるとき、レプリカ遅延回路１０３から供給されるクロックＲＣＫＴ，ＲＣＫＢを選択して、ＭＯＳスイッチ７０５，７０６に入力させる。そして、ＭＯＳスイッチ７０５は、そのゲート端子に入力される信号がハイレベルであれば、電流源７０１の電流Ｉ１を抵抗ＲＤを介してキャパシタＣＤへ供給して充電させ、ノードｎ０の電位ＶＤを上昇させる。逆に、ＭＯＳスイッチ７０６への入力がハイレベルであれば、抵抗ＲＤを介してキャパシタＣＤから充電電荷を電流源７０２の電流Ｉ２で引き抜いてノードｎ０の電位ＶＤを下降させる。
【００６８】
ノードｎ０の電位ＶＤは参照電圧ＶＲＥＦと比較され、その電位差が差動増幅回路７０３で増幅され、差動信号ＶＤＰ，ＶＤＮとして出力される。なお、参照電圧ＶＲＥＦは、図１では省略してあるが本実施例のＤＬＬ回路を搭載したＤＤＲ ＳＤＲＡＭ内に設けられている基準電圧発生回路で発生される基準電圧である。また、チャージポンプ動作開始時のノードｎ０の電位ＶＤは参照電圧ＶＲＥＦの電位とほぼ等しいことが望ましいため、電圧フォロワ回路７０４がＤＬＬ回路の動作開始前にリセット信号ＲＳＴにより活性化されるとともに、これと同時にリセット用スイッチ７０７がオンされることにより、ノードｎ０の電位ＶＤを参照電圧ＶＲＥＦと同電位にさせるように構成されている。
【００６９】
なお、出力アンプ７０３としてＮＭＯＳ受けの差動増幅回路を採用している理由は、参照電圧ＶＲＥＦが基板電位ＶＳＳを基準として電位が安定するように生成されて供給されることと、デューティー調整回路１０２の特性からチャージポンプ回路１０７の出力ＶＤＰとＶＤＮを電源電圧ＶCCに比較的近い電位にするのが望ましいことにある。一方、電圧フォロワ回路７０４がＰＭＯＳ受けの差動増幅回路で構成されている理由は、一般的にＰＭＯＳ受けの差動増幅回路の方がＮＭＯＳ受けの差動増幅回路よりも増幅率が高く、電圧フォロワとしての性能が良いためである。
【００７０】
以上で、本実施例のＤＬＬ回路の構成についての説明を終了し、次に本実施例のＤＬＬ回路の制御方法について説明する。
【００７１】
本実施例のＤＬＬ回路においては、まず、クロックの立ち上がりエッジの位相制御が行なわれる。具体的には、制御開始時には、ＤＬＬ制御回路１１１から出力される制御信号Ｒ＿ＬＯＣＫがロウレベルにされて、チャージポンプ回路１０７はレプリカ遅延回路１０３から供給されるクロックＲＣＫＴ，ＲＣＫＢを選択して動作する。これにより、デューティー調整回路１２はクロックＩＣＫＴ，ＩＣＫＢのデューティーを５０％とするように動作する。図５および図６のような形式の可変遅延回路１０１はデューティーが５０％からずれているとクロックの立ち上がりエッジと立ち下がりエッジに対する遅延効果が異なり、正確な遅延量の設定が行なわれないためである。このデューティー調整動作については、後に詳しく説明する。
【００７２】
クロックの立ち上がりエッジの位相制御では、位相比較器１０４に入力されるクロックＲＣＫＴ２の位相がＥＣＫＴ２の位相より進んでいる場合には、ＶＢＤＮパルスが出力されてバイアス電圧ＶＢの電位が下がり、可変遅延回路１０１の遅延量を増大させ、クロックＲＣＫＴ２の位相が遅れるように制御される。一方、位相比較器１０４に入力されるクロックＲＣＫＴ２の位相がＥＣＫＴ２の位相より遅れている場合には、ＶＢＵＰパルスが出力されてバイアス電圧ＶＢの電位が上がり、可変遅延回路１０１の遅延量を減少させ、クロックＲＣＫＴ２の位相が進むように制御される。このようなフィードバックループによって、クロックＥＣＫＴ２とＲＣＫＴ２の位相は常に等しくなるように調整され、式１が成り立ち、入力クロックＣＬＫ，／ＣＬＫと位相が一致したデータＤＱ０〜ＤＱ１５が出力される。
【００７３】
さらに、本実施例のＤＬＬ回路においては、ＤＬＬが動作を開始してから立ち上がりエッジが位相ロックするまでの期間を短縮するために３段階のロックイン制御を行なっている。以下、この３段階ロックイン制御を説明する。まず、ＤＬＬ動作開始直後はチャージポンプ回路１０６のリセットスイッチ６１１がリセット信号ＲＳＴによりオンされることにより、出力電圧ＶＢは電源電圧ＶＣＣにリセットされる。また、チャージポンプ回路１０６の電流量を調整する制御信号ＣＮＴＲＬ０，ＣＮＴＲＬ１はハイレベルにリセットされる。
【００７４】
このようにしてチャージポンプ回路１０６の出力電圧ＶＢがＶＣＣにされると、可変遅延回路１０１の遅延量は最小になる。このとき、ＤＬＬ動作開始直後の出力データＤＱの立ち上がりエッジ位相は、図１４（Ａ）に示すように、進み側（グラフは負の値で位相進みを示す）となる。仮に、ＤＬＬ動作開始直後、データの位相が遅れ側（正の値）になっている場合、ＣＬＫ，／ＣＬＫの周期（ｔＣＫ）が小さすぎてＤＬＬはロックできないことになる。ここでは、ＤＬＬ動作開始直後のＤＱ出力は位相が進んでいるものとして以下説明する。
【００７５】
ＤＬＬ動作開始直後に出力データＤＱの位相が進み側にあると、位相比較器１０４は位相比較の結果、信号ＰＨＡＳＥをハイレベルとしてＤＬＬ制御回路１１１へ出力し、パルス信号ＶＢＤＮをチャージポンプ回路１０６へ出力する。この時、ＤＬＬ制御回路１１からチャージポンプ回路１０６へ供給される制御信号ＣＮＴＲＬ０がハイレベルとされるため、チャージポンプ回路１０６のチャージダウン電流はＩ１＋Ｉ３となり、可変遅延回路１０１の遅延量が急速に増大され、出力データＤＱの位相を遅らせる（急速制御期間Ｔ１）。その後、出力データＤＱの位相が遅れ側になったとき信号ＰＨＡＳＥはロウレベルに変化し、ＤＬＬ制御回路１１１はこの信号ＰＨＡＳＥの変化を見て、チャージポンプ回路１０６に対する制御信号ＣＮＴＲＬ０をロウレベルとする。
【００７６】
また、出力データＤＱの位相が遅れ側となった時点から、チャージポンプ回路１０６へパルス信号ＶＢＵＰが出力される。しかして、このときＣＮＴＲＬ０はロウレベルとなったがＣＮＴＲＬ１はハイレベルのままであるため、チャージポンプ回路１０６のチャージアップ電流はＩ１＋Ｉ２となる。ここで、図１０のチャージポンプ回路１０６は、Ｉ２＜Ｉ３の関係になるように電流源６０１〜６０４の電流値が調整されており、これにより、急速制御期間Ｔ１よりはゆっくりと出力データＤＱの位相が遅れ方向に制御される（急速制御期間Ｔ２）。
【００７７】
次に、再び位相が進み側になると、信号ＰＨＡＳＥがハイレベルとなり、チャージポンプ回路１０６に対する制御信号ＣＮＴＲＬ１はロウレベルに変化される。この後はチャージポンプ回路１０６のチャージアップ電流，チャージダウン電流はともにＩ１となり、出力データＤＱの位相が０になるように微調整を行う（通常制御期間Ｔ３）。通常制御期間に入ってで初めて信号ＰＨＡＳＥがロウレベルに変化したとき、クロックの立ち上がりエッジがロックしたことになる。この時、ＤＬＬ制御回路１１１から出力される信号Ｒ＿ＬＯＣＫは立ち上がりエッジがロックしたことを示すハイレベルに変化される（立ち上がりエッジロック期間Ｔ４）。
【００７８】
次に、クロックのデューティー制御について説明する。この実施例では、クロックＲＣＫＴ，ＲＣＫＢのデューティーを５０％へ制御するモードと、クロックＲＣＫＢのデューティーを入力クロックＥＣＫＢと一致させるモードとが存在し、ＤＬＬ制御回路１１１から出力される信号Ｒ＿ＬＯＣＫが非ロック状態を示すロウレベルの時は、クロックＲＣＫＴ，ＲＣＫＢのデューティーが５０％となるように制御し、信号Ｒ＿ＬＯＣＫ信号がロック状態を示すハイレベルの時は、クロックＲＣＫＢのデューティーを入力クロックＥＣＫＢと一致させる制御を行う。
【００７９】
まず、クロックのデューティーを５０％に制御する場合について説明すると、信号Ｒ＿ＬＯＣＫがロウレベルであるので、図１３のチャージポンプ１０７のマルチプレクサＭＵＸ０，ＭＵＸ１は、クロックＲＣＫＴ，ＲＣＫＢを選択する。ここで、図１５に示すように、クロックＲＣＫＴのパルス幅が広く、クロックＲＣＫＢのパルス幅が狭い場合を考えると、チャージポンプ回路１０７において、クロックＲＣＫＴがハイレベルのときはノードｎ０の電位ＶＤは上昇し、逆にクロックＲＣＫＢがハイレベルのときはノードｎ０の電位ＶＤは下降する。しかして、クロックＲＣＫＴのパルス幅の方がクロックＲＣＫＢのパルス幅よりも広いため、全体としてはノードｎ０の電位ＶＤは次第に上昇していく。
【００８０】
これによって、ノードｎ０の電位ＶＤを差動増幅回路７０３によって増幅した出力ＶＤＮが上昇し、ＶＤＰが下降する。このような出力ＶＤＮ，ＶＤＰが図７のデューティー調整回路１０２に供給されると、前述したようにクロックＩＣＫＴ，ＲＣＫＴのパルス幅は減少し、クロックＩＣＫＢ，ＲＣＫＢのパルス幅は増加し、クロックＲＣＫＴ，ＲＣＫＢのデューティーが５０％でチャージポンプ回路１０７の出力電位ＶＤＮ，ＶＤＰは均衡する。なお、上記とは逆に、クロックＲＣＫＴのパルス幅が狭く、ＲＣＫＢのパルス幅が広い場合は、チャージポンプ回路１０７の出力電位ＶＤＮが下降し、ＶＤＰが上昇し、クロックＲＣＫＴ，ＲＣＫＢのデューティー５０％で均衡する。そして、このように、クロックＲＣＫＴ，ＲＣＫＢのデューティー５０％で均衡している状態で、前述したレプリカ遅延回路１０３−位相比較器１０４−可変遅延回路１０１のフィードバックループによる立ち上がりエッジの位相制御が行なわれる。
【００８１】
次に、位相ロック後におけるクロックＲＣＫＢのデューティーをＥＣＫＢと一致させる制御について、図１６を参照しながら説明する。図１６（ａ）はクロックＲＣＫＢの立ち上がりエッジが遅れている場合、図１６（ｂ）はクロックＲＣＫＢの立ち上がりエッジが進んでいる場合を示す。なお、このデューティー制御に入る前にクロックＲＣＫＴの立ち上がりエッジすなわちＲＣＫＢの立ち下がりエッジの位相合わせが終了しているので、図１６では、クロックＲＣＫＢとＥＣＫＢの立ち下がりエッジは一致している。
【００８２】
このように、入力ＥＣＫＴとＲＣＫＴの立ち上がりエッジの位相は一致しているので、本来なら入力側クロックＥＣＫＴのデューティーとＲＣＫＴのデューティーが一致していれば、ＲＣＫＢとＥＣＫＢの立ち上がりエッジの位相は一致するはずである。しかし、図５および図６のような構成を有する可変遅延回路１０１では、内部の負荷の不平衡や電流駆動力の不平衡等により入力側クロックＥＣＫＴ，ＥＣＫＢのデューティーに対して、出力側クロックＲＣＫＴ，ＲＣＫＢのデューティーが変化してしまい、それによりＲＣＫＢとＥＣＫＢの立ち上がりエッジの位相は一致しない場合が生じる。図１６（ａ），（ｂ）はそのような状態を示す。
【００８３】
前述したように、位相ロック状態では、信号Ｒ＿ＬＯＣＫはハイレベルとされることから、図１３のチャージポンプ回路１０７は入力信号として位相周波数比較器１０５の出力ＶＤＵＰ，ＶＤＤＮを選択している。一方、上記のようにクロックＲＣＫＢとＥＣＫＢの立ち上がりが一致していない場合には、図１６に示すように、両クロックの位相差と等しい幅のＶＤＤＮ信号もしくはＶＤＵＰ信号が位相周波数比較器１０５から出力される。このＶＤＤＮ，ＶＤＵＰ信号は、チャージポンプ回路１０７へ供給される。そして、図１６（ａ）のようにクロックＥＣＫＢの立ち上がりエッジが早ければ、位相周波数比較器１０５から出力される信号ＶＤＤＮ，ＶＤＵＰは、ＶＤＤＮが大きくＶＤＵＰが小さいため、チャージポンプ回路１０７の出力ＶＤＰの電位が下降し、ＶＤＮの電位が上昇する。
【００８４】
これにより、図７のデューティー調整回路１０２は、クロックＩＣＫＴのパルス幅を増加させ、ＩＣＫＢのパルス幅を減少させる。その結果、クロックＩＣＫＴ，ＩＣＫＢのデューティーは入力側クロックＥＣＫＢ，ＥＣＫＢのデューティーに近づく。この制御を数回行なうと、クロックＲＣＫＢの立ち上がりエッジがＥＣＫＢの立ち上がりエッジと一致するようになる。
【００８５】
逆に、図１６（ｂ）のようにクロックＲＣＫＢの立ち上がりエッジが早ければ、位相周波数比較器１０５から出力される信号ＶＤＤＮ，ＶＤＵＰは、ＶＤＵＰが大きくＶＤＤＮが小さいため、チャージポンプ回路１０７の出力ＶＤＰの電位が上昇し、ＶＤＮの電位が下降する。これにより、図７のデューティー調整回路１０２は、クロックＩＣＫＴのパルス幅を減少させ、ＩＣＫＢのパルス幅を増加させる。
【００８６】
その結果、クロックＩＣＫＴ，ＩＣＫＢのデューティーは入力側クロックＥＣＫＢ，ＥＣＫＢのデューティーに近づく。この制御を数回行なうと、クロックＲＣＫＢの立ち上がりエッジがＥＣＫＢの立ち上がりエッジと一致する。クロックＲＣＫＢの立ち上がりエッジとＥＣＫＢの立ち上がりエッジが一致すると、ＶＤＵＰ，ＶＤＤＮのパルス幅は極めて小さくなり、かつパルス幅が一致する。この状態で、デューティー制御は均衡し、クロックＲＣＫＢの立ち上がりエッジとＥＣＫＢの立ち上がりエッジが一致した状態が保たれる。なお、このデューティー制御の間においても、入力クロックＥＣＫＢの立ち下がりエッジとＲＣＫＢの立ち下がりエッジが可変遅延回路の遅延量制御によって常に一致するように制御されている。よって、クロックＲＣＫＢの立ち上がりエッジがＥＣＫＢの立ち上がりエッジと一致したことで、クロックＥＣＫＢとＲＣＫＢのデューティーは一致したと言える。
【００８７】
次に、本実施例のＤＬＬ回路における位相制御開始から位相ロック状態に到るまでの位相制御とデューティー制御との関連をより具体的に説明する。なお、ここでは、入力クロックＣＫＴのデューティーは４０％であるとする。このとき、逆相のクロック／ＣＬＫのデューティーは言うまでもないが６０％である。
【００８８】
図１４に示すように、ＤＬＬ回路の動作開始から立ち上がりエッジがロックされるまでの期間Ｔ１〜Ｔ３は、デューティーの制御はクロックＲＣＫＴ，ＲＣＫＢのデューティーが５０％に向かうように行なわれるため、出力データＤＱのデューティーは４０％からしだいに変化して５０％になる。そして、立ち上がりエッジがロックしたタイミングｔＬ以降は、クロックＲＣＫＢのデューティーをＥＣＫＢと一致させるように制御するため、出力データＤＱのデューティーは５０％から速やかに入力クロックＣＬＫのデューティー４０％に変化する。
【００８９】
なお、立ち上がりエッジがロックされるまでの期間Ｔ１〜Ｔ３は、デューティーの制御を行なわなくても原理的に問題はない。しかし、図６に示すようなアナログ制御方式の可変遅延素子４０１は、可変遅延回路１０１での遅延量ｔ２が大きくなると、バイアス電圧ＮＢＩＡＳを低くしても立ち下がりエッジの遅延量は増加するが、立ち上がりエッジの遅延量が増加しなくなるおそれがある。そのため、サイクル時間ｔCKが大きい場合、遅延量ｔ２が正常に制御できる限界を超えてバイアス電圧ＮＢＩＡＳが低くなることがある。そして、立ち上がりエッジの遅延量が増加しなくなった場合、立ち上がりエッジで位相がロックできなくなり、立ち上がりエッジの位相制御が破綻してしまうおそれがある。
【００９０】
しかしその時、本実施例のように、クロックのデューティーを５０％に制御していれば、可変遅延回路１０１の出力クロックＤＣＫＴ，ＤＣＫＢの立ち上がりエッジの遅延量が増加しなくても、立ち下がりエッジの遅延量が増加することで、デューティー調整回路１０２の出力クロックＩＣＫＴ，ＩＣＫＢの立ち上がりエッジの遅延量は増加する。これによって、バイアス電圧ＮＢＩＡＳが低い状態で立ち上がりエッジの位相制御が破綻するのを回避し、デューティーずれに伴なう位相ロックレンジの減少を防止することができる。
【００９１】
図１８は、本発明を適用したＤＬＬ回路を塔載したＤＤＲ ＳＤＲＡＭのブロック図を示す。
【００９２】
図１８のＳＤＲＡＭは、複数のメモリセルがマトリックス状に配置された例えば４つのバンクからなり全体で２５６メガビットのような記憶容量を有するメモリセルアレイ２００Ａ〜２００Ｄと、外部から入力されるアドレスＡ０〜Ａ１４を内部に取り込むアドレスバッファ２０４と、前記アドレスバッファ２０４により取り込まれたアドレスのうち行アドレスをラッチする行アドレスラッチ２０５と、前記アドレスバッファ２０４により取り込まれたアドレスのうちバンクアドレスをデコードしてメモリセルアレイ２００Ａ〜２００Ｄのいずれかを選択するバンク選択回路２１２と、列アドレスをラッチする列アドレスラッチ２０６と、行アドレスをデコードしてメモリアレイ２００Ａ〜２００Ｄ内のワード線を選択する行アドレスデコーダ２０１Ａ〜２０１Ｄと、ワード線の選択によりビット線に読み出された信号を増幅するセンスアンプ回路２０３Ａ〜２０３Ｄと、列アドレスラッチ２０６にラッチされた列アドレスを内部で自動的に更新する列アドレスカウンタ２０７と、列アドレスをデコードしてメモリアレイ２００Ａ〜２００Ｄ内のカラム（ビット線）を選択する列アドレスデコーダ２０３Ａ〜２０３Ｄと、外部から入力されるチップセレクト信号／ＣＳなどの制御信号を受けて内部の制御信号を生成するコントロールロジック２０９と、前記メモリセルアレイ２００Ａ〜２００Ｄから読み出されたデータを外部に出力するデータ出力バッファ２１１と、前記出力バッファ２１１から出力されるデータのタイミングを示すデータストローブ信号ＤＱＳの出力バッファ２１５と、前記出力バッファ２１１から出力されるデータのタイミングを制御する本発明に係るＤＬＬからなるクロック生成回路２１４と、外部から入力されるデータを受ける入力バッファ２１０と、外部から入力される制御信号に基づいてメモリセルアレイ２００Ａ〜２００Ｄのリフレッシュを行なうリフレッシュ制御回路２０８と、外部から入力されるアドレス信号の一部に基づいて動作モードを設定するモードレジスタ２１３などを備えている。
【００９３】
前記コントロールロジック２０９に外部から入力される制御信号としては、チップを選択状態にする前記チップセレクト信号／ＣＳの他、互いに逆相の一対のクロックＣＬＫ，／ＣＬＫ、クロックが有効であることを示すクロックイネーブル信号ＣＫＥ、行アドレスストローブ信号／ＲＡＳ（以下、ＲＡＳ信号と称する）、列アドレスストローブ信号／ＣＡＳ（以下、ＣＡＳ信号と称する）、データの書込み動作を指示するライトイネーブル信号／ＷＥ、データの入出力タイミングを示すデータストローブ信号ＤＱＳ、データの入出力を禁止するデータマスク信号ＤＭなどがある。これらの信号のうち符号の前に“／”が付されているものは、ロウレベルが有効レベルであることを意味している。コントロールロジック２０９は、入力コマンドのうちモードレジスタへの設定を指示するＭＲＳコマンドに応じて、内部レジスタにＣＡＳレイテンシの値等が保持される。
【００９４】
この実施例のＤＤＲ ＳＤＲＡＭにおいては、外部クロックＣＬＫ，／ＣＬＫはクロックイネーブルＣＫＥ信号がハイレベルであるときコントロールロジック２０９に対して有効とされる。ＤＬＬから出力される内部クロックはＤＤＲ ＳＤＲＡＭの読出し（ＲＥＡＤ）動作時に必要になるため、ここではＤＤＲ ＳＤＲＡＭにおける読出し動作について説明する。
【００９５】
ＤＤＲ ＳＤＲＡＭに限らずアドレスマルチプレクスを採用しているＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）は、アクティブコマンドＡＣＴＶの入力により行アドレスが取り込まれてメモリセルアレイ２００Ａ〜２００Ｄがアクティブ状態にされる。その後、読出しコマンドＲＥＡＤが入力されると列アドレスが取り込まれてカラムの選択が行なわれる。
【００９６】
ＤＤＲ ＳＤＲＡＭではデータ入出力の効率を上げるため、４つのメモリセルアレイ２００Ａ〜２００Ｄに分割されている。メモリセルアレイ２００Ａ〜２００Ｄをアクティブにするために、ＣＬＫが立ち上がり側のＣＬＫ，／ＣＬＫのクロスポイント時に、ＣＫＥ＝１，／ＣＳ＝０，／ＲＡＳ＝０，／ＣＡＳ＝１，／ＷＥ＝１という信号の組合せからなるアクティブコマンドＡＣＴＶが入力されると、アドレス信号Ａ０〜Ａ１４信号はバンクアドレス信号と行アドレス信号とに分割され、それぞれバンク選択回路２１２と行アドレスラッチ２０６へ取り込まれる。そして、バンクアドレス信号に対応したバンクと行アドレス信号に対応したワード線が選択されると、選択ワード線に接続されているメモリセルのデータがビット線に読み出されてセンスアンプ回路２０２Ａ〜２０２Ｄによって増幅され、保持される。
【００９７】
その後、センスアンプ回路２０２Ａ〜２０２Ｄから目的のデータを読み出すため、列アドレスを指定する。ＣＬＫが立ち上がり側のＣＬＫ，／ＣＬＫのクロスポイント時に、ＣＫＥ＝１，／ＣＳ＝０，／ＲＡＳ＝１，／ＣＡＳ＝０，／ＷＥ＝１という信号の組合せからなる読出しコマンドＲＥＡＤが入力されると、アドレス信号Ａ０〜Ａ１４信号はバンクアドレス信号と列アドレス信号とに分割され、それぞれバンク選択回路２１２と列アドレスラッチ２０６へ取り込まれる。／ＷＥ＝１が指定されているため、コントロールロジック２０９は読み出し動作であることを認識し、バンクアドレス信号で指定されたバンクがアクティブであれば読み出し動作を開始する。そして、列アドレスデコーダ２０３Ａ〜２０３Ｄによって選択されたカラムのデータはデータ出力バッファ２１１へ読み出され、ＤＬＬ２１４から出力される内部クロックのタイミングでラッチされる。ＤＬＬ２１４から出力される内部クロックは、前述したように、データ出力バッファ２１１における遅延の分だけ、ＣＬＫ，／ＣＬＫに対して早い位相を持っているため、出力データＤＱは外部クロックＣＬＫ，／ＣＬＫと同位相となる。
【００９８】
また、ＤＤＲ ＳＤＲＡＭは、アクティブコマンドＡＣＴＶが発行されてから読出しコマンドＲＥＡＤが発行できるようになるまでのサイクル数、読出しコマンドＲＥＡＤが発行されてからデータが出力されるまでのサイクル数、ＤＬＬのオン／オフなど、様々な動作条件を内部レジスタ２１３に保持する。この内部レジスタ２１３の値を書きかえるためのコマンドが存在する。ＤＤＲ ＳＤＲＡＭは大きく分けて２種類の内部レジスタが存在し、それぞれＭＲＳ（モードレジスタセット）コマンド及びＥＭＲＳ（エクステンディッドモードレジスタセット）コマンドで内容を書きかえる。ＣＬＫが立ち上がり側のＣＬＫ，／ＣＬＫのクロスポイント時に、ＣＫＥ＝１，／ＣＳ＝０，／ＲＡＳ＝０，／ＣＡＳ＝０，／ＷＥ＝０という信号の組合せが入力され、例えばその時のアドレス信号Ａ１４の値が“０”の場合はＭＲＳコマンド、Ａ１４が“１”の場合にはＥＭＲＳコマンドとなる。Ａ１４以外のアドレスの入力によって、レジスタの内容が適宜書き換えられる。
【００９９】
また、ＤＬＬ２１４は、電源投入直後もしくはセルフリフレッシュ状態から抜けたときにモードレジスタ設定コマンドＭＲＳやセルフリフレッシュ終了コマンドＳＥＬＦＸが入力されることにより動作を開始するようにされる。この時ＤＤＲ ＳＤＲＡＭの規格によって、図１７に示すように、モードレジスタ設定コマンドＭＲＳやセルフリフレッシュ終了コマンドＳＥＬＦＸが入力されてから、最低でも２００サイクルの期間ＲＥＡＤコマンドを投入することは禁止されている。したがって、この２００サイクルの間に、ＤＬＬでの位相ロック動作が完了すればよく、前記実施例のＤＬＬではそのような位相ロックが可能である。しかも、モードレジスタ設定コマンドＭＲＳやセルフリフレッシュ終了コマンドＳＥＬＦＸが入力されるときに、クロックの周期が変更されていても前記実施例のＤＬＬを搭載したＳＤＲＡＭでは周期に応じた位相ロックが行なわれる。従って、クロック周波数の遅い低消費電力モードを有するシステムでは、前記実施例のＤＬＬを搭載したＳＤＲＡＭの消費電力も低減することができる。
【０１００】
以上、本発明よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、本実施例ではクロックのデューティー調整回路を可変遅延回路の出力直後に設けたが、デューティー調整機能は可変遅延回路１０１内に設けることも可能である。また、実施例のデューティー調整回路１０２は、クロックＤＣＫＴ，ＤＣＫＢのデューティーを調整しつつ増幅する形式の回路で構成されているが、それぞれの機能を独立させ、デューティー調整回路＋小信号増幅回路のような構成を有する回路を用いてもかまわない。
【０１０１】
さらに、クロックのデューティー制御を行う信号（例えばＶＤＰ，ＶＤＮ）をＤＬＬ外部に出力して、入力バッファ回路１４０や出力データラッチ回路１２１やデータ出力バッファ１２２でデューティー調整を行なうようにし良い。ただし、ＤＬＬ外部でデューティー調整を行なう場合には、レプリカ遅延回路１０３にもデューティー調整機能を付加する必要がある。 さらに、本実施例で用いた可変遅延回路１０１は、クロックＥＣＫＴ，ＥＣＫＢのデューティーが５０％から外れている場合、遅延制御特性が悪化する場合が考えられるため、入力バッファ回路１４０においてＲ＿ＬＯＣＫ信号の状態に係わらずクロックＥＣＫＴ，ＥＣＫＢのデューティーが５０％になるよう制御し、ＤＬＬ回路内部で出力データＤＱとデータストローブ信号ＤＱＳのデューティーが入力クロックＣＬＫと等しくなるように制御すると言う応用例も考えられる。
【０１０２】
また、本実施例では、Ｒ＿ＬＯＣＫ信号を用いて立ち上がりエッジの位相ロックを検出し、Ｒ＿ＬＯＣＫ信号に応じてデューティーを制御する方式を変更するように構成したが、立ち上がりエッジの位相ロックを検出することが困難な制御の場合には、ある決められた期間で立ち上がりエッジを確実に位相ロックできるように設計し、その期間が過ぎる前はデューティーを５０％に制御するかもしくは無制御とし、その期間が過ぎた後は出力データＤＱとデータストローブ信号ＤＱＳのデューティーが入力クロックＣＬＫと等しくなるように制御すると言う方式も考えられる。
【０１０３】
また、本方式はＤＬＬ回路に限定するものではなく、基準となるクロックに位相を一致させるように制御する他のクロック生成回路においても有効な発明である。例えば、ＰＬＬ（フェイズ・ロックド・ループ），ＳＭＤ（シンクロナス・ミラー・ディレイ），ＮＤＣ（ネガティブ・ディレイ・サーキット），ＢＤＤ（バイ・ディレクショナル・ディレイ）などを用いたクロック生成回路にデューティー調整回路を設け、立ち上がりエッジをＰＬＬ，ＳＭＤ，ＮＤＣ，ＢＤＤで制御し、立ち下がりエッジをデューティー調整回路で制御すると言った方式が考えられる。さらに、クロックの立ち下がりエッジで遅延量を制御し、立ち上がりエッジでデューティーを制御すると言った方式も考えられる。
【０１０４】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
【０１０５】
すなわち、本発明を適用したクロック生成回路は、クロックの立ち上がりエッジと立ち下がりエッジの双方において高精度な位相制御を行なうことが可能になり、出力クロックのデューティーを入力クロックのデューティーに一致させることができる。また、可変遅延回路の動作が限界に達し、立ち下がりエッジの遅延量は大きくなるが、立ち下がりエッジの遅延量は大きくならないような状態でも立ち上がりエッジの位相ロックを行なうことができる。
【図面の簡単な説明】
【図１】本発明を適用したＤＬＬ回路の一実施例の概略構成を示すブロック図である。
【図２】実施例のＤＬＬ回路における１ＣＫロック状態と２ＣＫロック状態における外部クロックの周期と内部遅延との関係を示す説明図である
【図３】実施例のＤＬＬ回路におけるハーモニックロックを説明するタイミング図である
【図４】本発明を適用して有効な半導体記憶装置の一例としてのＳＤＲＡＭにおけるに入力バッファ回路の具体例を示す回路図である。
【図５】実施例のＤＬＬ回路における可変遅延回路の具体例を示すブロック図である。
【図６】実施例のＤＬＬ回路における可変遅延回路を構成する可変遅延素子の具体例を示す回路図である。
【図７】実施例のＤＬＬ回路におけるデューティー調整回路の具体例を示す回路図である。
【図８】図７のデューティー調整回路の動作を示す波形図である。
【図９】実施例のＤＬＬ回路における位相比較器の具体例を示すブロック図である。
【図１０】実施例のＤＬＬ回路における第１のチャージポンプ回路１０４の具体例を示す回路図である。
【図１１】実施例のＤＬＬ回路におけるカレントミラー型バイアス回路の具体例を示す回路図である。
【図１２】実施例のＤＬＬ回路における位相周波数比較器の具体例を示すブロック図である。
【図１３】実施例のＤＬＬ回路における第２のチャージポンプ回路１０７の具体例を示す回路図である。
【図１４】実施例のＤＬＬ回路が位相ロックするまでの各信号の遷移を示すタイミング図である。
【図１５】図１３のチャージポンプ回路の動作を示すタイミング図である。
【図１６】実施例のＤＬＬ回路において出力クロックの立ち下がりエッジを入力クロックの立ち下がりと一致させるときの各信号の遷移を示すタイミング図である。
【図１７】ＳＤＲＡＭにおけるＳＥＬＦＸコマンド入力からＲＥＡＤコマンド投入までのサイクル数を説明するタイミング図である。
【図１８】本発明を適用したＤＬＬ回路を用いたＤＤＲ ＳＤＲＡＭの実施例を示すブロック図である。
【符号の説明】
１０１ 可変遅延回路
１０２ デューティー調整回路
１０３ レプリカ遅延回路
１０４ 位相比較器
１０５ 位相周波数比較器
１０６，１０７ チャージポンプ回路
１０８ バイアス回路
１０９，１１０ 分周回路
１１１ ＤＬＬ制御回路
１２０ データ出力回路
１３０ データストローブ信号出力回路
１４０ 入力バッファ回路
４０１ 可変遅延素子
【発明の属する技術分野】
この発明は、外部クロック信号に同期した内部クロック信号を生成するクロック生成回路さらにはデューティー比が調整可能なＤＬＬ（ディレイ・ロックド・ループ）回路に関し、例えばＳＤＲＡＭ（同期式ダイナミック型ランダム・アクセス・メモリ）における出力タイミングを決定するクロック信号を生成するクロック生成回路に利用して有効な技術に関する。
【０００２】
【従来の技術】
近年、ＳＤＲＡＭのデータ転送レートを高速化する手段として、入力クロックの２倍の速度でデータの入出力を行うＤＤＲ（ダブル・データ・レート）方式のＳＤＲＡＭが注目されている。ＤＤＲ ＳＤＲＡＭでは高速でデータの入出力を行うため、ＤＬＬやＳＭＤと呼ばれるクロック生成回路を搭載して、外部クロックの位相とデータ出力の位相を一致させることが行なわれている。これは、外部クロックに対する出力データのセットアップ時間を十分に確保するためであり、外部クロックの位相とデータ出力の位相を一致させた場合、読出しコマンドが入力されてからデータが出力されるまでの時間は外部クロックの周期の整数倍となる。
【０００３】
【発明が解決しようとする課題】
クロック生成回路として用いられているＤＬＬ（ディレイ・ロックト・ループ）回路は、入力されたクロックを遅延させ、その遅延量を制御することで所望の位相を持つクロックを発生する回路である。しかし、従来のＤＬＬ回路にあっては、クロックを遅延する過程で、回路の不平衡等の影響で、クロックの立ち上がりエッジの遅延量と立ち下がりエッジの遅延量に差が生じ、結果として入力クロックのデューティー比（１周期に対するハイレベル期間の比率）と出力クロックのデューティー比（以下、単にデューティーと称する）とが食い違ってしまう可能性があった。クロックのデューティーずれを防ぐためには、クロックの立ち上がりエッジと立ち下がりエッジで独立に位相制御する必要がある。
【０００４】
両エッジの遅延量を個別に制御するＤＬＬ回路として、クロックの立ち上がりエッジと立ち下がりエッジの遅延量を独立に制御できる可変遅延回路と、両方のエッジのそれぞれに対応した位相比較器とを有し、両エッジでそれぞれ独立に位相比較を行ない可変遅延回路にフィードバックをかける方式の回路が公知である（例えば、特開平６−２９８３５号）。
【０００５】
また、立ち上がりエッジ用と立ち下がりエッジ用の２種類の遅延回路を有し、両エッジの遅延量を個別に制御するＤＬＬ回路も公知である。このようなＤＬＬの例としては、特開平１１−１５５５号がある。
【０００６】
ＤＬＬ用の可変遅延回路としては従来より種々の回路形式のものが提案されているが、クロックのデューティーずれを防止するため立ち上がりエッジと立ち下がりエッジの遅延量を独立に制御できる可変遅延回路を用いる場合には、使用できる回路が限定される。そのため、設計の自由度が下がるとともに、ＤＬＬ回路の性能は主に可変遅延回路の性能で決定されるため、可変遅延回路の種類が限定されることはＤＬＬ回路の性能が限定されることにつながる。
【０００７】
一方、立ち上がりエッジ用と立ち下がりエッジ用の２種類の遅延回路を用いる場合には、回路規模及び消費電流が大幅に増加するため、ＤＬＬ回路を塔載したシステムの回路面積及び消費電流が増加するという問題がある。
【０００８】
本発明の目的は、簡易な回路を付加するだけで、位相制御で問題となる出力クロックのデューティーのずれを回避し、より高精度の位相制御を行なえるクロック生成回路を提供することにある。
【０００９】
この発明の前記ならびにその他の目的と新規な特徴は、本発明の記述および添付図面から明らかになるであろう。
【００１０】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。
【００１１】
すなわち、少なくとも１つの入力端子と、少なくとも１つの出力端子と、前記入力端子に信号が入力された時刻から前記出力端子より信号が出力するまでの時間に対応した所定の遅延を入力信号に付与する固定遅延付与手段と、遅延時間制御端子を備え該遅延時間制御端子への制御電圧に応じて入力信号に遅延を与えて出力する可変遅延回路と、デューティー制御端子を備え該デューティー制御端子への制御電圧に応じて入力入力された信号のパルス幅を変化させてデューティー比を調整するデューティー調整回路と、上記遅延時間制御電圧を生成する遅延時間制御手段と、上記デューティー制御端子に印加される制御電圧を生成するデューティー制御手段とを設けるようにしたものである。
【００１２】
上記した手段によれば、可変遅延回路とは別個にデューティー調整回路を設けているので、独特の回路形式の可変遅延回路を用いずにデューティーを調整できるため、設計の自由度が高く使用する可変遅延回路の性能によってクロック生成回路の性能が制限されることがない。また、デューティー調整回路は信号のパルス幅を変化させてデューティーを調整するので、入力信号の立ち上がりエッジの位相と立ち下がりエッジの位相をそれぞれ可変遅延回路を有する別個のＤＬＬ回路等で制御してデューティーを調整する方式に比べて回路規模が小さくて済む。
【００１３】
前記固定遅延付与手段は、前記入力端子から前記可変遅延回路までの信号経路の遅延と、前記可変遅延回路から前記出力端子までの信号経路の遅延との和に相当する固定遅延を入力信号に付与するように構成する。これにより、外部から入力されるクロック信号に同期しその変化点に合わせて所望の信号を出力させるタイミングを与える内部クロック信号を生成することができる。
【００１４】
また、前記遅延時間制御手段は、前記固定遅延付与手段から出力された信号の位相と前記可変遅延回路に入力される信号の位相とを比較し位相差に応じた信号を出力する位相比較回路と、該位相比較回路から出力される位相差に応じた信号に基づいて前記遅延時間制御端子に印加される制御電圧を生成する制御電圧生成手段とから構成する。これにより、フィードバックループによる自動的な位相合わせが可能となる。
【００１５】
さらに、前記デューティー制御手段は、前記可変遅延回路の出力側の信号の位相と前記可変遅延回路の入力側の信号の位相とを比較し位相差に応じた信号を出力する第２の位相比較回路と、該第２の位相比較回路から出力される位相差に応じた信号に基づいて前記デューティー制御端子に印加される制御電圧を生成する第２の制御電圧生成手段とから構成する。これにより、デューティー制御手段を遅延時間制御手段と同様な形式の回路とすることができ、回路設計が容易になる。
【００１６】
また、前記デューティー調整回路は前記可変遅延回路の後段側に設けられ、前記固定遅延付与手段はさらにそのデューティー調整回路の後段側に設けられるとともに、前記デューティー調整回路は、前記固定遅延付与手段から出力される信号のデューティー比を、前記可変遅延回路の入力信号のデューティー比と同一にするようパルス幅を変化させる構成とすることが望ましい。デューティー調整機能を可変遅延回路内に組み込むことも可能であるが、デューティー調整回路を可変遅延回路と別個にすることにより各回路をそれぞれ最適化設計することができ、回路の性能をより一層高めることができるとともに、前記デューティー調整回路を前記可変遅延回路の後段側に設け、前記固定遅延付与手段はさらにそのデューティー調整回路の後段側に設けることにより、デューティー調整回路は単に信号のパルス幅を変化させることでデューティーを調整することができる。
【００１７】
さらに、望ましくは、前記遅延時間制御手段は、前記可変遅延回路に入力される信号の立ち上がりまたは立ち下がりエッジの位相と、前記固定遅延付与手段から出力される信号の立ち上がりまたは立ち下がりエッジの位相と、を比較し位相差に応じて前記遅延時間制御端子に印加される制御電圧を生成し、前記デューティー制御手段は、前記可変遅延回路に入力される信号の立ち下がりまたは立ち上がりエッジの位相と、前記固定遅延付与手段から出力される信号の立ち下がりまたは立ち上がりエッジの位相と、を比較し位相差に応じて前記デューティー制御端子に印加される制御電圧を生成するように構成する。これにより、クロックの一方のエッジを基準として可変遅延回路がクロックの遅延量を制御し、クロックの他方のエッジを基準としてデューティー調整回路がクロックのパルス幅を変化させてデューティーを制御することとなり、結果としてクロックの立ち上がりエッジと立ち下がりエッジの双方において高精度な位相制御を行なうことが可能になり、出力クロックのデューティーを入力クロックのデューティーに正確に一致させることができる。
【００１８】
さらに、前記可変遅延回路は入力された差動信号を遅延して差動信号として出力するように構成するとともに、前記固定遅延付与手段から出力される信号も差動信号とし、前記デューティー制御手段は前記固定遅延付与手段から出力される差動信号に基づいて前記デューティー制御端子に印加される制御電圧を発生可能に構成する。これにより、可変遅延回路における遅延が正相側と逆相側とで異なっていても、正確なデューティー調整が可能となる。
【００１９】
また、前記遅延時間制御手段を構成する前記位相比較回路は、比較される２つの信号の位相の進みまたは遅れを示す信号を出力するように構成されるとともに、該位相の進みまたは遅れを示す信号に基づいて位相ロック状態を判定する位相ロック判定手段が設けられ、該位相ロック判定手段から出力される位相ロック状態を示す信号に基づいて前記デューティー制御手段が前記第２の位相比較回路から出力される位相差に応じた信号または前記固定遅延付与手段から出力される差動信号を選択し、選択した信号に基づいて前期デューティー制御端子に印加される制御電圧の生成を行なうように構成する。
【００２０】
あるいは、少なくとも１つの入力端子と、少なくとも１つの出力端子と、前記入力端子に信号が入力された時刻から前記出力端子より信号が出力するまでの時間に対応した所定の遅延を付与する固定遅延付与手段と、遅延時間制御端子を備え該遅延時間制御端子への制御電圧に応じて入力信号に遅延を与えて出力する可変遅延回路と、デューティー制御端子を備え該デューティー制御端子への制御電圧に応じて入力入力された信号のパルス幅を変化させてデューティー比を調整するデューティー調整回路と、上記遅延時間制御電圧を生成する遅延時間制御手段と、上記デューティー制御電圧を生成するデューティー制御手段とを有するクロック生成回路において、まず入力信号の立ち上がりエッジまたは立ち下がりエッジのいずれかに基づいて前記可変遅延回路により信号の位相を調整した後、他のエッジに基づいて前記デューティー調整回路によりデューティー比の調整を行なうようにする。
【００２１】
これにより、回路の動作を開始してから立ち上がりエッジを位相ロックするまでは出力クロックのデューティーを５０％に制御することにより、可変遅延回路の動作が立ち下がりエッジの遅延量は大きくなるが立ち下がりエッジの遅延量は大きくならないような状態でも立ち上がりエッジの位相ロックを行なうことができる。
【００２２】
さらに、上記のような構成を有するクロック生成回路を備えた半導体記憶装置において、クロック生成回路に外部から供給されるクロック信号を入力して生成されたクロック信号をタイミング信号としてデータ出力を行なうように構成することにより、出力データの位相を外部クロックの位相と精度良く一致させ、セットアップ時間に余裕のある半導体記憶装置を実現することができる。
【００２３】
【発明の実施の形態】
図１には、本発明をＤＤＲ ＳＤＲＡＭにおけるＤＬＬ（ディレイ・ロックド・ループ）を用いたクロック生成回路に適用した場合の一実施例を示す。
【００２４】
まず、大まかな構成を説明する。１００はＤＬＬを用いたクロック生成回路、１２０は例えば１６ビットのデータＤＱ０〜ＤＱ１５を並列に出力可能な出力回路、１３０はデータＤＱ０〜ＤＱ１５と同一周期、同一位相でデータＤＱ０〜ＤＱ１５の取込みタイミングを与えるデータストローブ信号ＤＱＳの出力回路、１４０は外部クロックＣＬＫ，／ＣＬＫの入力バッファ回路、１５１は外部クロックＣＬＫの入力端子、１５２は逆相のクロック／ＣＬＫの入力端子、１８０は上記データＤＱ０〜ＤＱ１５の出力端子、１９０は上記データストローブ信号ＤＱＳの出力端子である。出力回路１２０は、出力データＤＱ０〜ＤＱ１５の各ビットに対応して設けられたデータラッチ回路１２１と出力バッファ回路１２２とにより構成されている。
【００２５】
クロック生成回路１００は、入力された外部クロックＣＬＫ，／ＣＬＫを遅延する可変遅延回路（ＶＤＬ）１０１と、可変遅延回路１０１で遅延されたクロックのデューティーを調整するデューティー調整回路（ＣＤＣ）１０２と、上記入力バッファ１４０の遅延量ｔ１と上記データラッチ回路１２１および出力バッファ回路１２２の遅延量ｔ３との和（ｔ１＋ｔ３）に相当する遅延量を有し上記可変遅延回路１０１の出力を遅延するレプリカ遅延回路（ＲＥＰ）１０３と、入力バッファ１４０により取り込まれた外部クロックＥＣＫＴを分周する分周回路１０９、レプリカ遅延回路１０３の出力ＲＣＫＴを分周する分周回路１１０、上記分周回路１０９，１１０で分周されたクロックＥＣＫＴ２とＲＣＫＴ２の位相を比較する位相比較器（ＰＤ）１０４と、位相比較器１０４の出力ＶＢＵＰ，ＶＢＤＮに基づいて位相差に応じた電圧ＶＢを発生するチャージポンプ回路１０６、発生電圧ＶＢに基づいて可変遅延回路１０１に対する遅延量制御信号ＮＢＩＡＳを生成するバイアス回路１０８、上記可変遅延回路１０１やチャージポンプ回路１０６などの動作を制御するＤＬＬ制御回路１１１などから構成されている。
【００２６】
さらに、本実施例のクロック生成回路１００には、上記入力バッファ１４０により取り込まれた外部クロックＥＣＫＢとレプリカ遅延回路１０３の他方の出力ＲＣＫＢの位相を比較する位相周波数比較器（ＰＦＤ）１０５が設けられ、この位相周波数比較器１０５の出力ＶＤＰ，ＶＤＮにより上記デューティー調整回路１０２の制御が行なわれるように構成されている。
【００２７】
ＤＬＬ制御回路１１１は、ＤＬＬ全体の制御信号を発生する回路であり、上記位相比較器１０４から位相比較結果を示す信号ＰＨＡＳＥが供給され、ＤＬＬ制御回路１１１からは上記チャージポンプ回路１０６，１０７に対する制御信号ＣＮＴＲＬ０，ＣＮＴＲＬ１やＲ＿ＬＯＣＫその他様々な制御信号が発生されるが、図１には本発明の内容に関係がある信号のみを示している。
【００２８】
次に、本実施例のクロック生成回路１００の機能および動作を説明する。
【００２９】
上記の通り、ＤＤＲ ＳＤＲＡＭにおけるクロック生成回路１００は、出力データＤＱ０〜ＤＱ１５の位相と入力クロックＣＬＫ，／ＣＬＫの位相とが一致するように、内部クロックＱＣＬＫの位相を調整する回路である。
【００３０】
ここで、クロック入力バッファ１４０の遅延量をｔ１，可変遅延回路１０１とデューティー調整回路１０２の遅延量の合計をｔ２（可変），データ出力ラッチ１２１とデータ出力バッファ１２２の遅延量の合計をｔ３，分周回路１０９と分周回路１１０の遅延量をｔDIVとする。レプリカ遅延回路１０３は可変遅延回路１０１で遅延されたクロックＱＣＫＴに所望の位相を与えるため、クロックアクセス時間と等しい遅延量（ｔ１＋ｔ３）を持たせてある。位相比較器１０４は分周回路１０９と分周回路１１０で分周されたクロックＥＣＫＴ２とＲＣＫＴ２の位相を一致させるようにＶＰＵＰ，ＶＰＤＮ信号を出力して、可変遅延回路１０１の遅延量ｔ２の値を制御する。
【００３１】
これによって、クロック生成回路１００においては、外部クロックＣＬＫ，／ＣＬＫの周期をｔCKとすると、
ＣＬＫ，／ＣＬＫに対するデューティー調整回路１０２の出力側クロックＱＣＫＴの遅延は、入力バッファ１４０の遅延量ｔ１と可変遅延回路１０１およびデューティー調整回路１０２の遅延量ｔ２との和であるので、
ｔ１＋ｔ２
同様に、分周回路１１０の出力側クロックＲＣＫＴ２の遅延は
ｔ１＋ｔ２＋ｔDIV＋（ｔ１＋ｔ３）
一方、分周回路１０９の出力側クロックＥＣＫＴ２の遅延は
ｔ１＋ｔDIV
である。
【００３２】
ここで、ＲＣＫＴ２の位相とＥＣＫＴ２の位相が等しくなるように制御されるので、１クロックサイクルで位相合わせが行なわれたとすると、次の式が成り立つ。すなわち、
ｔ１＋ｔ２＋ｔDIV＋（ｔ１＋ｔ３）＝ｔ１＋ｔDIV＋ｔCK ……（式１）
である。この式を整理すると、
ｔ２＝ｔCK−（ｔ１＋ｔ３）
ｔ１＋ｔ２＋ｔ３＝ｔCK
となる。これを図により説明すると、図２（Ａ）に示すように、外部クロックＣＬＫ，／ＣＬＫの周期ｔCKに対して、入力バッファ１４０の遅延量ｔ１と可変遅延回路１０１およびデューティー調整回路１０２の遅延量ｔ２と出力ラッチ１２１およびデータ出力バッファ１２２の遅延量ｔ３との和（ｔ１＋ｔ２＋ｔ３）が一致するように、可変遅延回路１０１の遅延量ｔ２が制御されることを意味している。
【００３３】
ところで、上記説明は、１クロックサイクルで位相合わせが行なわれた場合である。図１のクロック生成回路１００は理論的にはすなわち可変遅延回路１０１の遅延量ｔ２が０〜無限に制御可能であるとすると、位相合わせは１クロックサイクルでなくｎクロックサイクル（ｎは自然数）で行なわれても良い。これを式で表わすと、
ｔ１＋ｔ２＋ｔDIV＋（ｔ１＋ｔ３）＝ｔ１＋ｔDIV＋ｎ×ｔCK
となる。この式を整理すると、
ｔ２＝ｎ×ｔCK−（ｔ１＋ｔ３）
よって、ＱＣＬＫの遅延は
ｎ×ｔCK−ｔ３
となる。また、出力データＤＱ０〜ＤＱ１５の遅延は、上記ＱＣＬＫの遅延（ｎ×ｔCK−ｔ３）と出力ラッチ１２１およびデータ出力バッファ１２２の遅延量ｔ３との和であるので、ｎ×ｔCKとなる。これによって、出力データＤＱ０〜ＤＱ１５の位相は入力クロックＣＬＫ，／ＣＬＫの位相と等しくされる。このことより、可変遅延回路１０１の遅延量ｔ２とクロックアクセス時間（ｔ１＋ｔ３）との合計値はｎ×ｔCKとなることが分かる。つまり、
ｔ２＋（ｔ１＋ｔ３）＝ｎ×ｔCK ……（式２）
である。ここで、ｎの値は任意の自然数である。以下、サイクル数ｎの値を用いて、サイクル数ｎでクロック生成回路１００が位相ロックする場合を、例えば１ＣＫロック，２ＣＫロックのようにｎＣＫロックと呼ぶこととする。
【００３４】
図２（Ｂ）には、２クロックサイクルで回路が位相ロックする２ＣＫロックの場合における入力バッファ１４０の遅延量ｔ１と可変遅延回路１０１の遅延量ｔ２と出力ラッチ１２１およびデータ出力バッファ１２２の遅延量ｔ３との和（ｔ１＋ｔ２＋ｔ３）とクロックサイクルｔCKとの関係を示す。２ＣＫロックの場合、図２（Ｂ）に示すように、（ｔ１＋ｔ２＋ｔ３）＝２ｔCKの関係になるように、可変遅延回路１０１の遅延量ｔ２が制御される。同様にして、３ＣＫロックの場合には、（ｔ１＋ｔ２＋ｔ３）＝３ｔCKの関係になるように、可変遅延回路１０１の遅延量ｔ２が制御される。なお、今後は特に説明がない限り、１ＣＫロックであるとする。
【００３５】
さらに、本実施例においては、位相比較器１０７の前段に分周回路１０９，１１０を設けてＥＣＫＴとＲＣＫＴを２分周したクロックの位相を比較するようにしている。これは、ハーモニック・ロックによる誤動作を防ぐためである。
【００３６】
図３を用いて、ハーモニック・ロックとその対策について説明する。まず、可変遅延回路１０１の遅延量は最小であるためｔ２＋（ｔ１＋ｔ３）も最小であるとする。
【００３７】
外部クロックＣＬＫ，／ＣＬＫが入力されると、これに応じたクロックＥＣＫＴの立ち上がりエッジＥ_０は、可変遅延回路１０１及びレプリカ遅延回路１０３を伝播してクロックＲＣＫＴの立ち上がりエッジＲ_０となる。エッジＥ_０からＲ_０までの遅延量はｔ２＋（ｔ１＋ｔ３）である。同様にエッジＥ_２はＲ_２、Ｅ_３はＲ_３……となる。ここで、外部クロックＣＬＫ，／ＣＬＫの周期ｔCKが大きく、図３（ａ），（ｂ）のようにｔ２＋（ｔ１＋ｔ３）＜ｔCK／２である場合を考えると、クロックＲＣＫＴの立ち上がりエッジＲ_０に最も位相が近いクロックＥＣＫＴの立ち上がりエッジはＥ_０である。よって、クロックＥＣＫＴ，ＲＣＫＴを直接位相比較器１０４に入力して位相制御を行うと、Ｒ_０の位相をＥ_０へ一致させるように可変遅延回路１０１の遅延量ｔ２を小さくさせる方向への制御が行なわれる。しかしこの時点で、可変遅延回路１０１の遅延量ｔ２は既に最小であるので、クロックＲＣＫＴの立ち上がりエッジをクロックＥＣＫＴの立ち上がりエッジに一致させることはできない。この状態がハーモニック・ロックによる誤動作である。
【００３８】
ハーモニック・ロックによる誤動作を防ぐため、図１のＤＬＬでは分周回路１０９及び１１０が設けられている。そのため、分周回路１１０から出力されるクロックＲＣＫＴ２は、図３（ｅ）のような位相と周期を持つ。つまり、分周回路１１０はクロックＲＣＫＴの立ち上がりエッジＲ_０からＲＣＫＴ２の立ち上がりエッジＲ２_０を生成する。そして、２分周回路１０９から出力されるクロックＥＣＫＴ２は、図３（ｃ）のような位相を持つ。つまり、分周回路１０９はクロックＥＣＫＴの立ち上がりエッジＥ_１からＥＣＫＴ２の立ち上がりエッジＥ２_１を生成する。
【００３９】
ここで、Ｒ_０からＲ２_０までの遅延量と、Ｅ_１からＥ２_１までの遅延量と、Ｅ２からＥ２_２までの遅延量は、ともにｔDIVで等しい。
【００４０】
このクロックＥＣＫＴ２，ＲＣＫＴ２を位相比較器１０４へ入力して位相比較を行なうと、ＲＣＫＴ２の立ち上がりエッジＲ２_０に最も近いＥＣＫＴ２の立ち上がりエッジは、Ｅ２_１である。従って、このとき位相比較器１０４は、ＲＣＫＴ２の立ち上がりエッジＲ２_０にＥＣＫＴ２の立ち上がりエッジＥ２_１を一致させるようにダウン信号ＶＢＤＮを出力する（図３（ｆ）参照）。これは、可変遅延回路１０１の遅延時間ｔ２を大きくさせる方向であるので、ハーモニック・ロックによる誤動作を防ぐことができる。
【００４１】
ここではｎ＝１の場合について説明したが、ｎ＝２，ｎ＝３，ｎ＝４についても同様の方式で対応することができる。ただし、ｎ＝１の場合は２分周回路で良いが、ｎ＝２のときは４分周回路、ｎ＝３のときは６分周回路、ｎ＝４のときは８分周回路……のように、２ｎ分周回路が必要となる。
【００４２】
次に、本実施例のＤＬＬ回路のより具体的な構成と制御方法を説明する。 まず、入力バッファ回路１４０は、図４のように、一対の入力差動ＭＯＳＦＥＴとその共通ソース側に接続された電流源用ＭＯＳＦＥＴとドレイン側に接続された一対のアクティブ負荷ＭＯＳＦＥＴとを含む２個の差動増幅回路ＡＭＰ１，ＡＭＰ２を組み合わせた構成を有しており、チップ外部から入力された差動のクロック信号ＣＬＫ，／ＣＬＫを増幅し、ＣＭＯＳレベルの差動クロックＥＣＫＴ，ＥＣＫＢとして出力する役割を担っている。
【００４３】
なお、ＣＫＥＮは定電流用ＭＯＳＦＥＴのゲート端子に印加されて動作電流をオン、オフ制御することで入力バッファ回路１４０の動作を制御するクロックイネーブル信号であり、特に制限されるものでないが、クロックイネーブル信号ＣＫＥＮが同じくゲート端子に印加され上記電流源用ＭＯＳＦＥＴと相補的にオン、オフされて電流遮断時に出力電位をＶCCに固定するためのＭＯＳＦＥＴが出力ノード側の負荷ＭＯＳＦＥＴと並列に接続されている。２個の差動増幅回路ＡＭＰ１，ＡＭＰ２を並列に組み合わせているのは、回路を完全に対称にして差動クロック信号ＣＬＫ，／ＣＬＫの真側と偽側で信号の遅延が全く同じになるようにするためである。
【００４４】
可変遅延回路１０１は、図５に示されているように、直列に接続された８個の可変遅延素子４０１ａ〜４０１ｈにより構成され、各可変遅延素子４０１ａ〜４０１ｈは、図６に示されているよう差動インバータＩＮＶにより構成されている。
【００４５】
可変遅延素子４０１ａ〜４０１ｈとしての差動インバータは、通常の差動増幅回路と類似の回路構成を備えており、電流源用ＭＯＳＦＥＴ Ｑｃ１のゲート端子に、前記バイアス回路１０８（図１参照）からのバイアス電圧ＮＢＩＡＳが印加されて制御される。また、入力差動ＭＯＳＦＥＴ Ｑ１，Ｑ２のドレイン側にゲート・ドレイン結合のＭＯＳＦＥＴ Ｑ３，Ｑ４と出力ノードがゲート端子に交差結合されたＭＯＳＦＥＴ Ｑ５，Ｑ６とが並列に接続された負荷を有することにより、回路の対称性が保証され真側と偽側で信号の遅延が全く同じになるようにされている。
【００４６】
上記のように構成された可変遅延素子４０１ａ〜４０１ｈは、バイアス電圧ＮＢＩＡＳの電位により差動インバータの動作電流が変化するので、その電流値の大きさによって信号が入力されてから出力されるまでの遅延量が変化する。具体的にはバイアス電圧ＮＢＩＡＳの電位が上昇すると遅延量は減少し、バイアス電圧ＮＢＩＡＳの電位が下降すると遅延量が増加する。また、図６の可変遅延素子４０１ａ〜４０１ｈは、その出力は小振幅差動信号であり、消費電力が少ないとともに、遅延時間が電源電圧の変動に対して安定しているという利点がある。
【００４７】
図７には、デューティー調整回路１０２の具体的な回路構成例が示されている。図７に示すように、デューティー調整回路１０２は、図４に示されている入力バッファ回路１４０と類似の回路構成を備えており、２つの差動増幅回路ＡＭＰ１１，ＡＭＰ１２を並列に接続した構成とされている。また、各差動増幅回路ＡＭＰ１１，ＡＭＰ１２は、可変遅延回路１０１からの差動のクロック信号ＤＣＫＴ，ＤＣＫＢがゲート端子に印加された入力差動ＭＯＳＦＥＴ Ｑ１１ａ，Ｑ１２ａ；Ｑ１１ｂ，Ｑ１２ｂのドレイン端子とアクティブ負荷との間にＭＯＳＦＥＴ Ｑ２１ａ，Ｑ２２ａ；Ｑ２１ｂ，Ｑ２２ｂが直列に接続されている。そして、このＭＯＳＦＥＴ Ｑ１１ａ，Ｑ１２ａ；Ｑ１１ｂ，Ｑ１２ｂのゲート端子に位相周波数比較器１０５で検出された位相差に応じた電圧を発生するチャージポンプ１０７からの電圧ＶＤＰ，ＶＤＮがそれぞれ印加されており、ＭＯＳＦＥＴＱ１１ａ，Ｑ１２ａ；Ｑ１１ｂ，Ｑ１２ｂは電圧ＶＤＰ，ＶＤＮに応じて抵抗が変化する可変抵抗素子として機能するようにされている。
【００４８】
この実施例のデューティー調整回路１０２に可変遅延回路１０１からクロック信号ＤＣＫＴ，ＤＣＫＢが入力されるとＣＭＯＳレベルの信号に増幅されるとともに、ＭＯＳＦＥＴ Ｑ２１ａ，Ｑ２２ａ；Ｑ２１ｂ，Ｑ２２ｂの作用により、電圧ＶＤＰ，ＶＤＮに応じて出力信号の立上がり時間と立下がり時間が変化されることで出力クロックＩＣＫＴ，ＩＣＫＢのデューティーが調整される。
【００４９】
この動作をさらに詳しく説明するため、差動増幅回路ＡＭＰ１１に着目し先ず電圧ＶＤＰとＶＤＮとが等しい場合を考える。この場合、ＭＯＳＦＥＴ Ｑ２１ａ，Ｑ２２ａのオン抵抗は等しくＭＯＳＦＥＴ Ｑ１１ａ，Ｑ１２ａに対して同一大きさの負荷抵抗として作用する。そのため、図８（Ａ）のようなデューティーが５０％のクロック信号ＤＣＫＴ，ＤＣＫＢが入力されたとする。すると、正相側の出力ノードｎ２の電位Ｖn2は、図８（Ｂ）の実線Ｍのように立上がり時間と立下がり時間がほぼ同一となり、それをインバータＩＮＶ１で反転した出力クロックＩＣＫＴは図８（Ｃ）の実線ｍのようにデューティーが５０％のクロックのまま出力される。
【００５０】
ここで、電圧ＶＤＰの方がＶＤＮよりも高くなった場合を考えると、この場合、ＭＯＳＦＥＴ Ｑ２１ａ，Ｑ２２ｂのオン抵抗は減り、Ｑ２１ｂ，Ｑ２２ａのオン抵抗は増加することなる。これによって、ＭＯＳＦＥＴ Ｑ１１ａは負荷が軽くなりＱ１２ａは負荷が重くなるため、正相側の出力ノードｎ２の電位Ｖn2は、図８（Ｂ）の破線Ｌのように立上がりはアクティブ負荷の作用で早くなって立上がり時間が短くなるとともに、立下がりはＱ１２ａの抵抗増加で鈍くなって立下がり時間が長くなる。その結果、出力ノードｎ２の電位Ｖn2をインバータＩＮＶ１で反転した出力クロックＩＣＫＢは図８（Ｃ）の破線ｌのようにデューティーが５０％よりも小さなクロックとして出力される。回路の対称性からＩＣＫＴはデューティーが５０％よりも大きなクロックとして出力される。
【００５１】
一方、電圧ＶＤＰの方がＶＤＮよりも低くなった場合を考えると、この場合、ＭＯＳＦＥＴ Ｑ２１ａ，Ｑ２２ｂのオン抵抗は増加しＱ２１ｂ，Ｑ２１ａのオン抵抗は減ることなる。これによって、ＭＯＳＦＥＴ Ｑ１１ａは負荷が重くなりＱ１２ａは負荷が軽くなるため、正相側の出力ノードｎ２の電位Ｖn2は、図８（Ｂ）の破線Ｓのように立上がりはアクティブ負荷の作用で遅くなって立上がり時間が長くなるとともに、立下がりはＱ１２ａの抵抗軽減で速くなって立下がり時間が短くなる。その結果、出力ノードｎ２の電位Ｖn2をインバータＩＮＶ１で反転した出力クロックＩＣＫＢは図８（Ｃ）の破線ｓのようにデューティーが５０％よりも大きなクロックとして出力される。回路の対称性からＩＣＫＴはデューティーが５０％よりも小さなクロックとして出力される。
【００５２】
デューティー調整回路１０１から出力されるクロックＩＣＫＴ，ＩＣＫＢは、ＤＬＬ外部へ出力されるのと同時に、レプリカ遅延回路１０３へ入力される。前述したように、レプリカ遅延回路１０３は入力クロックＩＣＫＴ，ＩＣＫＢに、入力バッファ１４０の遅延ｔ１および出力回路１２０の遅延ｔ３との和に相当する所定の遅延量（ｔ１＋ｔ３）を与える回路である。レプリカ遅延回路１０３の遅延量精度は、データ出力位相の精度に直接係わってくるため高精度のものが要求されるが、従来より既に幾つかの回路形式が提案されており、本実施例では従来より使用されているレプリカ回路を用いているので、ここでは回路の詳細については省略する。要するにレプリカ遅延回路１０３は、入力バッファ１４０と同一構成の回路と出力回路１２０と同一構成の回路とを直列に接続した構成とされることで、所定の遅延量（ｔ１＋ｔ３）を得るようにされる。
【００５３】
レプリカ遅延回路１０３で遅延されたクロックＲＣＫＴは、分周回路１１０によって２分周され、クロックＲＣＫＴ２とされる。また、入力バッファ１４０により取り込まれたクロックＥＣＫＴも同様に分周回路１０９によって２分周され、クロックＥＣＫＴ２となる。分周回路１０９および１１０でクロックＥＣＫＴおよびＲＣＫＴの分周を行なうことによって、前述したように、ハーモニック・ロックを防ぐことができる。分周回路１０９，１１０は、公知の分周回路と同様であり、例えば負相側出力をデータ端子にフィードバック入力したフリップフロップによりそれぞれ構成され、クロックの立ち上がりによりラッチ動作を行なうことでクロックＲＣＫＴ，ＥＣＫＴがそれぞれ２分周された信号が正相側出力端子から出力される。
【００５４】
図９には、分周回路１０９，１１０で分周されたクロックＥＣＫＴ２とＲＣＫＴ２の位相比較を行なう位相比較器１０４の具体例が示されている。位相比較器１０４は、データ端子にクロックＲＣＫＴ２がまたクロック端子にクロックＥＣＫＴ２が入力されたフリップフロップ５０１と、クロックＥＣＫＴ２の立ち上がり毎にパルスを発生するワンショットパルス発生回路５０２と、フリップフロップ５０１の正相と逆相の出力Ｑ，ＱＢを各々一方の入力端子に受け他方の入力端子にワンショットパルス発生回路５０２の出力パルスＰＵＬＳＥを共通に受けるようにされた２つのＡＮＤゲート回路５０３，５０４などから構成されている。
【００５５】
この実施例の位相比較器１０４は、図３（ｃ）と（ｅ）のように、クロックＲＣＫＴ２の立ち上がりエッジがＥＣＫＴ２の立ち上がりエッジよりも先に入力されると、フリップフロップ５０１の出力Ｑがハイレベル、反転出力ＱＢがロウレベルにされ、それらがワンショットパルス発生回路５０２の出力パルスＰＵＬＳＥにより出力されることで、図３（ｆ）のように、位相の進みを示す出力信号ＶＢＤＮにパルスが形成され、出力される。一方、クロックＲＣＫＴ２の立ち上がりエッジがＥＣＫＴ２の立ち上がりエッジよりも遅いと、フリップフロップ５０１の出力Ｑがロウレベル、反転出力ＱＢがハイレベルにされ、それらがワンショットパルス発生回路５０２の出力パルスＰＵＬＳＥにより出力されることで、図３（ｇ）のように、位相の遅れを示す出力信号ＶＢＵＰにパルスが形成され、出力される。つまり、クロックＥＣＫＴ２の位相とＲＣＫＴ２の位相のどちらが早いかに応じて、ＶＢＤＮまたはＶＢＵＰが出力されることとなる。
【００５６】
また、フリップフロップ５０１の出力Ｑは、バッファ５０５を介してＤＬＬ制御回路１１１に位相の進み／遅れを示す信号ＰＨＡＳＥとして供給される。これにより、ＤＬＬ制御回路１１１はクロックＥＣＫＴ２の位相とＲＣＫＴ２の位相のどちらが早いか知ることができる。フリップフロップ５０１のデータ入力端子側接続されているインバータ５０６はクロックＥＣＫＴ２の入力側とＲＣＫＴ２の入力側とで負荷を均等して信号伝達遅延時間を等しくするためのダミー回路である。
【００５７】
上記位相比較器１０４から出力されたパルス信号ＶＢＵＰ，ＶＢＤＮは、チャージポンプ回路１０６に入力され、クロックＥＣＫＴ２の位相とＲＣＫＴ２の位相のどちらが早いかに応じて出力電圧ＶＢが変化する。チャージポンプ回路１０６は、図１０に示されているように、４つの電流源６０１〜６０４及び４つのＭＯＳスイッチ６０５〜６０８と、抵抗６０９とキャパシタ６１０からなる低域通過フィルタとから構成される。
【００５８】
ここで、チャージポンプ回路１０６にアップ信号ＶＢＵＰのパルスが入力されると、ＭＯＳスイッチ６０５が導通状態となり、電流源６０１からの電流Ｉ１がフィルタに供給されてキャパシタ６１０が充電されて出力電圧ＶＢの電位が上昇する。一方、ダウン信号ＶＢＤＮのパルスが入力されると、ＭＯＳスイッチ６０６が導通状態となり、電流源６０３の電流Ｉ３によってキャパシタ６１０から電荷が流れ出し、出力電圧ＶＢの電位が下降する。
【００５９】
この実施例の位相比較器１０６には、電流源６０１および６０３と並列に電流源６０２および６０４が設けられているとともに、この電流源６０２とキャパシタ６１０との間およびキャパシタ６１０と電流源６０４との間にＭＯＳスイッチ６０７および６０８が設けられ、これらのＭＯＳスイッチ６０７および６０８はＤＬＬ制御回路１１１からの制御信号ＣＮＴＲＬ０，ＣＮＴＲＬ１により制御されるが、通常制御期間ではＭＯＳスイッチ６０７および６０８は共にオフ状態とされ、チャージポンプ１０６の動作に影響を与えない。ＭＯＳスイッチ６０７および６０８は、ＤＬＬ回路が動作を開始する急速制御期間にオン状態とされて、キャパシタ６１０の充放電速度を速め位相ロック状態への移行を速めるために設けられている。
【００６０】
また、この実施例のチャージポンプ回路１０６には、ＤＬＬ回路の動作開始時にＳＤＲＡＭのコントロールロジックから供給されるリセット信号ＲＳＴによりオン、オフ制御されるリセットスイッチ６１１が、電源電圧端子ＶCCとキャパシタ６１０との間に接続されており、出力電圧が一旦ＶCCに押し上がられてから動作を開始するように構成されている。
【００６１】
チャージポンプ１０６により生成された電圧ＶＢは、図１１に示されている（ａ）または（ｂ）のカレントミラー回路からなるバイアス回路１０８へ供給され、このバイアス回路１０８の出力電流によって上記可変遅延回路１０１の可変遅延素子に流れる電流が制御され、その電流の大きさによって各遅延素子の遅延時間が決定される。
【００６２】
なお、図１１（ａ）に示されているバイアス回路１０８では、単純なカレントミラー回路を用いているが、図１１（ｂ）に示すような構成のバイアス回路１０８を用いることにより可変遅延回路１０１の遅延量制御特性等を調整することも可能である。具体的には、図１１（ａ）のバイアス回路はその入力電圧ＶＢ−出力電流特性が二次関数であるが、図１１（ｂ）に示した回路では、入力電圧ＶＢと出力電圧ＮＢＩＡＳによって発生する電流が一次関数となるため、図１１（ａ）と比較して、電圧−遅延量制御特性がより線形に近くなる。
【００６３】
図１２には、レプリカ遅延回路１０３で遅延されたクロックＲＣＫＢの位相と入力バッファ１４０により取り込まれたクロックＥＣＫＢの位相を比較する位相周波数比較器１０５の具体例が示されている。
【００６４】
この実施例の位相周波数検出回路１０５は、２つのフリップフロップ８０１，８０２と１つのＮＯＲゲート回路８０３とから構成され、各々データ入力端子Ｄは電源電圧ＶCCに接続されるとともに、クロック端子に入力バッファ１４０により取り込まれたクロックＥＣＫＢとレプリカ遅延回路１０３で遅延されたクロックＲＣＫＢがそれぞれ入力され、クロックの立上がりに同期してデータ入力端子よりハイレベルを取り込む。また、フリップフロップ５０１，５０２は非同期リセット端子Ｒを持ち、このリセット端子にはフリップフロップ５０１，５０２の反転出力ＱＢを入力信号とするＮＯＲゲート回路５０３の出力がリセット信号として入力されるように構成されており、リセット端子がハイレベルにされると、入力クロックの状態に係わらず直ちにＱ出力がロウレベルに、またＱＢ出力がハイレベルにリセットされる。
【００６５】
位相周波数検出回路１０５は、図３（ｈ），（ｉ）に示されているように、クロックＥＣＫＢの立ち上がりエッジがＲＣＫＢの立ち上がりエッジよりも先に入力されると、フリップフロップ５０１の出力Ｑがハイレベル、反転出力ＱＢがロウレベルにされ、図３（ｊ）のように、位相の進みを示す出力信号ＶＤＤＮがハイレベルに変化される。次に、クロックＲＣＫＢの立ち上がりエッジが入力されると、フリップフロップ５０２の出力Ｑがハイレベル、反転出力ＱＢがロウレベルにされる。そして、フリップフロップ５０１，５０２の反転出力ＱＢが共にロウレベルにされるとその直後に、ＮＯＲゲート回路５０３の出力であるＰＦＤ_ＲＳＴ信号にハイレベルに変化される。ＰＦＤ_ＲＳＴ信号はフリップフロップ５０１，５０２のリセット端子に入力されており、出力Ｑは直ちにロウレベルに変化される。これにより、図３（ｊ），（ｋ）のように、出力信号ＶＤＤＮには長いパルスが、また出力信号ＶＤＵＰには短いパルスが現われる。逆に、ＥＣＫＢの立ち上がりエッジよりもＲＣＫＢの立ち上がりエッジの方が早いと、出力信号ＶＤＤＮには短いパルスが、また出力信号ＶＤＵＰには長いパルスが現われる。これらの信号ＶＤＤＮ，ＶＤＵＰは、チャージポンプ回路１０７に供給される。
【００６６】
図１３には、チャージポンプ回路１０７の具体的な回路例が示されている。
この実施例のチャージポンプ回路１０７は、ローパスフィルタを構成する抵抗ＲＤおよびキャパシタＣＤと、キャパシタＣＤを充放電するための定電流源７０１，７０２およびスイッチ素子７０５，７０６と、リセット用スイッチ７０７とを備え、入力側にマルチプレクサＭＵＸ０，ＭＵＸ１が、また出力側には差動増幅回路からなる出力アンプ７０３と初期電圧を生成する電圧フォロワ回路７０４が設けられている。
【００６７】
マルチプレクサＭＵＸ０，ＭＵＸ１は、ＤＬＬ制御回路１１１から供給される制御信号Ｒ＿ＬＯＣＫがハイレベルであるとき、位相周波数比較器１０５から供給される位相差を示す信号ＶＤＵＰ，ＶＤＤＮを選択し、制御信号Ｒ＿ＬＯＣＫがロウレベルであるとき、レプリカ遅延回路１０３から供給されるクロックＲＣＫＴ，ＲＣＫＢを選択して、ＭＯＳスイッチ７０５，７０６に入力させる。そして、ＭＯＳスイッチ７０５は、そのゲート端子に入力される信号がハイレベルであれば、電流源７０１の電流Ｉ１を抵抗ＲＤを介してキャパシタＣＤへ供給して充電させ、ノードｎ０の電位ＶＤを上昇させる。逆に、ＭＯＳスイッチ７０６への入力がハイレベルであれば、抵抗ＲＤを介してキャパシタＣＤから充電電荷を電流源７０２の電流Ｉ２で引き抜いてノードｎ０の電位ＶＤを下降させる。
【００６８】
ノードｎ０の電位ＶＤは参照電圧ＶＲＥＦと比較され、その電位差が差動増幅回路７０３で増幅され、差動信号ＶＤＰ，ＶＤＮとして出力される。なお、参照電圧ＶＲＥＦは、図１では省略してあるが本実施例のＤＬＬ回路を搭載したＤＤＲ ＳＤＲＡＭ内に設けられている基準電圧発生回路で発生される基準電圧である。また、チャージポンプ動作開始時のノードｎ０の電位ＶＤは参照電圧ＶＲＥＦの電位とほぼ等しいことが望ましいため、電圧フォロワ回路７０４がＤＬＬ回路の動作開始前にリセット信号ＲＳＴにより活性化されるとともに、これと同時にリセット用スイッチ７０７がオンされることにより、ノードｎ０の電位ＶＤを参照電圧ＶＲＥＦと同電位にさせるように構成されている。
【００６９】
なお、出力アンプ７０３としてＮＭＯＳ受けの差動増幅回路を採用している理由は、参照電圧ＶＲＥＦが基板電位ＶＳＳを基準として電位が安定するように生成されて供給されることと、デューティー調整回路１０２の特性からチャージポンプ回路１０７の出力ＶＤＰとＶＤＮを電源電圧ＶCCに比較的近い電位にするのが望ましいことにある。一方、電圧フォロワ回路７０４がＰＭＯＳ受けの差動増幅回路で構成されている理由は、一般的にＰＭＯＳ受けの差動増幅回路の方がＮＭＯＳ受けの差動増幅回路よりも増幅率が高く、電圧フォロワとしての性能が良いためである。
【００７０】
以上で、本実施例のＤＬＬ回路の構成についての説明を終了し、次に本実施例のＤＬＬ回路の制御方法について説明する。
【００７１】
本実施例のＤＬＬ回路においては、まず、クロックの立ち上がりエッジの位相制御が行なわれる。具体的には、制御開始時には、ＤＬＬ制御回路１１１から出力される制御信号Ｒ＿ＬＯＣＫがロウレベルにされて、チャージポンプ回路１０７はレプリカ遅延回路１０３から供給されるクロックＲＣＫＴ，ＲＣＫＢを選択して動作する。これにより、デューティー調整回路１２はクロックＩＣＫＴ，ＩＣＫＢのデューティーを５０％とするように動作する。図５および図６のような形式の可変遅延回路１０１はデューティーが５０％からずれているとクロックの立ち上がりエッジと立ち下がりエッジに対する遅延効果が異なり、正確な遅延量の設定が行なわれないためである。このデューティー調整動作については、後に詳しく説明する。
【００７２】
クロックの立ち上がりエッジの位相制御では、位相比較器１０４に入力されるクロックＲＣＫＴ２の位相がＥＣＫＴ２の位相より進んでいる場合には、ＶＢＤＮパルスが出力されてバイアス電圧ＶＢの電位が下がり、可変遅延回路１０１の遅延量を増大させ、クロックＲＣＫＴ２の位相が遅れるように制御される。一方、位相比較器１０４に入力されるクロックＲＣＫＴ２の位相がＥＣＫＴ２の位相より遅れている場合には、ＶＢＵＰパルスが出力されてバイアス電圧ＶＢの電位が上がり、可変遅延回路１０１の遅延量を減少させ、クロックＲＣＫＴ２の位相が進むように制御される。このようなフィードバックループによって、クロックＥＣＫＴ２とＲＣＫＴ２の位相は常に等しくなるように調整され、式１が成り立ち、入力クロックＣＬＫ，／ＣＬＫと位相が一致したデータＤＱ０〜ＤＱ１５が出力される。
【００７３】
さらに、本実施例のＤＬＬ回路においては、ＤＬＬが動作を開始してから立ち上がりエッジが位相ロックするまでの期間を短縮するために３段階のロックイン制御を行なっている。以下、この３段階ロックイン制御を説明する。まず、ＤＬＬ動作開始直後はチャージポンプ回路１０６のリセットスイッチ６１１がリセット信号ＲＳＴによりオンされることにより、出力電圧ＶＢは電源電圧ＶＣＣにリセットされる。また、チャージポンプ回路１０６の電流量を調整する制御信号ＣＮＴＲＬ０，ＣＮＴＲＬ１はハイレベルにリセットされる。
【００７４】
このようにしてチャージポンプ回路１０６の出力電圧ＶＢがＶＣＣにされると、可変遅延回路１０１の遅延量は最小になる。このとき、ＤＬＬ動作開始直後の出力データＤＱの立ち上がりエッジ位相は、図１４（Ａ）に示すように、進み側（グラフは負の値で位相進みを示す）となる。仮に、ＤＬＬ動作開始直後、データの位相が遅れ側（正の値）になっている場合、ＣＬＫ，／ＣＬＫの周期（ｔＣＫ）が小さすぎてＤＬＬはロックできないことになる。ここでは、ＤＬＬ動作開始直後のＤＱ出力は位相が進んでいるものとして以下説明する。
【００７５】
ＤＬＬ動作開始直後に出力データＤＱの位相が進み側にあると、位相比較器１０４は位相比較の結果、信号ＰＨＡＳＥをハイレベルとしてＤＬＬ制御回路１１１へ出力し、パルス信号ＶＢＤＮをチャージポンプ回路１０６へ出力する。この時、ＤＬＬ制御回路１１からチャージポンプ回路１０６へ供給される制御信号ＣＮＴＲＬ０がハイレベルとされるため、チャージポンプ回路１０６のチャージダウン電流はＩ１＋Ｉ３となり、可変遅延回路１０１の遅延量が急速に増大され、出力データＤＱの位相を遅らせる（急速制御期間Ｔ１）。その後、出力データＤＱの位相が遅れ側になったとき信号ＰＨＡＳＥはロウレベルに変化し、ＤＬＬ制御回路１１１はこの信号ＰＨＡＳＥの変化を見て、チャージポンプ回路１０６に対する制御信号ＣＮＴＲＬ０をロウレベルとする。
【００７６】
また、出力データＤＱの位相が遅れ側となった時点から、チャージポンプ回路１０６へパルス信号ＶＢＵＰが出力される。しかして、このときＣＮＴＲＬ０はロウレベルとなったがＣＮＴＲＬ１はハイレベルのままであるため、チャージポンプ回路１０６のチャージアップ電流はＩ１＋Ｉ２となる。ここで、図１０のチャージポンプ回路１０６は、Ｉ２＜Ｉ３の関係になるように電流源６０１〜６０４の電流値が調整されており、これにより、急速制御期間Ｔ１よりはゆっくりと出力データＤＱの位相が遅れ方向に制御される（急速制御期間Ｔ２）。
【００７７】
次に、再び位相が進み側になると、信号ＰＨＡＳＥがハイレベルとなり、チャージポンプ回路１０６に対する制御信号ＣＮＴＲＬ１はロウレベルに変化される。この後はチャージポンプ回路１０６のチャージアップ電流，チャージダウン電流はともにＩ１となり、出力データＤＱの位相が０になるように微調整を行う（通常制御期間Ｔ３）。通常制御期間に入ってで初めて信号ＰＨＡＳＥがロウレベルに変化したとき、クロックの立ち上がりエッジがロックしたことになる。この時、ＤＬＬ制御回路１１１から出力される信号Ｒ＿ＬＯＣＫは立ち上がりエッジがロックしたことを示すハイレベルに変化される（立ち上がりエッジロック期間Ｔ４）。
【００７８】
次に、クロックのデューティー制御について説明する。この実施例では、クロックＲＣＫＴ，ＲＣＫＢのデューティーを５０％へ制御するモードと、クロックＲＣＫＢのデューティーを入力クロックＥＣＫＢと一致させるモードとが存在し、ＤＬＬ制御回路１１１から出力される信号Ｒ＿ＬＯＣＫが非ロック状態を示すロウレベルの時は、クロックＲＣＫＴ，ＲＣＫＢのデューティーが５０％となるように制御し、信号Ｒ＿ＬＯＣＫ信号がロック状態を示すハイレベルの時は、クロックＲＣＫＢのデューティーを入力クロックＥＣＫＢと一致させる制御を行う。
【００７９】
まず、クロックのデューティーを５０％に制御する場合について説明すると、信号Ｒ＿ＬＯＣＫがロウレベルであるので、図１３のチャージポンプ１０７のマルチプレクサＭＵＸ０，ＭＵＸ１は、クロックＲＣＫＴ，ＲＣＫＢを選択する。ここで、図１５に示すように、クロックＲＣＫＴのパルス幅が広く、クロックＲＣＫＢのパルス幅が狭い場合を考えると、チャージポンプ回路１０７において、クロックＲＣＫＴがハイレベルのときはノードｎ０の電位ＶＤは上昇し、逆にクロックＲＣＫＢがハイレベルのときはノードｎ０の電位ＶＤは下降する。しかして、クロックＲＣＫＴのパルス幅の方がクロックＲＣＫＢのパルス幅よりも広いため、全体としてはノードｎ０の電位ＶＤは次第に上昇していく。
【００８０】
これによって、ノードｎ０の電位ＶＤを差動増幅回路７０３によって増幅した出力ＶＤＮが上昇し、ＶＤＰが下降する。このような出力ＶＤＮ，ＶＤＰが図７のデューティー調整回路１０２に供給されると、前述したようにクロックＩＣＫＴ，ＲＣＫＴのパルス幅は減少し、クロックＩＣＫＢ，ＲＣＫＢのパルス幅は増加し、クロックＲＣＫＴ，ＲＣＫＢのデューティーが５０％でチャージポンプ回路１０７の出力電位ＶＤＮ，ＶＤＰは均衡する。なお、上記とは逆に、クロックＲＣＫＴのパルス幅が狭く、ＲＣＫＢのパルス幅が広い場合は、チャージポンプ回路１０７の出力電位ＶＤＮが下降し、ＶＤＰが上昇し、クロックＲＣＫＴ，ＲＣＫＢのデューティー５０％で均衡する。そして、このように、クロックＲＣＫＴ，ＲＣＫＢのデューティー５０％で均衡している状態で、前述したレプリカ遅延回路１０３−位相比較器１０４−可変遅延回路１０１のフィードバックループによる立ち上がりエッジの位相制御が行なわれる。
【００８１】
次に、位相ロック後におけるクロックＲＣＫＢのデューティーをＥＣＫＢと一致させる制御について、図１６を参照しながら説明する。図１６（ａ）はクロックＲＣＫＢの立ち上がりエッジが遅れている場合、図１６（ｂ）はクロックＲＣＫＢの立ち上がりエッジが進んでいる場合を示す。なお、このデューティー制御に入る前にクロックＲＣＫＴの立ち上がりエッジすなわちＲＣＫＢの立ち下がりエッジの位相合わせが終了しているので、図１６では、クロックＲＣＫＢとＥＣＫＢの立ち下がりエッジは一致している。
【００８２】
このように、入力ＥＣＫＴとＲＣＫＴの立ち上がりエッジの位相は一致しているので、本来なら入力側クロックＥＣＫＴのデューティーとＲＣＫＴのデューティーが一致していれば、ＲＣＫＢとＥＣＫＢの立ち上がりエッジの位相は一致するはずである。しかし、図５および図６のような構成を有する可変遅延回路１０１では、内部の負荷の不平衡や電流駆動力の不平衡等により入力側クロックＥＣＫＴ，ＥＣＫＢのデューティーに対して、出力側クロックＲＣＫＴ，ＲＣＫＢのデューティーが変化してしまい、それによりＲＣＫＢとＥＣＫＢの立ち上がりエッジの位相は一致しない場合が生じる。図１６（ａ），（ｂ）はそのような状態を示す。
【００８３】
前述したように、位相ロック状態では、信号Ｒ＿ＬＯＣＫはハイレベルとされることから、図１３のチャージポンプ回路１０７は入力信号として位相周波数比較器１０５の出力ＶＤＵＰ，ＶＤＤＮを選択している。一方、上記のようにクロックＲＣＫＢとＥＣＫＢの立ち上がりが一致していない場合には、図１６に示すように、両クロックの位相差と等しい幅のＶＤＤＮ信号もしくはＶＤＵＰ信号が位相周波数比較器１０５から出力される。このＶＤＤＮ，ＶＤＵＰ信号は、チャージポンプ回路１０７へ供給される。そして、図１６（ａ）のようにクロックＥＣＫＢの立ち上がりエッジが早ければ、位相周波数比較器１０５から出力される信号ＶＤＤＮ，ＶＤＵＰは、ＶＤＤＮが大きくＶＤＵＰが小さいため、チャージポンプ回路１０７の出力ＶＤＰの電位が下降し、ＶＤＮの電位が上昇する。
【００８４】
これにより、図７のデューティー調整回路１０２は、クロックＩＣＫＴのパルス幅を増加させ、ＩＣＫＢのパルス幅を減少させる。その結果、クロックＩＣＫＴ，ＩＣＫＢのデューティーは入力側クロックＥＣＫＢ，ＥＣＫＢのデューティーに近づく。この制御を数回行なうと、クロックＲＣＫＢの立ち上がりエッジがＥＣＫＢの立ち上がりエッジと一致するようになる。
【００８５】
逆に、図１６（ｂ）のようにクロックＲＣＫＢの立ち上がりエッジが早ければ、位相周波数比較器１０５から出力される信号ＶＤＤＮ，ＶＤＵＰは、ＶＤＵＰが大きくＶＤＤＮが小さいため、チャージポンプ回路１０７の出力ＶＤＰの電位が上昇し、ＶＤＮの電位が下降する。これにより、図７のデューティー調整回路１０２は、クロックＩＣＫＴのパルス幅を減少させ、ＩＣＫＢのパルス幅を増加させる。
【００８６】
その結果、クロックＩＣＫＴ，ＩＣＫＢのデューティーは入力側クロックＥＣＫＢ，ＥＣＫＢのデューティーに近づく。この制御を数回行なうと、クロックＲＣＫＢの立ち上がりエッジがＥＣＫＢの立ち上がりエッジと一致する。クロックＲＣＫＢの立ち上がりエッジとＥＣＫＢの立ち上がりエッジが一致すると、ＶＤＵＰ，ＶＤＤＮのパルス幅は極めて小さくなり、かつパルス幅が一致する。この状態で、デューティー制御は均衡し、クロックＲＣＫＢの立ち上がりエッジとＥＣＫＢの立ち上がりエッジが一致した状態が保たれる。なお、このデューティー制御の間においても、入力クロックＥＣＫＢの立ち下がりエッジとＲＣＫＢの立ち下がりエッジが可変遅延回路の遅延量制御によって常に一致するように制御されている。よって、クロックＲＣＫＢの立ち上がりエッジがＥＣＫＢの立ち上がりエッジと一致したことで、クロックＥＣＫＢとＲＣＫＢのデューティーは一致したと言える。
【００８７】
次に、本実施例のＤＬＬ回路における位相制御開始から位相ロック状態に到るまでの位相制御とデューティー制御との関連をより具体的に説明する。なお、ここでは、入力クロックＣＫＴのデューティーは４０％であるとする。このとき、逆相のクロック／ＣＬＫのデューティーは言うまでもないが６０％である。
【００８８】
図１４に示すように、ＤＬＬ回路の動作開始から立ち上がりエッジがロックされるまでの期間Ｔ１〜Ｔ３は、デューティーの制御はクロックＲＣＫＴ，ＲＣＫＢのデューティーが５０％に向かうように行なわれるため、出力データＤＱのデューティーは４０％からしだいに変化して５０％になる。そして、立ち上がりエッジがロックしたタイミングｔＬ以降は、クロックＲＣＫＢのデューティーをＥＣＫＢと一致させるように制御するため、出力データＤＱのデューティーは５０％から速やかに入力クロックＣＬＫのデューティー４０％に変化する。
【００８９】
なお、立ち上がりエッジがロックされるまでの期間Ｔ１〜Ｔ３は、デューティーの制御を行なわなくても原理的に問題はない。しかし、図６に示すようなアナログ制御方式の可変遅延素子４０１は、可変遅延回路１０１での遅延量ｔ２が大きくなると、バイアス電圧ＮＢＩＡＳを低くしても立ち下がりエッジの遅延量は増加するが、立ち上がりエッジの遅延量が増加しなくなるおそれがある。そのため、サイクル時間ｔCKが大きい場合、遅延量ｔ２が正常に制御できる限界を超えてバイアス電圧ＮＢＩＡＳが低くなることがある。そして、立ち上がりエッジの遅延量が増加しなくなった場合、立ち上がりエッジで位相がロックできなくなり、立ち上がりエッジの位相制御が破綻してしまうおそれがある。
【００９０】
しかしその時、本実施例のように、クロックのデューティーを５０％に制御していれば、可変遅延回路１０１の出力クロックＤＣＫＴ，ＤＣＫＢの立ち上がりエッジの遅延量が増加しなくても、立ち下がりエッジの遅延量が増加することで、デューティー調整回路１０２の出力クロックＩＣＫＴ，ＩＣＫＢの立ち上がりエッジの遅延量は増加する。これによって、バイアス電圧ＮＢＩＡＳが低い状態で立ち上がりエッジの位相制御が破綻するのを回避し、デューティーずれに伴なう位相ロックレンジの減少を防止することができる。
【００９１】
図１８は、本発明を適用したＤＬＬ回路を塔載したＤＤＲ ＳＤＲＡＭのブロック図を示す。
【００９２】
図１８のＳＤＲＡＭは、複数のメモリセルがマトリックス状に配置された例えば４つのバンクからなり全体で２５６メガビットのような記憶容量を有するメモリセルアレイ２００Ａ〜２００Ｄと、外部から入力されるアドレスＡ０〜Ａ１４を内部に取り込むアドレスバッファ２０４と、前記アドレスバッファ２０４により取り込まれたアドレスのうち行アドレスをラッチする行アドレスラッチ２０５と、前記アドレスバッファ２０４により取り込まれたアドレスのうちバンクアドレスをデコードしてメモリセルアレイ２００Ａ〜２００Ｄのいずれかを選択するバンク選択回路２１２と、列アドレスをラッチする列アドレスラッチ２０６と、行アドレスをデコードしてメモリアレイ２００Ａ〜２００Ｄ内のワード線を選択する行アドレスデコーダ２０１Ａ〜２０１Ｄと、ワード線の選択によりビット線に読み出された信号を増幅するセンスアンプ回路２０３Ａ〜２０３Ｄと、列アドレスラッチ２０６にラッチされた列アドレスを内部で自動的に更新する列アドレスカウンタ２０７と、列アドレスをデコードしてメモリアレイ２００Ａ〜２００Ｄ内のカラム（ビット線）を選択する列アドレスデコーダ２０３Ａ〜２０３Ｄと、外部から入力されるチップセレクト信号／ＣＳなどの制御信号を受けて内部の制御信号を生成するコントロールロジック２０９と、前記メモリセルアレイ２００Ａ〜２００Ｄから読み出されたデータを外部に出力するデータ出力バッファ２１１と、前記出力バッファ２１１から出力されるデータのタイミングを示すデータストローブ信号ＤＱＳの出力バッファ２１５と、前記出力バッファ２１１から出力されるデータのタイミングを制御する本発明に係るＤＬＬからなるクロック生成回路２１４と、外部から入力されるデータを受ける入力バッファ２１０と、外部から入力される制御信号に基づいてメモリセルアレイ２００Ａ〜２００Ｄのリフレッシュを行なうリフレッシュ制御回路２０８と、外部から入力されるアドレス信号の一部に基づいて動作モードを設定するモードレジスタ２１３などを備えている。
【００９３】
前記コントロールロジック２０９に外部から入力される制御信号としては、チップを選択状態にする前記チップセレクト信号／ＣＳの他、互いに逆相の一対のクロックＣＬＫ，／ＣＬＫ、クロックが有効であることを示すクロックイネーブル信号ＣＫＥ、行アドレスストローブ信号／ＲＡＳ（以下、ＲＡＳ信号と称する）、列アドレスストローブ信号／ＣＡＳ（以下、ＣＡＳ信号と称する）、データの書込み動作を指示するライトイネーブル信号／ＷＥ、データの入出力タイミングを示すデータストローブ信号ＤＱＳ、データの入出力を禁止するデータマスク信号ＤＭなどがある。これらの信号のうち符号の前に“／”が付されているものは、ロウレベルが有効レベルであることを意味している。コントロールロジック２０９は、入力コマンドのうちモードレジスタへの設定を指示するＭＲＳコマンドに応じて、内部レジスタにＣＡＳレイテンシの値等が保持される。
【００９４】
この実施例のＤＤＲ ＳＤＲＡＭにおいては、外部クロックＣＬＫ，／ＣＬＫはクロックイネーブルＣＫＥ信号がハイレベルであるときコントロールロジック２０９に対して有効とされる。ＤＬＬから出力される内部クロックはＤＤＲ ＳＤＲＡＭの読出し（ＲＥＡＤ）動作時に必要になるため、ここではＤＤＲ ＳＤＲＡＭにおける読出し動作について説明する。
【００９５】
ＤＤＲ ＳＤＲＡＭに限らずアドレスマルチプレクスを採用しているＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）は、アクティブコマンドＡＣＴＶの入力により行アドレスが取り込まれてメモリセルアレイ２００Ａ〜２００Ｄがアクティブ状態にされる。その後、読出しコマンドＲＥＡＤが入力されると列アドレスが取り込まれてカラムの選択が行なわれる。
【００９６】
ＤＤＲ ＳＤＲＡＭではデータ入出力の効率を上げるため、４つのメモリセルアレイ２００Ａ〜２００Ｄに分割されている。メモリセルアレイ２００Ａ〜２００Ｄをアクティブにするために、ＣＬＫが立ち上がり側のＣＬＫ，／ＣＬＫのクロスポイント時に、ＣＫＥ＝１，／ＣＳ＝０，／ＲＡＳ＝０，／ＣＡＳ＝１，／ＷＥ＝１という信号の組合せからなるアクティブコマンドＡＣＴＶが入力されると、アドレス信号Ａ０〜Ａ１４信号はバンクアドレス信号と行アドレス信号とに分割され、それぞれバンク選択回路２１２と行アドレスラッチ２０６へ取り込まれる。そして、バンクアドレス信号に対応したバンクと行アドレス信号に対応したワード線が選択されると、選択ワード線に接続されているメモリセルのデータがビット線に読み出されてセンスアンプ回路２０２Ａ〜２０２Ｄによって増幅され、保持される。
【００９７】
その後、センスアンプ回路２０２Ａ〜２０２Ｄから目的のデータを読み出すため、列アドレスを指定する。ＣＬＫが立ち上がり側のＣＬＫ，／ＣＬＫのクロスポイント時に、ＣＫＥ＝１，／ＣＳ＝０，／ＲＡＳ＝１，／ＣＡＳ＝０，／ＷＥ＝１という信号の組合せからなる読出しコマンドＲＥＡＤが入力されると、アドレス信号Ａ０〜Ａ１４信号はバンクアドレス信号と列アドレス信号とに分割され、それぞれバンク選択回路２１２と列アドレスラッチ２０６へ取り込まれる。／ＷＥ＝１が指定されているため、コントロールロジック２０９は読み出し動作であることを認識し、バンクアドレス信号で指定されたバンクがアクティブであれば読み出し動作を開始する。そして、列アドレスデコーダ２０３Ａ〜２０３Ｄによって選択されたカラムのデータはデータ出力バッファ２１１へ読み出され、ＤＬＬ２１４から出力される内部クロックのタイミングでラッチされる。ＤＬＬ２１４から出力される内部クロックは、前述したように、データ出力バッファ２１１における遅延の分だけ、ＣＬＫ，／ＣＬＫに対して早い位相を持っているため、出力データＤＱは外部クロックＣＬＫ，／ＣＬＫと同位相となる。
【００９８】
また、ＤＤＲ ＳＤＲＡＭは、アクティブコマンドＡＣＴＶが発行されてから読出しコマンドＲＥＡＤが発行できるようになるまでのサイクル数、読出しコマンドＲＥＡＤが発行されてからデータが出力されるまでのサイクル数、ＤＬＬのオン／オフなど、様々な動作条件を内部レジスタ２１３に保持する。この内部レジスタ２１３の値を書きかえるためのコマンドが存在する。ＤＤＲ ＳＤＲＡＭは大きく分けて２種類の内部レジスタが存在し、それぞれＭＲＳ（モードレジスタセット）コマンド及びＥＭＲＳ（エクステンディッドモードレジスタセット）コマンドで内容を書きかえる。ＣＬＫが立ち上がり側のＣＬＫ，／ＣＬＫのクロスポイント時に、ＣＫＥ＝１，／ＣＳ＝０，／ＲＡＳ＝０，／ＣＡＳ＝０，／ＷＥ＝０という信号の組合せが入力され、例えばその時のアドレス信号Ａ１４の値が“０”の場合はＭＲＳコマンド、Ａ１４が“１”の場合にはＥＭＲＳコマンドとなる。Ａ１４以外のアドレスの入力によって、レジスタの内容が適宜書き換えられる。
【００９９】
また、ＤＬＬ２１４は、電源投入直後もしくはセルフリフレッシュ状態から抜けたときにモードレジスタ設定コマンドＭＲＳやセルフリフレッシュ終了コマンドＳＥＬＦＸが入力されることにより動作を開始するようにされる。この時ＤＤＲ ＳＤＲＡＭの規格によって、図１７に示すように、モードレジスタ設定コマンドＭＲＳやセルフリフレッシュ終了コマンドＳＥＬＦＸが入力されてから、最低でも２００サイクルの期間ＲＥＡＤコマンドを投入することは禁止されている。したがって、この２００サイクルの間に、ＤＬＬでの位相ロック動作が完了すればよく、前記実施例のＤＬＬではそのような位相ロックが可能である。しかも、モードレジスタ設定コマンドＭＲＳやセルフリフレッシュ終了コマンドＳＥＬＦＸが入力されるときに、クロックの周期が変更されていても前記実施例のＤＬＬを搭載したＳＤＲＡＭでは周期に応じた位相ロックが行なわれる。従って、クロック周波数の遅い低消費電力モードを有するシステムでは、前記実施例のＤＬＬを搭載したＳＤＲＡＭの消費電力も低減することができる。
【０１００】
以上、本発明よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、本実施例ではクロックのデューティー調整回路を可変遅延回路の出力直後に設けたが、デューティー調整機能は可変遅延回路１０１内に設けることも可能である。また、実施例のデューティー調整回路１０２は、クロックＤＣＫＴ，ＤＣＫＢのデューティーを調整しつつ増幅する形式の回路で構成されているが、それぞれの機能を独立させ、デューティー調整回路＋小信号増幅回路のような構成を有する回路を用いてもかまわない。
【０１０１】
さらに、クロックのデューティー制御を行う信号（例えばＶＤＰ，ＶＤＮ）をＤＬＬ外部に出力して、入力バッファ回路１４０や出力データラッチ回路１２１やデータ出力バッファ１２２でデューティー調整を行なうようにし良い。ただし、ＤＬＬ外部でデューティー調整を行なう場合には、レプリカ遅延回路１０３にもデューティー調整機能を付加する必要がある。 さらに、本実施例で用いた可変遅延回路１０１は、クロックＥＣＫＴ，ＥＣＫＢのデューティーが５０％から外れている場合、遅延制御特性が悪化する場合が考えられるため、入力バッファ回路１４０においてＲ＿ＬＯＣＫ信号の状態に係わらずクロックＥＣＫＴ，ＥＣＫＢのデューティーが５０％になるよう制御し、ＤＬＬ回路内部で出力データＤＱとデータストローブ信号ＤＱＳのデューティーが入力クロックＣＬＫと等しくなるように制御すると言う応用例も考えられる。
【０１０２】
また、本実施例では、Ｒ＿ＬＯＣＫ信号を用いて立ち上がりエッジの位相ロックを検出し、Ｒ＿ＬＯＣＫ信号に応じてデューティーを制御する方式を変更するように構成したが、立ち上がりエッジの位相ロックを検出することが困難な制御の場合には、ある決められた期間で立ち上がりエッジを確実に位相ロックできるように設計し、その期間が過ぎる前はデューティーを５０％に制御するかもしくは無制御とし、その期間が過ぎた後は出力データＤＱとデータストローブ信号ＤＱＳのデューティーが入力クロックＣＬＫと等しくなるように制御すると言う方式も考えられる。
【０１０３】
また、本方式はＤＬＬ回路に限定するものではなく、基準となるクロックに位相を一致させるように制御する他のクロック生成回路においても有効な発明である。例えば、ＰＬＬ（フェイズ・ロックド・ループ），ＳＭＤ（シンクロナス・ミラー・ディレイ），ＮＤＣ（ネガティブ・ディレイ・サーキット），ＢＤＤ（バイ・ディレクショナル・ディレイ）などを用いたクロック生成回路にデューティー調整回路を設け、立ち上がりエッジをＰＬＬ，ＳＭＤ，ＮＤＣ，ＢＤＤで制御し、立ち下がりエッジをデューティー調整回路で制御すると言った方式が考えられる。さらに、クロックの立ち下がりエッジで遅延量を制御し、立ち上がりエッジでデューティーを制御すると言った方式も考えられる。
【０１０４】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
【０１０５】
すなわち、本発明を適用したクロック生成回路は、クロックの立ち上がりエッジと立ち下がりエッジの双方において高精度な位相制御を行なうことが可能になり、出力クロックのデューティーを入力クロックのデューティーに一致させることができる。また、可変遅延回路の動作が限界に達し、立ち下がりエッジの遅延量は大きくなるが、立ち下がりエッジの遅延量は大きくならないような状態でも立ち上がりエッジの位相ロックを行なうことができる。
【図面の簡単な説明】
【図１】本発明を適用したＤＬＬ回路の一実施例の概略構成を示すブロック図である。
【図２】実施例のＤＬＬ回路における１ＣＫロック状態と２ＣＫロック状態における外部クロックの周期と内部遅延との関係を示す説明図である
【図３】実施例のＤＬＬ回路におけるハーモニックロックを説明するタイミング図である
【図４】本発明を適用して有効な半導体記憶装置の一例としてのＳＤＲＡＭにおけるに入力バッファ回路の具体例を示す回路図である。
【図５】実施例のＤＬＬ回路における可変遅延回路の具体例を示すブロック図である。
【図６】実施例のＤＬＬ回路における可変遅延回路を構成する可変遅延素子の具体例を示す回路図である。
【図７】実施例のＤＬＬ回路におけるデューティー調整回路の具体例を示す回路図である。
【図８】図７のデューティー調整回路の動作を示す波形図である。
【図９】実施例のＤＬＬ回路における位相比較器の具体例を示すブロック図である。
【図１０】実施例のＤＬＬ回路における第１のチャージポンプ回路１０４の具体例を示す回路図である。
【図１１】実施例のＤＬＬ回路におけるカレントミラー型バイアス回路の具体例を示す回路図である。
【図１２】実施例のＤＬＬ回路における位相周波数比較器の具体例を示すブロック図である。
【図１３】実施例のＤＬＬ回路における第２のチャージポンプ回路１０７の具体例を示す回路図である。
【図１４】実施例のＤＬＬ回路が位相ロックするまでの各信号の遷移を示すタイミング図である。
【図１５】図１３のチャージポンプ回路の動作を示すタイミング図である。
【図１６】実施例のＤＬＬ回路において出力クロックの立ち下がりエッジを入力クロックの立ち下がりと一致させるときの各信号の遷移を示すタイミング図である。
【図１７】ＳＤＲＡＭにおけるＳＥＬＦＸコマンド入力からＲＥＡＤコマンド投入までのサイクル数を説明するタイミング図である。
【図１８】本発明を適用したＤＬＬ回路を用いたＤＤＲ ＳＤＲＡＭの実施例を示すブロック図である。
【符号の説明】
１０１ 可変遅延回路
１０２ デューティー調整回路
１０３ レプリカ遅延回路
１０４ 位相比較器
１０５ 位相周波数比較器
１０６，１０７ チャージポンプ回路
１０８ バイアス回路
１０９，１１０ 分周回路
１１１ ＤＬＬ制御回路
１２０ データ出力回路
１３０ データストローブ信号出力回路
１４０ 入力バッファ回路
４０１ 可変遅延素子
Claims (6)
- 少なくとも１つの入力端子と、少なくとも１つの出力端子と、
前記入力端子に信号が入力された時刻から前記出力端子より信号が出力するまでの時間に対応した所定の遅延を入力信号に付与する固定遅延付与手段と、
遅延時間制御端子を備え、該遅延時間制御端子への制御電圧に応じて入力信号に遅延を与えて出力する可変遅延回路と、
デューティー制御端子を備え、該デューティー制御端子への制御電圧に応じて入力された信号のパルス幅を変化させてデューティー比を調整するデューティー調整回路と、
上記遅延時間制御電圧を生成する遅延時間制御手段と、
上記デューティー制御端子に印加される制御電圧を生成するデューティー制御手段とを有し、
前記固定遅延付与手段は、前記入力端子から前記可変遅延回路までの信号経路の遅延と、前記可変遅延回路から前記出力端子までの信号経路の遅延との和に相当する固定遅延を入力信号に付与し、
前記遅延時間制御手段は、前記固定遅延付与手段から出力された信号の位相と前記可変遅延回路に入力される信号の位相とを比較し位相差に応じた信号を出力する位相比較回路と、該位相比較回路から出力される位相差に応じた信号に基づいて前記遅延時間制御端子に印加される制御電圧を生成する制御電圧生成手段とから構成され、
前記デューティー制御手段は、前記可変遅延回路の入力側の信号の位相と前記可変遅延回路の出力側の信号の位相とを比較し位相差に応じた信号を出力する第２の位相比較回路と、該第２の位相比較回路から出力される位相差に応じた信号に基づいて前記デューティー制御端子に印加される制御電圧を生成する第２の制御電圧生成手段とから構成されていることを特徴とするクロック生成回路。 - 前記デューティー調整回路は前記可変遅延回路の後段側に設けられ、前記固定遅延付与手段はさらにそのデューティー調整回路の後段側に設けられるとともに、前記デューティー調整回路は、前記固定遅延付与手段から出力される信号のデューティー比を、前記可変遅延回路の入力信号のデューティー比と同一にするようパルス幅を変化させることを特徴とする請求項１に記載のクロック生成回路。
- 前記遅延時間制御手段は、前記可変遅延回路に入力される信号の立ち上がりまたは立ち下がりエッジの位相と、前記固定遅延付与手段から出力される信号の立ち上がりまたは立ち下がりエッジの位相と、を比較し位相差に応じて前記遅延時間制御端子に印加される制御電圧を生成し、
前記デューティー制御手段は、前記可変遅延回路に入力される信号の立ち下がりまたは立ち上がりエッジの位相と、前記固定遅延付与手段から出力される信号の立ち下がりまたは立ち上がりエッジの位相と、を比較し位相差に応じて前記デューティー制御端子に印加される制御電圧を生成するように構成されていることを特徴とする請求項１または２に記載のクロック生成回路。 - 前記可変遅延回路は入力された差動信号を遅延して差動信号として出力するように構成されるとともに、前記固定遅延付与手段から出力される信号も差動信号であり、前記デューティー制御手段は前記固定遅延付与手段から出力される差動信号に基づいて前記デューティー制御端子に印加される制御電圧を発生可能に構成されていることを特徴とする請求項１ないし３のいずれかに記載のクロック生成回路。
- 前記遅延時間制御手段を構成する前記位相比較回路は、比較される２つの信号の位相の進みまたは遅れを示す信号を出力するように構成されるとともに、該位相の進みまたは遅れを示す信号に基づいて位相ロック状態を判定する位相ロック判定手段が設けられ、該位相ロック判定手段から出力される位相ロック状態を示す信号に基づいて前記デューティー制御手段が前記第２の位相比較回路から出力される位相差に応じた信号または前記固定遅延付与手段から出力される信号を選択し、選択した信号に基づいて前記デューティー制御端子に印加される制御電圧の生成を行なうように構成されていることを特徴とする請求項１ないし４のいずれかに記載のクロック生成回路。
- 少なくとも１つの入力端子と、少なくとも１つの出力端子と、前記入力端子に信号が入力された時刻から前記出力端子より信号が出力するまでの時間に対応した所定の遅延を付与する固定遅延付与手段と、遅延時間制御端子を備え該遅延時間制御端子への制御電圧に応じて入力信号に遅延を与えて出力する可変遅延回路と、デューティー制御端子を備え該デューティー制御端子への制御電圧に応じて入力された信号のパルス幅を変化させてデューティー比を調整するデューティー調整回路と、上記遅延時間制御電圧を生成する遅延時間制御手段と、上記デューティー制御電圧を生成するデューティー制御手段とを有するクロック生成回路において、
まず入力信号の立ち上がりエッジまたは立ち下がりエッジのいずれかに基づいて前記可変遅延回路により信号の位相を調整した後、他のエッジに基づいて前記デューティー調整回路によりデューティー比の調整を行なうことを特徴とするクロック生成回路の制御方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000222309A JP3888603B2 (ja) | 2000-07-24 | 2000-07-24 | クロック生成回路および制御方法並びに半導体記憶装置 |
| TW090114872A TW535162B (en) | 2000-07-24 | 2001-06-19 | Clock generating circuit, its control method and semiconductor storage device |
| US09/908,857 US6703879B2 (en) | 2000-07-24 | 2001-07-20 | Clock generation circuit, control method of clock generation circuit and semiconductor memory device |
| KR1020010044609A KR100764111B1 (ko) | 2000-07-24 | 2001-07-24 | 클럭생성회로, 클럭생성회로의 제어방법, 및 반도체기억장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000222309A JP3888603B2 (ja) | 2000-07-24 | 2000-07-24 | クロック生成回路および制御方法並びに半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002042469A JP2002042469A (ja) | 2002-02-08 |
| JP3888603B2 true JP3888603B2 (ja) | 2007-03-07 |
Family
ID=18716568
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000222309A Expired - Fee Related JP3888603B2 (ja) | 2000-07-24 | 2000-07-24 | クロック生成回路および制御方法並びに半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6703879B2 (ja) |
| JP (1) | JP3888603B2 (ja) |
| KR (1) | KR100764111B1 (ja) |
| TW (1) | TW535162B (ja) |
Families Citing this family (68)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001068650A (ja) * | 1999-08-30 | 2001-03-16 | Hitachi Ltd | 半導体集積回路装置 |
| US6798259B2 (en) * | 2001-08-03 | 2004-09-28 | Micron Technology, Inc. | System and method to improve the efficiency of synchronous mirror delays and delay locked loops |
| KR100744109B1 (ko) * | 2001-10-23 | 2007-08-01 | 삼성전자주식회사 | 공정, 전압 및 온도의 변화에 따라 단자들의 상태를최적으로 변화시킬 수 있는 메모리 장치 |
| KR100477809B1 (ko) * | 2002-05-21 | 2005-03-21 | 주식회사 하이닉스반도체 | 듀티 사이클 교정이 가능한 디지털 디엘엘 장치 및 듀티사이클 교정 방법 |
| JP3776847B2 (ja) * | 2002-07-24 | 2006-05-17 | エルピーダメモリ株式会社 | クロック同期回路及び半導体装置 |
| KR100486256B1 (ko) * | 2002-09-04 | 2005-05-03 | 삼성전자주식회사 | 듀티사이클 보정회로를 구비하는 반도체 메모리 장치 및상기 반도체 메모리 장치에서 클럭신호를 보간하는 회로 |
| KR100490655B1 (ko) * | 2002-10-30 | 2005-05-24 | 주식회사 하이닉스반도체 | 듀티 사이클 보정 회로 및 그를 구비한 지연고정루프 |
| KR100500925B1 (ko) * | 2002-11-27 | 2005-07-14 | 주식회사 하이닉스반도체 | 디지털 위상 혼합기를 갖는 2 코스 하프 딜레이 라인을이용한로우 지터 ｄｌｌ |
| US7336752B2 (en) | 2002-12-31 | 2008-02-26 | Mosaid Technologies Inc. | Wide frequency range delay locked loop |
| KR100507873B1 (ko) * | 2003-01-10 | 2005-08-17 | 주식회사 하이닉스반도체 | 듀티 보정 회로를 구비한 아날로그 지연고정루프 |
| US6844766B2 (en) * | 2003-03-28 | 2005-01-18 | Infineon Technologies Ag | VCDL with linear delay characteristics and differential duty-cycle correction |
| KR100578232B1 (ko) * | 2003-10-30 | 2006-05-12 | 주식회사 하이닉스반도체 | 지연 고정 루프 |
| KR100550796B1 (ko) * | 2003-12-11 | 2006-02-08 | 주식회사 하이닉스반도체 | 반도체 메모리 소자의 데이터 전송 장치 및 그 제어 방법 |
| US7009441B2 (en) * | 2004-02-10 | 2006-03-07 | Alan Fiedler | Phase multiplier circuit |
| KR100603179B1 (ko) * | 2004-08-06 | 2006-07-20 | 학교법인 포항공과대학교 | 위상변화가 없는 디지털 방식의 펄스 폭 제어 루프 회로 |
| JP2006065922A (ja) * | 2004-08-25 | 2006-03-09 | Toshiba Corp | 半導体記憶装置 |
| US7142064B2 (en) * | 2004-10-26 | 2006-11-28 | International Business Machines Corporation | SRAM ring oscillator |
| US7199629B2 (en) * | 2004-10-27 | 2007-04-03 | Infineon Technologies Ag | Circuit having delay locked loop for correcting off chip driver duty distortion |
| JP4491587B2 (ja) * | 2004-11-26 | 2010-06-30 | テクトロニクス・インターナショナル・セールス・ゲーエムベーハー | データ発生装置 |
| KR100607334B1 (ko) * | 2004-12-30 | 2006-08-01 | 주식회사 하이닉스반도체 | 슈도 에스램의 리프레쉬 제어 회로 |
| US7116143B2 (en) * | 2004-12-30 | 2006-10-03 | Micron Technology, Inc. | Synchronous clock generator including duty cycle correction |
| US7404114B2 (en) * | 2005-02-15 | 2008-07-22 | International Business Machines Corporation | System and method for balancing delay of signal communication paths through well voltage adjustment |
| KR100713082B1 (ko) * | 2005-03-02 | 2007-05-02 | 주식회사 하이닉스반도체 | 클럭의 듀티 비율을 조정할 수 있는 지연 고정 루프 |
| US7423919B2 (en) * | 2005-05-26 | 2008-09-09 | Micron Technology, Inc. | Method and system for improved efficiency of synchronous mirror delays and delay locked loops |
| KR100782481B1 (ko) * | 2005-08-18 | 2007-12-05 | 삼성전자주식회사 | 클럭 신호 드라이버 및 이를 구비하는 클럭 신호 제공 회로 |
| JP5025171B2 (ja) | 2005-09-29 | 2012-09-12 | エスケーハイニックス株式会社 | 差動増幅装置 |
| JP2007121114A (ja) * | 2005-10-28 | 2007-05-17 | Elpida Memory Inc | デューティ検知回路、これらを備えたｄｌｌ回路及び半導体装置 |
| US20070159224A1 (en) * | 2005-12-21 | 2007-07-12 | Amar Dwarka | Duty-cycle correction circuit for differential clocking |
| KR100800150B1 (ko) * | 2006-06-30 | 2008-02-01 | 주식회사 하이닉스반도체 | 지연 고정 루프 장치 |
| KR100803359B1 (ko) * | 2006-08-11 | 2008-02-14 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 데이터 입력 회로 및 방법 |
| JP2008099002A (ja) * | 2006-10-12 | 2008-04-24 | Elpida Memory Inc | Ｄｌｌ回路 |
| US7564268B2 (en) * | 2006-11-07 | 2009-07-21 | Integrated Device Technology, Inc | Low power logic output buffer |
| KR100890041B1 (ko) * | 2006-12-29 | 2009-03-25 | 주식회사 하이닉스반도체 | 반도체 소자의 클럭 버퍼 회로 |
| KR100813554B1 (ko) | 2007-01-10 | 2008-03-17 | 주식회사 하이닉스반도체 | 데이터 출력 스트로브 신호 생성 회로 및 이를 포함하는반도체 메모리 장치 |
| US7724056B2 (en) * | 2007-02-08 | 2010-05-25 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit device operating in synchronism with clock and method for controlling duty of clock |
| KR100894255B1 (ko) * | 2007-05-04 | 2009-04-21 | 삼성전자주식회사 | 지연 고정 루프, 이를 포함하는 집적 회로 및 이를구동하는 방법 |
| TWI337004B (en) * | 2007-05-24 | 2011-02-01 | Nanya Technology Corp | Duty cycle corrector and duty cycle correction method |
| US7701272B2 (en) * | 2007-05-31 | 2010-04-20 | Micron Technology, Inc. | Method and apparatus for output data synchronization with system clock |
| KR100891300B1 (ko) | 2007-09-04 | 2009-04-06 | 주식회사 하이닉스반도체 | 반도체 장치 및 그 구동방법 |
| US7733141B2 (en) | 2007-11-02 | 2010-06-08 | Hynix Semiconductor Inc. | Semiconductor device and operating method thereof |
| KR100949274B1 (ko) | 2008-04-30 | 2010-03-25 | 주식회사 하이닉스반도체 | 반도체 소자 |
| KR100971428B1 (ko) | 2007-12-26 | 2010-07-21 | 주식회사 하이닉스반도체 | 듀티 보정 회로 |
| KR100930415B1 (ko) | 2008-05-09 | 2009-12-08 | 주식회사 하이닉스반도체 | 클럭 제어 회로 및 이를 포함하는 반도체 메모리 장치 |
| JP2009278528A (ja) | 2008-05-16 | 2009-11-26 | Elpida Memory Inc | Ｄｌｌ回路、および半導体装置 |
| US7759997B2 (en) * | 2008-06-27 | 2010-07-20 | Microsoft Corporation | Multi-phase correction circuit |
| KR100933805B1 (ko) | 2008-06-30 | 2009-12-24 | 주식회사 하이닉스반도체 | 듀티비 보정회로 및 그를 포함하는 지연고정루프회로 |
| TWI401668B (zh) * | 2008-07-15 | 2013-07-11 | Au Optronics Corp | 訊號產生方法及應用其之顯示裝置與時脈控制器 |
| KR100949277B1 (ko) * | 2008-08-20 | 2010-03-25 | 주식회사 하이닉스반도체 | 데이터 입력 버퍼 인에이블 신호 발생 회로 및 방법 |
| US7821316B2 (en) | 2008-08-29 | 2010-10-26 | Microsoft Corporation | Multiphase clock generator with enhanced phase control |
| JP2010088108A (ja) | 2008-09-08 | 2010-04-15 | Elpida Memory Inc | Ｄｌｌ回路及びその制御方法 |
| US7619468B1 (en) | 2008-09-30 | 2009-11-17 | Nortel Networks Limited | Doherty amplifier with drain bias supply modulation |
| KR100996175B1 (ko) * | 2008-12-26 | 2010-11-24 | 주식회사 하이닉스반도체 | 반도체 장치 |
| JP5420433B2 (ja) * | 2010-01-14 | 2014-02-19 | ルネサスエレクトロニクス株式会社 | 半導体装置および電源装置 |
| US8432195B2 (en) | 2010-11-05 | 2013-04-30 | Qualcomm Incorporated | Latch circuits with synchronous data loading and self-timed asynchronous data capture |
| JP5600049B2 (ja) * | 2010-11-11 | 2014-10-01 | ピーエスフォー ルクスコ エスエイアールエル | 半導体装置 |
| JP5862471B2 (ja) * | 2012-06-14 | 2016-02-16 | 富士通株式会社 | クロック生成回路 |
| US9954517B2 (en) | 2012-11-06 | 2018-04-24 | Micron Technology, Inc. | Apparatuses and methods for duty cycle adjustment |
| US8786329B1 (en) * | 2013-02-20 | 2014-07-22 | Qualcomm Incorporated | Method for doubling the frequency of a reference clock |
| US9413338B2 (en) | 2014-05-22 | 2016-08-09 | Micron Technology, Inc. | Apparatuses, methods, and circuits including a duty cycle adjustment circuit |
| US9337820B1 (en) * | 2015-02-23 | 2016-05-10 | Qualcomm Incorporated | Pulse width recovery in clock dividers |
| CN106067787B (zh) * | 2016-07-18 | 2023-05-16 | 西安紫光国芯半导体有限公司 | 一种应用于电荷泵系统的时钟产生电路 |
| JP6985579B2 (ja) * | 2016-07-27 | 2021-12-22 | 株式会社ソシオネクスト | 分周補正回路、受信回路及び集積回路 |
| US10148258B2 (en) * | 2016-09-28 | 2018-12-04 | Mellanox Technologies, Ltd. | Power supply voltage monitoring and high-resolution adaptive clock stretching circuit |
| JP6356837B1 (ja) * | 2017-01-13 | 2018-07-11 | ウィンボンド エレクトロニクス コーポレーション | 半導体記憶装置および読出し方法 |
| JP2019053444A (ja) | 2017-09-13 | 2019-04-04 | 東芝メモリ株式会社 | 半導体集積回路及び半導体装置 |
| WO2019137889A1 (en) * | 2018-01-12 | 2019-07-18 | Koninklijke Philips N.V. | System and method for clock recovery in wireless communications |
| KR102679215B1 (ko) | 2018-10-30 | 2024-06-28 | 삼성전자주식회사 | 복수의 트레이닝들을 동시에 수행하는 시스템 온 칩, 시스템 온 칩의 동작 방법, 및 시스템 온 칩을 포함하는 전자 장치 |
| US11595050B2 (en) * | 2021-07-16 | 2023-02-28 | Taiwan Semiconductor Manufacturing Company, Ltd. | Circuits and methods for a cascade phase locked loop |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0629835A (ja) | 1992-07-06 | 1994-02-04 | Mitsubishi Electric Corp | ループ形位相調整回路 |
| US5757218A (en) * | 1996-03-12 | 1998-05-26 | International Business Machines Corporation | Clock signal duty cycle correction circuit and method |
| JP3688392B2 (ja) | 1996-05-31 | 2005-08-24 | 三菱電機株式会社 | 波形整形装置およびクロック供給装置 |
| JP3729582B2 (ja) * | 1996-08-13 | 2005-12-21 | 富士通株式会社 | 半導体装置、半導体装置システム及びディジタル遅延回路 |
| JPH10150350A (ja) | 1996-11-18 | 1998-06-02 | Toshiba Corp | 位相同期回路及びその位相回路を用いた記憶装置 |
| KR100214559B1 (ko) | 1997-02-20 | 1999-08-02 | 구본준 | 주파수 배가기 |
| JP3011138B2 (ja) | 1997-06-20 | 2000-02-21 | 日本電気株式会社 | ディレイロックドループ回路 |
| JP3530346B2 (ja) | 1997-06-25 | 2004-05-24 | 株式会社ルネサステクノロジ | 半導体集積回路装置 |
| US6011732A (en) * | 1997-08-20 | 2000-01-04 | Micron Technology, Inc. | Synchronous clock generator including a compound delay-locked loop |
| JP3901297B2 (ja) | 1997-09-09 | 2007-04-04 | 富士通株式会社 | Ｄｌｌ回路及びそれを利用した半導体記憶装置 |
| JP3678570B2 (ja) * | 1998-01-17 | 2005-08-03 | 日本電気株式会社 | 半導体集積回路 |
| JP3439670B2 (ja) * | 1998-10-15 | 2003-08-25 | 富士通株式会社 | 階層型ｄｌｌ回路を利用したタイミングクロック発生回路 |
-
2000
- 2000-07-24 JP JP2000222309A patent/JP3888603B2/ja not_active Expired - Fee Related
-
2001
- 2001-06-19 TW TW090114872A patent/TW535162B/zh not_active IP Right Cessation
- 2001-07-20 US US09/908,857 patent/US6703879B2/en not_active Expired - Lifetime
- 2001-07-24 KR KR1020010044609A patent/KR100764111B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| US6703879B2 (en) | 2004-03-09 |
| JP2002042469A (ja) | 2002-02-08 |
| KR100764111B1 (ko) | 2007-10-09 |
| US20020008558A1 (en) | 2002-01-24 |
| TW535162B (en) | 2003-06-01 |
| KR20020008804A (ko) | 2002-01-31 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3888603B2 (ja) | クロック生成回路および制御方法並びに半導体記憶装置 | |
| JP3807593B2 (ja) | クロック生成回路および制御方法並びに半導体記憶装置 | |
| JP4190662B2 (ja) | 半導体装置及びタイミング制御回路 | |
| US6188637B1 (en) | Semiconductor memory device allowing reduction in power consumption during standby | |
| US6975149B2 (en) | Method and circuit for adjusting the timing of output data based on an operational mode of output drivers | |
| KR100321222B1 (ko) | 신속한타이밍안정화기능을가진반도체장치 | |
| US6914798B2 (en) | Register controlled DLL for reducing current consumption | |
| US9590606B2 (en) | Semiconductor device having duty correction circuit | |
| KR101605463B1 (ko) | 피브이티 변동에 둔감한 딜레이 라인을 갖는 지연 고정 루프회로 | |
| US7642823B2 (en) | Semiconductor memory device including delay-locked-loop control circuit and control method for effective current consumption management | |
| US7139345B2 (en) | Method and circuit for adjusting the timing of output data based on the current and future states of the output data | |
| US5990730A (en) | Semiconductor device with stable operation and reduced power consumption | |
| JPH08130449A (ja) | 電圧制御型遅延回路およびそれを用いた内部クロック発生回路 | |
| KR20010030308A (ko) | 디지털 ｄｌｌ 루프 외에도 지연 라인을 포함하는 클럭발생 회로와 그것을 구비한 반도체 기억 장치 | |
| KR19990036467A (ko) | 집적 회로 장치 | |
| JP2001068650A (ja) | 半導体集積回路装置 | |
| JPH11353878A (ja) | 半導体装置 | |
| US6433607B2 (en) | Input circuit and semiconductor integrated circuit having the input circuit | |
| US6977848B2 (en) | Data output control circuit | |
| KR100847429B1 (ko) | 카운터 및 감소된 크기의 양방향 딜레이 라인을 포함하는동기 미러 딜레이 회로 및 방법 | |
| US6318707B1 (en) | Semiconductor integrated circuit device | |
| US9065456B2 (en) | Semiconductor device having DLL circuit | |
| JP4513323B2 (ja) | 半導体装置 | |
| JP2001236783A (ja) | 半導体集積回路装置 | |
| JP2000091912A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040227 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20040311 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060831 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061026 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20061122 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20061124 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101208 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101208 Year of fee payment: 4 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101208 Year of fee payment: 4 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101208 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111208 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121208 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121208 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131208 Year of fee payment: 7 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |