JP3439670B2 - 階層型ｄｌｌ回路を利用したタイミングクロック発生回路 - Google Patents
階層型ｄｌｌ回路を利用したタイミングクロック発生回路Info
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- G—PHYSICS
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- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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Description
【０００１】
【発明の属する技術分野】本発明は、同期型の集積回路
装置等に内蔵され、基準クロックの位相を調整して所定
のタイミングクロックを生成するタイミングクロック発
生回路に関する。更に、本発明は、ラフ用の遅延単位で
制御されるラフ用可変遅延回路を有するラフ用のＤＬＬ
回路と、ファイン用の遅延単位で制御されるファイン用
可変遅延回路を有するファイン用のＤＬＬ回路とを有す
る階層型のＤＬＬを利用したタイミングクロック発生回
路に関する。本発明のタイミングクロック発生回路は、
基準クロックの位相がノイズなどにより一時的に変化し
た場合や基準クロックが揺らぎを有する場合でも、生成
されるタイミングクロックの位相が不必要に変化するこ
とを防止することができる。
装置等に内蔵され、基準クロックの位相を調整して所定
のタイミングクロックを生成するタイミングクロック発
生回路に関する。更に、本発明は、ラフ用の遅延単位で
制御されるラフ用可変遅延回路を有するラフ用のＤＬＬ
回路と、ファイン用の遅延単位で制御されるファイン用
可変遅延回路を有するファイン用のＤＬＬ回路とを有す
る階層型のＤＬＬを利用したタイミングクロック発生回
路に関する。本発明のタイミングクロック発生回路は、
基準クロックの位相がノイズなどにより一時的に変化し
た場合や基準クロックが揺らぎを有する場合でも、生成
されるタイミングクロックの位相が不必要に変化するこ
とを防止することができる。
【０００２】
【従来の技術】同期型のダイナミックＲＡＭ（ＳＤＲＡ
Ｍ）等の同期型の集積回路装置は、外部から供給される
基準クロックに同期して、或いは基準クロックと所定の
位相関係のタイミングで内部回路を動作させる。そのた
めに、内部に基準クロックの位相を調整してタイミング
クロックを生成するタイミングクロック発生回路が設け
られる。
Ｍ）等の同期型の集積回路装置は、外部から供給される
基準クロックに同期して、或いは基準クロックと所定の
位相関係のタイミングで内部回路を動作させる。そのた
めに、内部に基準クロックの位相を調整してタイミング
クロックを生成するタイミングクロック発生回路が設け
られる。
【０００３】かかるタイミングクロック発生回路は、集
積回路装置内での基準クロックの伝播遅延による影響を
なくすために、ＤＬＬ回路を利用する。即ち、ＤＬＬ回
路は、基準クロックを遅延させてタイミングクロックを
出力する可変遅延回路と、基準クロックとそれを遅延さ
せた可変クロックとの位相を比較し、それらの位相が整
合するように可変遅延回路の遅延量を調整する位相比較
・遅延制御回路とを有する。かかるＤＬＬ回路は、例え
ば、特開平10-112182 号公報（平成１０年４月２８日公
開）に基本的な構成が示される。
積回路装置内での基準クロックの伝播遅延による影響を
なくすために、ＤＬＬ回路を利用する。即ち、ＤＬＬ回
路は、基準クロックを遅延させてタイミングクロックを
出力する可変遅延回路と、基準クロックとそれを遅延さ
せた可変クロックとの位相を比較し、それらの位相が整
合するように可変遅延回路の遅延量を調整する位相比較
・遅延制御回路とを有する。かかるＤＬＬ回路は、例え
ば、特開平10-112182 号公報（平成１０年４月２８日公
開）に基本的な構成が示される。
【０００４】
【発明が解決しようとする課題】上記のＤＬＬ回路内の
可変遅延回路は、所定の遅延単位を有する遅延単位回路
を複数段接続して構成される。従って、その遅延単位の
段数を変更するたびに可変遅延回路が生成するタイミン
グクロックの位相が遅延単位分だけ変動する。かかる遅
延単位分の変動は量子化誤差と呼ばれ、それにともない
タイミングクロックは量子化誤差分のジッタ（揺らぎ）
を有する。そのため、タイミングクロックの位相を基準
クロックに正確に合わせることが困難になる。
可変遅延回路は、所定の遅延単位を有する遅延単位回路
を複数段接続して構成される。従って、その遅延単位の
段数を変更するたびに可変遅延回路が生成するタイミン
グクロックの位相が遅延単位分だけ変動する。かかる遅
延単位分の変動は量子化誤差と呼ばれ、それにともない
タイミングクロックは量子化誤差分のジッタ（揺らぎ）
を有する。そのため、タイミングクロックの位相を基準
クロックに正確に合わせることが困難になる。
【０００５】このようなジッタを小さくし、且つタイミ
ングクロックの位相を基準クロックに精度良く合わせる
ために、本出願人は、ラフ用ＤＬＬ回路とファイン用Ｄ
ＬＬ回路とを利用した階層型のＤＬＬ回路を、例えば、
特願平9-203315（平成９年７月２９日出願）、米国出願
番号09/089,397（1998年６月３日出願）に提案した。
ングクロックの位相を基準クロックに精度良く合わせる
ために、本出願人は、ラフ用ＤＬＬ回路とファイン用Ｄ
ＬＬ回路とを利用した階層型のＤＬＬ回路を、例えば、
特願平9-203315（平成９年７月２９日出願）、米国出願
番号09/089,397（1998年６月３日出願）に提案した。
【０００６】かかる階層型のＤＬＬ回路は、ラフ用ＤＬ
Ｌ回路によりタイミングクロックの位相をラフ用の遅延
単位で調整すると共に、ファイン用ＤＬＬ回路によりフ
ァイン用のより細かい遅延単位でも調整することによ
り、タイミングクロックの位相を基準クロックにより精
度良く合わせることができる。
Ｌ回路によりタイミングクロックの位相をラフ用の遅延
単位で調整すると共に、ファイン用ＤＬＬ回路によりフ
ァイン用のより細かい遅延単位でも調整することによ
り、タイミングクロックの位相を基準クロックにより精
度良く合わせることができる。
【０００７】しかしながら、かかる階層型のＤＬＬ回路
を利用した場合でも、外部から供給される基準クロック
の位相が、電源ノイズ等の原因で一時的に大きくずれる
場合には、ラフ用の遅延単位で可変遅延回路の遅延量が
調整されてしまう。その結果、次の位相比較のタイミン
グまでの間タイミングクロックにラフ用の大きな遅延単
位のジッタが発生することになる。かかる大きなジッタ
が発生すると、タイミングクロックによる内部回路の制
御が正常に行われなくなる。
を利用した場合でも、外部から供給される基準クロック
の位相が、電源ノイズ等の原因で一時的に大きくずれる
場合には、ラフ用の遅延単位で可変遅延回路の遅延量が
調整されてしまう。その結果、次の位相比較のタイミン
グまでの間タイミングクロックにラフ用の大きな遅延単
位のジッタが発生することになる。かかる大きなジッタ
が発生すると、タイミングクロックによる内部回路の制
御が正常に行われなくなる。
【０００８】更に、外部から供給される基準クロックが
一定のジッタ（揺らぎ）を有する場合、ファイン用の遅
延単位での位相調整が際限なく行われ、ファイン用ＤＬ
Ｌ回路がロックオン状態にならない場合がある。その場
合、タイミングクロックも際限なくジッタを有し続け、
タイミングクロックによる内部回路の制御が正常に行わ
れなくなる。
一定のジッタ（揺らぎ）を有する場合、ファイン用の遅
延単位での位相調整が際限なく行われ、ファイン用ＤＬ
Ｌ回路がロックオン状態にならない場合がある。その場
合、タイミングクロックも際限なくジッタを有し続け、
タイミングクロックによる内部回路の制御が正常に行わ
れなくなる。
【０００９】そこで、本発明の目的は、ノイズ等の原因
で一時的に基準クロックの位相がずれた場合でも、タイ
ミングクロックのジッタを最小限に抑えることができ
る、階層型のＤＬＬ回路を利用したタイミングクロック
発生回路を提供することにある。
で一時的に基準クロックの位相がずれた場合でも、タイ
ミングクロックのジッタを最小限に抑えることができ
る、階層型のＤＬＬ回路を利用したタイミングクロック
発生回路を提供することにある。
【００１０】更に、本発明の別の目的は、基準クロック
に一定のジッタが含まれる場合でも、生成されるタイミ
ングクロックの位相を固定することができる階層型のＤ
ＬＬ回路を利用したタイミングクロック発生回路を提供
することにある。
に一定のジッタが含まれる場合でも、生成されるタイミ
ングクロックの位相を固定することができる階層型のＤ
ＬＬ回路を利用したタイミングクロック発生回路を提供
することにある。
【００１１】更に、本発明の別の目的は、ノイズ等の原
因で一時的に基準クロックの位相がずれた場合でも、タ
イミングクロックのジッタを最小限に抑えることがで
き、更に、基準クロックの位相が変動しても、ファイン
用可変遅延回路の遅延制御範囲を超えてタイミングクロ
ックの位相を追従させることができる、階層型のＤＬＬ
回路を利用したタイミングクロック発生回路を提供する
ことにある。
因で一時的に基準クロックの位相がずれた場合でも、タ
イミングクロックのジッタを最小限に抑えることがで
き、更に、基準クロックの位相が変動しても、ファイン
用可変遅延回路の遅延制御範囲を超えてタイミングクロ
ックの位相を追従させることができる、階層型のＤＬＬ
回路を利用したタイミングクロック発生回路を提供する
ことにある。
【００１２】
【課題を解決するための手段】上記の目的を達成する為
に、本発明は、ラフ用の遅延単位で位相調整可能なラフ
用ＤＬＬ回路と、それより小さいファイン用の遅延単位
で位相調整可能なファイン用ＤＬＬ回路とを有する階層
型のＤＬＬ回路を有する。そして、位相調整が開始する
と先ずラフ用のＤＬＬ回路だけを作動させ、それがロッ
クオンしたらラフ用のＤＬＬ回路の位相調整を停止しラ
フ用ＤＬＬ回路の遅延量を固定する。更に、ラフ用ＤＬ
Ｌ回路がロックオンすると、ファイン用ＤＬＬ回路を作
動させる。この様にすることにより、基準クロックの位
相が、電源ノイズ等の原因で一時的に大きくずれても、
ＤＬＬ回路により生成されるタイミングクロックの位相
は、ファイン用の遅延単位で位相調整が行われるだけで
ある。従って、一時的な位相ずれに対するタイミングク
ロックのジッタ量をファイン用の遅延単位分の小さい量
に抑えることができる。ラフ用のＤＬＬ回路の位相調整
の停止は、例えば、位相比較回路の位相比較を停止した
り、位相比較回路へのクロックの入力を停止したりする
ことにより行われる。
に、本発明は、ラフ用の遅延単位で位相調整可能なラフ
用ＤＬＬ回路と、それより小さいファイン用の遅延単位
で位相調整可能なファイン用ＤＬＬ回路とを有する階層
型のＤＬＬ回路を有する。そして、位相調整が開始する
と先ずラフ用のＤＬＬ回路だけを作動させ、それがロッ
クオンしたらラフ用のＤＬＬ回路の位相調整を停止しラ
フ用ＤＬＬ回路の遅延量を固定する。更に、ラフ用ＤＬ
Ｌ回路がロックオンすると、ファイン用ＤＬＬ回路を作
動させる。この様にすることにより、基準クロックの位
相が、電源ノイズ等の原因で一時的に大きくずれても、
ＤＬＬ回路により生成されるタイミングクロックの位相
は、ファイン用の遅延単位で位相調整が行われるだけで
ある。従って、一時的な位相ずれに対するタイミングク
ロックのジッタ量をファイン用の遅延単位分の小さい量
に抑えることができる。ラフ用のＤＬＬ回路の位相調整
の停止は、例えば、位相比較回路の位相比較を停止した
り、位相比較回路へのクロックの入力を停止したりする
ことにより行われる。
【００１３】本発明は、更に、ファイン用のＤＬＬ回路
もロックオンしたら、ＤＬＬ回路用のクロックの周波数
を低くして長周期での位相調整動作に変更し、その後の
位相調整は、ファイン用ＤＬＬ回路だけで行う。その結
果、ＤＬＬ回路での消費電力を小さく抑えることができ
る。或いは、本発明は、ファイン用のＤＬＬ回路が所定
回数の位相調整を行うと、強制的にＤＬＬ回路用のクロ
ックの周波数を低くして長周期での位相調整動作に変更
し、その後の位相調整は、ファイン用ＤＬＬ回路だけで
行う。このようにすることで、基準クロック自体にジッ
タが含まれていても、ファイン用ＤＬＬ回路がロックオ
ンできないで、従って生成されるタイミングクロックの
位相調整が短周期で繰り返されるのを防止することがで
きる。
もロックオンしたら、ＤＬＬ回路用のクロックの周波数
を低くして長周期での位相調整動作に変更し、その後の
位相調整は、ファイン用ＤＬＬ回路だけで行う。その結
果、ＤＬＬ回路での消費電力を小さく抑えることができ
る。或いは、本発明は、ファイン用のＤＬＬ回路が所定
回数の位相調整を行うと、強制的にＤＬＬ回路用のクロ
ックの周波数を低くして長周期での位相調整動作に変更
し、その後の位相調整は、ファイン用ＤＬＬ回路だけで
行う。このようにすることで、基準クロック自体にジッ
タが含まれていても、ファイン用ＤＬＬ回路がロックオ
ンできないで、従って生成されるタイミングクロックの
位相調整が短周期で繰り返されるのを防止することがで
きる。
【００１４】本発明は、更に、ファイン用のＤＬＬ回路
もロックオンしたら、ファイン用のＤＬＬ回路回路の位
相調整動作も停止することを特徴とする。その結果、そ
の後ノイズにより基準クロックの位相が一時的にずれて
も、生成されるタイミングクロックの位相が変動するこ
とが防止される。或いは、本発明は、ファイン用のＤＬ
Ｌ回路が所定回数の位相調整を行うと、ファイン用のＤ
ＬＬ回路回路の位相調整動作も停止することを特徴とす
る。このようにすることで、基準クロック自体にジッタ
が含まれていても、ファイン用ＤＬＬ回路がロックオン
できずに生成されるタイミングクロックの位相が揺らぐ
のを防止することができる。
もロックオンしたら、ファイン用のＤＬＬ回路回路の位
相調整動作も停止することを特徴とする。その結果、そ
の後ノイズにより基準クロックの位相が一時的にずれて
も、生成されるタイミングクロックの位相が変動するこ
とが防止される。或いは、本発明は、ファイン用のＤＬ
Ｌ回路が所定回数の位相調整を行うと、ファイン用のＤ
ＬＬ回路回路の位相調整動作も停止することを特徴とす
る。このようにすることで、基準クロック自体にジッタ
が含まれていても、ファイン用ＤＬＬ回路がロックオン
できずに生成されるタイミングクロックの位相が揺らぐ
のを防止することができる。
【００１５】本発明は、階層型のＤＬＬ回路を利用し、
位相調整開始時はラフ用ＤＬＬ回路だけで位相調整を行
い、ラフ用ＤＬＬ回路がロックオンしたら、その位相調
整を停止してファイン用ＤＬＬ回路により更に位相調整
を行う。但し、ファイン用ＤＬＬ回路による位相調整中
に、ファイン用可変遅延回路の最大段数を超えて遅延量
が制御されたら、ラフ用ＤＬＬ回路のラフ用遅延単位を
１段増加させる。また、ファイン用ＤＬＬ回路による位
相調整中に、ファイン用可変遅延回路の最小段数より低
く遅延量が制御されたら、ラフ用ＤＬＬ回路のラフ用遅
延単位を１段減少させる。その結果、ラフ用ＤＬＬ回路
の位相調整が停止している間に、供給される基準クロッ
クの位相がファイン側の位相調整範囲を超えて大きく変
動しても、ラフ用可変遅延回路の遅延量を微調整できる
ので、かかる変動に追従するタイミングクロックを生成
することができる。但し、その場合でも、主にファイン
用ＤＬＬ回路により位相調整が行われるので、生成され
るタイミングクロックのジッタを小さく抑えることがで
きる。
位相調整開始時はラフ用ＤＬＬ回路だけで位相調整を行
い、ラフ用ＤＬＬ回路がロックオンしたら、その位相調
整を停止してファイン用ＤＬＬ回路により更に位相調整
を行う。但し、ファイン用ＤＬＬ回路による位相調整中
に、ファイン用可変遅延回路の最大段数を超えて遅延量
が制御されたら、ラフ用ＤＬＬ回路のラフ用遅延単位を
１段増加させる。また、ファイン用ＤＬＬ回路による位
相調整中に、ファイン用可変遅延回路の最小段数より低
く遅延量が制御されたら、ラフ用ＤＬＬ回路のラフ用遅
延単位を１段減少させる。その結果、ラフ用ＤＬＬ回路
の位相調整が停止している間に、供給される基準クロッ
クの位相がファイン側の位相調整範囲を超えて大きく変
動しても、ラフ用可変遅延回路の遅延量を微調整できる
ので、かかる変動に追従するタイミングクロックを生成
することができる。但し、その場合でも、主にファイン
用ＤＬＬ回路により位相調整が行われるので、生成され
るタイミングクロックのジッタを小さく抑えることがで
きる。
【００１６】上記の目的を達成するために、本発明は、
基準クロックの位相を調整して所定のタイミングクロッ
クを生成するタイミングクロック発生回路において、前
記基準クロックを制御された遅延時間だけ遅延して前記
タイミングクロックを出力し、互いに直列に接続され、
ラフ用遅延単位で前記遅延時間が制御されるラフ用可変
遅延回路と前記ラフ用遅延単位よりも短いファイン用遅
延単位で前記遅延時間が制御されるファイン用可変遅延
回路とを有する第１の可変遅延回路と、前記タイミング
クロックと同等のタイミングを有するフィードバック用
クロックを所定時間遅延させた可変クロックと前記基準
クロックとの位相を比較し、当該位相が一致する様に前
記ラフ用可変遅延回路を制御するラフ用位相比較・遅延
制御回路と、前記可変クロックと前記基準クロックとの
位相を比較し、当該位相が一致する様に前記ファイン用
可変遅延回路を制御するファイン用位相比較・遅延制御
回路と、位相調整の開始時に前記ラフ用位相比較・遅延
制御回路を活性化し、前記ラフ用位相比較・遅延制御回
路がロックオンを検出した後に、前記ラフ用可変遅延回
路の遅延時間を維持し前記ファイン用位相比較・遅延制
御回路を活性化して、前記ファイン用可変遅延回路の遅
延制御を行わせるＤＬＬ制御回路を有することを特徴と
する。
基準クロックの位相を調整して所定のタイミングクロッ
クを生成するタイミングクロック発生回路において、前
記基準クロックを制御された遅延時間だけ遅延して前記
タイミングクロックを出力し、互いに直列に接続され、
ラフ用遅延単位で前記遅延時間が制御されるラフ用可変
遅延回路と前記ラフ用遅延単位よりも短いファイン用遅
延単位で前記遅延時間が制御されるファイン用可変遅延
回路とを有する第１の可変遅延回路と、前記タイミング
クロックと同等のタイミングを有するフィードバック用
クロックを所定時間遅延させた可変クロックと前記基準
クロックとの位相を比較し、当該位相が一致する様に前
記ラフ用可変遅延回路を制御するラフ用位相比較・遅延
制御回路と、前記可変クロックと前記基準クロックとの
位相を比較し、当該位相が一致する様に前記ファイン用
可変遅延回路を制御するファイン用位相比較・遅延制御
回路と、位相調整の開始時に前記ラフ用位相比較・遅延
制御回路を活性化し、前記ラフ用位相比較・遅延制御回
路がロックオンを検出した後に、前記ラフ用可変遅延回
路の遅延時間を維持し前記ファイン用位相比較・遅延制
御回路を活性化して、前記ファイン用可変遅延回路の遅
延制御を行わせるＤＬＬ制御回路を有することを特徴と
する。
【００１７】更に、上記の目的を達成するために、本発
明は、基準クロックの位相を調整して所定のタイミング
クロックを生成するタイミングクロック発生回路におい
て、前記基準クロックを制御された遅延時間だけ遅延し
て前記タイミングクロックを出力し、互いに直列に接続
され、ラフ用遅延単位で前記遅延時間が制御されるラフ
用可変遅延回路と前記ラフ用遅延単位よりも短いファイ
ン用遅延単位で前記遅延時間が制御されるファイン用可
変遅延回路とを有する第１の可変遅延回路と、前記タイ
ミングクロックと同等のタイミングを有するフィードバ
ック用クロックを所定時間遅延させた可変クロックと前
記基準クロックとの位相を比較し、当該位相が一致する
様に前記ラフ用可変遅延回路を制御するラフ用位相比較
・遅延制御回路と、前記可変クロックと前記基準クロッ
クとの位相を比較し、当該位相が一致する様に前記ファ
イン用可変遅延回路を制御するファイン用位相比較・遅
延制御回路と、位相調整の開始時に前記ラフ用位相比較
・遅延制御回路を活性化し、前記ラフ用位相比較・遅延
制御回路がロックオンを検出した後に、前記ラフ用可変
遅延回路の遅延時間を維持すると共に前記ファイン用位
相比較・遅延制御回路を活性化し、前記ファイン用位相
比較・遅延制御回路がロックオンを検出した時、前記フ
ァイン用可変遅延回路の遅延時間を維持し、位相調整を
終了させるＤＬＬ制御回路を有することを特徴とする。
明は、基準クロックの位相を調整して所定のタイミング
クロックを生成するタイミングクロック発生回路におい
て、前記基準クロックを制御された遅延時間だけ遅延し
て前記タイミングクロックを出力し、互いに直列に接続
され、ラフ用遅延単位で前記遅延時間が制御されるラフ
用可変遅延回路と前記ラフ用遅延単位よりも短いファイ
ン用遅延単位で前記遅延時間が制御されるファイン用可
変遅延回路とを有する第１の可変遅延回路と、前記タイ
ミングクロックと同等のタイミングを有するフィードバ
ック用クロックを所定時間遅延させた可変クロックと前
記基準クロックとの位相を比較し、当該位相が一致する
様に前記ラフ用可変遅延回路を制御するラフ用位相比較
・遅延制御回路と、前記可変クロックと前記基準クロッ
クとの位相を比較し、当該位相が一致する様に前記ファ
イン用可変遅延回路を制御するファイン用位相比較・遅
延制御回路と、位相調整の開始時に前記ラフ用位相比較
・遅延制御回路を活性化し、前記ラフ用位相比較・遅延
制御回路がロックオンを検出した後に、前記ラフ用可変
遅延回路の遅延時間を維持すると共に前記ファイン用位
相比較・遅延制御回路を活性化し、前記ファイン用位相
比較・遅延制御回路がロックオンを検出した時、前記フ
ァイン用可変遅延回路の遅延時間を維持し、位相調整を
終了させるＤＬＬ制御回路を有することを特徴とする。
【００１８】更に、上記の目的を達成するために、本発
明は、基準クロックの位相を調整して所定のタイミング
クロックを生成するタイミングクロック発生回路におい
て、前記基準クロックを制御された遅延時間だけ遅延し
て前記タイミングクロックを出力し、互いに直列に接続
され、ラフ用遅延単位で前記遅延時間が制御されるラフ
用可変遅延回路と前記ラフ用遅延単位よりも短いファイ
ン用遅延単位で前記遅延時間が制御されるファイン用可
変遅延回路とを有する第１の可変遅延回路と、前記タイ
ミングクロックと同等のタイミングを有するフィードバ
ック用クロックを所定時間遅延させた可変クロックと前
記基準クロックとの位相を比較し、当該位相が一致する
様に前記ラフ用可変遅延回路を制御するラフ用位相比較
・遅延制御回路と、前記可変クロックと前記基準クロッ
クとの位相を比較し、当該位相が一致する様に前記ファ
イン用可変遅延回路を制御するファイン用位相比較・遅
延制御回路とを有し、位相調整開始時に、前記ラフ用位
相比較・遅延制御回路が活性化されて前記ラフ用可変遅
延回路の遅延量が制御され、前記ラフ用位相比較・遅延
制御回路がロックオンを検出した後に、前記ラフ用位相
比較・遅延制御回路の位相比較が停止し、前記ファイン
用位相比較・遅延制御回路が活性化されて前記ファイン
用可変遅延回路の遅延量が制御され、前記ファイン用可
変遅延回路が最大遅延量を超えた場合前記ラフ用可変遅
延回路の遅延量が前記ラフ用遅延単位だけ増加され、前
記ファイン用可変遅延回路が最小遅延量に満たない場合
前記ラフ用可変遅延回路の遅延量が前記ラフ用遅延単位
だけ減少されることを特徴とする。
明は、基準クロックの位相を調整して所定のタイミング
クロックを生成するタイミングクロック発生回路におい
て、前記基準クロックを制御された遅延時間だけ遅延し
て前記タイミングクロックを出力し、互いに直列に接続
され、ラフ用遅延単位で前記遅延時間が制御されるラフ
用可変遅延回路と前記ラフ用遅延単位よりも短いファイ
ン用遅延単位で前記遅延時間が制御されるファイン用可
変遅延回路とを有する第１の可変遅延回路と、前記タイ
ミングクロックと同等のタイミングを有するフィードバ
ック用クロックを所定時間遅延させた可変クロックと前
記基準クロックとの位相を比較し、当該位相が一致する
様に前記ラフ用可変遅延回路を制御するラフ用位相比較
・遅延制御回路と、前記可変クロックと前記基準クロッ
クとの位相を比較し、当該位相が一致する様に前記ファ
イン用可変遅延回路を制御するファイン用位相比較・遅
延制御回路とを有し、位相調整開始時に、前記ラフ用位
相比較・遅延制御回路が活性化されて前記ラフ用可変遅
延回路の遅延量が制御され、前記ラフ用位相比較・遅延
制御回路がロックオンを検出した後に、前記ラフ用位相
比較・遅延制御回路の位相比較が停止し、前記ファイン
用位相比較・遅延制御回路が活性化されて前記ファイン
用可変遅延回路の遅延量が制御され、前記ファイン用可
変遅延回路が最大遅延量を超えた場合前記ラフ用可変遅
延回路の遅延量が前記ラフ用遅延単位だけ増加され、前
記ファイン用可変遅延回路が最小遅延量に満たない場合
前記ラフ用可変遅延回路の遅延量が前記ラフ用遅延単位
だけ減少されることを特徴とする。
【００１９】
【発明の実施の形態】以下、本発明の実施の形態の例に
ついて図面を参照して説明する。しかしながら、かかる
実施の形態例が本発明の技術的範囲を限定するものでは
ない。
ついて図面を参照して説明する。しかしながら、かかる
実施の形態例が本発明の技術的範囲を限定するものでは
ない。
【００２０】図１は、本出願人により出願された特願平
9-203315（平成９年７月２９日出願）に開示された階層
型ＤＬＬ回路を利用したタイミングクロック発生回路の
構成図である。本構成例では、高精度の位相調整を実現
するために、ラフ調整用ＤＬＬ回路およびファイン調整
用ＤＬＬ回路が階層構造となっている。外部クロック信
号ＣＬＫが入力バッファ１０によって取り込まれ、内部
クロックｉ−ｃｌｋとして入力され、ラフ用可変遅延回
路１１及びファイン用可変遅延回路１２に供給され、タ
イミングクロックＣＬＫ１２として出力される。更に、
内部クロックｉ−ｃｌｋは、分周器１４に入力され、周
波数が分周され、低周波数のクロック信号ＣＬＫ１，／
ＣＬＫ１が生成される。この分周されたクロック信号Ｃ
ＬＫ１，／ＣＬＫ１は、ラフ用位相比較器１９およびフ
ァイン用位相比較器２１に第１入力（基準クロックｃ−
ｃｌｋ）としてそれぞれ供給されると共に、直列接続さ
れたラフ用可変遅延回路１５及びファイン用可変遅延回
路１６に供給される。ファイン用可変遅延回路１６から
出力されるフィードバッククロックＣＬＫ１６は、タイ
ミングクロックＣＬＫ１２と同等のタイミングを有し、
ダミーデータバッファ１７およびダミー入力バッファ１
８を介して、ラフ用位相比較器１９およびファイン用位
相比較器２１に第２入力（可変クロックｄ−ｉ−ｃｌ
ｋ）としてそれぞれ供給される。
9-203315（平成９年７月２９日出願）に開示された階層
型ＤＬＬ回路を利用したタイミングクロック発生回路の
構成図である。本構成例では、高精度の位相調整を実現
するために、ラフ調整用ＤＬＬ回路およびファイン調整
用ＤＬＬ回路が階層構造となっている。外部クロック信
号ＣＬＫが入力バッファ１０によって取り込まれ、内部
クロックｉ−ｃｌｋとして入力され、ラフ用可変遅延回
路１１及びファイン用可変遅延回路１２に供給され、タ
イミングクロックＣＬＫ１２として出力される。更に、
内部クロックｉ−ｃｌｋは、分周器１４に入力され、周
波数が分周され、低周波数のクロック信号ＣＬＫ１，／
ＣＬＫ１が生成される。この分周されたクロック信号Ｃ
ＬＫ１，／ＣＬＫ１は、ラフ用位相比較器１９およびフ
ァイン用位相比較器２１に第１入力（基準クロックｃ−
ｃｌｋ）としてそれぞれ供給されると共に、直列接続さ
れたラフ用可変遅延回路１５及びファイン用可変遅延回
路１６に供給される。ファイン用可変遅延回路１６から
出力されるフィードバッククロックＣＬＫ１６は、タイ
ミングクロックＣＬＫ１２と同等のタイミングを有し、
ダミーデータバッファ１７およびダミー入力バッファ１
８を介して、ラフ用位相比較器１９およびファイン用位
相比較器２１に第２入力（可変クロックｄ−ｉ−ｃｌ
ｋ）としてそれぞれ供給される。
【００２１】ラフ用位相比較器１９およびファイン用位
相比較器２１は、上記２つの入力クロックの位相を比較
し、比較結果をラフ用遅延制御回路２０およびファイン
用遅延制御回路２２にそれぞれ出力する。ラフ用遅延制
御回路２０およびファイン用遅延制御回路２２は、ラフ
用可変遅延回路１１，１５およびファイン用可変遅延回
路１２，１６の遅延量を、それぞれの位相比較結果をも
とにそれぞれ制御する。内部クロックｉ−ｃｌｋは、上
記した通り直列接続されたラフ用可変遅延回路１１とラ
フ用可変遅延回路１２により遅延され、タイミングクロ
ックＣＬＫ１２が生成され、データ出力バッファ１３に
供給される。データ出力バッファ１３は、供給されたタ
イミングクロックＣＬＫ１２に同期して、内部のデータ
ＤＡＴＡをとりこみ外部へ出力する。
相比較器２１は、上記２つの入力クロックの位相を比較
し、比較結果をラフ用遅延制御回路２０およびファイン
用遅延制御回路２２にそれぞれ出力する。ラフ用遅延制
御回路２０およびファイン用遅延制御回路２２は、ラフ
用可変遅延回路１１，１５およびファイン用可変遅延回
路１２，１６の遅延量を、それぞれの位相比較結果をも
とにそれぞれ制御する。内部クロックｉ−ｃｌｋは、上
記した通り直列接続されたラフ用可変遅延回路１１とラ
フ用可変遅延回路１２により遅延され、タイミングクロ
ックＣＬＫ１２が生成され、データ出力バッファ１３に
供給される。データ出力バッファ１３は、供給されたタ
イミングクロックＣＬＫ１２に同期して、内部のデータ
ＤＡＴＡをとりこみ外部へ出力する。
【００２２】高精度の位相調整を実施するために、この
タイミングクロック発生回路にはＤＬＬ制御回路２３が
設けられる。ＤＬＬ制御回路２３は、ラフ用位相比較器
１９およびファイン用位相比較器２１における位相比較
結果をもとに、分周器１４、ラフ用位相比較器１９及び
ファイン用位相比較器２１の動作を制御する。
タイミングクロック発生回路にはＤＬＬ制御回路２３が
設けられる。ＤＬＬ制御回路２３は、ラフ用位相比較器
１９およびファイン用位相比較器２１における位相比較
結果をもとに、分周器１４、ラフ用位相比較器１９及び
ファイン用位相比較器２１の動作を制御する。
【００２３】図２は、図１のタイミングクロック発生回
路の位相調整手順を示すフローチャート図である。この
フローチャートに基づいて位相調整手順を説明する。ま
ず、電源投入時またはパワーダウンからの復帰時に、分
周器１４は短周期（１／４分周）に設定され（Ｓ１）、
位相比較動作がラフ用位相比較器１９およびファイン用
位相比較器２１にて実施される（Ｓ２）。ラフ用位相比
較器１９からロックオン信号ＪＳＴ−Ｒが出力されない
場合、第１及び第２の入力クロックが短周期の状態（Ｓ
４）でラフ用遅延制御回路２０によりラフ用可変遅延回
路１１，１５の遅延量だけが調整される（Ｓ５）。ラフ
用位相比較器１９からロックオン信号ＪＳＴ−Ｒが出力
されると（Ｓ３）、ファイン用位相比較器２１の比較結
果に応じて位相調整が実施される（Ｓ８）。ファイン用
位相比較器２１からロックオン信号ＪＳＴ−Ｆが出力さ
れない場合、短周期の状態（Ｓ７）のままでファイン用
可変遅延回路１２，１６の遅延量だけが調整される（Ｓ
８）。そして、ファイン用位相比較器２１からロックオ
ン信号ＪＳＴ−Ｆが出力されると（Ｓ６）、分周器１４
が長周期（１／２５６分周）に設定される（Ｓ９）。そ
の後は、長周期で位相比較が行われ、ラフ用位相比較器
１９またはファイン用位相比較器２１がロックオン状態
からはずれた場合のみ、分周器が短周期に再設定され
（Ｓ４，Ｓ７）、対応する可変遅延回路１１，１２，１
５，１６の遅延量が調整される。
路の位相調整手順を示すフローチャート図である。この
フローチャートに基づいて位相調整手順を説明する。ま
ず、電源投入時またはパワーダウンからの復帰時に、分
周器１４は短周期（１／４分周）に設定され（Ｓ１）、
位相比較動作がラフ用位相比較器１９およびファイン用
位相比較器２１にて実施される（Ｓ２）。ラフ用位相比
較器１９からロックオン信号ＪＳＴ−Ｒが出力されない
場合、第１及び第２の入力クロックが短周期の状態（Ｓ
４）でラフ用遅延制御回路２０によりラフ用可変遅延回
路１１，１５の遅延量だけが調整される（Ｓ５）。ラフ
用位相比較器１９からロックオン信号ＪＳＴ−Ｒが出力
されると（Ｓ３）、ファイン用位相比較器２１の比較結
果に応じて位相調整が実施される（Ｓ８）。ファイン用
位相比較器２１からロックオン信号ＪＳＴ−Ｆが出力さ
れない場合、短周期の状態（Ｓ７）のままでファイン用
可変遅延回路１２，１６の遅延量だけが調整される（Ｓ
８）。そして、ファイン用位相比較器２１からロックオ
ン信号ＪＳＴ−Ｆが出力されると（Ｓ６）、分周器１４
が長周期（１／２５６分周）に設定される（Ｓ９）。そ
の後は、長周期で位相比較が行われ、ラフ用位相比較器
１９またはファイン用位相比較器２１がロックオン状態
からはずれた場合のみ、分周器が短周期に再設定され
（Ｓ４，Ｓ７）、対応する可変遅延回路１１，１２，１
５，１６の遅延量が調整される。
【００２４】上記のタイミングクロック発生回路では、
ファイン用位相比較器２１がロックオンした後、長周期
でクロック信号／ＣＬＫ１，ｄ−ｉ−ｃｌｋがサンプリ
ングされて、ラフ用位相比較器１９およびファイン用位
相比較器２１で位相比較が実施される。このとき、電源
ノイズ等によって基準となる内部クロック信号ｉ−ｃｌ
ｋの位相が変動すると、位相比較結果に誤差が生じて位
相比較器１９、２１がロックオン状態からはずれること
がある。その誤差は、遅延制御回路２０，２１により検
出され、可変遅延回路１１，１５，１２，１６の遅延量
を変更するように制御され、生成されるタイミングクロ
ックＣＬＫ１２のジッタの原因になる。
ファイン用位相比較器２１がロックオンした後、長周期
でクロック信号／ＣＬＫ１，ｄ−ｉ−ｃｌｋがサンプリ
ングされて、ラフ用位相比較器１９およびファイン用位
相比較器２１で位相比較が実施される。このとき、電源
ノイズ等によって基準となる内部クロック信号ｉ−ｃｌ
ｋの位相が変動すると、位相比較結果に誤差が生じて位
相比較器１９、２１がロックオン状態からはずれること
がある。その誤差は、遅延制御回路２０，２１により検
出され、可変遅延回路１１，１５，１２，１６の遅延量
を変更するように制御され、生成されるタイミングクロ
ックＣＬＫ１２のジッタの原因になる。
【００２５】特に、ラフ用位相比較器１９の位相比較結
果に誤差が生じてロックオン状態からはずれると、ラフ
用可変遅延回路１１の大きな単位遅延量以上のジッタ
（揺らぎ）がタイミングクロックＣＬＫ１２に生じるこ
とになる。タイミングクロック信号ＣＬＫ１２で発生す
るジッタが大きいと、内部回路であるデータ出力バッフ
ァ１３の正確な位相調整ができない。
果に誤差が生じてロックオン状態からはずれると、ラフ
用可変遅延回路１１の大きな単位遅延量以上のジッタ
（揺らぎ）がタイミングクロックＣＬＫ１２に生じるこ
とになる。タイミングクロック信号ＣＬＫ１２で発生す
るジッタが大きいと、内部回路であるデータ出力バッフ
ァ１３の正確な位相調整ができない。
【００２６】［第１の実施の形態例］図３は、本発明の
第１の実施の形態例のタイミングクロック発生回路の構
成図である。図３において、図１と対応する部分には同
じ引用番号を付した。第１の実施の形態例のタイミング
クロック発生回路は、図１と同様に、ラフ位相調整用の
ＤＬＬ回路と、ファイン位相調整用のＤＬＬ回路回路と
を有する。
第１の実施の形態例のタイミングクロック発生回路の構
成図である。図３において、図１と対応する部分には同
じ引用番号を付した。第１の実施の形態例のタイミング
クロック発生回路は、図１と同様に、ラフ位相調整用の
ＤＬＬ回路と、ファイン位相調整用のＤＬＬ回路回路と
を有する。
【００２７】図４は、図３のタイミングクロック発生回
路のタイミングチャート図である。図４を参照しなが
ら、図３のタイミングクロック発生回路の動作を説明す
る。外部クロックＣＬＫは、内部バッファ１０により取
り込まれ、内部クロックｉ−ｃｌｋになる。内部クロッ
クｉ−ｃｌｋは、基準クロックであり、ラフ用可変遅延
回路１１とファイン用可変遅延回路１２とを通過し、タ
イミングクロックＣＬＫ１２としてデータ出力バッファ
１３に供給される。
路のタイミングチャート図である。図４を参照しなが
ら、図３のタイミングクロック発生回路の動作を説明す
る。外部クロックＣＬＫは、内部バッファ１０により取
り込まれ、内部クロックｉ−ｃｌｋになる。内部クロッ
クｉ−ｃｌｋは、基準クロックであり、ラフ用可変遅延
回路１１とファイン用可変遅延回路１２とを通過し、タ
イミングクロックＣＬＫ１２としてデータ出力バッファ
１３に供給される。
【００２８】基準クロックである内部クロックｉ−ｃｌ
ｋは、分周器１４により所定の周波数に分周されてクロ
ックＣＬＫ１及びその反転クロック／ＣＬＫ１となる。
これらのクロックＣＬＫ１，／ＣＬＫ１は、内部クロッ
クｉ−ｃｌｋから分周器の遅延分僅かに異なる位相を有
し、ＤＬＬ回路での基準クロックとなる。反転クロック
／ＣＬＫ１は、ラフ用位相比較器１９とラフ用位相比較
器２１の基準クロックとして入力される。クロックＣＬ
Ｋ１は、ＤＬＬ回路内のフィードバックループ用のラフ
可変遅延回路１５とファイン可変遅延回路１６により遅
延され、タイミングクロックＣＬＫ１２とほぼ同じ位相
を有するフィードバック用クロックＣＬＫ１６が生成さ
れる。このクロックＣＬＫ１６は、図１と同様に、ダミ
ーデータ出力バッファ１７とダミー入力バッファ１８に
よりデータ出力バッファ１３とクロック入力バッファ１
０と同じ遅延量を与えられ、可変クロックd-i-clk とし
てラフ用位相比較器１９とファイン用位相比較器２１に
供給される。それぞれの位相比較結果に応じて、ラフ用
遅延制御回路２０が遅延制御信号Ｎ２０を可変遅延回路
１１，１５に与える。また、ファイン用遅延制御回路２
２が遅延制御信号Ｎ２２を可変遅延回路１２，１６に与
える。
ｋは、分周器１４により所定の周波数に分周されてクロ
ックＣＬＫ１及びその反転クロック／ＣＬＫ１となる。
これらのクロックＣＬＫ１，／ＣＬＫ１は、内部クロッ
クｉ−ｃｌｋから分周器の遅延分僅かに異なる位相を有
し、ＤＬＬ回路での基準クロックとなる。反転クロック
／ＣＬＫ１は、ラフ用位相比較器１９とラフ用位相比較
器２１の基準クロックとして入力される。クロックＣＬ
Ｋ１は、ＤＬＬ回路内のフィードバックループ用のラフ
可変遅延回路１５とファイン可変遅延回路１６により遅
延され、タイミングクロックＣＬＫ１２とほぼ同じ位相
を有するフィードバック用クロックＣＬＫ１６が生成さ
れる。このクロックＣＬＫ１６は、図１と同様に、ダミ
ーデータ出力バッファ１７とダミー入力バッファ１８に
よりデータ出力バッファ１３とクロック入力バッファ１
０と同じ遅延量を与えられ、可変クロックd-i-clk とし
てラフ用位相比較器１９とファイン用位相比較器２１に
供給される。それぞれの位相比較結果に応じて、ラフ用
遅延制御回路２０が遅延制御信号Ｎ２０を可変遅延回路
１１，１５に与える。また、ファイン用遅延制御回路２
２が遅延制御信号Ｎ２２を可変遅延回路１２，１６に与
える。
【００２９】それぞれの位相比較器１９，２１は、分周
された基準クロック／ＣＬＫの立ち上がりエッジと、遅
延された可変クロックd-i-clk の立ち上がりエッジとを
位相比較し、その位相比較結果に従って、それらの位相
が一致するように、遅延制御回路２０，２２が可変遅延
回路１１，１５，１２，１６の遅延量を制御する。この
遅延量の制御は、より詳細な説明は後述するが、具体的
には、それぞれの遅延単位を１つ増やすまたは減らすこ
とで行われる。
された基準クロック／ＣＬＫの立ち上がりエッジと、遅
延された可変クロックd-i-clk の立ち上がりエッジとを
位相比較し、その位相比較結果に従って、それらの位相
が一致するように、遅延制御回路２０，２２が可変遅延
回路１１，１５，１２，１６の遅延量を制御する。この
遅延量の制御は、より詳細な説明は後述するが、具体的
には、それぞれの遅延単位を１つ増やすまたは減らすこ
とで行われる。
【００３０】第１の実施の形態例では、ＤＬＬ制御回路
２３は、位相調整開始時は、ラフ用活性化信号Ｓ１を生
成しラフ用位相比較器１９を活性化する。その結果、ラ
フ用位相比較器１９が両入力クロック／ＣＬＫ１、d-i-
clk の位相を比較し、ラフ用遅延制御回路２０がラフ用
可変遅延回路１１，１５の遅延量を調整する。ラフ用位
相比較器１９がロックオンを検出すると、ロックオン信
号ＪＳＴ−ＲをＤＬＬ制御回路２３に供給する。それに
応答して、ＤＬＬ制御回路２３は、ラフ用活性化信号Ｓ
１を非活性状態にしてラフ用位相比較器１９の動作を停
止させる。それと共に、ＤＬＬ制御回路２３は、ファイ
ン用活性化信号Ｓ２を生成し、ファイン用位相比較器２
１を活性化する。それによりファイン用可変遅延回路１
２，１６の遅延量が調整される。ファイン用可変遅延回
路１２，１６の遅延量が調整されている間は、ラフ用可
変遅延回路１１，１５の遅延量はロックオン時の状態に
維持され、変動しない。
２３は、位相調整開始時は、ラフ用活性化信号Ｓ１を生
成しラフ用位相比較器１９を活性化する。その結果、ラ
フ用位相比較器１９が両入力クロック／ＣＬＫ１、d-i-
clk の位相を比較し、ラフ用遅延制御回路２０がラフ用
可変遅延回路１１，１５の遅延量を調整する。ラフ用位
相比較器１９がロックオンを検出すると、ロックオン信
号ＪＳＴ−ＲをＤＬＬ制御回路２３に供給する。それに
応答して、ＤＬＬ制御回路２３は、ラフ用活性化信号Ｓ
１を非活性状態にしてラフ用位相比較器１９の動作を停
止させる。それと共に、ＤＬＬ制御回路２３は、ファイ
ン用活性化信号Ｓ２を生成し、ファイン用位相比較器２
１を活性化する。それによりファイン用可変遅延回路１
２，１６の遅延量が調整される。ファイン用可変遅延回
路１２，１６の遅延量が調整されている間は、ラフ用可
変遅延回路１１，１５の遅延量はロックオン時の状態に
維持され、変動しない。
【００３１】そして、ファイン位相比較器２１がロック
オンを検出すると、ロックオン信号ＪＳＴ−Ｆが分周器
１４に供給され、分周器１４はより低い周波数に内部ク
ロックｉ−ｃｌｋを分周する。その結果、より長い周期
でファイン位相比較器２１による位相比較と、それに伴
うファイン用可変遅延回路１２，１６の遅延量の調整が
行われる。
オンを検出すると、ロックオン信号ＪＳＴ−Ｆが分周器
１４に供給され、分周器１４はより低い周波数に内部ク
ロックｉ−ｃｌｋを分周する。その結果、より長い周期
でファイン位相比較器２１による位相比較と、それに伴
うファイン用可変遅延回路１２，１６の遅延量の調整が
行われる。
【００３２】図５は、ＤＬＬ制御回路を示す図である。
ＤＬＬ制御回路２３は、ＮＯＲゲート２５，インバータ
２６，２７，３１，ラッチ回路３０及びＰチャネルトラ
ンジスタ２８，Ｎチャネルトランジスタ２９とを有す
る。電源が投入された時に生成されるパワーオンリセッ
ト信号ＰＷ１またはパワーダウンモードからの復帰信号
ＰＷ２が供給されると、トランジスタ２９が導通し、ラ
フ用位相比較器のイネーブル信号Ｓ１をＨレベルの活性
状態にする。また、ラフ用位相比較器１９がロックオン
を検出してラフ用ロックオン信号ＪＳＴ−ＲをＨレベル
にすると、トランジスタ２８が導通し、ラフ用位相比較
器のイネーブル信号Ｓ１をＬレベルの非活性状態にし、
ファイン用位相比較器のイネーブル信号Ｓ２をＨレベル
の活性状態にする。
ＤＬＬ制御回路２３は、ＮＯＲゲート２５，インバータ
２６，２７，３１，ラッチ回路３０及びＰチャネルトラ
ンジスタ２８，Ｎチャネルトランジスタ２９とを有す
る。電源が投入された時に生成されるパワーオンリセッ
ト信号ＰＷ１またはパワーダウンモードからの復帰信号
ＰＷ２が供給されると、トランジスタ２９が導通し、ラ
フ用位相比較器のイネーブル信号Ｓ１をＨレベルの活性
状態にする。また、ラフ用位相比較器１９がロックオン
を検出してラフ用ロックオン信号ＪＳＴ−ＲをＨレベル
にすると、トランジスタ２８が導通し、ラフ用位相比較
器のイネーブル信号Ｓ１をＬレベルの非活性状態にし、
ファイン用位相比較器のイネーブル信号Ｓ２をＨレベル
の活性状態にする。
【００３３】図６は、分周器の構成図である。分周器１
４は、内部クロックｉ−ｃｌｋの周波数を１／４分周す
る分周器３２とそれより分周率の低い１／２５６分周す
る分周器３３とを有する。そして、ＮＡＮＤゲート３
４，３５，３６により、ファイン側ロックオン信号ＪＳ
Ｔ−Ｆに応じて、１／４分周または１／２４５分周のい
ずれかの分周クロックＣＬＫ１，／ＣＬＫ１を生成す
る。即ち、ファインロックオン信号ＪＳＴ−ＦがＬレベ
ルの時は、１／４分周されたクロックが出力され、ファ
イン用位相比較器２１がロックオンを検出してファイン
ロックオン信号ＪＳＴ−ＦをＨレベルにすると、１／２
５６分周されたクロックが出力される。
４は、内部クロックｉ−ｃｌｋの周波数を１／４分周す
る分周器３２とそれより分周率の低い１／２５６分周す
る分周器３３とを有する。そして、ＮＡＮＤゲート３
４，３５，３６により、ファイン側ロックオン信号ＪＳ
Ｔ−Ｆに応じて、１／４分周または１／２４５分周のい
ずれかの分周クロックＣＬＫ１，／ＣＬＫ１を生成す
る。即ち、ファインロックオン信号ＪＳＴ−ＦがＬレベ
ルの時は、１／４分周されたクロックが出力され、ファ
イン用位相比較器２１がロックオンを検出してファイン
ロックオン信号ＪＳＴ−ＦをＨレベルにすると、１／２
５６分周されたクロックが出力される。
【００３４】図７は、第１の実施の形態例の位相調整の
フローチャート図である。電源投入時やパワーダウンか
らの復帰時には、パワーオンリセット信号ＰＷ１または
パワーダウン復帰信号ＰＷ２がＤＬＬ制御回路２３に供
給される。これに伴い、ラフ位相比較器イネーブル信号
Ｓ１はＨレベル、ファイン位相比較器イネーブル信号Ｓ
２はＬレベルに設定される。この時、ファイン用位相比
較器２１の動作を停止し、ファインロックオン信号ＪＳ
Ｔ−ＦはＬレベルのままである。従って、分周器１４
は、内部クロックｉ−ｃｌｋを１／４分周して、クロッ
クＣＬＫ１，／ＣＬＫ１を生成する（Ｓ１０）。そし
て、ラフ用位相比較器１９だけで位相比較を行う（Ｓ１
１）。ラフ位相比較器１９のの比較結果はラフ遅延制御
回路２０に供給され、その比較結果に応じて、ラフ遅延
制御回路２０は遅延制御信号Ｎ２０をラフ用可変遅延回
路１１，１５に供給し、それらの遅延量をラフ用遅延単
位で調整する（Ｓ１３）。
フローチャート図である。電源投入時やパワーダウンか
らの復帰時には、パワーオンリセット信号ＰＷ１または
パワーダウン復帰信号ＰＷ２がＤＬＬ制御回路２３に供
給される。これに伴い、ラフ位相比較器イネーブル信号
Ｓ１はＨレベル、ファイン位相比較器イネーブル信号Ｓ
２はＬレベルに設定される。この時、ファイン用位相比
較器２１の動作を停止し、ファインロックオン信号ＪＳ
Ｔ−ＦはＬレベルのままである。従って、分周器１４
は、内部クロックｉ−ｃｌｋを１／４分周して、クロッ
クＣＬＫ１，／ＣＬＫ１を生成する（Ｓ１０）。そし
て、ラフ用位相比較器１９だけで位相比較を行う（Ｓ１
１）。ラフ位相比較器１９のの比較結果はラフ遅延制御
回路２０に供給され、その比較結果に応じて、ラフ遅延
制御回路２０は遅延制御信号Ｎ２０をラフ用可変遅延回
路１１，１５に供給し、それらの遅延量をラフ用遅延単
位で調整する（Ｓ１３）。
【００３５】ラフ用位相比較器１９がロックオンを検出
すると、ロックオン信号ＪＳＴ−ＲをＨレベルにし、Ｄ
ＬＬ制御回路２３に供給される（Ｓ１２）。図５に示し
た通り、ロックオン信号ＪＳＴ−Ｒに応答して、ＤＬＬ
制御回路２３は、ラフ用位相比較器のイネーブル信号Ｓ
１をＬレベルにしてラフ用位相比較器１９の位相比較動
作を停止させる。その結果、ラフ用可変遅延回路１１，
１５の遅延量は固定される。また、ＤＬＬ制御回路２３
は、ファイン用位相比較器のイネーブル信号Ｓ２をＨレ
ベルにして、ファイン用位相比較器２１を活性状態にす
る。従って、これ以降は、ファイン用位相比較器２１の
みによって位相比較動作が行われ（Ｓ１５）、ファイン
位相調整用ＤＬＬ回路による位相調整が行われる（Ｓ１
８）。
すると、ロックオン信号ＪＳＴ−ＲをＨレベルにし、Ｄ
ＬＬ制御回路２３に供給される（Ｓ１２）。図５に示し
た通り、ロックオン信号ＪＳＴ−Ｒに応答して、ＤＬＬ
制御回路２３は、ラフ用位相比較器のイネーブル信号Ｓ
１をＬレベルにしてラフ用位相比較器１９の位相比較動
作を停止させる。その結果、ラフ用可変遅延回路１１，
１５の遅延量は固定される。また、ＤＬＬ制御回路２３
は、ファイン用位相比較器のイネーブル信号Ｓ２をＨレ
ベルにして、ファイン用位相比較器２１を活性状態にす
る。従って、これ以降は、ファイン用位相比較器２１の
みによって位相比較動作が行われ（Ｓ１５）、ファイン
位相調整用ＤＬＬ回路による位相調整が行われる（Ｓ１
８）。
【００３６】この位相調整では、ファイン遅延制御回路
２２が、位相結果に従って、ファイン用可変遅延回路１
２，１６の遅延量を調整する。この位相調整では、ファ
イン用可変遅延回路１２，１６の小さい遅延単位を１つ
づつ増やすまたは減らすことで、その遅延量が調整され
る。その間、ラフ用可変遅延回路１１，１５での遅延量
はロックオン時の遅延量に固定される。従って、この状
態で内部クロックｉ−ｃｌｋ等の位相が一時的にずれて
も、それに伴い制御される位相の調整量は、せいぜいフ
ァイン用の遅延単位の変動にすぎないので、タイミング
クロックＣＬＫ１２の揺らぎを最小限に抑えることがで
きる。
２２が、位相結果に従って、ファイン用可変遅延回路１
２，１６の遅延量を調整する。この位相調整では、ファ
イン用可変遅延回路１２，１６の小さい遅延単位を１つ
づつ増やすまたは減らすことで、その遅延量が調整され
る。その間、ラフ用可変遅延回路１１，１５での遅延量
はロックオン時の遅延量に固定される。従って、この状
態で内部クロックｉ−ｃｌｋ等の位相が一時的にずれて
も、それに伴い制御される位相の調整量は、せいぜいフ
ァイン用の遅延単位の変動にすぎないので、タイミング
クロックＣＬＫ１２の揺らぎを最小限に抑えることがで
きる。
【００３７】ファイン用位相比較器２１がロックオンを
検出すると、ロックオン信号ＪＳＴ−ＦがＨレベルにな
る（Ｓ１６）。その結果、分周器１４は、その分周率が
より低い１／２５６分周されたクロックＣＬＫ１，／Ｃ
ＬＫ１を生成する（Ｓ１９）。従って、それ以降は、よ
り長周期でのファイン用位相比較動作と位相調整が行わ
れる。第１の実施の形態例では、ファイン側の位相調整
動作に入ると、ラフ側の位相調整動作は停止され、ラフ
用可変遅延回路の遅延量はロックオン時の遅延量に固定
される。そして、ファイン用可変遅延回路の遅延量がラ
フ用遅延単位よりも小さいファイン用遅延単位で、可変
調整される。
検出すると、ロックオン信号ＪＳＴ−ＦがＨレベルにな
る（Ｓ１６）。その結果、分周器１４は、その分周率が
より低い１／２５６分周されたクロックＣＬＫ１，／Ｃ
ＬＫ１を生成する（Ｓ１９）。従って、それ以降は、よ
り長周期でのファイン用位相比較動作と位相調整が行わ
れる。第１の実施の形態例では、ファイン側の位相調整
動作に入ると、ラフ側の位相調整動作は停止され、ラフ
用可変遅延回路の遅延量はロックオン時の遅延量に固定
される。そして、ファイン用可変遅延回路の遅延量がラ
フ用遅延単位よりも小さいファイン用遅延単位で、可変
調整される。
【００３８】やがて、電源ノイズ等でクロック信号の位
相がずれると、ファイン用位相比較器２１がロックオン
状態をはずれ、ファイン用のロックオン信号ＪＳＴ−Ｆ
が再びＬレベルになり、分周器１４は、１／４分周され
たクロックＣＬＫ１，／ＣＬＫ１を出力し（Ｓ１７）、
再び短い周期で位相比較と遅延制御が行われる。この様
に、ファイン位相調整において、ロックオンすれば長周
期でファイン用の位相比較と遅延制御が行われ、ロック
オンがはずれると短周期でのファイン用の位相比較と遅
延制御が行われる。従って、安定状態においては、一時
的なクロック信号の位相ずれによって、ファイン用遅延
単位での位相調整が行われるだけであり、ラフ用遅延単
位のような大きな位相調整が発生することはない。従っ
て、タイミングクロックのジッタを小さくすることがで
きる。したがって、従来技術に比べて正確な位相調整が
可能となる。
相がずれると、ファイン用位相比較器２１がロックオン
状態をはずれ、ファイン用のロックオン信号ＪＳＴ−Ｆ
が再びＬレベルになり、分周器１４は、１／４分周され
たクロックＣＬＫ１，／ＣＬＫ１を出力し（Ｓ１７）、
再び短い周期で位相比較と遅延制御が行われる。この様
に、ファイン位相調整において、ロックオンすれば長周
期でファイン用の位相比較と遅延制御が行われ、ロック
オンがはずれると短周期でのファイン用の位相比較と遅
延制御が行われる。従って、安定状態においては、一時
的なクロック信号の位相ずれによって、ファイン用遅延
単位での位相調整が行われるだけであり、ラフ用遅延単
位のような大きな位相調整が発生することはない。従っ
て、タイミングクロックのジッタを小さくすることがで
きる。したがって、従来技術に比べて正確な位相調整が
可能となる。
【００３９】次に、図３のタイミングクロック発生回路
を構成する可変遅延回路１１，１５，１２，１６、位相
比較器１９，２１，及び遅延制御回路２０，２１の具体
的構成例を説明する。
を構成する可変遅延回路１１，１５，１２，１６、位相
比較器１９，２１，及び遅延制御回路２０，２１の具体
的構成例を説明する。
【００４０】［可変遅延回路］図８は、ラフ用可変遅延
回路１１，１５を示す図である。このラフ用可変遅延回
路は、入力クロックＣｉｎを遅延させて、出力クロック
Ｃout を出力する。ラフ用可変遅延回路１１、１５は、
複数のインバータ９８〜１１２と、ＮＡＮＤゲート１１
３〜１２８により、図示される通り構成される。ＮＡＮ
Ｄゲート１１３〜１２０の一方の入力には、入力クロッ
クＣｉｎを遅延させたクロックが供給され、他方の入力
には遅延制御信号φE-1 〜φE-32が供給される。遅延制
御信号φ E-1 〜φE-32は、いずれか１つの信号がＨレベ
ルとなり、残りの信号がＬレベルとなる。
回路１１，１５を示す図である。このラフ用可変遅延回
路は、入力クロックＣｉｎを遅延させて、出力クロック
Ｃout を出力する。ラフ用可変遅延回路１１、１５は、
複数のインバータ９８〜１１２と、ＮＡＮＤゲート１１
３〜１２８により、図示される通り構成される。ＮＡＮ
Ｄゲート１１３〜１２０の一方の入力には、入力クロッ
クＣｉｎを遅延させたクロックが供給され、他方の入力
には遅延制御信号φE-1 〜φE-32が供給される。遅延制
御信号φ E-1 〜φE-32は、いずれか１つの信号がＨレベ
ルとなり、残りの信号がＬレベルとなる。
【００４１】仮に、遅延制御信号φE-1 がＨレベルとす
ると、他の遅延制御信号のＬレベルにより、ＮＡＮＤゲ
ート１１３〜１１９の出力は全てＨレベルとなる。その
結果、ＮＡＮＤゲート１２１〜１２７は全てＬレベル、
インバータ１０２〜１０８は全てＨレベルとなる。そこ
で、入力クロックＣｉｎは、４つのインバータ９８〜１
０１と、ＮＡＮＤゲート１２０，１２８と、４つのイン
バータ１０９〜１１２との合計１０段のゲートの遅延量
をもって、出力クロックＣout として出力される。この
状態が、遅延量が最小の状態である。
ると、他の遅延制御信号のＬレベルにより、ＮＡＮＤゲ
ート１１３〜１１９の出力は全てＨレベルとなる。その
結果、ＮＡＮＤゲート１２１〜１２７は全てＬレベル、
インバータ１０２〜１０８は全てＨレベルとなる。そこ
で、入力クロックＣｉｎは、４つのインバータ９８〜１
０１と、ＮＡＮＤゲート１２０，１２８と、４つのイン
バータ１０９〜１１２との合計１０段のゲートの遅延量
をもって、出力クロックＣout として出力される。この
状態が、遅延量が最小の状態である。
【００４２】そして、Ｈレベルの遅延制御信号φE-1 〜
φE-32が図中右側にシフトするたびに、ＮＡＮＤゲート
１２７及びインバータ１０８の２段のゲートの遅延量が
追加される。そして、遅延制御信号φE-32がＨレベルに
なると、最大の遅延量となる。即ち、遅延制御信号φ
E-1 〜φE-32の内、Ｈレベルの遅延制御信号が右側に１
つずれると、ＮＡＮＤゲートとインバータの２段分の遅
延量が増加され、左側に１つずれると、同様の２段分の
遅延量が減少される。この２段分の遅延量が、ラフ用遅
延単位に該当する。
φE-32が図中右側にシフトするたびに、ＮＡＮＤゲート
１２７及びインバータ１０８の２段のゲートの遅延量が
追加される。そして、遅延制御信号φE-32がＨレベルに
なると、最大の遅延量となる。即ち、遅延制御信号φ
E-1 〜φE-32の内、Ｈレベルの遅延制御信号が右側に１
つずれると、ＮＡＮＤゲートとインバータの２段分の遅
延量が増加され、左側に１つずれると、同様の２段分の
遅延量が減少される。この２段分の遅延量が、ラフ用遅
延単位に該当する。
【００４３】図９は、ファイン用可変遅延回路を示す図
である。入力クロックＣinが遅延されて出力クロックＣ
out が生成される。インバータ４０，４１の間に、トラ
ンジスタＴＲとキャパシタＣからなる遅延回路ＦＤ１〜
ＦＤ３２が３２段設けられる。そして、それぞれのトラ
ンジスタＴＲに遅延制御信号φE-1 〜φE-32が供給され
る。ファイン用可変遅延回路１２，１６の場合は、遅延
制御信号φE-1 〜φE-32は、初段側から制御された段数
までの遅延制御信号がＨレベルになり、トランジスタＴ
Ｒを導通させ、キャパシタＣを接続する。それより上段
の遅延制御信号は全てＬレベルに制御され、トランジス
タＴＲを非導通にする。それぞれの遅延回路ＦＤの遅延
時間が、ファイン用の遅延単位に対応する。
である。入力クロックＣinが遅延されて出力クロックＣ
out が生成される。インバータ４０，４１の間に、トラ
ンジスタＴＲとキャパシタＣからなる遅延回路ＦＤ１〜
ＦＤ３２が３２段設けられる。そして、それぞれのトラ
ンジスタＴＲに遅延制御信号φE-1 〜φE-32が供給され
る。ファイン用可変遅延回路１２，１６の場合は、遅延
制御信号φE-1 〜φE-32は、初段側から制御された段数
までの遅延制御信号がＨレベルになり、トランジスタＴ
Ｒを導通させ、キャパシタＣを接続する。それより上段
の遅延制御信号は全てＬレベルに制御され、トランジス
タＴＲを非導通にする。それぞれの遅延回路ＦＤの遅延
時間が、ファイン用の遅延単位に対応する。
【００４４】［位相比較器］図１０は、位相比較器１
９，２１内の位相比較部の回路図である。また、図１１
は、位相比較部の動作を示す波形図である。この位相比
較部は、ＮＡＮＤゲート１９９〜２０３及びインバータ
２１５からなる部分において、第１入力の基準／ＣＬＫ
１（以下代表してｃ−ｃｌｋ）と第２入力の可変クロッ
クｄ−ｉ−ｃｌｋとの位相関係を検出して、ノードｎ１
〜ｎ４にその検出結果を生成する。両クロックの位相関
係は、図１１の（Ａ）に示される通り、第１のクロック
ｃ−ｃｌｋに比較して第２のクロックｄ−ｉ−ｃｌｋの
位相が進んでいる状態と、図１１の（Ｂ）に示される通
り、両クロックの位相がほぼ一致している状態と、図１
１の（Ｃ）に示される通り、第１のクロックｃ−ｃｌｋ
に比較して第２のクロックｄ−ｉ−ｃｌｋの位相が遅れ
ている状態とに分類される。
９，２１内の位相比較部の回路図である。また、図１１
は、位相比較部の動作を示す波形図である。この位相比
較部は、ＮＡＮＤゲート１９９〜２０３及びインバータ
２１５からなる部分において、第１入力の基準／ＣＬＫ
１（以下代表してｃ−ｃｌｋ）と第２入力の可変クロッ
クｄ−ｉ−ｃｌｋとの位相関係を検出して、ノードｎ１
〜ｎ４にその検出結果を生成する。両クロックの位相関
係は、図１１の（Ａ）に示される通り、第１のクロック
ｃ−ｃｌｋに比較して第２のクロックｄ−ｉ−ｃｌｋの
位相が進んでいる状態と、図１１の（Ｂ）に示される通
り、両クロックの位相がほぼ一致している状態と、図１
１の（Ｃ）に示される通り、第１のクロックｃ−ｃｌｋ
に比較して第２のクロックｄ−ｉ−ｃｌｋの位相が遅れ
ている状態とに分類される。
【００４５】図１１の（Ａ）の状態の場合は、両クロッ
クがＬレベルの状態では、ノードｎ１〜ｎ４は全てＨレ
ベルであり、その後、第２のクロックｄ−ｉ−ｃｌｋが
先にＨレベルとなり、 ｎ１＝Ｌ、ｎ２＝Ｈ、ｎ３＝Ｌ、ｎ４＝Ｈ となる。その後、第１のクロックｃ−ｃｌｋが遅れてＨ
レベルになっても、上記のノードｎ１〜ｎ４の状態は変
化しない。ＮＡＮＤゲート１９８は、両クロックが共に
Ｈレベルになると出力をＬレベルにし、その立ち下がり
エッジから所定の幅のＨレベルパルスが、ＮＯＲゲート
２１６から出力される。このＨレベルパルスが、取り込
みパルスとしてＮＡＮＤゲート２０４〜２０７に供給さ
れ、ノードｎ１〜ｎ４の状態が、ＮＡＮＤゲート２０
８，２０９からなるラッチ回路と、ＮＡＮＤゲート２１
０，２１１からなるラッチ回路とにそれぞれ取り込まれ
る。従って、信号φｂ、φｃ、φｄ、φｅは、図１０の
表に示される通り、 φｂ＝Ｈ、φｃ＝Ｌ、φｄ＝Ｈ、φｅ＝Ｌ となる。
クがＬレベルの状態では、ノードｎ１〜ｎ４は全てＨレ
ベルであり、その後、第２のクロックｄ−ｉ−ｃｌｋが
先にＨレベルとなり、 ｎ１＝Ｌ、ｎ２＝Ｈ、ｎ３＝Ｌ、ｎ４＝Ｈ となる。その後、第１のクロックｃ−ｃｌｋが遅れてＨ
レベルになっても、上記のノードｎ１〜ｎ４の状態は変
化しない。ＮＡＮＤゲート１９８は、両クロックが共に
Ｈレベルになると出力をＬレベルにし、その立ち下がり
エッジから所定の幅のＨレベルパルスが、ＮＯＲゲート
２１６から出力される。このＨレベルパルスが、取り込
みパルスとしてＮＡＮＤゲート２０４〜２０７に供給さ
れ、ノードｎ１〜ｎ４の状態が、ＮＡＮＤゲート２０
８，２０９からなるラッチ回路と、ＮＡＮＤゲート２１
０，２１１からなるラッチ回路とにそれぞれ取り込まれ
る。従って、信号φｂ、φｃ、φｄ、φｅは、図１０の
表に示される通り、 φｂ＝Ｈ、φｃ＝Ｌ、φｄ＝Ｈ、φｅ＝Ｌ となる。
【００４６】図１１（Ｂ）の状態は、第１のクロックｃ
−ｃｌｋに対して第２のクロックｄ−ｉ−ｃｌｋの位相
が、ＮＡＮＤゲート２０１とインバータ２１５の遅延時
間以内の範囲で遅れる場合である。その場合は、第１の
クロックｃ−ｃｌｋが先にＨレベルとなり、 ｎ１＝Ｈ、ｎ２＝Ｌ となり、更に、インバータ２１５の出力が第２のクロッ
クｄ−ｉ−ｃｌｋよりも後にＨレベルとなり、 ｎ３＝Ｌ、ｎ４＝Ｈ となる。
−ｃｌｋに対して第２のクロックｄ−ｉ−ｃｌｋの位相
が、ＮＡＮＤゲート２０１とインバータ２１５の遅延時
間以内の範囲で遅れる場合である。その場合は、第１の
クロックｃ−ｃｌｋが先にＨレベルとなり、 ｎ１＝Ｈ、ｎ２＝Ｌ となり、更に、インバータ２１５の出力が第２のクロッ
クｄ−ｉ−ｃｌｋよりも後にＨレベルとなり、 ｎ３＝Ｌ、ｎ４＝Ｈ となる。
【００４７】従って、両クロックがＨレベルになるタイ
ミングでラッチされ、信号φｂ、φｃ、φｄ、φｅは、
図１０の表に示される通り、 φｂ＝Ｌ、φｃ＝Ｈ、φｄ＝Ｈ、φｅ＝Ｌ となる。この場合は、位相が一致したことを意味するの
で、ＡＮＤゲート４１８の出力の位相一致信号ＪＳＴも
Ｈレベルを出力する。
ミングでラッチされ、信号φｂ、φｃ、φｄ、φｅは、
図１０の表に示される通り、 φｂ＝Ｌ、φｃ＝Ｈ、φｄ＝Ｈ、φｅ＝Ｌ となる。この場合は、位相が一致したことを意味するの
で、ＡＮＤゲート４１８の出力の位相一致信号ＪＳＴも
Ｈレベルを出力する。
【００４８】図１１（Ｃ）の状態では、第１のクロック
ｃ−ｃｌｋが先にＨレベルとなり、 ｎ１＝Ｈ、ｎ２＝Ｌ、ｎ３＝Ｈ、ｎ４＝Ｌ となる。その後、第２のクロックｄ−ｉ−ｃｌｋが遅れ
てＨレベルになっても、上記のノードｎ１〜ｎ４の状態
は変化しない。この状態が、両クロックがＨレベルにな
るタイミングでラッチされ、信号φｂ、φｃ、φｄ、φ
ｅは、図１０の表に示される通り、 φｂ＝Ｌ、φｃ＝Ｈ、φｄ＝Ｌ、φｅ＝Ｈ となる。
ｃ−ｃｌｋが先にＨレベルとなり、 ｎ１＝Ｈ、ｎ２＝Ｌ、ｎ３＝Ｈ、ｎ４＝Ｌ となる。その後、第２のクロックｄ−ｉ−ｃｌｋが遅れ
てＨレベルになっても、上記のノードｎ１〜ｎ４の状態
は変化しない。この状態が、両クロックがＨレベルにな
るタイミングでラッチされ、信号φｂ、φｃ、φｄ、φ
ｅは、図１０の表に示される通り、 φｂ＝Ｌ、φｃ＝Ｈ、φｄ＝Ｌ、φｅ＝Ｈ となる。
【００４９】以上の通り、ゲート２０１，２１５が可変
遅延回路の１段分の遅延に対応するので、ファイン用の
位相比較器の場合は、これらのゲート２０１，２１５が
キャパシタに置き替えられる。また、ゲート２５６，２
５８に信号Ｓ１，Ｓ２が印加され、クロックの入力が制
御されて、位相比較動作が制御される。
遅延回路の１段分の遅延に対応するので、ファイン用の
位相比較器の場合は、これらのゲート２０１，２１５が
キャパシタに置き替えられる。また、ゲート２５６，２
５８に信号Ｓ１，Ｓ２が印加され、クロックの入力が制
御されて、位相比較動作が制御される。
【００５０】図１２は、位相比較器１９，２１の位相比
較出力部の回路図である。また、図１３は、その位相比
較出力部の動作を示す波形図である。波形図の（Ａ），
（Ｂ），（Ｃ）は、図１０及び図１１の（Ａ），
（Ｂ），（Ｃ）にそれぞれ対応する。
較出力部の回路図である。また、図１３は、その位相比
較出力部の動作を示す波形図である。波形図の（Ａ），
（Ｂ），（Ｃ）は、図１０及び図１１の（Ａ），
（Ｂ），（Ｃ）にそれぞれ対応する。
【００５１】位相比較出力部は、両クロックの位相比較
のタイミングで生成されるタイミング信号φａの周波数
を２分の１に分周する分周回路２１Ａと、その分周回路
２１Ａからの出力のタイミングに応答して、両クロック
の位相関係に応じて生成された信号φｂ、φｃ、φｄ、
φｅに基づいて、位相比較結果信号φSO〜φREを出力す
る出力回路２１Ｂとから構成される。
のタイミングで生成されるタイミング信号φａの周波数
を２分の１に分周する分周回路２１Ａと、その分周回路
２１Ａからの出力のタイミングに応答して、両クロック
の位相関係に応じて生成された信号φｂ、φｃ、φｄ、
φｅに基づいて、位相比較結果信号φSO〜φREを出力す
る出力回路２１Ｂとから構成される。
【００５２】２分の１分周回路２１Ａは、ＪＫフリップ
フロップ構成であり、両クロックｃ−ｃｌｋ，ｄ−ｉ−
ｃｌｋが共にＨレベルになる時をＮＡＮＤゲート１９８
（図１０）で検出し、その検出パルスφa を２分の１分
周して、逆相のパルス信号ｎ１１とｎ１２とを生成す
る。検出パルスφa がゲート２２６，２２７に供給さ
れ、反転検出パルス／φa がゲート２２２，２２３に供
給され、ゲート２２８，２２９からなるラッチ回路と、
ゲート２２４，２２５からなるラッチ回路間で、反転信
号を転送する。その結果、２分の１分周された逆相のパ
ルス信号ｎ１１，ｎ１２が生成される。
フロップ構成であり、両クロックｃ−ｃｌｋ，ｄ−ｉ−
ｃｌｋが共にＨレベルになる時をＮＡＮＤゲート１９８
（図１０）で検出し、その検出パルスφa を２分の１分
周して、逆相のパルス信号ｎ１１とｎ１２とを生成す
る。検出パルスφa がゲート２２６，２２７に供給さ
れ、反転検出パルス／φa がゲート２２２，２２３に供
給され、ゲート２２８，２２９からなるラッチ回路と、
ゲート２２４，２２５からなるラッチ回路間で、反転信
号を転送する。その結果、２分の１分周された逆相のパ
ルス信号ｎ１１，ｎ１２が生成される。
【００５３】出力回路２１Ｂは、サンプリングラッチさ
れた信号φｂ、φｃ、φｄ、φｅをデコードして、第１
のクロックｃ−ｃｌｋ（ＣＬＫ１，ＣＬＫ１１）の位相
が第２のクロックｄ−ｉ−ｃｌｋより遅れている時（状
態（Ａ））は、インバータ２３６の出力をＨレベルに
し、両クロックの位相が一致している時（状態（Ｂ））
は、インバータ２３６と２３７の出力を共にＬレベルに
し、更に、第１のクロックｃ−ｃｌｋの位相が第２のク
ロックｄ−ｉ−ｃｌｋより進んでいる時（状態（Ｃ））
は、インバータ２３７の出力をＨレベルにする。
れた信号φｂ、φｃ、φｄ、φｅをデコードして、第１
のクロックｃ−ｃｌｋ（ＣＬＫ１，ＣＬＫ１１）の位相
が第２のクロックｄ−ｉ−ｃｌｋより遅れている時（状
態（Ａ））は、インバータ２３６の出力をＨレベルに
し、両クロックの位相が一致している時（状態（Ｂ））
は、インバータ２３６と２３７の出力を共にＬレベルに
し、更に、第１のクロックｃ−ｃｌｋの位相が第２のク
ロックｄ−ｉ−ｃｌｋより進んでいる時（状態（Ｃ））
は、インバータ２３７の出力をＨレベルにする。
【００５４】従って、出力回路２１Ｂは、ＮＡＮＤゲー
ト２３２〜２３５のデコード機能により、上記の状態
（Ａ）の時は、ＮＡＮＤゲート２３２，２３３が、タイ
ミング信号ｎ１１，ｎ１２に応答して、第２のクロック
ｄ−ｉ−ｃｌｋの位相を遅らせる様に、可変遅延回路１
３の遅延量を増加させる位相比較結果信号φSO、φ
SEを、交互にＨレベルにする。即ち、図１３（Ａ）に示
される通りである。また、上記の状態（Ｂ）の時は、出
力回路２１Ｂは、図１３（Ｂ）の如く、位相比較結果信
号φSO〜φREを生成しない。更に、上記の状態（Ｃ）の
時は、図１３（Ｃ）の如く、ＮＡＮＤゲート２３４，２
３５が、タイミング信号ｎ１１，ｎ１２に応答して、第
２のクロックｄ−ｉ−ｃｌｋの位相を進める様に、可変
遅延回路１３の遅延量を減少させる位相比較結果信号φ
RO、φREを、交互にＨレベルにする。
ト２３２〜２３５のデコード機能により、上記の状態
（Ａ）の時は、ＮＡＮＤゲート２３２，２３３が、タイ
ミング信号ｎ１１，ｎ１２に応答して、第２のクロック
ｄ−ｉ−ｃｌｋの位相を遅らせる様に、可変遅延回路１
３の遅延量を増加させる位相比較結果信号φSO、φ
SEを、交互にＨレベルにする。即ち、図１３（Ａ）に示
される通りである。また、上記の状態（Ｂ）の時は、出
力回路２１Ｂは、図１３（Ｂ）の如く、位相比較結果信
号φSO〜φREを生成しない。更に、上記の状態（Ｃ）の
時は、図１３（Ｃ）の如く、ＮＡＮＤゲート２３４，２
３５が、タイミング信号ｎ１１，ｎ１２に応答して、第
２のクロックｄ−ｉ−ｃｌｋの位相を進める様に、可変
遅延回路１３の遅延量を減少させる位相比較結果信号φ
RO、φREを、交互にＨレベルにする。
【００５５】［遅延制御回路］図１４は、ラフ用及びフ
ァイン用遅延制御回路の一部の構成を示す回路図であ
る。ラフ用遅延制御回路２０は、位相比較結果信号φSO
〜φREに応答して、ＮＯＲゲート４３１−１〜４３１−
３から遅延制御信号φE-1 〜φE-3 を出力する。図８に
示した通り、遅延制御信号φE-1 〜φE-32は、３２ビッ
トで構成される。
ァイン用遅延制御回路の一部の構成を示す回路図であ
る。ラフ用遅延制御回路２０は、位相比較結果信号φSO
〜φREに応答して、ＮＯＲゲート４３１−１〜４３１−
３から遅延制御信号φE-1 〜φE-3 を出力する。図８に
示した通り、遅延制御信号φE-1 〜φE-32は、３２ビッ
トで構成される。
【００５６】遅延制御回路は、位相比較結果信号φSO、
φSEによりＨレベルの遅延制御信号φE を右側にシフト
し、可変遅延回路の遅延量を増加させ、位相比較結果信
号φ RO、φREによりＨレベルの遅延制御信号φE を左側
にシフトし可変遅延回路の遅延量を減少させる。
φSEによりＨレベルの遅延制御信号φE を右側にシフト
し、可変遅延回路の遅延量を増加させ、位相比較結果信
号φ RO、φREによりＨレベルの遅延制御信号φE を左側
にシフトし可変遅延回路の遅延量を減少させる。
【００５７】遅延制御回路の各段は、例えば１段目で
は、ＮＡＮＤゲート４３２−１とインバータ４３３−１
からなるラッチ回路をそれぞれ有する。また、位相比較
結果信号φSO〜φREによりラッチ回路４３２−１と４３
３−１の状態を強制的に反転させるトランジスタ４３４
−１，４３６−１を有する。トランジスタ４３８−１，
４３９−１は、反転の対象外の場合にトランジスタ４３
４−１，４３６−１によってはラッチ回路が反転されな
いようにする為に設けられる。２段目〜３段目の回路も
同様の構成である。これらのトランジスタは全てＮチャ
ネル型である。
は、ＮＡＮＤゲート４３２−１とインバータ４３３−１
からなるラッチ回路をそれぞれ有する。また、位相比較
結果信号φSO〜φREによりラッチ回路４３２−１と４３
３−１の状態を強制的に反転させるトランジスタ４３４
−１，４３６−１を有する。トランジスタ４３８−１，
４３９−１は、反転の対象外の場合にトランジスタ４３
４−１，４３６−１によってはラッチ回路が反転されな
いようにする為に設けられる。２段目〜３段目の回路も
同様の構成である。これらのトランジスタは全てＮチャ
ネル型である。
【００５８】今仮に、Ｌレベルパルスのリセット信号φ
R が印加されると、ＮＡＮＤゲート４３１−１〜３の出
力は全てＨレベルとなり、インバータ４３３−１〜３の
出力は全てＬレベルとなる。従って、ノード５ｂ−１が
Ｌレベルとなり、ＮＯＲゲート４３１−１の出力の遅延
制御信号φE-1 はＨレベルとなる。また、ノード５ａ−
１，５ａ−２が共にＨレベルであるので、それ以外の遅
延制御信号φE-2 、φ E-3 は全てＬレベルとなる。即
ち、リセット信号φR に応答して、遅延制御信号φE-1
がＨレベルとなり、可変遅延回路１１，１５は最小遅延
時間に制御される。
R が印加されると、ＮＡＮＤゲート４３１−１〜３の出
力は全てＨレベルとなり、インバータ４３３−１〜３の
出力は全てＬレベルとなる。従って、ノード５ｂ−１が
Ｌレベルとなり、ＮＯＲゲート４３１−１の出力の遅延
制御信号φE-1 はＨレベルとなる。また、ノード５ａ−
１，５ａ−２が共にＨレベルであるので、それ以外の遅
延制御信号φE-2 、φ E-3 は全てＬレベルとなる。即
ち、リセット信号φR に応答して、遅延制御信号φE-1
がＨレベルとなり、可変遅延回路１１，１５は最小遅延
時間に制御される。
【００５９】次に、位相比較が実行されると、両クロッ
クの位相関係に応じて、位相比較結果信号φSO〜φREの
いずれかがＨレベルとなる。今仮に、位相比較結果信号
φSEがＨレベルとなると、トランジスタ４３４−１が導
通し、ノード５ａ−１を強制的にＬレベルに引き下げ
て、インバータ４３３−１の出力のノード５ｂ−１を強
制的にＨレベルに引き上げる。その結果、ＮＯＲゲート
４３１−１の出力φE-1はＬレベルとなる。また、ノー
ド５ａ−１と５ｂ−２が共にＬレベルであるので、ＮＯ
Ｒゲート４３１−２の出力φE-2 はＨレベルとなる。そ
して、１段目と２段目のラッチ回路は、その状態を保持
する。更に、その後の位相比較により位相比較結果信号
φSOがＨレベルになると、同様の動作により、ノード５
ａ−２と５ｂ−３が共にＬレベルとなり、遅延制御信号
φE-3 がＨレベルとなる。この様に、位相比較結果信号
φSEとφSOにより、遅延時間が長くなる様に遅延制御信
号φ E が右側にシフトする。
クの位相関係に応じて、位相比較結果信号φSO〜φREの
いずれかがＨレベルとなる。今仮に、位相比較結果信号
φSEがＨレベルとなると、トランジスタ４３４−１が導
通し、ノード５ａ−１を強制的にＬレベルに引き下げ
て、インバータ４３３−１の出力のノード５ｂ−１を強
制的にＨレベルに引き上げる。その結果、ＮＯＲゲート
４３１−１の出力φE-1はＬレベルとなる。また、ノー
ド５ａ−１と５ｂ−２が共にＬレベルであるので、ＮＯ
Ｒゲート４３１−２の出力φE-2 はＨレベルとなる。そ
して、１段目と２段目のラッチ回路は、その状態を保持
する。更に、その後の位相比較により位相比較結果信号
φSOがＨレベルになると、同様の動作により、ノード５
ａ−２と５ｂ−３が共にＬレベルとなり、遅延制御信号
φE-3 がＨレベルとなる。この様に、位相比較結果信号
φSEとφSOにより、遅延時間が長くなる様に遅延制御信
号φ E が右側にシフトする。
【００６０】逆に、位相比較結果信号φREとφROによ
り、上記と逆の動作により、遅延時間が短くなる様に遅
延制御信号φE が左側にシフトする。尚、上記の位相比
較回路の出力部の動作から明らかな通り、位相比較結果
信号φSEとφSOは、第２のクロックｄ−ｉ−ｃｌｋが進
んでいる時に位相比較毎に交互に生成され、また、位相
比較結果信号φREとφROは、第２のクロックｄ−ｉ−ｃ
ｌｋが遅れている時に位相比較毎に交互に生成される。
り、上記と逆の動作により、遅延時間が短くなる様に遅
延制御信号φE が左側にシフトする。尚、上記の位相比
較回路の出力部の動作から明らかな通り、位相比較結果
信号φSEとφSOは、第２のクロックｄ−ｉ−ｃｌｋが進
んでいる時に位相比較毎に交互に生成され、また、位相
比較結果信号φREとφROは、第２のクロックｄ−ｉ−ｃ
ｌｋが遅れている時に位相比較毎に交互に生成される。
【００６１】また、位相比較結果信号φSE、φSOに応答
して、遅延制御信号φE が次々に右側に移動し、最後に
遅延制御信号φE-32がＨレベルになる。この状態では、
インバータ４３３−３２の出力がＬレベル、ＮＡＮＤゲ
ート４３２−３２の出力がＨレベルにラッチされてい
る。そこで、更に、遅延時間を延ばす比較結果信号φSO
が供給されると、ＮＡＮＤゲート４３２−４３の出力が
Ｌレベルに引き下げられ、インバータ４３３−３２の出
力がＨレベルに引き上げられる。
して、遅延制御信号φE が次々に右側に移動し、最後に
遅延制御信号φE-32がＨレベルになる。この状態では、
インバータ４３３−３２の出力がＬレベル、ＮＡＮＤゲ
ート４３２−３２の出力がＨレベルにラッチされてい
る。そこで、更に、遅延時間を延ばす比較結果信号φSO
が供給されると、ＮＡＮＤゲート４３２−４３の出力が
Ｌレベルに引き下げられ、インバータ４３３−３２の出
力がＨレベルに引き上げられる。
【００６２】以上がラフ用遅延制御回路２０の説明であ
る。図１４をファイン用遅延制御回路２２として利用す
る場合は、ＮＯＲゲート４３１−１〜４３１−３２の代
わりに、２つのインバータ４３０−１がノード５ｂ−１
に接続される。更に、同様のインバータが各段のノード
５ｂ−ｎに接続される。その結果、生成されるファイン
用の遅延制御信号φE-n （Ｆ）は、初段側から制御され
た段数に対応する信号まで全てＨレベルになり、残りの
最終段までの信号が全てＬレベルになる。
る。図１４をファイン用遅延制御回路２２として利用す
る場合は、ＮＯＲゲート４３１−１〜４３１−３２の代
わりに、２つのインバータ４３０−１がノード５ｂ−１
に接続される。更に、同様のインバータが各段のノード
５ｂ−ｎに接続される。その結果、生成されるファイン
用の遅延制御信号φE-n （Ｆ）は、初段側から制御され
た段数に対応する信号まで全てＨレベルになり、残りの
最終段までの信号が全てＬレベルになる。
【００６３】［第２の実施の形態例］図１５は、第２及
び第３の実施の形態例のタイミングクロック発生回路の
構成図である。図１及び図３と対応する部分には同じ引
用番号を与えた。図１５の第２の実施の形態例は、図３
の第１の実施の形態例とは、ファイン用ロックオン信号
ＪＳＴ−Ｆがファイン用位相比較器２１からＤＬＬ制御
回路２３に供給される点と、ＤＬＬ制御回路がラフ用ロ
ックオン信号ＪＳＴ−Ｒとファイン用ロックオン信号Ｊ
ＳＴ−Ｆの両方を受信すると分周器１４の分周動作を停
止させる点で異なる。それ以外は、第１の実施の形態例
と同じ構成である。
び第３の実施の形態例のタイミングクロック発生回路の
構成図である。図１及び図３と対応する部分には同じ引
用番号を与えた。図１５の第２の実施の形態例は、図３
の第１の実施の形態例とは、ファイン用ロックオン信号
ＪＳＴ−Ｆがファイン用位相比較器２１からＤＬＬ制御
回路２３に供給される点と、ＤＬＬ制御回路がラフ用ロ
ックオン信号ＪＳＴ−Ｒとファイン用ロックオン信号Ｊ
ＳＴ−Ｆの両方を受信すると分周器１４の分周動作を停
止させる点で異なる。それ以外は、第１の実施の形態例
と同じ構成である。
【００６４】図１６は、第２の実施の形態例のＤＬＬ制
御回路を示す図である。図５に示した第１の実施の形態
例のＤＬＬ制御回路の構成に加えて、ＮＡＮＤゲート４
３，トランジスタ４４，４５及びラッチ回路４６が設け
られる。ＮＡＮＤゲート４３には、ラフ用ロックオン信
号ＪＳＴ−Ｒとファイン用ロックオン信号ＪＳＴ−Ｆと
が供給され、両方の信号がＨレベルになると、トランジ
スタ４４が導通し、分周器イネーブル信号Ｓ３がＨレベ
ルになり、分周器の分周動作を停止させる。
御回路を示す図である。図５に示した第１の実施の形態
例のＤＬＬ制御回路の構成に加えて、ＮＡＮＤゲート４
３，トランジスタ４４，４５及びラッチ回路４６が設け
られる。ＮＡＮＤゲート４３には、ラフ用ロックオン信
号ＪＳＴ−Ｒとファイン用ロックオン信号ＪＳＴ−Ｆと
が供給され、両方の信号がＨレベルになると、トランジ
スタ４４が導通し、分周器イネーブル信号Ｓ３がＨレベ
ルになり、分周器の分周動作を停止させる。
【００６５】図１７は、第２の実施の形態例の位相調整
のフローチャート図である。以下、図１６，１７に従っ
て第２の実施の形態例の位相調整を説明する。
のフローチャート図である。以下、図１６，１７に従っ
て第２の実施の形態例の位相調整を説明する。
【００６６】第２の実施の形態例のＤＬＬ制御回路２３
によれば、パワーオンリセット信号ＰＷ１やパワーダウ
ン復帰信号ＰＷ２のいずれかがＨレベルになると、イン
バータ２６の出力がＨレベルになり、トランジスタ４５
が導通し、分周器イネーブル信号Ｓ３はＨレベルにな
り、分周器１４は例えば１／４分周動作を開始する（Ｓ
２０）。それと同時に、トランジスタ２９の導通により
ラフ用位相比較器イネーブル信号Ｓ１がＨレベルになり
ラフ用位相比較器１９の位相比較動作が行われる（Ｓ２
１）。その結果位相調整の開始時は、ラフ用位相比較器
１９が、内部クロックｉ−ｃｌｋを１／４分周した分周
クロックに対して位相比較を行い、ラフ用遅延制御回路
２０はその位相比較結果にしたがってラフ用可変遅延回
路１１，１５の遅延量を調整する（Ｓ２３）。また、位
相調整開始時は、トランジスタ２９が導通状態にあるの
で、ファイン用位相比較器イネーブル信号Ｓ２はＬレベ
ルであり、ファイン用位相比較器２１の位相比較動作は
停止している。具体的には、第１の実施の形態例と同様
に、ファイン用位相比較器２１には、基準クロック／Ｃ
ＬＫと可変クロックd-i-clk とが供給されず、位相比較
は停止している。
によれば、パワーオンリセット信号ＰＷ１やパワーダウ
ン復帰信号ＰＷ２のいずれかがＨレベルになると、イン
バータ２６の出力がＨレベルになり、トランジスタ４５
が導通し、分周器イネーブル信号Ｓ３はＨレベルにな
り、分周器１４は例えば１／４分周動作を開始する（Ｓ
２０）。それと同時に、トランジスタ２９の導通により
ラフ用位相比較器イネーブル信号Ｓ１がＨレベルになり
ラフ用位相比較器１９の位相比較動作が行われる（Ｓ２
１）。その結果位相調整の開始時は、ラフ用位相比較器
１９が、内部クロックｉ−ｃｌｋを１／４分周した分周
クロックに対して位相比較を行い、ラフ用遅延制御回路
２０はその位相比較結果にしたがってラフ用可変遅延回
路１１，１５の遅延量を調整する（Ｓ２３）。また、位
相調整開始時は、トランジスタ２９が導通状態にあるの
で、ファイン用位相比較器イネーブル信号Ｓ２はＬレベ
ルであり、ファイン用位相比較器２１の位相比較動作は
停止している。具体的には、第１の実施の形態例と同様
に、ファイン用位相比較器２１には、基準クロック／Ｃ
ＬＫと可変クロックd-i-clk とが供給されず、位相比較
は停止している。
【００６７】ラフ用位相比較器１９がラフ側のロックオ
ンを検出すると、ラフ用ロックオン信号ＪＳＴ−ＦをＨ
レベルにする（Ｓ２２）。その結果、図１６のＤＬＬ制
御回路内のトランジスタ２８が導通し、ラッチ回路３０
の状態を反転し、ラフ用位相比較器イネーブル信号Ｓ１
をＬレベルにし、ファイン用位相比較器イネーブル信号
Ｓ２をＨレベルにする。その結果、ラフ用位相比較器１
９の位相比較動作が停止し、ラフ用可変遅延回路１１，
１５の遅延量はロックオン状態に固定され、ファイン用
位相比較器２１の位相比較動作が開始する（Ｓ２４）。
その後は、ファイン用位相比較器２１の位相比較結果に
従って、ファイン用遅延制御回路２２が遅延制御信号Ｎ
２２を生成し、ファイン用可変遅延回路１２，１６の遅
延量を調整する（Ｓ２６）。
ンを検出すると、ラフ用ロックオン信号ＪＳＴ−ＦをＨ
レベルにする（Ｓ２２）。その結果、図１６のＤＬＬ制
御回路内のトランジスタ２８が導通し、ラッチ回路３０
の状態を反転し、ラフ用位相比較器イネーブル信号Ｓ１
をＬレベルにし、ファイン用位相比較器イネーブル信号
Ｓ２をＨレベルにする。その結果、ラフ用位相比較器１
９の位相比較動作が停止し、ラフ用可変遅延回路１１，
１５の遅延量はロックオン状態に固定され、ファイン用
位相比較器２１の位相比較動作が開始する（Ｓ２４）。
その後は、ファイン用位相比較器２１の位相比較結果に
従って、ファイン用遅延制御回路２２が遅延制御信号Ｎ
２２を生成し、ファイン用可変遅延回路１２，１６の遅
延量を調整する（Ｓ２６）。
【００６８】やがて、ファイン用位相比較器２１がファ
イン側のロックオンを検出すると、ファイン用ロックオ
ン信号ＪＳＴ−ＦもＨレベルになる。その結果、ＤＬＬ
制御回路２３内では、ＮＡＮＤゲート４３の出力がＬレ
ベルになり、トランジスタ４４が導通し、ラッチ回路４
６を反転し、分周器イネーブル信号Ｓ３がＬレベルにな
る。その結果、分周器１４の分周動作が停止する。従っ
て、ラフ用可変遅延回路１１，１５の遅延量とファイン
用可変遅延回路１２，１６の遅延量は、共にそれぞれが
ロックオンした時の遅延量に固定される。そのため、そ
の後電源ノイズなどにより外部クロックＣＬＫや内部ク
ロックｉ−ｃｌｋの位相が一時的にずれても、可変遅延
回路の遅延量は固定されているので、タイミングクロッ
クの位相がそれに伴ってずれることはない。即ち、ジッ
タのないタイミングクロックＣＬＫ１２を内部回路のデ
ータ出力バッファ１３の与えることができる。
イン側のロックオンを検出すると、ファイン用ロックオ
ン信号ＪＳＴ−ＦもＨレベルになる。その結果、ＤＬＬ
制御回路２３内では、ＮＡＮＤゲート４３の出力がＬレ
ベルになり、トランジスタ４４が導通し、ラッチ回路４
６を反転し、分周器イネーブル信号Ｓ３がＬレベルにな
る。その結果、分周器１４の分周動作が停止する。従っ
て、ラフ用可変遅延回路１１，１５の遅延量とファイン
用可変遅延回路１２，１６の遅延量は、共にそれぞれが
ロックオンした時の遅延量に固定される。そのため、そ
の後電源ノイズなどにより外部クロックＣＬＫや内部ク
ロックｉ−ｃｌｋの位相が一時的にずれても、可変遅延
回路の遅延量は固定されているので、タイミングクロッ
クの位相がそれに伴ってずれることはない。即ち、ジッ
タのないタイミングクロックＣＬＫ１２を内部回路のデ
ータ出力バッファ１３の与えることができる。
【００６９】［第３の実施の形態例］図１８は、第３の
実施の形態例のＤＬＬ制御回路を示す図である。また、
図１９は、第３の実施の形態例の位相調整のフローチャ
ート図である。更に、第３の実施の形態例のタイミング
クロック発生回路の構成は、図１５に示される。
実施の形態例のＤＬＬ制御回路を示す図である。また、
図１９は、第３の実施の形態例の位相調整のフローチャ
ート図である。更に、第３の実施の形態例のタイミング
クロック発生回路の構成は、図１５に示される。
【００７０】第３の実施の形態例のＤＬＬ制御回路２３
は、図１８に示される通り、ファイン用位相比較器イネ
ーブル信号Ｓ２がＨレベルの間、クロック／ＣＬＫ１を
カウントするパルスカウンタ４９が設けられる。そし
て、ファイン用ロックオン信号ＪＳＴ−ＦがＨレベルに
なるか、或いはパルスカウンタ４９がｍ個のクロック／
ＣＬＫ１をカウントするかすると、分周器イネーブル信
号Ｓ３がＬレベルになり、分周器１４の動作が停止す
る。その結果、ファイン用位相比較器２１の位相比較動
作も停止する。
は、図１８に示される通り、ファイン用位相比較器イネ
ーブル信号Ｓ２がＨレベルの間、クロック／ＣＬＫ１を
カウントするパルスカウンタ４９が設けられる。そし
て、ファイン用ロックオン信号ＪＳＴ−ＦがＨレベルに
なるか、或いはパルスカウンタ４９がｍ個のクロック／
ＣＬＫ１をカウントするかすると、分周器イネーブル信
号Ｓ３がＬレベルになり、分周器１４の動作が停止す
る。その結果、ファイン用位相比較器２１の位相比較動
作も停止する。
【００７１】また、図１９のフローチャート図は、第２
の実施の形態例に加えて、ステップＳ３１，Ｓ３２，Ｓ
３３が加えられているだけであり、分周器が停止する
（Ｓ２７）条件が、ファイン側のロックオンだけでな
く、ファイン用位相比較器２１の位相比較回数がｍ回に
達したことも加えられる。以下動作を説明する。
の実施の形態例に加えて、ステップＳ３１，Ｓ３２，Ｓ
３３が加えられているだけであり、分周器が停止する
（Ｓ２７）条件が、ファイン側のロックオンだけでな
く、ファイン用位相比較器２１の位相比較回数がｍ回に
達したことも加えられる。以下動作を説明する。
【００７２】位相調整を開始してからラフ用位相比較器
１９がロックオンするまでの位相調整動作は第１、２の
実施の形態例と同様である。ラフ用位相比較器１９がロ
ックオンすると（Ｓ２２）、ラフ用ロックオン信号ＪＳ
Ｔ−ＲがＨレベルになる。このとき、図１８に示すよう
に、ラフ用位相比較器イネープル信号Ｓ１がＬレベル、
ファイン用位相比較器イネーブル信号Ｓ２がＨレベルに
設定される。これにより、ラフ用位相比較器１９の動作
は停止し、ファイン用位相比較器２１が位相比較動作を
開始する（Ｓ２４）。以降はファイン用位相比較器２１
だけで位相比較を行う。したがって、ラフ用可変遅延回
路１１，１５の遅延量は、ラフ用位相比較器１９がロッ
クオンした時の値に固定される。
１９がロックオンするまでの位相調整動作は第１、２の
実施の形態例と同様である。ラフ用位相比較器１９がロ
ックオンすると（Ｓ２２）、ラフ用ロックオン信号ＪＳ
Ｔ−ＲがＨレベルになる。このとき、図１８に示すよう
に、ラフ用位相比較器イネープル信号Ｓ１がＬレベル、
ファイン用位相比較器イネーブル信号Ｓ２がＨレベルに
設定される。これにより、ラフ用位相比較器１９の動作
は停止し、ファイン用位相比較器２１が位相比較動作を
開始する（Ｓ２４）。以降はファイン用位相比較器２１
だけで位相比較を行う。したがって、ラフ用可変遅延回
路１１，１５の遅延量は、ラフ用位相比較器１９がロッ
クオンした時の値に固定される。
【００７３】ＤＬＬ制御回路２３内のｍパルスカウンタ
４９は、位相調整開始時に１にリセットされる（Ｓ３
１）。その後、ラフ側のロックオン信号ＪＳＴ−Ｒの発
生により、ファイン用位相比較器イネーブル信号Ｓ２が
Ｈレベルに設定されファイン用位相比較器２１が位相比
較を開始する。それに伴い、図１８に示すように、１／
４分周されたクロック信号／ＣＬＫ１のｍパルスカウン
タ４９ヘの入力が開始する（Ｓ３３）。
４９は、位相調整開始時に１にリセットされる（Ｓ３
１）。その後、ラフ側のロックオン信号ＪＳＴ−Ｒの発
生により、ファイン用位相比較器イネーブル信号Ｓ２が
Ｈレベルに設定されファイン用位相比較器２１が位相比
較を開始する。それに伴い、図１８に示すように、１／
４分周されたクロック信号／ＣＬＫ１のｍパルスカウン
タ４９ヘの入力が開始する（Ｓ３３）。
【００７４】ファイン用位相比較器がロックオンしない
間、ファイン用遅延制御回路２２によりファイン用可変
遅延回路１２，１６が１段ずつシフトされる（Ｓ２
６）。このとき、ｍパルスカウンタ４９のカウンタ値は
ファイン側位相比較動作が実施された回数、つまりファ
イン用遅延制御回路２２がシフトさせたファイン用可変
遅延回路１２，１６の遅延素子段数を示す。また、パル
スカウンタの最大カウント値ｍは、ファイン用可変遅延
回路１２，１６の遅延素子段数に近い値に設定されてい
る。したがって、ファイン側の位相比較動作がｍ回実施
されれば、ファイン用位相比較器２１のロックオン状態
に近い遅延量にファイン用可変遅延回路１２，１６が設
定されていると考えることができる。ファイン側の位相
比較動作がｍ回実施される前にファイン用位相比較器２
１がロックオンした場合（Ｓ２５）、その後の動作は、
第２の実施の形態例と同様である。ファイン側の位相比
較動作がｍ回実施されてもファイン用位相比較器２１が
ロックオンしない場合は（Ｓ３２）、ファイン用位相比
較器２１のロックオン状態に近い遅延量にファイン用可
変遅延回路の遅延量が設定されたと見なされ、ｍパルス
カウンタからの出力信号がＨレベルになる。これによ
り、分周器イネーブル信号Ｓ３がＬレベルに設定され
て、クロック信号の位相調整動作が停止する（Ｓ２
７）。
間、ファイン用遅延制御回路２２によりファイン用可変
遅延回路１２，１６が１段ずつシフトされる（Ｓ２
６）。このとき、ｍパルスカウンタ４９のカウンタ値は
ファイン側位相比較動作が実施された回数、つまりファ
イン用遅延制御回路２２がシフトさせたファイン用可変
遅延回路１２，１６の遅延素子段数を示す。また、パル
スカウンタの最大カウント値ｍは、ファイン用可変遅延
回路１２，１６の遅延素子段数に近い値に設定されてい
る。したがって、ファイン側の位相比較動作がｍ回実施
されれば、ファイン用位相比較器２１のロックオン状態
に近い遅延量にファイン用可変遅延回路１２，１６が設
定されていると考えることができる。ファイン側の位相
比較動作がｍ回実施される前にファイン用位相比較器２
１がロックオンした場合（Ｓ２５）、その後の動作は、
第２の実施の形態例と同様である。ファイン側の位相比
較動作がｍ回実施されてもファイン用位相比較器２１が
ロックオンしない場合は（Ｓ３２）、ファイン用位相比
較器２１のロックオン状態に近い遅延量にファイン用可
変遅延回路の遅延量が設定されたと見なされ、ｍパルス
カウンタからの出力信号がＨレベルになる。これによ
り、分周器イネーブル信号Ｓ３がＬレベルに設定され
て、クロック信号の位相調整動作が停止する（Ｓ２
７）。
【００７５】内部クロック信号ｃ−ｃ１ｋは、上記位相
調整で遅延量を設定されたラフ用可変遅延回路１１及び
ファイン用可変遅延回路１２を介して遅延され、タイミ
ングクロックＣＬＫ１２としてデータ出力バッファ１３
に供給される。データ出力バッファ１３は、供給された
クロック信号ＣＬＫ１２に同期して内部からのデータＤ
ＡＴＡをとりこみ外部へ出力する。
調整で遅延量を設定されたラフ用可変遅延回路１１及び
ファイン用可変遅延回路１２を介して遅延され、タイミ
ングクロックＣＬＫ１２としてデータ出力バッファ１３
に供給される。データ出力バッファ１３は、供給された
クロック信号ＣＬＫ１２に同期して内部からのデータＤ
ＡＴＡをとりこみ外部へ出力する。
【００７６】第３の実施の形態例によれば、外部クロッ
クＣＬＫ自体にわずかな揺らぎが存在する場合、ファイ
ン側の位相調整段階に入ってある程度ロックオン状態に
近い状態まで位相調整が行われても、完全なロックオン
にはならず長期間にわたりファイン側の位相調整が行わ
れる場合がある。そのようなファイン側の位相調整動作
は、絶えずファイン側の可変遅延回路の遅延量を変更す
ることになり、生成されるタイミングクロックＣＬＫ１
２の位相に揺らぎ（ジッタ）が生じ続けることになる。
従って、第３の実施の形態例では、ある程度ファイン側
の位相調整動作が繰り返されたら、ロックオン状態に近
いと判断して強制的に分周器１４の動作を停止して、フ
ァイン側の位相調整も終了させる。その結果、両可変遅
延回路１１，１２の遅延量が固定され、タイミングクロ
ックＣＬＫ１２の揺らぎはなくなる。従って、カウンタ
４９の最大カウント値ｍは、ラフ用遅延単位に対応する
ファイン用遅延単位数程度に設定されることが好まし
い。それにより、カウント値ｍ回以内に、ラフ用遅延単
位内でファイン用の位相調整が完了することになる。
クＣＬＫ自体にわずかな揺らぎが存在する場合、ファイ
ン側の位相調整段階に入ってある程度ロックオン状態に
近い状態まで位相調整が行われても、完全なロックオン
にはならず長期間にわたりファイン側の位相調整が行わ
れる場合がある。そのようなファイン側の位相調整動作
は、絶えずファイン側の可変遅延回路の遅延量を変更す
ることになり、生成されるタイミングクロックＣＬＫ１
２の位相に揺らぎ（ジッタ）が生じ続けることになる。
従って、第３の実施の形態例では、ある程度ファイン側
の位相調整動作が繰り返されたら、ロックオン状態に近
いと判断して強制的に分周器１４の動作を停止して、フ
ァイン側の位相調整も終了させる。その結果、両可変遅
延回路１１，１２の遅延量が固定され、タイミングクロ
ックＣＬＫ１２の揺らぎはなくなる。従って、カウンタ
４９の最大カウント値ｍは、ラフ用遅延単位に対応する
ファイン用遅延単位数程度に設定されることが好まし
い。それにより、カウント値ｍ回以内に、ラフ用遅延単
位内でファイン用の位相調整が完了することになる。
【００７７】第３の実施の形態例のｍパルスカウンタ４
９は、第１の実施の形態例においても利用することがで
きる。即ち、図７の第１の実施の形態例のフローチャー
トにおいて、ステップＳ１７とＳ１８との間に第３の実
施の形態例のステップＳ３２，Ｓ３３を挿入する。従っ
て、第１の実施の形態例において、ラフ側の位相調整が
ロックオンした後ファイン側の位相調整が開始され、ロ
ックオンせずにｍ回分のファイン側の位相比較と位相調
整を行うと、強制的に分周器１４の分周率を１／２５６
に下げる。これにより、短周期でのファイン側の位相調
整の期間が無用に長くなることはない。
９は、第１の実施の形態例においても利用することがで
きる。即ち、図７の第１の実施の形態例のフローチャー
トにおいて、ステップＳ１７とＳ１８との間に第３の実
施の形態例のステップＳ３２，Ｓ３３を挿入する。従っ
て、第１の実施の形態例において、ラフ側の位相調整が
ロックオンした後ファイン側の位相調整が開始され、ロ
ックオンせずにｍ回分のファイン側の位相比較と位相調
整を行うと、強制的に分周器１４の分周率を１／２５６
に下げる。これにより、短周期でのファイン側の位相調
整の期間が無用に長くなることはない。
【００７８】［第４の実施の形態例］図２０は、第４の
実施の形態例のタイミングクロック発生回路の構成図で
ある。また、図２１は、その位相調整のフローチャート
図である。図２０の構成図には、段数設定回路５２，段
数検出回路５３が追加され、更に、段数検出回路５３が
ＤＬＬ制御回路２３にオーバーフロー信号φOF及びアン
ダーフロー信号φUFを供給し、ＤＬＬ制御回路２３がラ
フ用位相比較器１９にアップ信号ＵＰ及びダウン信号Ｄ
ＯＷＮを供給し、ラフ用位相比較器１９がファイン用遅
延制御回路２２にセット信号φmax 及びリセット信号φ
min を供給する。それ以外の構成は、図３の第１の実施
の形態例と同じである。
実施の形態例のタイミングクロック発生回路の構成図で
ある。また、図２１は、その位相調整のフローチャート
図である。図２０の構成図には、段数設定回路５２，段
数検出回路５３が追加され、更に、段数検出回路５３が
ＤＬＬ制御回路２３にオーバーフロー信号φOF及びアン
ダーフロー信号φUFを供給し、ＤＬＬ制御回路２３がラ
フ用位相比較器１９にアップ信号ＵＰ及びダウン信号Ｄ
ＯＷＮを供給し、ラフ用位相比較器１９がファイン用遅
延制御回路２２にセット信号φmax 及びリセット信号φ
min を供給する。それ以外の構成は、図３の第１の実施
の形態例と同じである。
【００７９】第４の実旋の形態例は、ファイン側の位相
比較動作において、ファイン用可変遅延回路の使用遅延
段数に応じてラフ用可変遅延回路の遅延量の繰り上がり
または繰り下がり処理を実施する。即ち、位相調整を開
始してからラフ用位相比較器１９がロックオンするまで
の位相調整動作は、第１〜３の実施の形態例と同様であ
る。ラフ用位相比較器１９がロックオンすると、Ｈレベ
ルのラフ用ロックオン信号ＪＳＴ−ＲがＤＬＬ制御回路
２３に供給される。このとき、ラフ用位相比較器イネー
ブル信号Ｓ１がＬレベル、ファイン用位相比較器イネー
ブル信号Ｓ２がＨレベルに設定される。これにより、ラ
フ用位相比較器１９の動作は停止し、ファイン用位相比
較器２１が位相比較動作を開始する。
比較動作において、ファイン用可変遅延回路の使用遅延
段数に応じてラフ用可変遅延回路の遅延量の繰り上がり
または繰り下がり処理を実施する。即ち、位相調整を開
始してからラフ用位相比較器１９がロックオンするまで
の位相調整動作は、第１〜３の実施の形態例と同様であ
る。ラフ用位相比較器１９がロックオンすると、Ｈレベ
ルのラフ用ロックオン信号ＪＳＴ−ＲがＤＬＬ制御回路
２３に供給される。このとき、ラフ用位相比較器イネー
ブル信号Ｓ１がＬレベル、ファイン用位相比較器イネー
ブル信号Ｓ２がＨレベルに設定される。これにより、ラ
フ用位相比較器１９の動作は停止し、ファイン用位相比
較器２１が位相比較動作を開始する。
【００８０】それ以降は、図１２に示すようにファイン
用位相比較器２１だけで位相比較を行う（Ｓ４１〜Ｓ５
１）。ファイン用位相比較器２１の比較結果は、ファイ
ン用遅延制御回路２２に出力される。ファイン用遅延制
御回路２２は、ファイン用可変遅延回路１２，１６の遅
延量を位相比較結果をもとに調整する。このとき設定さ
れたファイン用可変遅延回路１２，１６の遅延段数Ｊ１
は、図２０に示すようにファイン用遅延制御回路２２か
ら段数検出回路５３に供給される。本実施の形態例では
後述する段数設定回路５２が、ラフ用可変遅延回路１
１，１５の遅延単位１段分に相当するファイン用可変遅
延回路の遅延単位の段数を測定する。測定された段数
は、段数情報Ｊ２としてファイン用遅延制御回路２２お
よび段数検出回路５３に供給される。段数検出回路５３
は、現在の遅延段数Ｊ１とラフ用遅延単位１段に対応す
るファイン用遅延単位の段数Ｊ２の値を比較して、ラフ
用可変遅延回路１１，１５の繰り上がりまたは繰り下が
り処理を行うかどうかを判断し、ＤＬＬ制御回路２３に
オーバーフロー信号φOFまたはアンダーフロー信号φUF
を供給する。
用位相比較器２１だけで位相比較を行う（Ｓ４１〜Ｓ５
１）。ファイン用位相比較器２１の比較結果は、ファイ
ン用遅延制御回路２２に出力される。ファイン用遅延制
御回路２２は、ファイン用可変遅延回路１２，１６の遅
延量を位相比較結果をもとに調整する。このとき設定さ
れたファイン用可変遅延回路１２，１６の遅延段数Ｊ１
は、図２０に示すようにファイン用遅延制御回路２２か
ら段数検出回路５３に供給される。本実施の形態例では
後述する段数設定回路５２が、ラフ用可変遅延回路１
１，１５の遅延単位１段分に相当するファイン用可変遅
延回路の遅延単位の段数を測定する。測定された段数
は、段数情報Ｊ２としてファイン用遅延制御回路２２お
よび段数検出回路５３に供給される。段数検出回路５３
は、現在の遅延段数Ｊ１とラフ用遅延単位１段に対応す
るファイン用遅延単位の段数Ｊ２の値を比較して、ラフ
用可変遅延回路１１，１５の繰り上がりまたは繰り下が
り処理を行うかどうかを判断し、ＤＬＬ制御回路２３に
オーバーフロー信号φOFまたはアンダーフロー信号φUF
を供給する。
【００８１】ファイン側位相比較における位相調整動作
（図２１中のＳ４１〜Ｓ５１）については、ファイン用
可変遅延回路をシフトアップする場合（Ｓ４２の十１）
と、ファイン用可変遅延回路をシフトダウンする場合
（Ｓ４２の一１）と、ファイン用位相比較器がロックオ
ンした場合（Ｓ４２，ＹＥＳ）に分けて説明する。
（図２１中のＳ４１〜Ｓ５１）については、ファイン用
可変遅延回路をシフトアップする場合（Ｓ４２の十１）
と、ファイン用可変遅延回路をシフトダウンする場合
（Ｓ４２の一１）と、ファイン用位相比較器がロックオ
ンした場合（Ｓ４２，ＹＥＳ）に分けて説明する。
【００８２】まず、シフトアップ時では、ファイン側の
位相比較結果によりファイン用可変遅延回路のシフトア
ップ処理が発生したとき（Ｓ４２の十１）、段数検出回
路５３がファイン用可変遅延回路の使用遅延段数Ｊ１と
段数設定回路５２が設定した設定段数情報Ｊ２を比較す
る。ファイン用可変遅延回路１２，１６の使用遅延段数
Ｊ１がラフ用可変遅延回路の遅延単位１段分に到達して
いない場合、段数検出回路５３によりラフ用可変遅延回
路の繰り上がり処理は不要と判断される（Ｓ４３，Ｎ
Ｏ）。この時、ファイン用遅延制御回路２２によってフ
ァイン用可変遅延回路１２，１６が１段シフトアップさ
れる（Ｓ４４）。そして、段数検出回路５３からＤＬＬ
制御回路２３にオーバーフロー信号φOFは供給されな
い。
位相比較結果によりファイン用可変遅延回路のシフトア
ップ処理が発生したとき（Ｓ４２の十１）、段数検出回
路５３がファイン用可変遅延回路の使用遅延段数Ｊ１と
段数設定回路５２が設定した設定段数情報Ｊ２を比較す
る。ファイン用可変遅延回路１２，１６の使用遅延段数
Ｊ１がラフ用可変遅延回路の遅延単位１段分に到達して
いない場合、段数検出回路５３によりラフ用可変遅延回
路の繰り上がり処理は不要と判断される（Ｓ４３，Ｎ
Ｏ）。この時、ファイン用遅延制御回路２２によってフ
ァイン用可変遅延回路１２，１６が１段シフトアップさ
れる（Ｓ４４）。そして、段数検出回路５３からＤＬＬ
制御回路２３にオーバーフロー信号φOFは供給されな
い。
【００８３】ファイン用可変遅延回路の使用遅延段数Ｊ
１がラフ用可変遅延回路の遅延単位１段分に到達してい
る場合、段数検出回路５３によりラフ用可変遅延回路の
繰り上がり処理が必要と判断され（Ｓ４３，ＹＥＳ）、
段数検出回路５３からＤＬＬ制御回路にオーバーフロー
信号φOFが供給される。このとき、図２０に示すよう
に、ＤＬＬ制御回路２３からラフ用位相比較器１９にア
ップ信号ＵＰが供給され、ラフ用位相比較器１９が１段
シフトアップする信号φSO、φSEを生成し、ラフ用遅延
制御回路２０はラフ用可変遅延回路１１，１５の遅延量
を１段アップする（Ｓ４５）。また、ラフ用位相比較器
１９からファイン用遅延制御回路２２にリセット信号φ
min が供給されて、ファイン用可変遅延回路１２，１６
が最小段数に設定される（Ｓ４６）。このリセット信号
φmin は、ラフ用遅延制御回路がラフ用可変遅延回路の
遅延量のシフトアップ動作を実施すると自動的に発生す
る。上記シフトアップ処理が終了すると、再びファイン
側の位相比較が実施される（Ｓ４１）。
１がラフ用可変遅延回路の遅延単位１段分に到達してい
る場合、段数検出回路５３によりラフ用可変遅延回路の
繰り上がり処理が必要と判断され（Ｓ４３，ＹＥＳ）、
段数検出回路５３からＤＬＬ制御回路にオーバーフロー
信号φOFが供給される。このとき、図２０に示すよう
に、ＤＬＬ制御回路２３からラフ用位相比較器１９にア
ップ信号ＵＰが供給され、ラフ用位相比較器１９が１段
シフトアップする信号φSO、φSEを生成し、ラフ用遅延
制御回路２０はラフ用可変遅延回路１１，１５の遅延量
を１段アップする（Ｓ４５）。また、ラフ用位相比較器
１９からファイン用遅延制御回路２２にリセット信号φ
min が供給されて、ファイン用可変遅延回路１２，１６
が最小段数に設定される（Ｓ４６）。このリセット信号
φmin は、ラフ用遅延制御回路がラフ用可変遅延回路の
遅延量のシフトアップ動作を実施すると自動的に発生す
る。上記シフトアップ処理が終了すると、再びファイン
側の位相比較が実施される（Ｓ４１）。
【００８４】次に、シフトダウン時では、ファイン用位
相比較結果によりファイン用可変遅延回路２２のシフト
ダウン処理が発生したとき（Ｓ４２の一１）、段数検出
回路５３がファイン用可変遅延回路１２，１６の使用遅
延段数Ｊ１と段数設定回路５２により設定された段数情
報Ｊ２とを比較する。ファイン用可変遅延回路２２の使
用遅延段数Ｊ１が最小段に到達していない場合、段数検
出回路５３によりラフ用可変遅延回路１１，１５の繰り
下がり処理は不要と判断される（Ｓ４８，ＮＯ）。これ
によりファイン用遅延制御回路２２によってファイン用
可変遅延回路１２，１６が１段シフトダウンされる（Ｓ
４１）。このとき、段数検出回路からＤＬＬ制御回路に
アンダーフロー信号φUFは供給されない。
相比較結果によりファイン用可変遅延回路２２のシフト
ダウン処理が発生したとき（Ｓ４２の一１）、段数検出
回路５３がファイン用可変遅延回路１２，１６の使用遅
延段数Ｊ１と段数設定回路５２により設定された段数情
報Ｊ２とを比較する。ファイン用可変遅延回路２２の使
用遅延段数Ｊ１が最小段に到達していない場合、段数検
出回路５３によりラフ用可変遅延回路１１，１５の繰り
下がり処理は不要と判断される（Ｓ４８，ＮＯ）。これ
によりファイン用遅延制御回路２２によってファイン用
可変遅延回路１２，１６が１段シフトダウンされる（Ｓ
４１）。このとき、段数検出回路からＤＬＬ制御回路に
アンダーフロー信号φUFは供給されない。
【００８５】ファイン用可変遅延回路１２，１６の使用
遅延段数Ｊ１が最小段に到達している場合、段数検出回
路５３によりラフ用可変遅延回路１１，１５の繰り下が
り処理が必要と判断され（Ｓ４８，ＹＥＳ）、段数検出
回路５３からＤＬＬ制御回路２３にアンダーフロー信号
φUFが供給される。このとき、図２０に示すように、Ｄ
ＬＬ制御回路２３からラフ用位相比較器１９にダウン信
号ＤＯＷＮが供給されて、ラフ用可変遅延回路１１，１
５が１段シフトダウンされる（Ｓ４９）。また、ラフ用
位相比較器１９からファイン用遅延制御回路２２にセッ
ト信号φmax が供給されて、ファイン用可変遅延回路１
２，１６が最大段数に設定される（Ｓ５０）。セット信
号φmax は、ラフ用遅延制御回路２０がラフ用可変遅延
回路１１，１５のシフトダウン動作を実施すると自動的
に発生する。上記のシフトダウン処理が終了すると、再
びファイン用位相比較が実施される（Ｓ４１）。
遅延段数Ｊ１が最小段に到達している場合、段数検出回
路５３によりラフ用可変遅延回路１１，１５の繰り下が
り処理が必要と判断され（Ｓ４８，ＹＥＳ）、段数検出
回路５３からＤＬＬ制御回路２３にアンダーフロー信号
φUFが供給される。このとき、図２０に示すように、Ｄ
ＬＬ制御回路２３からラフ用位相比較器１９にダウン信
号ＤＯＷＮが供給されて、ラフ用可変遅延回路１１，１
５が１段シフトダウンされる（Ｓ４９）。また、ラフ用
位相比較器１９からファイン用遅延制御回路２２にセッ
ト信号φmax が供給されて、ファイン用可変遅延回路１
２，１６が最大段数に設定される（Ｓ５０）。セット信
号φmax は、ラフ用遅延制御回路２０がラフ用可変遅延
回路１１，１５のシフトダウン動作を実施すると自動的
に発生する。上記のシフトダウン処理が終了すると、再
びファイン用位相比較が実施される（Ｓ４１）。
【００８６】ここでいう最大段数とはラフ用可変遅延回
路の遅延単位１段分に相当するファイン用可変遅延回路
の遅延単位数のことであり、段数設定回路５２からの段
数情報Ｊ２に基づいて設定される。段数設定回路５２
は、後述する通り、ラフ用遅延単位を通過するクロック
とファイン用可変遅延回路を通過するクロックとの位相
を比較し、その位相が一致する様にファイン用可変遅延
回路の段数を設定する。従って、動作環境に応じてその
都度最大算数が設定される。そして、その設定された段
数が、最大段数Ｊ２としてファイン用遅延制御回路２２
と段数検出回路５３に与えられる。
路の遅延単位１段分に相当するファイン用可変遅延回路
の遅延単位数のことであり、段数設定回路５２からの段
数情報Ｊ２に基づいて設定される。段数設定回路５２
は、後述する通り、ラフ用遅延単位を通過するクロック
とファイン用可変遅延回路を通過するクロックとの位相
を比較し、その位相が一致する様にファイン用可変遅延
回路の段数を設定する。従って、動作環境に応じてその
都度最大算数が設定される。そして、その設定された段
数が、最大段数Ｊ２としてファイン用遅延制御回路２２
と段数検出回路５３に与えられる。
【００８７】ファイン側の位相調整の結果、ファイン用
位相比較器２１がロックオンすると（Ｓ４２，ＹＥ
Ｓ）、第１の実施の形態例と同様に、ファイン用ロック
オン信号ＪＳＴ−Ｆが分周器１４に出力され、分周率が
長周期（１／２５６分周）に設定される（Ｓ４７）。以
後は、長周期でファイン用位相調整動作が実施される
（Ｓ４１）。そして、電源ノイズ等によってクロック信
号ＣＬＫ，ｃ−ｃｌｋが変動してファイン用位相比較器
２１がロックオン状態から外れた場合は、前述のシフト
アップ、シフトダウン動作が行われる。
位相比較器２１がロックオンすると（Ｓ４２，ＹＥ
Ｓ）、第１の実施の形態例と同様に、ファイン用ロック
オン信号ＪＳＴ−Ｆが分周器１４に出力され、分周率が
長周期（１／２５６分周）に設定される（Ｓ４７）。以
後は、長周期でファイン用位相調整動作が実施される
（Ｓ４１）。そして、電源ノイズ等によってクロック信
号ＣＬＫ，ｃ−ｃｌｋが変動してファイン用位相比較器
２１がロックオン状態から外れた場合は、前述のシフト
アップ、シフトダウン動作が行われる。
【００８８】内部クロック信号ｉ−ｃ１ｋは、上記位相
調整で遅延量を設定されたラフ用可変遅延回路１１およ
びファイン用可変遅延回路１２を介して、タイミングク
ロック信号ＣＬＫ１２となり、データ出力バッファヘ供
給される。データ出力バッファ１３は、供給されたタイ
ミングクロックＣＬＫ１２に同期して内部データＤＡＴ
Ａをとりこみ、外部へ出力する。
調整で遅延量を設定されたラフ用可変遅延回路１１およ
びファイン用可変遅延回路１２を介して、タイミングク
ロック信号ＣＬＫ１２となり、データ出力バッファヘ供
給される。データ出力バッファ１３は、供給されたタイ
ミングクロックＣＬＫ１２に同期して内部データＤＡＴ
Ａをとりこみ、外部へ出力する。
【００８９】本実施の形態例において、ファイン用位相
調整時にファイン用可変遅延回路２２の使用段数に応じ
てラフ用可変遅延回路の繰り上がり、繰り下がり処理が
実施される。このため、ファイン用可変遅延回路がオー
バーフローやアンダーフローした場合でも、ラフ用可変
遅延回路の繰り上がり処理や繰り下がり処理によりファ
イン用位相調整動作を継続でき、より正確な位相調整が
可能になる。そして、ファイン用可変遅延回路がオーバ
ーフローしたりアンダーフローしたりしない限り、ラフ
用可変遅延回路の遅延量が固定されるので、基準クロッ
クの位相が一時的にずれても、生成されるタイミングク
ロックの位相は、せいぜいファイン用遅延単位で調整さ
れるので、タイミングクロックの位相が大きく揺れるこ
とはなく、また、ロックオン状態から大きくずれること
もない。
調整時にファイン用可変遅延回路２２の使用段数に応じ
てラフ用可変遅延回路の繰り上がり、繰り下がり処理が
実施される。このため、ファイン用可変遅延回路がオー
バーフローやアンダーフローした場合でも、ラフ用可変
遅延回路の繰り上がり処理や繰り下がり処理によりファ
イン用位相調整動作を継続でき、より正確な位相調整が
可能になる。そして、ファイン用可変遅延回路がオーバ
ーフローしたりアンダーフローしたりしない限り、ラフ
用可変遅延回路の遅延量が固定されるので、基準クロッ
クの位相が一時的にずれても、生成されるタイミングク
ロックの位相は、せいぜいファイン用遅延単位で調整さ
れるので、タイミングクロックの位相が大きく揺れるこ
とはなく、また、ロックオン状態から大きくずれること
もない。
【００９０】［段数設定回路］図２２は、段数設定回路
を示す図である。上記した通り、第４の実施の形態例で
は、ファイン用可変遅延回路１２，１６の最大段数を、
ラフ用遅延単位に整合させる必要がある。しかしなが
ら、電源電圧や温度等に応じてラフ用遅延単位に対応す
るファイン用遅延単位の段数が変動するので、適宜段数
設定回路５２により、ラフ用遅延単位に整合するファイ
ン遅延単位の段数を検出する。
を示す図である。上記した通り、第４の実施の形態例で
は、ファイン用可変遅延回路１２，１６の最大段数を、
ラフ用遅延単位に整合させる必要がある。しかしなが
ら、電源電圧や温度等に応じてラフ用遅延単位に対応す
るファイン用遅延単位の段数が変動するので、適宜段数
設定回路５２により、ラフ用遅延単位に整合するファイ
ン遅延単位の段数を検出する。
【００９１】図２２に示された段数設定回路は、ラフ用
遅延単位分の遅延回路５５とファイン用可変遅延回路５
６を有する。ラフ用遅延単位分の遅延回路５５は、例え
ば、図８に示したインバータ１０８とＮＡＮＤゲート１
２７で構成される。また、ファイン用可変遅延回路５６
は、図９に示した回路と同じである。両遅延回路５５，
５６にクロックＣＬＫ１が供給され、それぞれ遅延した
クロックＣ５５とＣ５６の位相が、位相比較回路５７に
て比較される。位相比較回路５７は、図１０，１２に示
した位相比較器と同じである。そして、比較結果に応じ
て、遅延制御回路５８が、両クロックＣ５５，Ｃ５６の
位相が一致する様に、遅延制御信号Ｊ２をファイン用可
変遅延回路５６に供給する。ファイン用可変遅延回路５
６が、図９の如く３２段で構成される場合は、遅延制御
信号Ｊ２も３２ビットで構成される。即ち、信号Ｊ２は
図９における遅延制御信号φE-1 〜φE-32に対応する。
遅延単位分の遅延回路５５とファイン用可変遅延回路５
６を有する。ラフ用遅延単位分の遅延回路５５は、例え
ば、図８に示したインバータ１０８とＮＡＮＤゲート１
２７で構成される。また、ファイン用可変遅延回路５６
は、図９に示した回路と同じである。両遅延回路５５，
５６にクロックＣＬＫ１が供給され、それぞれ遅延した
クロックＣ５５とＣ５６の位相が、位相比較回路５７に
て比較される。位相比較回路５７は、図１０，１２に示
した位相比較器と同じである。そして、比較結果に応じ
て、遅延制御回路５８が、両クロックＣ５５，Ｃ５６の
位相が一致する様に、遅延制御信号Ｊ２をファイン用可
変遅延回路５６に供給する。ファイン用可変遅延回路５
６が、図９の如く３２段で構成される場合は、遅延制御
信号Ｊ２も３２ビットで構成される。即ち、信号Ｊ２は
図９における遅延制御信号φE-1 〜φE-32に対応する。
【００９２】このＤＬＬ回路はやがてロックオンし、ロ
ックオン状態における遅延制御信号Ｊ２がその時のラフ
用遅延単位に対応するファイン用遅延単位の段数を示す
ことになる。従って、この遅延制御信号Ｊ２が、最大段
数情報Ｊ２として、ファイン用遅延制御回路２２に供給
される。
ックオン状態における遅延制御信号Ｊ２がその時のラフ
用遅延単位に対応するファイン用遅延単位の段数を示す
ことになる。従って、この遅延制御信号Ｊ２が、最大段
数情報Ｊ２として、ファイン用遅延制御回路２２に供給
される。
【００９３】［第４の実施の形態例のファイン用遅延制
御回路］図２３は、第４の実施の形態例で利用されるフ
ァイン用遅延制御回路を示す図である。このファイン用
遅延制御回路２２は、図１４で示した遅延制御回路と類
似し、左側の初段から右側の３２段で構成される。従っ
て、対応する部分には同じ引用番号を与えた。第４の実
施の形態例のファイン用遅延制御回路２２は、図１４の
遅延制御回路に加えて、段数設定回路からの段数信号Ｊ
２に従って最大段数が設定可能に構成される。更に、図
２３のファイン用遅延制御回路は、段数検出回路５３を
有し、オーバーフロー信号φOFとアンダーフロー信号φ
UFを生成する機能を有する。
御回路］図２３は、第４の実施の形態例で利用されるフ
ァイン用遅延制御回路を示す図である。このファイン用
遅延制御回路２２は、図１４で示した遅延制御回路と類
似し、左側の初段から右側の３２段で構成される。従っ
て、対応する部分には同じ引用番号を与えた。第４の実
施の形態例のファイン用遅延制御回路２２は、図１４の
遅延制御回路に加えて、段数設定回路からの段数信号Ｊ
２に従って最大段数が設定可能に構成される。更に、図
２３のファイン用遅延制御回路は、段数検出回路５３を
有し、オーバーフロー信号φOFとアンダーフロー信号φ
UFを生成する機能を有する。
【００９４】図１４と異なる部分を説明すると、まず、
最大段数に設定するセット信号φmax に応答して導通す
るトランジスタ４４０と、最小段数に設定するリセット
信号φmin に応答して導通するトランジスタ４４１とが
追加され、それらのトランジスタが導通すると、各段の
ノード５ａ−ｎまたは５ｂ−ｎがグランド端子ＧＮＤに
接続され、Ｌレベルにされる。その結果、インバータ４
３２−ｎ、４３３−ｎで構成されるラッチ回路がいずれ
かに設定される。
最大段数に設定するセット信号φmax に応答して導通す
るトランジスタ４４０と、最小段数に設定するリセット
信号φmin に応答して導通するトランジスタ４４１とが
追加され、それらのトランジスタが導通すると、各段の
ノード５ａ−ｎまたは５ｂ−ｎがグランド端子ＧＮＤに
接続され、Ｌレベルにされる。その結果、インバータ４
３２−ｎ、４３３−ｎで構成されるラッチ回路がいずれ
かに設定される。
【００９５】最大段数に設定するセット信号φmax に応
答して、トランジスタ４４０が導通すると、ノード５ａ
−ｎがＬレベルになり、遅延制御信号φE-n が全てＨレ
ベルになる。それにより、ファイン用可変遅延回路の全
てのトランジスタＴＲが導通し、最大遅延段数になる。
答して、トランジスタ４４０が導通すると、ノード５ａ
−ｎがＬレベルになり、遅延制御信号φE-n が全てＨレ
ベルになる。それにより、ファイン用可変遅延回路の全
てのトランジスタＴＲが導通し、最大遅延段数になる。
【００９６】但し、ファイン用遅延制御回路２２には、
段数設定信号Ｊ２が供給される。この３２ビットの段数
設定信号Ｊ２に応答して、トランジスタ４４３が制御さ
れ、更にインバータ４４４を介してトランジスタ４４５
が制御される。そして、セット信号φmax は、トランジ
スタ４４２にも供給される。従って、段数設定信号Ｊ２
がＨレベルの段では、トランジスタ４４３が導通し、ト
ランジスタ４４５が非導通になり、セット信号φmax の
Ｈレベルによりノード５ａ−ｎがＬレベルに設定され、
対応する遅延制御信号φE-n がＨレベルに設定される。
一方、段数設定信号Ｊ２がＬレベルの段では、トランジ
スタ４４３が非導通、トランジスタ４４５が導通にな
り、セット信号φmax のＨレベルによりノード５ｂ−ｎ
がＬレベルに設定され、対応する遅延制御信号φE-n が
Ｌレベルに設定される。即ち、段数設定信号Ｊ２によ
り、セット信号φmax に応答して生成される最大段数設
定の為の遅延制御信号φE-n のＨレベルの段数が、設定
可能になる。
段数設定信号Ｊ２が供給される。この３２ビットの段数
設定信号Ｊ２に応答して、トランジスタ４４３が制御さ
れ、更にインバータ４４４を介してトランジスタ４４５
が制御される。そして、セット信号φmax は、トランジ
スタ４４２にも供給される。従って、段数設定信号Ｊ２
がＨレベルの段では、トランジスタ４４３が導通し、ト
ランジスタ４４５が非導通になり、セット信号φmax の
Ｈレベルによりノード５ａ−ｎがＬレベルに設定され、
対応する遅延制御信号φE-n がＨレベルに設定される。
一方、段数設定信号Ｊ２がＬレベルの段では、トランジ
スタ４４３が非導通、トランジスタ４４５が導通にな
り、セット信号φmax のＨレベルによりノード５ｂ−ｎ
がＬレベルに設定され、対応する遅延制御信号φE-n が
Ｌレベルに設定される。即ち、段数設定信号Ｊ２によ
り、セット信号φmax に応答して生成される最大段数設
定の為の遅延制御信号φE-n のＨレベルの段数が、設定
可能になる。
【００９７】今仮に、図２３に示される通り、段数設定
信号Ｊ２−１〜Ｊ２−３１がＨレベル、信号Ｊ２−３２
がＬレベルとする。即ち、ラフ用遅延単位に対応するフ
ァイン用遅延単位の数が３１段の場合である。その場合
は、最大段数に設定するセット信号φmax のＨレベルに
応答して、１段目から３１段目までのノード５ａ−１〜
５ａ−３１がＬレベルに、３２段目のノード５ｂ−３２
がＬレベルに設定される。その結果、遅延制御信号φE-
32のみがＬレベルになり、それ以外の遅延制御信号φE-
1 〜φE-31は全てＨレベルになる。その結果、ファイン
用可変遅延回路１２，１６は、３１段の最大遅延量に設
定される。
信号Ｊ２−１〜Ｊ２−３１がＨレベル、信号Ｊ２−３２
がＬレベルとする。即ち、ラフ用遅延単位に対応するフ
ァイン用遅延単位の数が３１段の場合である。その場合
は、最大段数に設定するセット信号φmax のＨレベルに
応答して、１段目から３１段目までのノード５ａ−１〜
５ａ−３１がＬレベルに、３２段目のノード５ｂ−３２
がＬレベルに設定される。その結果、遅延制御信号φE-
32のみがＬレベルになり、それ以外の遅延制御信号φE-
1 〜φE-31は全てＨレベルになる。その結果、ファイン
用可変遅延回路１２，１６は、３１段の最大遅延量に設
定される。
【００９８】一方、最小段数に設定するリセット信号φ
min は、図１４のリセット信号φRと同様に、ノード５
ｂ−ｎを全てＬレベルに設定する。その結果、遅延制御
信号φE-n は全てＬレベルに設定され、ファイン用可変
遅延回路１２，１６は、０段の最小遅延量に設定され
る。
min は、図１４のリセット信号φRと同様に、ノード５
ｂ−ｎを全てＬレベルに設定する。その結果、遅延制御
信号φE-n は全てＬレベルに設定され、ファイン用可変
遅延回路１２，１６は、０段の最小遅延量に設定され
る。
【００９９】次に、オーバーフロー信号φOFとアンダー
フロー信号φUFを生成する段数検出回路の機能を説明す
る。アンダーフロー信号φUFは、初段のノード５ａ−１
に応答してインバータ４５０を介して生成される。遅延
制御信号φE-n が全てＬレベルになって可変遅延回路を
最小段数に制御するとき、初段のノード５ａ−１がＨレ
ベルになり、それに応答してＬレベルのアンダーフロー
信号φUFが生成される。
フロー信号φUFを生成する段数検出回路の機能を説明す
る。アンダーフロー信号φUFは、初段のノード５ａ−１
に応答してインバータ４５０を介して生成される。遅延
制御信号φE-n が全てＬレベルになって可変遅延回路を
最小段数に制御するとき、初段のノード５ａ−１がＨレ
ベルになり、それに応答してＬレベルのアンダーフロー
信号φUFが生成される。
【０１００】一方、オーバーフロー信号φOFは、各段の
ＮＡＮＤゲート４４６−ｎ，４４７−ｎ及びインバータ
４４８−ｎにより生成される。各段のＮＡＮＤゲート４
４６−ｎには、対応する段のノード５ａ−ｎと前段のノ
ード５ｂ−ｎ及び段数設定信号Ｊ２の反転信号が入力さ
れる。そして、初段のＮＡＮＤゲート４４７−１の一方
の入力はＨレベルに設定される。それにより、段数設定
信号Ｊ２がＨレベルの段では、ＮＡＮＤゲート４４６−
ｎの出力が常にＨレベルであり、インバータ４４８−１
の出力はＨレベルになる。そこで、ファイン用可変遅延
回路の段数を増加した結果、段数設定信号Ｊ２がＬレベ
ルの段において、対応するノード５ａ−ｎがＨレベル、
前段のノード５ｂ−n-1 がＨレベルになると、ＮＡＮＤ
ゲート４４６−ｎの出力がＬレベルになる。その結果、
ＮＡＮＤゲート４４６−ｎの出力はＬレベル、ＮＡＮＤ
ゲート４４７−ｎの出力はＨレベル、インバータ４４８
−ｎの出力がＬレベルになり、それより上の段のインバ
ータ４４８−n+1 〜31の出力は全てＬレベルになる。従
って、最終段のインバータ４４８−３２の出力もＬレベ
ルになり、Ｌレベルのオーバーフロー信号φOFが生成さ
れる。
ＮＡＮＤゲート４４６−ｎ，４４７−ｎ及びインバータ
４４８−ｎにより生成される。各段のＮＡＮＤゲート４
４６−ｎには、対応する段のノード５ａ−ｎと前段のノ
ード５ｂ−ｎ及び段数設定信号Ｊ２の反転信号が入力さ
れる。そして、初段のＮＡＮＤゲート４４７−１の一方
の入力はＨレベルに設定される。それにより、段数設定
信号Ｊ２がＨレベルの段では、ＮＡＮＤゲート４４６−
ｎの出力が常にＨレベルであり、インバータ４４８−１
の出力はＨレベルになる。そこで、ファイン用可変遅延
回路の段数を増加した結果、段数設定信号Ｊ２がＬレベ
ルの段において、対応するノード５ａ−ｎがＨレベル、
前段のノード５ｂ−n-1 がＨレベルになると、ＮＡＮＤ
ゲート４４６−ｎの出力がＬレベルになる。その結果、
ＮＡＮＤゲート４４６−ｎの出力はＬレベル、ＮＡＮＤ
ゲート４４７−ｎの出力はＨレベル、インバータ４４８
−ｎの出力がＬレベルになり、それより上の段のインバ
ータ４４８−n+1 〜31の出力は全てＬレベルになる。従
って、最終段のインバータ４４８−３２の出力もＬレベ
ルになり、Ｌレベルのオーバーフロー信号φOFが生成さ
れる。
【０１０１】図２３中には、段数設定信号Ｊ２−１〜Ｊ
２−３１がＨレベルに、信号Ｊ２−３２がＬレベルの例
が示される。その場合、１段目から３０段目までのノー
ド５ａ−３０がＬレベル、ノード５ｂ−３０がＨレベル
の状態から、位相結果信号φSOが生成されると、トラン
ジスタ４３４−３１が導通し、図示される通り、ノード
５ａ−３１をＬレベルにし、ノード５ｂ−３１をＨレベ
ルに変更して、ファイン用可変遅延回路の段数を１段増
加する。その結果、ＮＡＮＤゲート４４６−３１の入力
は全てＨレベルになり、出力はＬレベルになる。したが
って、ＮＡＮＤゲート４４７−３２の出力がＨレベル、
インバータ４４８−３２の出力がＬレベルになり、Ｌレ
ベルのオーバーフロー信号φOFが生成される。
２−３１がＨレベルに、信号Ｊ２−３２がＬレベルの例
が示される。その場合、１段目から３０段目までのノー
ド５ａ−３０がＬレベル、ノード５ｂ−３０がＨレベル
の状態から、位相結果信号φSOが生成されると、トラン
ジスタ４３４−３１が導通し、図示される通り、ノード
５ａ−３１をＬレベルにし、ノード５ｂ−３１をＨレベ
ルに変更して、ファイン用可変遅延回路の段数を１段増
加する。その結果、ＮＡＮＤゲート４４６−３１の入力
は全てＨレベルになり、出力はＬレベルになる。したが
って、ＮＡＮＤゲート４４７−３２の出力がＨレベル、
インバータ４４８−３２の出力がＬレベルになり、Ｌレ
ベルのオーバーフロー信号φOFが生成される。
【０１０２】オーバーフロー信号φOFは、ＤＬＬ制御回
路２３に供給され、それに応答してアップ信号ＵＰがラ
フ用位相比較器１９に供給される。また、アンダーフロ
ー信号φUFに応答して、ＤＬＬ制御回路２３はダウン信
号ＤＯＷＮをラフ用位相比較器１９に供給する。
路２３に供給され、それに応答してアップ信号ＵＰがラ
フ用位相比較器１９に供給される。また、アンダーフロ
ー信号φUFに応答して、ＤＬＬ制御回路２３はダウン信
号ＤＯＷＮをラフ用位相比較器１９に供給する。
【０１０３】図１０の位相比較器の回路に示される通
り、位相比較結果をラッチするインバータ２５２及びＮ
ＡＮＤゲート２５３からなるラッチ回路が、アップ信号
ＵＰに応答して反転される。その結果、ラフ用位相比較
器１９のロックオン状態（Ｂ）から、可変クロックd-i-
clk の位相が基準クロックc-clk より進んでいる状態
（Ａ）に強制的に変更される。この位相比較結果に応答
して、ラフ用位相比較器１９は、ラフ用可変遅延回路１
１，１５の遅延量を増加させる位相比較結果信号φSOま
たはφSEを出力する。その結果、ラフ用遅延制御回路２
０はラフ用可変遅延回路１１，１５の遅延量を１段増加
させる。
り、位相比較結果をラッチするインバータ２５２及びＮ
ＡＮＤゲート２５３からなるラッチ回路が、アップ信号
ＵＰに応答して反転される。その結果、ラフ用位相比較
器１９のロックオン状態（Ｂ）から、可変クロックd-i-
clk の位相が基準クロックc-clk より進んでいる状態
（Ａ）に強制的に変更される。この位相比較結果に応答
して、ラフ用位相比較器１９は、ラフ用可変遅延回路１
１，１５の遅延量を増加させる位相比較結果信号φSOま
たはφSEを出力する。その結果、ラフ用遅延制御回路２
０はラフ用可変遅延回路１１，１５の遅延量を１段増加
させる。
【０１０４】更に、ラフ用位相比較器１９には、図１２
に示される通り、信号φSO、φSEが出力される時にサン
プリング信号φa に応答してリセット信号φmin を生成
するＮＯＲゲート２５０が設けられる。このリセット信
号φmin は、図２０と図２３に示される通り、ファイン
用遅延制御回路２２に供給され、ファイン用可変遅延回
路１２，１６の段数が最小段数（０段）にリセットされ
る。
に示される通り、信号φSO、φSEが出力される時にサン
プリング信号φa に応答してリセット信号φmin を生成
するＮＯＲゲート２５０が設けられる。このリセット信
号φmin は、図２０と図２３に示される通り、ファイン
用遅延制御回路２２に供給され、ファイン用可変遅延回
路１２，１６の段数が最小段数（０段）にリセットされ
る。
【０１０５】一方、アンダーフロー信号φUFに応答し
て、ダウン信号ＤＯＷＮがラフ用位相比較器１９に供給
される。ラフ用位相比較器１９では、図１０に示される
通り、位相比較結果をラッチするインバータ２５４及び
ＮＡＮＤゲート２５５からなるラッチ回路が、ダウン信
号ＤＯＷＮに応答して反転される。その結果、ラフ用位
相比較器１９のロックオン状態（Ｂ）から、可変クロッ
クd-i-clk の位相が基準クロックc-clk より遅れている
状態（Ｃ）に強制的に変更される。この位相比較結果に
応答して、ラフ用位相比較器１９は、ラフ用可変遅延回
路１１，１５の遅延量を減少させる位相比較結果信号φ
ROまたはφREを出力する。その結果、ラフ用遅延制御回
路２０はラフ用可変遅延回路１１，１５の遅延量を１段
減少させる。
て、ダウン信号ＤＯＷＮがラフ用位相比較器１９に供給
される。ラフ用位相比較器１９では、図１０に示される
通り、位相比較結果をラッチするインバータ２５４及び
ＮＡＮＤゲート２５５からなるラッチ回路が、ダウン信
号ＤＯＷＮに応答して反転される。その結果、ラフ用位
相比較器１９のロックオン状態（Ｂ）から、可変クロッ
クd-i-clk の位相が基準クロックc-clk より遅れている
状態（Ｃ）に強制的に変更される。この位相比較結果に
応答して、ラフ用位相比較器１９は、ラフ用可変遅延回
路１１，１５の遅延量を減少させる位相比較結果信号φ
ROまたはφREを出力する。その結果、ラフ用遅延制御回
路２０はラフ用可変遅延回路１１，１５の遅延量を１段
減少させる。
【０１０６】更に、ラフ用位相比較器１９は、図１２に
示される通り、ＮＯＲゲート２５１を介して、信号φR
O、φREが出力される時にサンプリング信号φa に応答
してセット信号φmax を生成する。このセット信号φma
x は、ファイン用遅延制御回路２２に供給され、ファイ
ン用可変遅延回路１２，１６の段数が最大段数（Ｊ２
段）にセットされる。
示される通り、ＮＯＲゲート２５１を介して、信号φR
O、φREが出力される時にサンプリング信号φa に応答
してセット信号φmax を生成する。このセット信号φma
x は、ファイン用遅延制御回路２２に供給され、ファイ
ン用可変遅延回路１２，１６の段数が最大段数（Ｊ２
段）にセットされる。
【０１０７】以上の通り、第４の実施の形態例では、ラ
フ用遅延単位に整合するファイン用遅延単位数を検出
し、その検出された遅延単位数にファイン用可変遅延回
路１２，１６が制御された時に、オーバーフロー信号φ
OFが生成されるようにする。従って、動作中の電源や温
度に応じて最適なファイン用可変遅延回路の最大段数が
設定される。その結果、ラフ側の位相調整でロックオン
状態になった後にファイン側の位相調整だけが動作して
いる時に、ファイン用可変遅延回路がオーバーフローま
たはアンダーフローした時に、適宜ラフ用可変遅延回路
の段数を増加または減少して、ファイン側の位相調整を
継続することができる。従って、外部クロックＣＬＫや
内部クロックｉ−ｃｌｋの一時的な位相ずれに対して
は、最小の遅延単位で位相調整を行うことができると共
に、外部クロックＣＬＫや内部クロックｉ−ｃｌｋの位
相に追従してタイミングクロックの位相を制御すること
ができる。
フ用遅延単位に整合するファイン用遅延単位数を検出
し、その検出された遅延単位数にファイン用可変遅延回
路１２，１６が制御された時に、オーバーフロー信号φ
OFが生成されるようにする。従って、動作中の電源や温
度に応じて最適なファイン用可変遅延回路の最大段数が
設定される。その結果、ラフ側の位相調整でロックオン
状態になった後にファイン側の位相調整だけが動作して
いる時に、ファイン用可変遅延回路がオーバーフローま
たはアンダーフローした時に、適宜ラフ用可変遅延回路
の段数を増加または減少して、ファイン側の位相調整を
継続することができる。従って、外部クロックＣＬＫや
内部クロックｉ−ｃｌｋの一時的な位相ずれに対して
は、最小の遅延単位で位相調整を行うことができると共
に、外部クロックＣＬＫや内部クロックｉ−ｃｌｋの位
相に追従してタイミングクロックの位相を制御すること
ができる。
【０１０８】上記の実施の形態例において、分周器１４
が利用された。内部クロックｉ−ｃｌｋは基準クロック
として使用されるが、ＤＬＬ回路内のクロックとして
は、それを分周したクロックが使用されることが好まし
い。ＤＬＬ回路内の動作を低速化して誤動作を避けるこ
とができ、消費電力を節約することができるからであ
る。しかしながら、内部クロックｉ−ｃｌｋを分周器１
４を介さずに直接ＤＬＬ回路内に利用することもでき
る。
が利用された。内部クロックｉ−ｃｌｋは基準クロック
として使用されるが、ＤＬＬ回路内のクロックとして
は、それを分周したクロックが使用されることが好まし
い。ＤＬＬ回路内の動作を低速化して誤動作を避けるこ
とができ、消費電力を節約することができるからであ
る。しかしながら、内部クロックｉ−ｃｌｋを分周器１
４を介さずに直接ＤＬＬ回路内に利用することもでき
る。
【０１０９】更に、上記の実施の形態例において、フィ
ードバッククロックＣＬＫ１６は、分周されたクロック
／ＣＬＫ１を可変遅延回路１５，１６により遅延させて
生成される。しかしながら、フィードバッククロックＣ
ＬＫ１６は、タイミングクロックＣＬＫ１２を別途分周
したクロックを利用しても良い。そうすることにより、
可変遅延回路１５，１６を省略することができる。
ードバッククロックＣＬＫ１６は、分周されたクロック
／ＣＬＫ１を可変遅延回路１５，１６により遅延させて
生成される。しかしながら、フィードバッククロックＣ
ＬＫ１６は、タイミングクロックＣＬＫ１２を別途分周
したクロックを利用しても良い。そうすることにより、
可変遅延回路１５，１６を省略することができる。
【０１１０】
【発明の効果】以上説明した通り、本発明によれば、位
相調整開始時はラフ側の位相調整を行い、それがロック
オンすると、ラフ用位相比較器の位相比較動作を停止
し、ファイン用位相比較器の位相比較動作に従ってファ
イン側の位相調整を行う。従って、基準クロックの位相
が一時的にずれても、ラフ用可変遅延回路の遅延量の変
動は発生せず、せいぜいファイン用遅延単位での遅延量
の変動に抑えられるので、生成されるタイミングクロッ
クの揺らぎを少なくすることができる。
相調整開始時はラフ側の位相調整を行い、それがロック
オンすると、ラフ用位相比較器の位相比較動作を停止
し、ファイン用位相比較器の位相比較動作に従ってファ
イン側の位相調整を行う。従って、基準クロックの位相
が一時的にずれても、ラフ用可変遅延回路の遅延量の変
動は発生せず、せいぜいファイン用遅延単位での遅延量
の変動に抑えられるので、生成されるタイミングクロッ
クの揺らぎを少なくすることができる。
【０１１１】更に、本発明によれば、ファイン側の位相
調整においてロックオンすると、その後の位相調整を停
止することで、タイミングクロックの揺らぎをなくすこ
とができる。
調整においてロックオンすると、その後の位相調整を停
止することで、タイミングクロックの揺らぎをなくすこ
とができる。
【０１１２】更に、本発明によれば、ファイン側の位相
調整において、ファイン用可変遅延回路がオーバーフロ
ーまたはアンダーフローした時は、適宜ラフ用可変遅延
回路の遅延量の増加または減少を行うことにより、引き
続きファイン側の位相調整を継続することができる。
調整において、ファイン用可変遅延回路がオーバーフロ
ーまたはアンダーフローした時は、適宜ラフ用可変遅延
回路の遅延量の増加または減少を行うことにより、引き
続きファイン側の位相調整を継続することができる。
【図１】階層型ＤＬＬ回路を利用したタイミングクロッ
ク発生回路の構成図である。
ク発生回路の構成図である。
【図２】図１のタイミングクロック発生回路の位相調整
手順を示すフローチャート図である。
手順を示すフローチャート図である。
【図３】第１の実施の形態例のタイミングクロック発生
回路の構成図である。
回路の構成図である。
【図４】図３のタイミングクロック発生回路のタイミン
グチャート図である。
グチャート図である。
【図５】ＤＬＬ制御回路を示す図である。
【図６】分周器の回路図である。
【図７】第１の実施の形態例の位相調整のフローチャー
ト図である。
ト図である。
【図８】ラフ用可変遅延回路を示す図である。
【図９】ファイン用可変遅延回路を示す図である。
【図１０】位相比較器１９，２１内の位相比較部の回路
図である。
図である。
【図１１】図１０位相比較部の動作を示す波形図であ
る。
る。
【図１２】位相比較器１９，２１内の位相比較出力部の
回路図である。
回路図である。
【図１３】図１２位相比較出力部の動作を示す波形図で
ある。
ある。
【図１４】遅延制御回路の回路図である。
【図１５】第２及び第３の実施の形態例のタイミングク
ロック発生回路の構成図である。
ロック発生回路の構成図である。
【図１６】第２の実施の形態例のＤＬＬ制御回路を示す
図である。
図である。
【図１７】第２の実施の形態例の位相調整のフローチャ
ート図である。
ート図である。
【図１８】第３の実施の形態例のＤＬＬ制御回路を示す
図である。
図である。
【図１９】第３の実施の形態例の位相調整のフローチャ
ート図である。
ート図である。
【図２０】第４の実施の形態例のタイミングクロック発
生回路の構成図である。
生回路の構成図である。
【図２１】第４の実施の形態例の位相調整のフローチャ
ート図である。
ート図である。
【図２２】段数設定回路を示す図である。
【図２３】第４の実施の形態例のファイン用遅延制御回
路を示す図である。
路を示す図である。
１１，１５ ラフ用可変遅延回路
１２，１６ ファイン用可変遅延回路
１４ 分周器
１７，１８ ダミー遅延回路
１９ ラフ用位相比較器
２０ ラフ用遅延制御回路
２１ ファイン用位相比較器
２２ ファイン用遅延制御回路
２３ ＤＬＬ制御回路
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平10−276074（ＪＰ，Ａ)
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特開 平10−285016（ＪＰ，Ａ)
特開 平10−171774（ＪＰ，Ａ)
特開 平10−149227（ＪＰ，Ａ)
特開 平６−95757（ＪＰ，Ａ)
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G06F 1/06
G11C 11/407
H03K 5/13
H03L 7/00
Claims (15)
- 【請求項１】基準クロックの位相を調整して所定のタイ
ミングクロックを生成するタイミングクロック発生回路
において、 前記基準クロックを制御された遅延時間だけ遅延して前
記タイミングクロックを出力し、互いに直列に接続さ
れ、ラフ用遅延単位で前記遅延時間が制御されるラフ用
可変遅延回路と前記ラフ用遅延単位よりも短いファイン
用遅延単位で前記遅延時間が制御されるファイン用可変
遅延回路とを有する第１の可変遅延回路と、 前記タイミングクロックと同等のタイミングを有するフ
ィードバック用クロックを所定時間遅延させた可変クロ
ックと前記基準クロックとの位相を比較し、当該位相が
一致する様に前記ラフ用可変遅延回路を制御するラフ用
位相比較・遅延制御回路と、 前記可変クロックと前記基準クロックとの位相を比較
し、当該位相が一致する様に前記ファイン用可変遅延回
路を制御するファイン用位相比較・遅延制御回路と、 位相調整の開始時に前記ラフ用位相比較・遅延制御回路
を活性化し、前記ラフ用位相比較・遅延制御回路がロッ
クオンを検出した後に、前記ラフ用位相比較・遅延制御
回路の位相比較を停止し前記ファイン用位相比較・遅延
制御回路を活性化して、前記ファイン用可変遅延回路の
遅延制御を行わせるＤＬＬ制御回路を有することを特徴
とするタイミングクロック発生回路。 - 【請求項２】基準クロックの位相を調整して所定のタイ
ミングクロックを生成するタイミングクロック発生回路
において、 前記基準クロックを制御された遅延時間だけ遅延して前
記タイミングクロックを出力し、互いに直列に接続さ
れ、ラフ用遅延単位で前記遅延時間が制御されるラフ用
可変遅延回路と前記ラフ用遅延単位よりも短いファイン
用遅延単位で前記遅延時間が制御されるファイン用可変
遅延回路とを有する第１の可変遅延回路と、 前記タイミングクロックと同等のタイミングを有するフ
ィードバック用クロックを所定時間遅延させた可変クロ
ックと前記基準クロックとの位相を比較し、当 該位相が
一致する様に前記ラフ用可変遅延回路を制御するラフ用
位相比較・遅延制御回路と、 前記可変クロックと前記基準クロックとの位相を比較
し、当該位相が一致する様に前記ファイン用可変遅延回
路を制御するファイン用位相比較・遅延制御回路と、 位相調整の開始時に前記ラフ用位相比較・遅延制御回路
を活性化し、前記ラフ用位相比較・遅延制御回路がロッ
クオンを検出した後に、前記ラフ用位相比較・遅延制御
回路の位相比較を停止し前記ファイン用位相比較・遅延
制御回路を活性化して、前記ファイン用可変遅延回路の
遅延制御を行わせるＤＬＬ制御回路と、 前記基準クロックを分周する分周器とを有し、 前記基準クロックの周波数は、前記分周器により分周さ
れ、 前記分周器は、前記ファイン用位相比較・遅延制御回路
がロックオンを検出した後、その分周率を上げて前記基
準クロックの周波数をより低くすることを特徴とするタ
イミングクロック発生回路。 - 【請求項３】請求項２において、 前記ＤＬＬ制御回路が前記ファイン用位相比較・遅延制
御回路を活性化した後、当該ファイン用位相比較・遅延
制御回路が所定回数の位相調整を行った時に、前記分周
器は、その分周率を上げて前記基準クロックの周波数を
より低くすることを特徴とするタイミングクロック発生
回路。 - 【請求項４】請求項３において、 前記所定回数は、前記ファイン用可変遅延回路の遅延段
数に近似する数であることを特徴とするタイミング発生
回路。 - 【請求項５】請求項１において、 前記位相調整の開始は、電源投入時またはパワーダウン
モードからの復帰時に行われることを特徴とするタイミ
ングクロック発生回路。 - 【請求項６】請求項１において、 前記ファイン用位相比較・遅延制御回路がロックオンを
検出した時、前記ファイン用位相比較・遅延制御回路の
位相比較を停止し、位相調整を終了させるＤＬＬ制御回
路を有することを特徴とするタイミングクロック発生回
路。 - 【請求項７】請求項６において、 更に、前記基準クロックを分周する分周器を有し、前記
基準クロックの周波数は、前記分周器により分周される
ことを特徴とするタイミングクロック発生回路。 - 【請求項８】請求項１において、 前記ＤＬＬ制御回路は、前記ファイン用位相比較・遅延
制御回路を活性化した後、当該ファイン用位相比較・遅
延制御回路が所定回数の位相調整を行った時に、前記フ
ァイン用位相比較・遅延制御回路の位相比較を停止し、
前記位相調整を終了させることを特徴とするタイミング
クロック発生回路。 - 【請求項９】請求項８において、 前記所定回数は、前記ファイン用可変遅延回路の遅延段
数に近似する数であることを特徴とするタイミング発生
回路。 - 【請求項１０】請求項１において、 前記ファイン用可変遅延回路が最大遅延量を超えた場合
前記ラフ用可変遅延回路の遅延量が前記ラフ用遅延単位
だけ増加され、前記ファイン用可変遅延回路が最小遅延
量に満たない場合前記ラフ用可変遅延回路の遅延量が前
記ラフ用遅延単位だけ減少されることを特徴とするタイ
ミングクロック発生回路。 - 【請求項１１】請求項１において、 前記ファイン用可変遅延回路が前記最大遅延量を超えた
場合、前記ラフ用可変遅延回路の遅延量が前記ラフ用遅
延単位だけ増加されると共に前記ファイン用可変遅延回
路が前記最小遅延量に設定され、前記ファイン用可変遅
延回路が前記最小遅延量に満たない場合、前記ラフ用可
変遅延回路の遅延量が前記ラフ用遅延単位だけ減少され
ると共に前記ファイン用可変遅延回路が前記最大遅延量
に設定されることを特徴とするタイミングクロック発生
回路。 - 【請求項１２】請求項１０または１１において、 前記ファイン用可変遅延回路の前記最大遅延量は、前記
ラフ用遅延単位に相当する遅延量に設定されることを特
徴とするタイミングクロック発生回路。 - 【請求項１３】請求項１０または１１において、 更に、前記基準クロックを分周する分周器を有し、 前記基準クロックの周波数は、前記分周器により分周さ
れ、 前記分周器は、前記ファイン用位相比較・遅延制御回路
がロックオンを検出した後、その分周率を上げて前記基
準クロックの周波数をより低くすることを特徴とするタ
イミングクロック発生回路。 - 【請求項１４】請求項１０または１１において、 前記位相調整の開始は、電源投入時またはパワーダウン
モードからの復帰時に行われることを特徴とするタイミ
ングクロック発生回路。 - 【請求項１５】基準クロックの位相を調整して所定のタ
イミングクロックを生成するタイミングクロック発生回
路において、 前記基準クロックを制御された遅延時間だけ遅延して前
記タイミングクロックを出力し、互いに直列に接続さ
れ、ラフ用遅延単位で前記遅延時間が制御されるラフ用
可変遅延回路と前記ラフ用遅延単位よりも短いファイン
用遅延単位で前記遅延時間が制御されるファイン用可変
遅延回路とを有する第１の可変遅延回路と、 前記タイミングクロックと同等のタイミングを有するフ
ィードバック用クロックを所定時間遅延させた可変クロ
ックと前記基準クロックとの位相を比較し、当該位相が
一致する様に前記ラフ用可変遅延回路を制御するラフ用
位相比較・遅延制御回路と、 前記可変クロックと前記基準クロックとの位相を比較
し、当該位相が一致する様に前記ファイン用可変遅延回
路を制御するファイン用位相比較・遅延制御回路とを有
し、 位相調整開始時に、前記ラフ用位相比較・遅延制御回路
が活性化されて前記ラフ用可変遅延回路の遅延量が制御
され、前記ラフ用位相比較・遅延制御回路がロックオン
を検出した後に、前記ラフ用位相比較・遅延制御回路の
位相比較が停止し、前記ファイン用位相比較・遅延制御
回路が活性化されて前記ファイン用可変遅延回路の遅延
量が制御され、前記ファイン用可変遅延回路が最大遅延
量を超えた場合前記ラフ用可変遅延回路の遅延量が前記
ラフ用遅延単位だけ増加され、前記ファイン用可変遅延
回路が最小遅延量に満たない場合前記ラフ用可変遅延回
路の遅延量が前記ラフ用遅延単位だけ減少され、 更に、ラフ用遅延単位の遅延量を有する第１の遅延回路
と、ファイン用遅延単位で遅延制御される第２の遅延回
路と、第１及び第２の遅延回路を通過したクロックの位
相を比較し、それらの位相が一致するように前記第２の
遅延回路の遅延単位数を制御する位相比較・遅延制御回
路とを含む遅延段数設定回路を有し、前記遅延段数設定
回路の設定遅延単位数に従って、前記ファイン用遅延制
御回路の最大段数が設定されることを特徴とするタイミ
ングクロック発生回路。
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