JP2022139836A - 遅延調整回路および測距装置 - Google Patents

遅延調整回路および測距装置 Download PDF

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Abstract

Figure 2022139836000001
【課題】クロックのタイミングを所望に調整でき、高速動作が可能な遅延調整回路および測距装置を提供する。
【解決手段】本開示に係る遅延調整回路は、入力信号をクロックに基づき遅延させる、直列接続される１以上の第１の遅延素子と、入力信号と、１以上の第１の遅延素子のうち最後段の第１の遅延素子の出力とのうち一方を出力する第１のセレクタと、をそれぞれ含み、直列接続される複数の遅延調整部と、複数の遅延調整部のうち最後段の遅延調整部に含まれる第１のセレクタの出力に応じてクロックを出力する出力部と、を備え、複数の遅延調整部は、それぞれ異なる数の第１の遅延素子を含む。
【選択図】図２

Description

本開示は、遅延調整回路および測距装置に関する。
クロック信号のタイミングを高精度に調整することが必要になる場合がある。例えば、測距方式の一つであるＴｏＦ(Time of Flight)では、光源で発光された光が被測定物で反射した反射光を受光部にて受光し、光源における発光タイミングと、受光部で受光されたタイミングとに基づき、測距を行う。ＴｏＦ方式では、光速を利用して測距を行うため、より高精度なクロック制御が必要となる。
特許文献１には、並列に配置された複数のＦＦ（フリップフロップ）回路に、少しずつタイミングをずらしたクロックを入力し、これら複数のＦＦ回路それぞれの出力をセレクタで選択するようにした構成が記載されている。特許文献１の構成によれば、より細かい単位でクロックのタイミングを制御することが可能である。
特開２００８－２１９５３５号公報
特許文献１の構成によれば、セレクタの複数の選択入力端に対して複数のＦＦ回路それぞれが接続されるため、セレクタからは、接続されるすべてのＦＦ回路が負荷として見えることになる。このように、特許文献１の構成では、セレクタの出力負荷が大きいため、高速動作させることが困難である。
本開示では、クロックのタイミングを所望に調整でき、高速動作が可能な遅延調整回路および測距装置を提供することを目的とする。
本開示に係る遅延調整回路は、入力信号をクロックに基づき遅延させる、直列接続される１以上の第１の遅延素子と、入力信号と、１以上の第１の遅延素子のうち最後段の第１の遅延素子の出力とのうち一方を出力する第１のセレクタと、をそれぞれ含み、直列接続される複数の遅延調整部と、複数の遅延調整部のうち最後段の遅延調整部に含まれる第１のセレクタの出力に応じてクロックを出力する出力部と、を備え、複数の遅延調整部は、それぞれ異なる数の第１の遅延素子を含む。
本開示に係る遅延調整回路を概略的に示す模式図である。 本開示の第１の実施形態に係る遅延調整回路の一例の構成を示す回路図である。 第１の実施形態に係る遅延調整回路の一例の動作を示すタイミングチャートである。 第１の実施形態に係る遅延調整回路の一例の動作を示すタイミングチャートである。 既存技術による遅延調整回路の一例の構成を示す回路図である。 第１の実施形態に係る他の例の遅延調整回路の一例の構成を示す回路図である。 第１の実施形態の第１の変形例に係る構成を説明するための模式図である。 第１の実施形態の第１の変形例に係る構成を説明するための模式図である。 第１の実施形態の第１の変形例に係る構成を説明するための模式図である。 第１の実施形態の第２の変形例に係る遅延調整回路の一例の構成を示す回路図である。 第１の実施形態の第２の変形例に係る遅延調整回路の一例の動作を示すタイミングチャートである。 第１の実施形態の第２の変形例に係る遅延調整回路の一例の動作を示すタイミングチャートである。 第１の実施形態の第３の変形例に係る構成の例を示す模式図である。 第１の実施形態の第４の変形例に係る構成の例を示す模式図である。 既存技術による遅延調整回路をＤＦＥに適用させた場合の例を示す回路図である。 第２の実施形態に係るＤＦＥの一例の回路図である。 第３の実施形態に適用可能な測距装置の一例の構成を示すブロック図である。 間接ＴｏＦ方式の原理を説明するための図である。 光源部からの射出光がＰＷＭにより変調された矩形波である場合の例を示す図である。 第３の実施形態に適用可能な測距部の構成例をより詳細に示すブロック図である。
以下、本開示の実施形態について、図面に基づいて詳細に説明する。なお、以下の実施形態において、同一の部位には同一の符号を付することにより、重複する説明を省略する。
以下、本開示の実施形態について、下記の順序に従って説明する。
１．本開示の概略的な説明
２．本開示の第１の実施形態
２－１．第１の実施形態に係る遅延調整回路
２－２．既存技術との対比
２－３．第１の実施形態に係る遅延調整回路の他の例
３．第１の実施形態の第１の変形例
４．第１の実施形態の第２の変形例
５．第１の実施形態の第３の変形例
６．第１の実施形態の第４の変形例
７．本開示の第２の実施形態
８．本開示の第３の実施形態
８－１．間接ＴｏＦの概略的な説明
８－２．間接ＴｏＦを実施するための構成例
［１．本開示の概略的な説明］
図１は、本開示に係る遅延調整回路を概略的に示す模式図である。図１において、本開示に係る遅延調整回路１０は、クロックＣＬＫＬおよびＣＬＫＡと、信号Ｓｈｉｆｔとが入力される。例えば外部のロジック回路から遅延調整回路１０に対して、クロックＣＬＫＬおよび信号Ｓｈｉｆｔが入力される。信号Ｓｈｉｆｔは、例えばトリガ信号であって、信号Ｓｈｉｆｔに応じて外部装置などを制御する。クロックＣＬＫＬは、当該ロジック回路から供給されるクロックである。クロックＣＬＫＡは、クロックＣＬＫＬに対して非常に短い周期を有するクロックである。
遅延調整回路１０は、ロジック回路から、クロックＣＬＫＬの立ち上がりでクロックＣＬＫＬおよび信号Ｓｈｉｆｔが入力されてから、次のクロックＣＬＫＬの立ち上がりに応じて、クロックＣＬＫＡと同一の周期のクロックである出力信号ＣＬＫ－ＯＵＴを出力する。このとき、遅延調整回路１０は、クロックＣＬＫＡの１周期または１／２周期などの単位で位相を調整して出力信号ＣＬＫ－ＯＵＴを出力することを可能としている。
例えばこの出力信号ＣＬＫ－ＯＵＴを外部装置に供給することで、信号Ｓｈｉｆｔの立ち上がりをクロックＣＬＫＡ単位で所望に遅延させたタイミングで、当該外部装置を制御することが可能となる。
ここで、本開示に係る遅延調整回路１０は、信号Ｓｈｉｆｔを遅延させるための遅延素子を異なる数毎に纏めたグループが構成される。各グループは、遅延調整回路１０において直列に接続される。遅延調整回路１０は、これらグループそれぞれに対し、グループ内の遅延素子を介して出力される信号Ｓｈｉｆｔと、当該遅延素子をキャンセルして出力される信号Ｓｈｉｆｔとを選択するセレクタを設け、グループ毎に遅延調整部を構成する。
このような構成とすることで、出力に対する負荷を低減させることができ、高速動作が可能となる。そのため、外部装置の動作を、より高精度に制御することが可能となる。
［２．本開示の第１の実施形態］
次に、本開示の第１の実施形態について説明する。
（２－１．第１の実施形態に係る遅延調整回路）
図２は、本開示の第１の実施形態に係る遅延調整回路１０の一例の構成を示す回路図である。図２において、遅延調整回路１０は、ＦＦ（フリップフロップ）回路１００、１０１1～１０１4、１０２11～１０２48、１０３および１０４と、セレクタ１２０1～１２０4と、セレクタ１３０ａおよび１３０ｂと、ＡＮＤ回路１４０と、を含む。
各セレクタ１２０1～１２０4は、例えば外部からの制御信号に従い、一方の入力端と他方の入力端とが切り替えられる。同様に、セレクタ１３０ａおよび１３０ｂは、外部からの信号ＳＥＬに従い、一方の入力端と他方の入力端とが切り替えられる。各セレクタ１２０1～１２０4は、それぞれ、一方の入力端と他方の入力端とを独立して切り替えることができる。
それぞれＤ－フリップフロップ回路である各ＦＦ（フリップフロップ）回路１００、１０１1～１０１4、１０２11～１０２48および１０４は、クロック入力端に、クロックＣＬＫＡが反転されて入力される。また、ＦＦ回路１０３は、クロック入力端に、非反転でクロックＣＬＫＡが入力される。すなわち、各ＦＦ（フリップフロップ）回路１００、１０１1～１０１4、１０２11～１０２48、１０３および１０４は、それぞれ、入力信号をクロックＣＬＫＡの１クロック分（１周期分）の遅延時間で遅延させる遅延素子として用いられる。
ＦＦ回路１００に対して、データ入力端に信号Ｓｈｉｆｔが入力され、クロック入力端にクロックＣＬＫＬが反転されて入力される。ＦＦ回路１００は、信号Ｓｈｉｆｔを、クロックＣＬＫＬの立ち下がりのタイミングで、信号ＳｈｉｆｔＤとして出力する。
信号ＳｈｉｆｔＤは、ＦＦ回路１０１1のデータ入力端に入力される。ＦＦ回路１０１1は、信号ＳｈｉｆｔＤをクロックＣＬＫＡの１クロック分遅延させて出力する。ＦＦ回路１０１1の出力は、ＦＦ回路１０２11のデータ入力端と、セレクタ１２０1の一方の入力端と、に入力される。ＦＦ回路１０２11の出力は、セレクタ１２０1の他方の入力端に入力される。セレクタ１２０1の出力は、ＦＦ回路１０１2のデータ入力端に入力される。
すなわち、セレクタ１２０1は、他方の入力端が選択された場合に、ＦＦ回路１０１1からの出力がＦＦ回路１０２11によりクロックＣＬＫＡの１クロック分遅延された信号を次段に出力する。また、セレクタ１２０1は、一方の入力端が選択された場合に、ＦＦ回路１０２11をキャンセルし、遅延無しで次段に出力することができる。
なお、実際には、セレクタ１２０1の出力には、セレクタ１２０1自身による遅延が含まれることになる。以降、特に記載の無い限り、各セレクタ１２０1（および後述するセレクタ１２０2～１２０4）自身による遅延は、無視する。
セレクタ１２０1の出力は、ＦＦ回路１０１2でクロックＣＬＫＡの１クロック分遅延される。ＦＦ回路１０１2の出力は、直列接続される２つのＦＦ回路１０２21および１０２22のうち先頭のＦＦ回路１０２21のデータ入力端と、セレクタ１２０2の一方の入力端と、に入力される。ＦＦ回路１０１2の出力は、直列接続される２つのＦＦ回路１０２21および１０２22によりクロックＣＬＫＡの２クロック分遅延されて、セレクタ１２０2の他方の入力端に入力される。
すなわち、セレクタ１２０2は、他方の入力端が選択された場合に、ＦＦ回路１０１2からの出力がクロックＣＬＫＡの２クロック分遅延された信号を次段に出力する。また、セレクタ１２０2は、一方の入力端が選択された場合に、ＦＦ回路１０２21および１０２22をキャンセルし、遅延無しで次段に出力する。
セレクタ１２０2の出力は、ＦＦ回路１０１3でクロックＣＬＫＡの１クロック分遅延される。ＦＦ回路１０１3の出力は、直列接続される４つのＦＦ回路１０２31～１０２34の先頭のＦＦ回路１０２31のデータ入力端と、セレクタ１２０3の一方の入力端と、に入力される。ＦＦ回路１０１2の出力は、直列接続される４つのＦＦ回路１０２31～１０２33によりクロックＣＬＫＡの４クロック分遅延されて、セレクタ１２０3の他方の入力端に入力される。
すなわち、セレクタ１２０3は、他方の入力端が選択された場合に、ＦＦ回路１０１3からの出力がクロックＣＬＫＡの４クロック分遅延された信号を次段に出力する。また、セレクタ１２０3は、一方の入力端が選択された場合に、ＦＦ回路１０２31～１０２33をキャンセルし、遅延無しで次段に出力する。
セレクタ１２０3の出力は、ＦＦ回路１０１4でクロックＣＬＫＡの１クロック分遅延される。ＦＦ回路１０１4の出力は、直列接続される８個のＦＦ回路１０２41～１０２48の先頭のＦＦ回路１０２41のデータ入力端と、セレクタ１２０4の一方の入力端と、に入力される。ＦＦ回路１０１4の出力は、直列接続される８個のＦＦ回路１０２41～１０２48によりクロックＣＬＫＡの８クロック分遅延されて、セレクタ１２０4の他方の入力端に入力される。
すなわち、セレクタ１２０4は、他方の入力端が選択された場合に、ＦＦ回路１０１4からの出力がクロックＣＬＫＡの８クロック分遅延された信号を次段に出力する。また、セレクタ１２０4は、一方の入力端が選択された場合に、ＦＦ回路１０２41～１０２48をキャンセルし、遅延無しで次段に出力する。
上述したように、ＦＦ回路１０２11とセレクタ１２０1との組み合わせ、２つのＦＦ回路１０２21および１０２22とセレクタ１２０2との組み合わせ、４つのＦＦ回路１０２31～１０２34とセレクタ１２０3との組み合わせ、ならびに、８個のＦＦ回路１０２41～１０２48とセレクタ１２０4との組み合わせ、は、それぞれ、入力信号に対して直列接続される１以上のＦＦ回路による遅延を与えるか否かを選択できる。このように、これらの組み合わせのそれぞれは、入力信号に対する遅延量を調整する遅延調整部として機能する。
また、それぞれ遅延量（含まれるＦＦ回路数）の異なる複数の遅延調整部を直列接続することで、より多様な遅延量の調整に対応可能となる。図２の例では、４つの遅延調整部は、それぞれ１個のＦＦ回路１０２11、２個のＦＦ回路１０２21および１０２22、４個のＦＦ回路１０２31～１０２34、および、８個のＦＦ回路１０２41～１０２48を含む。すなわち、この４つの遅延調整部は、互いに異なる、２の冪乗の数のＦＦ回路を含んでいる。
そのため、それぞれの遅延調整部のセレクタ１２０1～１２０4を適宜に設定することで、セレクタ１２０4の出力において、クロックＣＬＫＡの０～１５クロック分の遅延を得ることができる。
例えば、セレクタ１２０1において他方の入力端（ＦＦ回路１０２11側の入力端）を選択し、他のセレクタ１２０2～１２０4それぞれにおいて一方の入力端を選択することで、クロックＣＬＫＡの１クロック分の遅延を得ることができる。また例えば、セレクタ１２０1および１２０3において他方の入力端を選択し、セレクタ１２０2および１２０4で一方の入力端を選択することで、クロックＣＬＫＡの５クロック分の遅延を得ることができる。
セレクタ１２０4の出力は、信号ＯＵＴ１として、クロック入力端にクロックＣＬＫＡが非反転で入力されるＦＦ回路１０３のデータ入力端に入力される。ＦＦ回路１０３の出力は、ＦＦ回路１０４のデータ入力端と、セレクタ１３０ａの入力端［０］とに入力される。ＦＦ回路１０４の出力は、セレクタ１３０ａの入力端［１］に入力される。
セレクタ１３０ａは、信号ＳＥＬに従い入力端［０］および入力端［１］の何れかが選択される。例えば、セレクタ１３０ａは、信号ＳＥＬがロー（Ｌｏｗ）状態で入力端［０］が選択され、信号ＳＥＬがハイ（Ｈｉｇｈ）状態で入力端［１］が選択される。セレクタ１３０ａは、入力端［０］が選択された場合、ＦＦ回路１０３の出力をそのまま信号ＯＵＴ２として出力する。
一方、セレクタ１３０ａは、入力端［１］が選択された場合、ＦＦ回路１０４の出力を、信号ＯＵＴ２として出力する。ＦＦ回路１０４は、クロック入力端に反転されたクロックＣＬＫＡが入力されるため、非反転のクロックＣＬＫＡで動作するＦＦ回路１０３から出力された信号ＯＵＴ１を、クロックＣＬＫＡの半周期分遅延させて出力する。したがって、信号ＯＵＴ２は、信号ＯＵＴ１がこのクロックＣＬＫＡの半周期分遅延された信号となる。
このように、セレクタ１３０ａは、信号ＳＥＬに応じて、信号ＯＵＴ２の遅延量をクロックＣＬＫＡの半周期分で調整する。
セレクタ１３０ａの出力は、ＡＮＤ回路１４０の一方の入力端に入力される。ＡＮＤ回路１４０の他方の入力端には、セレクタ１３０ｂの出力が入力される。セレクタ１３０ｂは、入力端［０］にクロックＣＬＫＡが入力され、入力端［１］にクロックＣＬＫＡが反転されて入力される。セレクタ１３０ｂは、上述したセレクタ１３０ａと同様に、信号ＳＥＬに従い入力端［０］および［１］の何れが選択される。
ＡＮＤ回路１４０は、セレクタ１３０ａの出力がハイ（Ｈｉｇｈ）状態すなわち値［１］の場合に、その出力においてセレクタ１３０ｂの出力を有効とする。このとき、セレクタ１３０ｂは、セレクタ１３０ａにおける入力端［０］の選択と共に入力端［０］が選択され、クロックＣＬＫＡがそのままＡＮＤ回路１４０の他方の入力端に入力される。一方、セレクタ１３０ｂは、セレクタ１３０ａにおける入力端［１］の選択と共に入力端［１］が選択され、反転されたクロックＣＬＫＡ、すなわち半周期分遅延されたクロックＣＬＫＡがＡＮＤ回路１４０の他方の入力端に入力される。
ＡＮＤ回路１４０の出力において有効とされたクロックＣＬＫＡは、出力信号ＣＬＫ－ＯＵＴとしてこの遅延調整回路１０から出力される。この出力信号ＣＬＫ－ＯＵＴは、ＦＦ回路１００に入力された信号Ｓｈｉｆｔがこの遅延調整回路１０で所定の遅延量だけ遅延されたタイミングで有効とされる信号である。
ここで、図２の構成において、ＦＦ回路１０１1、１０１2、１０１3および１０１4は、各セレクタ１２０1～１２０4の状態に関わらず、信号ＳｈｉｆｔＤが通過する。したがって、ＦＦ回路１０１1～１０１4は、信号ＳｈｉｆｔＤに対して固定的な遅延を与える。そのため、ＦＦ回路１０１1～１０１4は、入力された信号Ｓｈｉｆｔに対して固定的な待ち時間を与えるバッファとしての機能を有する。
図２の例では、各ＦＦ回路１０１1～１０１4が遅延調整部の直前に１つずつ配置されている。これはこの例に限定されず、各ＦＦ回路１０１1～１０１4は、必要とされる待ち時間に応じた数を配置することができる。
次に、第１の実施形態に係る遅延調整回路１０の動作について説明する。図３Ａおよび図３Ｂは、それぞれ、第１の実施形態に係る遅延調整回路１０の一例の動作を示すタイミングチャートである。図３Ａおよび図３Ｂそれぞれにおいて、上から、信号Ｓｈｉｆｔ、クロックＣＬＫＬ、信号ＳｈｉｆｔＤ、クロックＣＬＫＡ、信号ＳＥＬ、信号ＯＵＴ１、信号ＯＵＴ２、出力信号ＣＬＫ－ＯＵＴを示している。なお、図３Ａおよび図３Ｂの例では、クロックＣＬＫＬは、クロックＣＬＫＡの整数倍の長さの周期としている。
なお、ここでは、遅延調整回路１０を、測距方式の一つであるＴｏＦ(Time of Flight)のうち、光源で発光された光と、受光部により受光された光との位相差に基づき測距を行う間接ＴｏＦにおける光源の発光タイミングの制御に適用する場合を例にとって説明を行う。例えば、ＴｏＦによる測距の制御を行うロジック回路は、信号Ｓｈｉｆｔの立ち上がりにより、光源に対して発光を指示する。光源は、信号Ｓｈｉｆｔによる発光指示から所定の待ち時間後に駆動され、発光する。当該ロジック回路は、この待ち時間を既知とすることで、光源で発光された光の反射光を用いた測距を実行することが可能となる。本開示の間接ＴｏＦへの適用例の詳細は、後述する。
ここで、遅延調整回路１０は、ロジック回路が信号Ｓｈｉｆｔを出力してから、所望のタイミングで出力信号ＣＬＫ－ＯＵＴを出力する。光源は、この出力信号ＣＬＫ－ＯＵＴに従い駆動され発光する。例えば、遅延調整回路１０は、ロジック回路がクロックＣＬＫＬの立ち上がりと共に信号Ｓｈｉｆｔを出力してから、次のクロックＣＬＫＬの立ち上がりで出力信号ＣＬＫ－ＯＵＴを出力する場合を考える。この場合、信号ＳＥＬにより、セレクタ１３０において入力端［０］を選択する。
図３Ａに示すタイミングチャートは、信号ＳＥＬがＬ（ロー）状態とされ、セレクタ１３０ａおよび１３０ｂそれぞれにおいて入力端［０］が選択された場合の例を示している。図３Ａにおいて、時間ｔ0でクロックＣＬＫＬの立ち上がりと共に、信号Ｓｈｉｆｔが入力される（信号Ｓｈｉｆｔが立ち上がる）。この信号Ｓｈｉｆｔの入力から、クロックＣＬＫＬの次の立ち上がりの時間ｔ2までを待ち時間として、光源に対して０位相（位相が０°）の発光タイミングを与えるものとする。
信号Ｓｈｉｆｔは、ＦＦ回路１００により取り込まれ、クロックＣＬＫＬの立ち下がりに応じて信号ＳｈｉｆｔＤとしてＦＦ回路１００から出力される（時間ｔ1）。信号ＳｈｉｆｔＤは、ＦＦ回路１０１1～１０１4によるクロックＣＬＫＡの４クロック分の遅延と、４つの遅延調整部、すなわち、ＦＦ回路１０２11とセレクタ１２０1、ＦＦ回路１０２21および１０２22とセレクタ１２０2、ＦＦ回路１０２31～１０２34とセレクタ１２０3、ならびに、ＦＦ回路１０２41～１０２48とセレクタ１２０4と、により遅延され、セレクタ１２０4から信号ＯＵＴ１として出力される（時間ｔ10）。
信号ＯＵＴ１は、図３Ａに示すように、時間ｔ2に対してクロックＣＬＫＡの半周期前の時間ｔ10で立ち上がる信号となる。信号ＯＵＴ１は、非反転のクロックＣＬＫＡにより動作するＦＦ回路１０３によりクロックＣＬＫＡの半周期分の遅延を与えられ、セレクタ１３０の入力端［０］とＦＦ回路１０４とに入力される。セレクタ１３０ａは、信号ＳＥＬにより入力端［０］が選択されている。そのため、セレクタ１３０から出力される信号ＯＵＴ２は、信号ＯＵＴ１がクロックＣＬＫＡの半周期分遅延された、時間ｔ11で立ち上がる信号となる。この信号ＯＵＴ２がＡＮＤ回路１４０の一方の入力端に入力される。
一方、セレクタ１３０ｂは、信号ＳＥＬに従い入力端［０］が選択され、クロックＣＬＫＡがそのまま出力される。ＡＮＤ回路１４０では、セレクタ１３０ｂから出力され他方の入力端に入力されるクロックＣＬＫＡが、一方の入力端に入力される信号ＯＵＴ２により時間ｔ11から有効とされ、出力信号ＣＬＫ－ＯＵＴとして出力される。この出力信号ＣＬＫ－ＯＵＴに応じて、例えば光源が０位相で発光するように駆動される。この図３Ａの例では、出力信号ＣＬＫ－ＯＵＴの出力タイミングの時間ｔ11が、ロジック回路より指示される０位相（位相０°）での発光タイミングである時間ｔ2と一致している。
図３Ｂに示すタイミングチャートは、信号ＳＥＬがＨ（ハイ）状態とされ、セレクタ１３０ａおよび１３０ｂそれぞれにおいて入力端［１］が選択された場合の例を示している。この例の場合、信号ＳｈｉｆｔＤが４つの遅延調整部により遅延され、セレクタ１２０4から時間ｔ10で出力された信号ＯＵＴ１が、非反転のクロックＣＬＫＡで動作するＦＦ回路１０３と、反転されたクロックＣＬＫＡで動作するＦＦ回路１０４と、クロックＣＬＫＡの半周期分遅延される。このクロックＣＬＫＡの半周期分遅延された信号ＯＵＴ１がセレクタ１３０の入力端［１］に入力され、セレクタ１３０から信号ＯＵＴ２として出力される。
一方、セレクタ１３０ｂは、信号ＳＥＬに従い入力端［１］が選択され、クロックＣＬＫＡが反転されて出力される。ＡＮＤ回路１４０において、セレクタ１３０から出力された信号ＯＵＴ２により、反転されて入力されたクロックＣＬＫＡが有効とされ、出力信号ＣＬＫ－ＯＵＴとして出力される。この例では、出力信号ＣＬＫ－ＯＵＴの出力タイミングの時間ｔ12が、ロジック回路により指示される０位相での発光タイミングである時間ｔ2に対して、クロックＣＬＫＡの半周期分、遅延されている。
このように、第１の実施形態に係る遅延調整回路１０は、入力された信号Ｓｈｉｆｔに応じて、クロックＣＬＫＡに基づく所望のタイミングで出力信号ＣＬＫ－ＯＵＴを有効とすることができる。このとき、第１の実施形態に係る遅延調整回路１０は、ＦＦ回路１０１1～１０１4により、信号Ｓｈｉｆｔに対し、クロックＣＬＫＡの数周期分の固定的な遅延量を与え、さらに、信号ＳＥＬによりクロックＣＬＫＡの半周期分の遅延を与える。そのため、遅延調整回路１０は、入力された信号Ｓｈｉｆｔに応じた出力信号ＣＬＫ－ＯＵＴの出力タイミングを、より高精度に制御することが可能となる。
なお、図２では、ＦＦ回路１００、１０１1～１０１4、１０２11～１０２48および１０４は、クロック入力端に反転されたクロックＣＬＫＡが入力され、ＦＦ回路１０３は、クロック入力端に非反転でクロックＣＬＫＡが入力されているが、これはこの例に限定されない。例えば、各ＦＦ回路のクロック入力端に入力されるクロックＣＬＫＡの反転および非反転が図２の例とは逆であってもよい。
また、図２では、各遅延調整部が、含まれるＦＦ回路の数の２の冪乗の順番に接続されているが、これはこの例に限定されず、各遅延調整部は、他の順番で接続されていてもよい。さらに、セレクタ１２０2～１２０4は、それぞれ２つの入力端を有しているが、これはこの例に限定されず、３以上の入力端を有していてもよい。
さらにまた、図２では、クロックＣＬＫＡの１クロック分の遅延を与える遅延素子として、ＦＦ回路を用いているが、これはこの例に限定されない。例えば、クロックに従い出力するインバータである、例えばトランジスタの４段構成によるクロックインバータや、トランスファゲート（ラッチ回路）を、当該遅延素子として適用することが考えられる。
なお、図２の構成において、クロックＣＬＫＡに応じた遅延を与えるための各ＦＦ回路１０２11～１０２48のうち、後段のセレクタ１２０1～１２０4において一方の入力端が選択されたＦＦ回路の動作を停止させるようにしてもよい。例えば、セレクタ１２０3において一方の入力端（ＦＦ回路１０２31～１０２34をキャンセルする入力端）が選択された場合に、これらＦＦ回路１０２31～１０２34の動作を停止させるような構成とすることが可能である。このような構成とすることで、遅延調整回路１０における消費電力を削減することができる。
（２－２．既存技術との対比）
ここで、第１の実施形態に係る遅延調整回路１０を、既存技術による遅延調整回路と対比させて説明する。図４は、既存技術による遅延調整回路の一例の構成を示す回路図である。図４に示す遅延調整回路１０ａは、上述した特許文献１に記載の構成を、第１の実施形態による遅延調整回路１０に適用させた例である。
図４において、遅延調整回路１０ａは、ＦＦ回路１００～１０４と、セレクタ１３０ａおよび１３０ｂと、セレクタ１５０と、ＡＮＤ回路１４０と、を含む。また、複数のＦＦ回路１０１が直列に接続されて、バッファ部１１０が構成される。
図４において、ＦＦ回路１００に対して、データ入力端に信号Ｓｈｉｆｔが入力され、クロック入力端にクロックＣＬＫＬが反転されて入力される。ＦＦ回路１００は、信号ＳｈｉｆｔをクロックＣＬＫＬでラッチして信号ＳｈｉｆｔＤとして出力する。信号ＳｈｉｆｔＤは、バッファ部１１０に入力される。バッファ部１１０は、入力された信号ＳｈｉｆｔＤを、接続されるＦＦ回路１０１の数に応じた数のクロックＣＬＫＡに従い遅延させて出力する。
バッファ部１１０から出力された信号は、直列接続される複数のＦＦ回路１０２における最前段のＦＦ回路１０２に入力される。各ＦＦ回路１０２の出力は次段のＦＦ回路１０２のデータ入力端に入力される。また、セレクタ１５０は、複数数の入力端を有し、複数の入力端のそれぞれに、バッファ部１１０の出力、および、各ＦＦ回路１０２の出力がそれぞれ入力される。
このような構成において、セレクタ１５０において、複数の入力端のうち所望の遅延を与える入力端が選択され、選択された入力端に入力された信号がセレクタ１５０から信号ＯＵＴ１として出力される。信号ＯＵＴ１に対する遅延調整回路１０ａの動作は、図２を用いて説明した、セレクタ１２０4から出力される信号ＯＵＴ１に対する遅延調整回路１０の動作と同様であるので、ここでの説明を省略する。
このような構成において、動作のタイミングチャートは、上述した図３Ａおよび図３Ｂに示したタイミングチャートと同様となる。ここで、セレクタ１５０は、それぞれ信号が入力される多数（例えば３以上）の入力端を有しており、セレクタ１５０側から見て、各入力端のスイッチが負荷として見える。そのため、信号ＯＵＴ１の波形が鈍り、ＦＦ回路１０３において所望のタイミングで信号ＯＵＴ１を取り込むことが困難となる。したがって、この既存技術を適用した遅延調整回路１０ａでは、高速動作させることが難しい。
これに対して、第１の実施形態に係る遅延調整回路１０は、複数の遅延を選択するためのセレクタ１２０1～１２０4のそれぞれが有する入力端の数は２つであり、既存技術を適用した遅延調整回路１０ａにおけるセレクタ１５０の入力端の数に対して遥かに少ない。そのため、第１の実施形態に係る遅延調整回路１０は、各セレクタ１２０1～１２０4における負荷を軽減することができ、既存技術を適用した遅延調整回路１０ａと比較して高速動作が可能である。
（２－３．第１の実施形態に係る遅延調整回路の他の例）
次に、第１の実施形態に係る遅延調整回路の他の例について説明する。第１の実施形態に係る遅延調整回路の他の例では、上述した遅延調整部におけるＦＦ回路の数を変え、ＦＦ回路１０３、ＦＦ回路１０４およびセレクタ１３０（図２におけるセレクタ１３０ａに相当）による出力回路を接続することで、クロックＣＬＫＡの半周期分の遅延を様々に生成することを可能としている。
図５は、第１の実施形態に係る他の例の遅延調整回路の一例の構成を示す回路図である。なお、図５において、入力側のＦＦ回路１００と、出力側のＡＮＤ回路１４０は、省略されている。
図５において、遅延調整回路１０ｂは、バッファ用の１つのＦＦ回路１０１1と、セレクタ１２０1により選択される１つのＦＦ回路１０２11と、を含んで構成されている。この場合、セレクタ１２０1から出力される信号ＯＵＴ１を、信号ＳｈｉｆｔＤをＦＦ回路１０１1のみで１周期分遅延させた信号と、当該信号ＳｈｉｆｔＤをＦＦ回路１０１1およびＦＦ回路１０２11により２周期分遅延された信号と、から選択できる。
さらに、遅延調整回路１０ｂは、ＦＦ回路１０３、ＦＦ回路１０４およびセレクタ１３０により、セレクタ１２０1から出力される信号ＯＵＴ１を、クロックＣＬＫＡの半周期分遅延させるか否かを選択できる。
したがって、バッファ用のＦＦ回路１０１1の数と、セレクタ１２０1により選択されるＦＦ回路１０２11の数と、を適宜に設定することで、クロックＣＬＫＡに基づく様々な半周期遅延を生成することが可能である。
（３．第１の実施形態の第１の変形例）
次に、第１の実施形態の第１の変形例について説明する。第１の実施形態の第１の変形例は、例えばセレクタ１２０1を、直前に接続されるＦＦ回路１０２11に組み込むようにした例である。勿論、この第１の変形例は、他のセレクタ１２０2～１２０4と、それぞれセレクタ１２０2～１２０4の直前に接続されるＦＦ回路１０２22、１０２34および１０２48にも適用可能である。
図６Ａ、図６Ｂおよび図６Ｃは、第１の実施形態の第１の変形例に係る構成を説明するための模式図である。図６Ａは、想定される回路の例を示している。こでは、図６Ａに示されるように、バッファ用のＦＦ回路１０１の出力がセレクタ１２０の一方の入力端と、ＦＦ回路１０２とに入力され、ＦＦ回路１０２の出力がセレクタ１２０の他方の入力端に入力される構成を想定している。
図６Ｂは、図６Ａに示す構成を既知の技術で実現するための一例の回路図である。図６Ｂに示されるように、ＦＦ回路１０１は、２つのスイッチ回路１０１１および１０１３と、３つのインバータ１０１２ａ、１０１２ｂおよび１０１４を含んで構成することができる。ＦＦ回路１０２も同様に、２つのスイッチ回路１０２１および１０２３と、３つのインバータ１０２２ａ、１０２２ｂおよび１０２４を含んで構成することができる。
ＦＦ回路１０２を例にとって説明すると、スイッチ回路１０２１および１０２３は、クロック入力端に入力されるクロックに従い互いに排他的に開閉を制御される。ＦＦ回路１０２に対する入力信号がスイッチ回路１０２１を介して、互いの入力と出力とがそれぞれ接続されるインバータ１０１２ａおよび１０１２ｂに入力される。インバータ１０１２ａおよび１０１２ｂの出力がスイッチ回路１０２３およびインバータ１０２４を介してＦＦ回路１０２から出力される。
ＦＦ回路１０１の構成は、ＦＦ回路１０２の構成と同一なので、ここでの説明を省略する。
図６Ｃは、図６Ａに示す構成を第１の実施形態の第１の変形例に係る技術で実現するための一例の回路図である。セレクタ付きＦＦ回路１０２０は、ＦＦ回路１０２と、それぞれ４つのトランジスタ１６０ａ～１６０ｄ、および、１６１ａ～１６１ｄによる、それぞれインバータ回路を含む２つのスイッチ回路とを含む。また、図６Ｃにおいて、ＦＦ回路１０２は、出力側のインバータ回路を、４つのトランジスタ１６２ａ～１６２ｄによる、スイッチ回路に含まれる構成として示している。
以下、便宜上、トランジスタ１６０ａ～１６０ｄによるスイッチ回路を第１スイッチ回路、トランジスタ１６１ａ～１６１ｄによるスイッチ回路を第２スイッチ回路、トランジスタ１６２ａ～１６２ｄによるスイッチ回路を出力スイッチ回路と呼ぶ。
第１スイッチ回路は、Ｐ型ＭＯＳ(Metal Oxide Semiconductor)トランジスタであるトランジスタ１６０ａのゲートに信号ｓｅｌが入力され、Ｎ型ＭＯＳトランジスタであるトランジスタ１６０ｄのゲートに、信号ｓｅｌとは排他的な値を示す信号ｓｅｌｘが入力される。すなわち、信号ｓｅｌをロー状態、信号ｓｅｌｘをハイ状態とすることで、トランジスタ１６０ｂおよび１６０ｃにより構成されるインバータ回路が動作状態となる。また、信号ｓｅｌをハイ状態、信号ｓｅｌｘをロー状態とすることで、当該インバータ回路が非動作状態となる。
第２スイッチ回路は、Ｐ型ＭＯＳトランジスタであるトランジスタ１６１ａのゲートに信号ｓｅｌｘが入力され、Ｎ型ＭＯＳトランジスタであるトランジスタ１６１ｄのゲートに、信号ｓｅｌが入力される。すなわち、信号ｓｅｌをロー状態、信号ｓｅｌｘをハイ状態とすることで、トランジスタ１６１ｂおよび１６１ｃにより構成されるインバータ回路が非動作状態となる。また、信号ｓｅｌをハイ状態、信号ｓｅｌｘをロー状態とすることで、当該インバータ回路が動作状態となる。
このように、第１スイッチ回路および第２スイッチ回路は、信号ｓｅｌおよびｓｅｌｘに応じて、互いに排他的に動作状態、非動作状態が制御される。したがって、第１スイッチ回路と第２スイッチ回路とを組み合わせることで、セレクタ１２０の動作を実現できる。
なお、出力スイッチ回路は、第２スイッチ回路と同一に動作する。すなわち、Ｐ型ＭＯＳトランジスタであるトランジスタ１６２ａのゲートに信号ｓｅｌｘが入力され、Ｎ型ＭＯＳトランジスタであるトランジスタ１６２ｄのゲートに、信号ｓｅｌが入力される。信号ｓｅｌをロー状態、信号ｓｅｌｘをハイ状態とすることで、トランジスタ１６２ｂおよび１６２ｃにより構成されるインバータ回路が非動作状態となる。また、信号ｓｅｌをハイ状態、信号ｓｅｌｘをロー状態とすることで、当該インバータ回路が動作状態となる。
このように、セレクタ１２０を、直前に接続されるＦＦ回路１０２に組み込んでセレクタ付きＦＦ回路１０２０とすることで、図６Ｂに示した既知技術による構成と比較して、セレクタ１２０における遅延分を削減することができ、より高速動作が可能となる。
（４．第１の実施形態の第２の変形例）
次に、第１の実施形態の第２の変形例について説明する。第１の実施形態の第２の変形例は、図２に示した遅延調整回路１０における信号ＯＵＴ１の遅延を、Ｉ相(In Phase)のクロックであるＣＬＫＩと、Ｉ相と位相が９０°異なるＱ相(Quadrature Phase)のクロックであるクロックＣＬＫＱとを用いて調整する例である。
図７は、第１の実施形態の第２の変形例に係る遅延調整回路の一例の構成を示す回路図である。セレクタ１７０の一方の入力端にクロックＣＬＫＩが入力され、他方の入力端にクロックＣＬＫＱが入力される。セレクタ１７０の出力は、ＦＦ回路１０３のクロック入力端に非反転で入力され、ＦＦ回路１０４のクロック入力端に反転されて入力される。セレクタ１７０の出力は、さらに、セレクタ１３０ｂの入力端［０］に非反転で入力されると共に、入力端［１］に反転されて入力される。
第１の実施形態の第２の変形例に係る遅延調整回路１０ｃの動作について、図８Ａおよび図８Ｂを用いて説明する。図８Ａおよび図８Ｂは、それぞれ、第１の実施形態の第２の変形例に係る遅延調整回路１０ｃの一例の動作を示すタイミングチャートである。図３Ａおよび図３Ｂそれぞれにおいて、上から、信号Ｓｈｉｆｔ、クロックＣＬＫＬ、信号ＳｈｉｆｔＤ、クロックＣＬＫＩ、クロックＣＬＫＱ、信号ＳＥＬ、信号ＯＵＴ１、信号ＯＵＴ２、出力信号ＣＬＫ－ＯＵＴを示している。
なお、クロックＣＬＫＩおよびＣＬＫＱの１周期の長さは、図示を省略するクロックＣＬＫＡの１周期の長さと等しいものとする。また、クロックＣＬＫＩは、クロックＣＬＫＡと同相であるものとする。
図８Ａに示すタイミングチャートは、セレクタ１３０ａおよび１３０ｂそれぞれにおいて入力端［０］が選択され、セレクタ１７０において他方の入力端、すなわちクロックＣＬＫＱが選択された場合の例を示している。信号ＯＵＴ１は、図３Ａの例と同様にして、時間ｔ2に対してクロックＣＬＫＩと同位相のクロックＣＬＫＡの半周期前の時間ｔ20で立ち上がる信号となる。
セレクタ１７０においてクロックＣＬＫＱが選択されているため、ＦＦ回路１０３および１０４の出力は、それぞれ図２の構成に対してクロックＣＬＫＡの１／４周期分遅延される。したがって、ＡＮＤ回路１４０から出力される出力信号ＣＬＫ－ＯＵＴは、図３Ａの時間ｔ11に対してクロックＣＬＫＡの１／４周期分遅延した時間ｔ21から有効とされる。
図８Ｂに示すタイミングチャートは、セレクタ１３０ａおよび１３０ｂそれぞれにおいて入力端［１］が選択され、セレクタ１７０において他方の入力端、すなわちクロックＣＬＫＱが選択された場合の例を示している。信号ＯＵＴ１は、図３Ｂの例と同様にして、時間ｔ2に対してクロックＣＬＫＩと同位相のクロックＣＬＫＡの半周期前の時間ｔ20で立ち上がる信号となる。
セレクタ１７０においてクロックＣＬＫＱが選択されているため、ＦＦ回路１０３および１０４の出力は、それぞれ図２の構成に対してクロックＣＬＫＡの１／４周期分遅延される。したがって、ＡＮＤ回路１４０から出力される出力信号ＣＬＫ－ＯＵＴは、図３Ｂの時間ｔ12に対してクロックＣＬＫＡの１／４周期分遅延した時間ｔ22から有効とされる。
このように、第１の実施形態の第２の変形例によれば、セレクタ１７０によりクロックＣＬＫＱを選択することで、出力信号ＣＬＫ－ＯＵＴに対してクロックＣＬＫＡの１／４周期分の遅延を与えることができる。さらに、セレクタ１３０ａにより他方の入力端（ＦＦ回路１０４の出力側）を選択することで、出力信号ＣＬＫ－ＯＵＴに対してクロックＣＬＫＡの１／２周期分の遅延を与えることができる。したがって、セレクタ１３０ａおよび１３０ｂの切り替えと、１７０の切り替えと、を組み合わせることで、出力信号ＣＬＫ－ＯＵＴに対してクロックＣＬＫＡの１／４周期単位で遅延を与えることが可能となる。
（５．第１の実施形態の第３の変形例）
次に、第１の実施形態の第３の変形例について説明する。第１の実施形態の第３の変形例では、第１の実施形態に係る遅延調整回路１０の出力に対して、遅延調整回路１０の遅延単位に対してより短い遅延を与える遅延回路を接続した例である。
図９は、第１の実施形態の第３の変形例に係る構成の例を示す模式図である。図９において、遅延調整回路１０に対して、入力信号ＣＬＫＩＮとして上述した信号Ｓｈｉｆｔ、クロックＣＬＫＬおよびクロックＣＬＫＡが入力される。遅延調整回路１０の動作は、図３Ａおよび図３Ｂを用いて説明した動作と同様であるので、ここでの説明を省略する。
遅延調整回路１０の出力に対して容量遅延回路１８０が接続される。容量遅延回路１８０は、直列接続された２以上のバッファ回路１８００と、一端がバッファ回路１８００と次段のバッファ回路１８００との接続点に接続され、他端が例えば接地される１以上の可変容量１８０１と、を含む。各バッファ回路１８００は、入力された信号をラッチして、所定のタイミングで出力する。
バッファ回路１８００に例えばパルス状の信号が入力された場合、この信号は、当該バッファ回路１８００から出力されると、可変容量１８０１により波形が鈍る。この波形が鈍った信号が、次段のバッファ回路１８００に入力される。このとき、当該次段のバッファ回路１８００では、ラッチする信号の波形の鈍りのため、ラッチのタイミングが遅延する。
このときの遅延量は、可変容量１８０１の容量に応じて変化し、当該容量が大きいほど波形の鈍りが大きくなり、遅延量も大きくなる。一方、当該容量が小さいほど、波形が急峻に立ち上がるようになるため、遅延量が小さくなる。
ここで、可変容量１８０１の容量にもよるが、可変容量１８０１に応じた波形の鈍りによる遅延量は、例えばｐｓｅｃ（ピコ秒）オーダーとなる。一例として、１段の可変容量１８０１とバッファ回路１８００との組み合わせに応じた遅延量が１［ｐｓｅｃ］である場合、この構成を２段、直列接続することで、容量遅延回路１８０に入力された信号に対して２［ｐｓｅｃ］の遅延を与えることができる。
例えば、遅延調整回路１０に入力されるクロックＣＬＫＡの周波数が１０［ＭＨｚ（メガヘルツ）］である場合、１周期＝１００［ｐｓｅｃ］となる。上述したように、遅延調整回路１０は、出力信号ＣＬＫ－ＯＵＴに対する遅延を、クロックＣＬＫＡの１／２周期、すなわち５０［ｐｓｅｃ］単位で遅延を調整できる。遅延回路１８０は、この遅延調整回路１０の出力信号ＣＬＫ－ＯＵＴに対して、数［ｐｓｅｃ］のオーダーで遅延を調整できる。
したがって、遅延調整回路１０による離散的な遅延量の間を、この遅延回路１８０による遅延量で埋めることが可能となり、遅延調整回路１０と遅延回路１８０とを組み合わせて用いることで、より高い分解能の遅延回路を構成することが可能となる。
なお、上述では、第１の実施形態の第３の変形例を、図２で示した第１の実施形態に係る遅延調整回路１０に適用させるものとして説明したが、これはこの例に限定されない。すなわち、第１の実施形態の第３の変形例は、上述した第１の実施形態の第１および第２の変形例にも同様に適用可能なものである。
［６．第１の実施形態の第４の変形例］
次に、第１の実施形態の第４の変形例について説明する。第１の実施形態の第４の変形例は、第１の実施形態に係る遅延調整回路１０と、ＤＬＬ(Delay Locked Loop)回路とを組み合わせた例である。
図１０は、第１の実施形態の第４の変形例に係る構成の例を示す模式図である。図９において、遅延調整回路１０に対して、入力信号ＣＬＫＩＮとして上述した信号Ｓｈｉｆｔ、クロックＣＬＫＬおよびクロックＣＬＫＡが入力される。遅延調整回路１０の動作は、図３Ａおよび図３Ｂを用いて説明した動作と同様であるので、ここでの説明を省略する。
図１０において、ＤＬＬ回路１９０は、位相駆動回路１９００と、マスタ動作を行う直列接続される複数のバッファ回路１９０１と、同様に直列接続され、当該マスタ動作に対するスレーブ動作を行う複数のバッファ回路１９０２と、を含む。入力信号ＣＬＫＩＮのうち、例えばクロックＣＬＫＡが、位相駆動回路１９００の一方の入力端と、直列接続されるバッファ回路１９０１のうち最前段のバッファ回路１９０１に入力される。直列接続されるバッファ回路１９０１のうち、最後段のバッファ回路１９０１の出力が、位相駆動回路１９００の他方の入力端に入力された信号に対するフィードバック信号として、位相駆動回路１９００の他方の入力端に入力される。
遅延調整回路１０の出力が、直列接続される複数のバッファ回路１９０２のうち最前段のバッファ回路１９０２に入力される。各バッファ回路１９０１および各バッファ回路１９０２は、それぞれ、入力された信号に対して、供給された制御電圧に応じた遅延量による遅延を与えて出力する。
位相駆動回路１９００は、位相比較器と、位相比較器の出力に応じた出力電圧を生成する電圧生成部と、を含む。電圧生成部としては、例えばチャージポンプを適用することができる。位相駆動回路１９００は、一方の入力端に入力された信号の位相と、他方の入力端に入力された信号の位相と、を比較し、比較結果に応じた電圧を出力する。位相駆動回路１９００から出力された電圧は、遅延量を制御するための制御電圧として、マスタ動作を行う各バッファ回路１９０１と、スレーブ動作を行う各バッファ回路１９０２とに供給される。
このような構成において、位相駆動回路１９００は、一方の入力端に入力された信号（例えばクロックＣＬＫＡ）の位相と、他方の入力端に入力されたフィードバック信号の位相とを一致させるように動作する。各バッファ回路１９０１は、位相駆動回路１９００の出力に応じて、各バッファ回路１９０１間において等間隔の位相差を得ることができる。
一方、各バッファ回路１９０１に対してスレーブ動作を行う各バッファ回路１９０２は、上述したように、遅延量を制御するための制御電圧として、各バッファ回路１９０１と同様に位相駆動回路１９００の出力電圧が入力される。そのため、各バッファ回路１９０２においても、上述した各バッファ回路１９０１と同様に、各バッファ回路１９０２間において、等間隔の位相差を得ることができる。
したがって、各バッファ回路１９０２それぞれの出力である出力信号ＯＵＴ1、ＯＵＴ2、…、ＯＵＴN-1、ＯＵＴNは、直列接続されるバッファ回路１９０２の数に応じた分解能で遅延された信号となる。例えば、１０個のバッファ回路１９０２が直列接続される場合、出力信号ＯＵＴ1、ＯＵＴ2、…、ＯＵＴN-1、ＯＵＴNは、入力信号ＣＬＫＩＮとして入力されたクロック（例えばクロックＣＬＫＡ）の位相に対して、１／１０周期毎に位相のずれた信号となる。
このように、遅延調整回路１０とＤＬＬ回路１９０とを組み合わせて用いることで、より高い分解能の遅延回路を構成することが可能となる。
なお、上述では、第１の実施形態の第４の変形例を、図２で示した第１の実施形態に係る遅延調整回路１０に適用させるものとして説明したが、これはこの例に限定されない。すなわち、第１の実施形態の第４の変形例は、上述した第１の実施形態の第１および第２の変形例にも同様に適用可能なものである。
［７．本開示の第２の実施形態］
次に、本開示の第２の実施形態について説明する。本開示の第２の実施形態は、上述した第１の実施形態に係る遅延調整回路１０を、フローティングタップ型のＤＦＥ(Decision feedback Equalizer；判定帰還型イコライザ）に適用させた例である。
ＤＦＥは、概略的には、出力信号に多段の遅延回路により順次に遅延を与え、各遅延回路の出力（タップ）に対してそれぞれ係数を乗じて、入力信号にフィードバックして加算する。フローティングタップ型のＤＦＥでは、多段の遅延回路の代わりに１つの遅延回路を用い、この遅延回路の遅延量をタップに応じて変化させる。以下、特に記載の無い限り、フローティングタップ型のＤＦＥを、単にＤＦＥとして説明を行う。
図１１は、図４を用いて説明した、既存技術による遅延調整回路１０ａをＤＦＥに適用させた場合の例を示す回路図である。図１１において、ＤＦＥ２００は、加算器２１０と、サンプラ２１１と、係数乗算器２１２と、直列接続される複数のＦＦ回路１０２と、セレクタ１５０と、を含む。
図１１において、ＤＦＥ２００は、複数の入力端を有するセレクタ１５０の出力に対して係数乗算器２１２により係数を乗じた信号を、加算器２１０により入力信号に加算する。加算器２１０による加算出力は、サンプラ２１１によりサンプリングされてＤＦＥ２００の出力信号として出力されると共に、直列接続されるＦＦ回路１０２のうち最前段のＦＦ回路１０２のデータ入力端に入力される。
各ＦＦ回路１０２のクロック入力端に対し、クロックＣＬＫが入力される。各ＦＦ回路１０２は、データ入力端に入力された信号に対してクロックＣＬＫに応じた遅延を与えて出力する。各ＦＦ回路１０２から出力された信号は、次段のＦＦ回路１０２に渡される（最終段のＦＦ回路１０２以外の場合）と共に、セレクタ１５０の複数の入力端のそれぞれに入力される。
この図１１に示す構成においては、セレクタ１５０が有する複数の入力端から１つを選択することで、選択された入力端に応じた遅延を得ることができる。しかしながら、図４を用いて説明したように、セレクタ１５０側から見て、各入力端のスイッチが負荷として見えるため、セレクタ１５０の出力信号の波形が鈍るおそれがあり、高速動作させることが難しい。
図１２は、第２の実施形態に係るＤＦＥの一例の回路図である。図１２に示すＤＦＥ２００ａは、図２に示した第１の実施形態に係る遅延調整回路１０をＤＦＥに適用させた例である。
図１２において、ＤＦＥ２００ａは、加算器２１０と、サンプラ２１１と、係数乗算器２１２1～２１２3と、バッファとしてのＦＦ回路１０１1～１０１4と、遅延回路としてのＦＦ回路１０２11～１０２48と、出力部としてのＦＦ回路１０３と、セレクタ１２０1～１２０4と、を含む。なお、図１２では、図２に示した遅延回路としてのＦＦ回路１０２31～１０２34と、バッファとしてのＦＦ回路１０１4とが省略されている。各ＦＦ回路１０１1～１０１4、ＦＦ回路１０２11～１０２48、および、ＦＦ回路１０３は、それぞれクロック入力端にクロックＣＬＫが入力される。
セレクタ１２０1の出力は、係数乗算器２１２1を介して加算器２１０に入力される。セレクタ１２０2の出力は、係数乗算器２１２2を介して加算器２１０に入力される。図示されないセレクタ１２０3の出力は、係数乗算器２１２3を介して加算器２１０に入力される。また、セレクタ１２０4の出力は、ＦＦ回路１０３および係数乗算器２１２1を介して加算器２１０に入力される。
加算器２１０は、係数乗算器２１２1～２１２4の出力を入力信号に加算して、サンプラ２１１に渡す。
この図１２に示す構成においては、例えば、係数乗算器２１２1～２１２4の何れかの係数の値を０以外の所定の値とし、それ以外の係数の値を０とすることで、クロックＣＬＫの２クロック分、５クロック分、１０クロック分、あるいは、２０クロック分の遅延を与えられた信号を取り出すことができる。
この場合において、各セレクタ１２０1～１２０4が有する入力端の数は２つであり、図１１に示した既存技術を適用した例に用いたセレクタ１５０が有する入力端の数より少ない。そのため、図１２に示す構成では、各セレクタ１２０1～１２０4における負荷を抑制することができ、図１１に示した既存技術を適用した例と比較して高速動作が可能である。
［８．本開示の第３の実施形態］
次に、本開示の第３の実施形態について説明する。第３の実施形態は、第１の実施形態で説明した遅延調整回路１０を、上述した間接ＴｏＦによる測距を行う測距装置に適用した例である。
（８－１．間接ＴｏＦの概略的な説明）
先ず、間接ＴｏＦによる測距について、概略的に説明する。
図１３は、第３の実施形態に適用可能な測距装置の一例の構成を示すブロック図である。図１３において、アプリケーション部３０１は、例えばＣＰＵ(Central Processing Unit)上でプログラムが動作することで実現され、測距装置３００に対して測距の実行を要求し、測距の結果である距離情報などを測距装置３００から受け取る。
測距装置３００は、光源部３１１と、受光部３１２と、測距部３１０と、を含む。光源部３１１は、例えば赤外領域の波長の光を発光する発光素子と、当該発光素子を駆動して発光させる駆動回路と、を含む。光源部３１１が含む発光素子として、複数の発光素子がアレイ状に形成された面光源であるＶＣＳＥＬ(Vertical Cavity Surface Emitting LASER)を適用することができる。これに限らず、光源部３１１が含む発光素子として、アレイ状に配列されたＬＥＤ(Light Emitting Diode)を適用してもよい。
以下、特に記載の無い限り、「光源部３１１の発光素子が発光する」ことを、「光源部３１１が発光する」などのように記述する。
受光部３１２は、例えば赤外領域の波長の光を検出可能な複数の受光素子と、当該複数の受光素子それぞれに検出された光に応じた画素信号を出力する信号処理回路と、を含む。複数の受光素子は、受光部３１２においてアレイ状に配列されて受光面を形成される。受光部３１２が含む受光素子として、フォトダイオードを適用することができる。以下、特に記載の無い限り、「受光部３１２が含む受光素子が受光する」ことを、「受光部３１２が受光する」などのように記述する。
測距部３１０は、例えばアプリケーション部３０１からの測距指示に応じて、測距装置３００における測距処理を実行する。例えば、測距部３１０は、光源部３１１を駆動するための光源制御信号を生成し、光源部３１１に供給する。また、測距部３１０は、光源部３１１に供給する光源制御信号と同期して受光部３１２による受光を制御する。例えば、測距部３１０は、受光部３１２における露光期間を制御する露光制御信号を光源制御信号と同期させて生成し、受光部３１２供給する。受光部３１２は、この露光制御信号に示される露光期間内において、有効な画素信号を出力する。
測距部３１０は、受光に応じて受光部３１２から出力された画素信号に基づき距離情報を算出する。また、測距部３１０は、この画素信号に基づき所定の画像情報を生成することも可能である。測距部３１０は、画素信号に基づき算出および生成した距離情報および画像情報をアプリケーション部３０１に渡す。
このような構成において、測距部３１０は、例えばアプリケーション部３０１からの測距を実行する旨の指示に従い、光源部３１１を駆動するための光源制御信号を生成し、光源部３１１に供給する。ここでは、測距部３１０は、ＰＷＭにより所定のデューティの矩形波に変調された光源制御信号を生成し、光源部３１１に供給する。それと共に、測距部３１０は、受光部３１２による受光を、光源制御信号に同期した露光制御信号に基づき制御する。
測距装置３００において、光源部３１１は、測距部３１０が生成した光源制御信号に応じて所定のデューティに従い明滅して発光する。光源部３１１において発光した光は、射出光３２０として光源部３１１から射出される。この射出光３２０は、例えば被測定物３２１に反射され、反射光３２３として受光部３１２に受光される。受光部３１２は、反射光３２３の受光に応じた画素信号を測距部３１０に供給する。なお、実際には、受光部３１２には、反射光３２３以外に、周囲の環境光も受光され、画素信号は、反射光３２３の成分と共に、この環境光の成分を含む。
測距部３１０は、受光部３１２による受光を、異なる位相で複数回、実行する。測距部３１０は、異なる位相での受光による画素信号の差分に基づき、被測定物までの距離Ｄを算出する。また、測距部３１０は、当該画素信号の差分に基づき反射光３２３の成分を抽出した第１の画像情報と、反射光３２３の成分と環境光の成分とを含む第２の画像情報と、を算出する。以下、第１の画像情報を直接反射光情報と呼び、第２の画像情報をＲＡＷ画像情報と呼ぶ。
（各実施形態に適用可能な間接ＴｏＦ方式による測距について）
次に、各実施形態に適用可能な間接ＴｏＦ方式による測距について説明する。図１４は、間接ＴｏＦ方式の原理を説明するための図である。図１４において、光源部３１１が射出する射出光３２０として、正弦波により変調された光を用いている。反射光３２３は、理想的には、射出光３２０に対して、距離Ｄに応じた位相差ｐｈａｓｅを持った正弦波となる。
測距部３１０は、反射光３２３を受光した画素信号に対して、異なる位相で複数回のサンプリングを行い、サンプリング毎に、光量を示す光量値を取得する。図１４の例では、射出光３２０に対して位相が９０°ずつ異なる、位相０°、位相９０°、位相１８０°および位相２７０°の各位相において、光量値Ｃ0、Ｃ90、Ｃ180およびＣ270をそれぞれ取得している。間接ＴｏＦ方式においては、各位相０°、９０°、１８０°および２７０°のうち、位相が１８０°異なる組の光量値の差分に基づき、距離情報を算出する。
図１５を用いて、間接ＴｏＦ方式における距離情報の算出方法について、より具体的に説明する。図１５は、光源部３１１からの射出光３２０がＰＷＭにより変調された矩形波である場合の例を示す図である。図１５において、上段から、光源部３１１による射出光３２０、受光部３１２に到達した反射光３２３を示す。図１５の上段に示されるように、光源部３１１は、所定のデューティで周期的に明滅して射出光３２０を射出する。
図１５において、さらに、受光部３１２の位相０°、位相９０°、位相１８０°および位相２７０°それぞれにおける露光制御信号Φ0、Φ90、Φ180およびΦ270を示している。例えば、この露光制御信号がハイ（Ｈｉｇｈ）状態の期間が、受光部３１２が有効な画素信号を出力する露光期間とされる。
図１５の例では、時点ｔ100において光源部３１１から射出光３２０が射出され、時点ｔ100から被測定物までの距離Ｄに応じた遅延の後の時点ｔ101に、当該射出光３２０が被測定物により反射された反射光３２３が受光部３１２に到達している。
一方、受光部３１２は、測距部３１０からの露光制御信号に従い、光源部３１１における射出光３２０の射出タイミングの時点ｔ100に同期して、位相０°の露光期間が開始される。同様に、受光部３１２は、測距部３１０からの露光制御信号に従い、位相９０°、位相１８０°および位相２７０°の露光期間が開始される。ここで、各位相における露光期間は、射出光３２０のデューティに従ったものとなる。なお、図１５の例では、説明のため、各位相の露光期間が時間的に並列しているように示されているが、実際には、受光部３１２は、各位相の露光期間がシーケンシャルに指定され、各位相の光量値Ｃ0 、Ｃ90、Ｃ180およびＣ270がそれぞれ取得される。
図１５の例では、反射光３２３の到達タイミングが、時点ｔ101、ｔ102、ｔ103、…となっており、位相０°における光量値Ｃ0が、時点ｔ100から位相０°における当該時点ｔ100が含まれる露光期間の終了時点までの受光光量の積分値として取得される。一方、位相０°に対して１８０°位相が異なる位相１８０°においては、光量値Ｃ180が、当該位相１８０°における露光期間の開始時点から、当該露光期間に含まれる反射光３２３の立ち下がりの時点ｔ102までの受光光量の積分値として取得される。
位相９０°と、当該位相９０°に対して１８０°位相が異なる位相２７０°についても、上述の位相０°および１８０°の場合と同様にして、それぞれの露光期間内において反射光３２３が到達した期間の受光光量の積分値が、光量値Ｃ90およびＣ270として取得される。
これら光量値Ｃ0、Ｃ90、Ｃ180およびＣ270のうち、次式（１）および式（２）に示されるように、位相が１８０°異なる光量値の組み合わせに基づき、差分Ｉと差分Ｑとを求める。
Ｉ＝Ｃ0－Ｃ180 …（１）
Ｑ＝Ｃ90－Ｃ270 …（２）
これら差分ＩおよびＱに基づき、位相差ｐｈａｓｅは、次式（３）により算出される。なお、式（３）において、位相差ｐｈａｓｅは、（０≦ｐｈａｓｅ＜２π）の範囲で定義される。
ｐｈａｓｅ＝ｔａｎ-1(Ｑ／Ｉ) …（３）
位相差ｐｈａｓｅと、所定の係数ｒａｎｇｅとを用いて、距離情報Ｄｅｐｔｈは、次式（４）により算出される。
Ｄｅｐｔｈ＝(ｐｈａｓｅ×ｒａｎｇｅ)／２π …（４）
また、差分ＩおよびＱに基づき、受光部３１２に受光された光の成分から反射光３２３の成分（直接反射光情報）を抽出できる。直接反射光情報ＤｉＲｅｆｌは、差分ＩおよびＱそれぞれの絶対値を用いて、次式（５）により算出される。
ＤｉＲｅｆｌ＝｜Ｉ｜＋｜Ｑ｜ …（５）
なお、直接反射光情報ＤｉＲｅｆｌは、Ｃｏｎｆｉｄｅｎｃｅ情報とも呼ばれ、次式（６）のように表すこともできる。
Ｃｏｎｆｉｄｅｎｃｅ＝√Ｉ2＋√Ｑ2 （６）
ＲＡＷ画像情報ＲＡＷは、次式（７）に示すように、各光量値Ｃ0、Ｃ90、Ｃ180およびＣ270の平均値として算出することができる。
ＲＡＷ＝(Ｃ0＋Ｃ90＋Ｃ180＋Ｃ270)／４ …（７）
（８－２．間接ＴｏＦを実施するための構成例）
次に、第３の実施形態に適用可能な測距装置の構成例について説明する。図１６は、第３の実施形態に適用可能な測距部３１０の構成例をより詳細に示すブロック図である。図１６において、測距部３１０は、画素アレイ部３３１と、測距処理部３３７と、画素制御部３３２と、測距制御部３３３と、クロック生成部３３４と、発光タイミング制御部３３５と、インタフェース（Ｉ／Ｆ）３３６と、を含む。これら画素アレイ部３３１、測距処理部３３７、画素制御部３３２、測距制御部３３３、クロック生成部３３４、発光タイミング制御部３３５およびインタフェース３３６は、例えば１つの半導体チップ上に配置される。
図１６において、測距制御部３３３は、例えば予め組み込まれるプログラムに従い、この測距部３１０の全体の動作を制御する。また、測距制御部３３３は、外部（例えば測距装置３００の全体の制御を行う全体制御部）から供給される外部制御信号に応じた制御を実行することもできる。
クロック生成部３３４は、外部から供給される基準クロック信号（例えばクロックＣＬＫＬ）に基づき、測距部３１０内で用いられる１以上のクロック信号を生成する。例えば、クロック生成部３３４は、クロックＣＬＫＬを分周してクロックＣＬＫＡを生成することができる。これらクロックＣＬＫＬおよびクロックＣＬＫＡは、測距制御部３３３を介して発光タイミング制御部３３５に供給される。
発光タイミング制御部３３５は、第１の実施形態で説明した遅延調整回路１０が適用されるもので、外部から供給される発光トリガ信号（例えば信号Ｓｈｉｆｔ）に従い、発光タイミングと発光の持続時間とを示す発光制御信号（例えば出力信号ＣＬＫ－ＯＵＴ）を生成する。発光トリガ信号は、例えば上述した基準クロック信号の立ち上がりに同期して供給される。発光制御信号は、光源部３１１に供給されると共に、測距処理部３３７に供給される。
画素アレイ部３３１は、行列状の配列で配置される、それぞれ受光素子を含む複数の画素回路３３０を含む。各画素回路３３０の動作は、測距制御部３３３の指示に従った画素制御部３３２により制御される。例えば、画素制御部３３２は、各画素回路３３０からの画素信号の読み出しを、行方向にｐ個、列方向にｑ個の、（ｐ×ｑ）個の画素回路３３０を含むブロック毎に制御することができる。また、画素制御部３３２は、当該ブロックを単位として、各画素回路３３０を行方向にスキャンし、さらに列方向にスキャンして、各画素回路３３０から画素信号を読み出すことができる。これに限らず、画素制御部３３２は、各画素回路３３０をそれぞれ単独で制御することもできる。
さらに、画素制御部３３２は、画素アレイ部３３１の所定領域を対象領域として、対象領域に含まれる画素回路３３０を、画素信号を読み出す対象の画素回路３３０とすることができる。さらにまた、画素制御部３３２は、複数行（複数ライン）を纏めてスキャンし、それを列方向にさらにスキャンして、各画素回路３３０から画素信号を読み出すこともできる。
各画素回路３３０から読み出された画素信号は、測距処理部３３７に供給される。測距処理部３３７は、変換部３４０と、生成部３４１と、信号処理部３４２と、を含む。
各画素回路３３０から読み出され、画素アレイ部３３１から出力された画素信号は、変換部３４０に供給される。ここで、画素信号は、対象領域に含まれる各画素回路３３０から非同期で読み出され、変換部３４０に供給される。すなわち、画素信号は、対象領域に含まれる各画素回路３３０において光が受光されたタイミングに応じて受光素子から読み出され、出力される。
変換部３４０は、画素アレイ部３３１から供給された画素信号を、デジタル情報に変換する。すなわち、画素アレイ部３３１から供給される画素信号は、当該画素信号が対応する画素回路３３０に含まれる受光素子に光が受光されたタイミングに対応して出力される。変換部３４０は、供給された画素信号を、当該タイミングを示す時間情報に変換する。
生成部３４１は、変換部３４０により画素信号が変換された時間情報に基づきヒストグラムを生成する。ここで、生成部３４１は、カウンタを有し、時間情報を、所定に設定された単位時間ＴPに応じた階級（ビン(bins)）に基づき分類し、ビン毎にカウンタにより計数し、ヒストグラムを生成する。
信号処理部３４２は、生成部３４１により生成されたヒストグラムのデータに基づき所定の演算処理を行い、例えば距離情報を算出する。信号処理部３４２は、例えば、生成部３４１により生成されたヒストグラムのデータに基づき、単位時間ＴPに受光した光量Ｎを求める。信号処理部３４２は、この光量Ｎに基づき距離Ｄを求めることができる。
信号処理部３４２で求められた距離Ｄを示す測距データは、インタフェース３３６に供給される。インタフェース３３６は、信号処理部３４２から供給された測距データを、出力データとして外部に出力する。インタフェース３３６としては、例えばＭＩＰＩ(Mobile Industry Processor Interface)を適用することができる。
なお、上述では、信号処理部３４２で求められた距離Ｄを示す測距データを、インタフェース３３６を介して外部に出力しているが、これはこの例に限定されない。すなわち、生成部３４１により生成されたヒストグラムのデータであるヒストグラムデータを、インタフェース３３６から外部に出力する構成としてもよい。インタフェース３３６から出力されたヒストグラムデータは、例えば外部の情報処理装置に供給され、適宜、処理される。
上述した構成において、発光タイミング制御部３３５に対して第１の実施形態で説明した遅延調整回路１０を適用することで、発光トリガの入力に応じた光源部３１１における発光タイミングを、より高い自由度で変更できる。発光タイミングを高い自由度で制御することで、測距を高精度化することが可能となる。また、光源部３１１による発光タイミングは、電圧変動や温度環境の影響を受けるが、この影響分の調整も可能である。
さらに、発光タイミング制御部３３５における処理の負荷が軽減されるため、より高速な処理が可能となり、測距を高精度化することが可能となる。
なお、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。
なお、本技術は以下のような構成も取ることができる。
（１）
入力信号をクロックに基づき遅延させる、直列接続される１以上の第１の遅延素子と、
前記入力信号と、１以上の前記第１の遅延素子のうち最後段の前記第１の遅延素子の出力とのうち一方を出力する第１のセレクタと、
をそれぞれ含み、直列接続される複数の遅延調整部と、
前記複数の遅延調整部のうち最後段の遅延調整部に含まれる前記第１のセレクタの出力に応じて前記クロックを出力する出力部と、
を備え、
前記複数の遅延調整部は、
それぞれ異なる数の前記第１の遅延素子を含む、
遅延調整回路。
（２）
前記複数の遅延調整部のそれぞれは、
前記入力信号を前記クロックに基づき遅延させて、１以上の前記第１の遅延素子のうち最前段の第１の遅延素子と前記第１のセレクタとに入力する１以上の第２の遅延素子をさらに含む、
前記（１）に記載の遅延調整回路。
（３）
前記複数の遅延調整部は、
それぞれ２の冪乗の数の前記第１の遅延素子を含む、
前記（１）または（２）に記載の遅延調整回路。
（４）
前記複数の遅延調整部のうち最後段の遅延調整部に含まれる前記第１のセレクタの出力を前記クロックの半周期分だけ遅延させる第３の遅延素子と、
前記複数の遅延調整部のうち最後段の遅延調整部に含まれる前記第１のセレクタの出力と、前記第３の遅延素子とのうち一方を出力する第２のセレクタと、
をさらに備える、
前記（１）乃至（３）の何れかに記載の遅延調整回路。
（５）
前記複数の遅延調整部のうち少なくとも１つの遅延調整部は、
１以上の前記第１の遅延素子のうち最後段の前記第１の遅延素子に、前記第１のセレクタを含む、
前記（１）乃至（４）の何れかに記載の遅延調整回路。
（６）
前記出力部は、
前記複数の遅延調整部のうち最後段の遅延調整部に含まれる前記第１のセレクタの出力に応じて、それぞれ前記クロックと周期が同一で、位相が互いに９０°異なる２つのクロックのうち何れかを出力する、
前記（１）乃至（５）の何れかに記載の遅延調整回路。
（７）
容量が可変な可変容量素子を含み、前記可変容量素子の容量を変更することで入力された信号に対する遅延量を変更する遅延回路、
をさらに備え、
前記遅延回路は、前記出力部の出力が入力される、
前記（１）乃至（６）の何れかに記載の遅延調整回路。
（８）
前記クロックとフィードバック信号との位相を比較する位相比較器と、前記位相比較器による位相比較結果に応じた電圧を出力する電圧生成器と、を含む位相駆動回路と、
前記位相駆動回路の出力に応じた遅延量で前記クロックを遅延させて前記フィードバック信号を生成する、直列接続される複数の第４の遅延素子と、
それぞれ前記位相駆動回路の出力に応じた遅延量で前記出力部の出力を遅延させて出力する、直列接続される複数の第５の遅延素子と、
をさらに備える、
前記（１）乃至（６）の何れかに記載の遅延調整回路。
（９）
入力信号をクロックに基づき遅延させる、直列接続される１以上の第１の遅延素子と、前記入力信号と１以上の前記第１の遅延素子のうち最後段の前記第１の遅延素子の出力とのうち一方を出力する第１のセレクタと、をそれぞれ含み、直列接続され、それぞれ異なる数の前記第１の遅延素子を含む複数の遅延調整部と、
前記複数の遅延調整部のうち最後段の遅延調整部に含まれる前記第１のセレクタの出力に応じて前記クロックを出力する出力部と、
を有する遅延調整回路と、
発光指示に応じて光を発光させる光源部と、
光を受光する受光部と、
前記光源部により光が発光された発光タイミングと、前記受光部により光が受光された受光タイミングと、に基づき測距を行う測距部と、
を備え、
前記光源部は、
前記発光指示を前記入力信号とした前記遅延調整回路の前記出力部から出力される前記クロックに応じて光を発光させる、
測距装置。
（１０）
前記測距部は、間接ＴｏＦ(Time of Flight)方式により前記測距を行う、
前記（９）に記載の測距装置。
１０，１０ａ，１０ｂ，１０ｃ 遅延調整回路
１００，１０１，１０１1，１０１2，１０１3，１０１4，１０２，１０２11，１０２12，１０２21，１０２22，１０２31，１０２32，１０２33，１０２34，１０２41，１０２42，１０２43，１０２44，１０２45，１０２46，１０２47，１０２48，１０３，１０４ ＦＦ回路
１２０，１２０1，１２０2，１２０3，１２０4，１３０，１３０ａ，１３０ｂ，１５０，１７０ セレクタ
１４０ ＡＮＤ回路
１８０ 容量遅延回路
１９０ ＤＬＬ回路
２００，２００ａ ＤＦＥ
３００ 測距装置
３１０ 測距部
３１１ 光源部
３３３ 測距制御部
３３４ クロック生成部
３３５ 発光タイミング制御部
１０２０ セレクタ付きＦＦ回路

Claims (10)

  1. 入力信号をクロックに基づき遅延させる、直列接続される１以上の第１の遅延素子と、
    前記入力信号と、１以上の前記第１の遅延素子のうち最後段の前記第１の遅延素子の出力とのうち一方を出力する第１のセレクタと、
    をそれぞれ含み、直列接続される複数の遅延調整部と、
    前記複数の遅延調整部のうち最後段の遅延調整部に含まれる前記第１のセレクタの出力に応じて前記クロックを出力する出力部と、
    を備え、
    前記複数の遅延調整部は、
    それぞれ異なる数の前記第１の遅延素子を含む、
    遅延調整回路。
  2. 前記複数の遅延調整部のそれぞれは、
    前記入力信号を前記クロックに基づき遅延させて、１以上の前記第１の遅延素子のうち最前段の第１の遅延素子と前記第１のセレクタとに入力する１以上の第２の遅延素子をさらに含む、
    請求項１に記載の遅延調整回路。
  3. 前記複数の遅延調整部は、
    それぞれ２の冪乗の数の前記第１の遅延素子を含む、
    請求項１に記載の遅延調整回路。
  4. 前記複数の遅延調整部のうち最後段の遅延調整部に含まれる前記第１のセレクタの出力を前記クロックの半周期分だけ遅延させる第３の遅延素子と、
    前記複数の遅延調整部のうち最後段の遅延調整部に含まれる前記第１のセレクタの出力と、前記第３の遅延素子とのうち一方を出力する第２のセレクタと、
    をさらに備える、
    請求項１に記載の遅延調整回路。
  5. 前記複数の遅延調整部のうち少なくとも１つの遅延調整部は、
    １以上の前記第１の遅延素子のうち最後段の前記第１の遅延素子に、前記第１のセレクタを含む、
    請求項１に記載の遅延調整回路。
  6. 前記出力部は、
    前記複数の遅延調整部のうち最後段の遅延調整部に含まれる前記第１のセレクタの出力に応じて、それぞれ前記クロックと周期が同一で、位相が互いに９０°異なる２つのクロックのうち何れかを出力する、
    請求項１に記載の遅延調整回路。
  7. 容量が可変な可変容量素子を含み、前記可変容量素子の容量を変更することで入力された信号に対する遅延量を変更する遅延回路、
    をさらに備え、
    前記遅延回路は、前記出力部の出力が入力される、
    請求項１に記載の遅延調整回路。
  8. 前記クロックとフィードバック信号との位相を比較する位相比較器と、前記位相比較器による位相比較結果に応じた電圧を出力する電圧生成器と、を含む位相駆動回路と、
    前記位相駆動回路の出力に応じた遅延量で前記クロックを遅延させて前記フィードバック信号を生成する、直列接続される複数の第４の遅延素子と、
    それぞれ前記位相駆動回路の出力に応じた遅延量で前記出力部の出力を遅延させて出力する、直列接続される複数の第５の遅延素子と、
    をさらに備える、
    請求項１に記載の遅延調整回路。
  9. 入力信号をクロックに基づき遅延させる、直列接続される１以上の第１の遅延素子と、前記入力信号と１以上の前記第１の遅延素子のうち最後段の前記第１の遅延素子の出力とのうち一方を出力する第１のセレクタと、をそれぞれ含み、直列接続され、それぞれ異なる数の前記第１の遅延素子を含む複数の遅延調整部と、
    前記複数の遅延調整部のうち最後段の遅延調整部に含まれる前記第１のセレクタの出力に応じて前記クロックを出力する出力部と、
    を有する遅延調整回路と、
    発光指示に応じて光を発光させる光源部と、
    光を受光する受光部と、
    前記光源部により光が発光された発光タイミングと、前記受光部により光が受光された受光タイミングと、に基づき測距を行う測距部と、
    を備え、
    前記光源部は、
    前記発光指示を前記入力信号とした前記遅延調整回路の前記出力部から出力される前記クロックに応じて光を発光させる、
    測距装置。
  10. 前記測距部は、間接ＴｏＦ(Time of Flight)方式により前記測距を行う、
    請求項９に記載の測距装置。
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