KR20190140386A

KR20190140386A - 디지털 ldo 레귤레이터 및 그의 동작 방법

Info

Publication number: KR20190140386A
Application number: KR1020180129705A
Authority: KR
Inventors: 함현주; 김종환; 석민구; 김도윤; 성 저스틴 김
Original assignee: 에스케이하이닉스 주식회사; 더 트러스티스 오브 컬럼비아 유니버시티 인 더 시티 오브 뉴욕
Priority date: 2018-06-11
Filing date: 2018-10-29
Publication date: 2019-12-19
Also published as: KR102540062B1; US10198015B1

Abstract

본 발명은 디지털 LDO 레귤레이터에 관한 것으로, 출력 전압의 변화에 대응되는 에러 코드를 토대로 비례 제어 신호를 생성하고, 상기 비례 제어 신호에 따라, 초기 구간 및 적분 구간을 포함하는 제 1 구간 동안 토글링하는 적분 제어 신호를 생성하고, 정상 상태 구간, 상기 초기 구간 및 상기 적분 구간을 정의하는 상태 정보 신호를 생성하는 펄스 제어 회로; 상기 비례 제어 신호에 따라 비례 이득 팩터와 상기 에러 코드를 곱하여 제 1 구동 신호를 출력하는 비례 제어 회로; 상기 상태 정보 신호 및 상기 적분 제어 신호에 따라 적분 이득 팩터와 상기 에러 코드를 곱하여 제 2 구동 신호를 출력하는 적분 제어 회로; 및 상기 제 1 구동 신호 및 상기 제 2 구동 신호에 응답하여 상기 출력 전압을 조절하는 구동부를 포함할 수 있다.

Description

디지털 LDO 레귤레이터 및 그의 동작 방법 {DIGITAL LOW DROP-OUT REGULATOR AND OPERATION METHOD THEREOF}

본 특허문헌은 반도체 설계 기술에 관한 것으로, 구체적으로는 적분 제어 회로를 포함하는 디지털 LDO (Low Drop-Out) 레귤레이터에 관한 것이다.

최근 기기들의 다양화 및 소형화 추세에 따라 다양한 회로들을 하나의 칩에 SOC(System-On-Chip) 하려는 노력이 증가하고 있다. 예를 들어, 아날로그, 디지털, RF 등 다양한 회로들이 하나의 칩으로 모이고 있다. 이와 같이, 다양한 회로들이 하나의 칩에 집적화되면서 효율적이고 안정적인 전원 전압 관리 시스템이 필요하게 되었다.

LDO 레귤레이터(LOW DROP-OUT REGULATOR)는 전원 전압 관리 시스템에서 필수적인 요소 중 하나로서, 이러한 회로들에 안정적인 전원 전압을 공급하기 위해 사용된다. 이를 위해 LDO 레귤레이터는 스위칭 레귤레이터와 함께 사용되는데, LDO 레귤레이터는 외부 회로가 적고 간단하며 자체적으로 발생하는 리플이 없이 공급 전압에 민감한 ADC, VCO 등의 회로의 전원 전압을 공급하기 위해 주로 사용된다. .

한편, 아날로그 LDO 레귤레이터는 증폭기의 사용으로 인해서 전원 전압을 낮출 수가 없고, 고속 동작을 위해서 대역폭을 크게 설정해야 하는 어려움이 있다. 이에 비해 디지털 LDO 레귤레이터는 증폭기를 사용하지 않아서 전원 전압을 크게 낮출 수 있고, 무한대에 가까운 대역폭을 갖기 때문에 고속 동작을 수행하는 데에 용이하다.

따라서, 현재 디지털 LDO 레귤레이터에 대한 연구 개발이 활발히 이루어지고 있다.

본 발명의 실시예가 해결하고자 하는 기술적 과제는, 초기 레귤레이션 동작에서 안정 상태가 될 때까지 지속적으로 펄스를 생성하는 셀프-트리거링 방식에 따라 제어되는 이벤트-구동(event-driven) 디지털 LDO 레귤레이터를 제공하는 데 있다.

본 발명의 일 실시예에 따르면, 디지털 LDO 레귤레이터는, 출력 전압의 변화에 대응되는 에러 코드를 토대로 비례 제어 신호를 생성하고, 상기 비례 제어 신호에 따라, 초기 구간 및 적분 구간을 포함하는 제 1 구간 동안 토글링하는 적분 제어 신호를 생성하고, 정상 상태 구간, 상기 초기 구간 및 상기 적분 구간을 정의하는 상태 정보 신호를 생성하는 펄스 제어 회로; 상기 비례 제어 신호에 따라 비례 이득 팩터와 상기 에러 코드를 곱하여 제 1 구동 신호를 출력하는 비례 제어 회로; 상기 상태 정보 신호 및 상기 적분 제어 신호에 따라 적분 이득 팩터와 상기 에러 코드를 곱하여 제 2 구동 신호를 출력하는 적분 제어 회로; 및 상기 제 1 구동 신호 및 상기 제 2 구동 신호에 응답하여 상기 출력 전압을 조절하는 구동부를 포함할 수 있다.

본 발명의 다른 실시예에 따르면, 디지털 LDO 레귤레이터는, 출력 전압의 변화가 감지되면 토글링을 시작하고, 상기 출력 전압의 정상 상태가 감지되면 토글링을 중지하는 적분 제어 신호를 생성하는 셀프-트리거 제어부; 초기 구간 동안 출력 노드의 전류 변화(ΔILOAD)를 추정하여 제 1 적분 신호를 출력하는 초기 구동부; 상기 적분 제어 신호에 따라 적분 이득 팩터와 상기 출력 전압에 대응하는 에러 코드를 곱한 결과와 이전 구동 신호를 합산하여 제 2 적분 신호를 출력하는 적분 구동부; 상기 초기 구간 동안 상기 제 1 적분 신호 및 상기 제 2 적분 신호를 합산하여 생성된 제 3 적분 신호를 구동 신호로 출력하고, 적분 구간 동안 상기 제 2 적분 신호를 상기 구동 신호로 출력하는 선택부; 및 상기 구동 신호에 따라 상기 출력 전압을 조절하는 어레이 구동부를 포함할 수 있다.

본 발명의 다른 실시예에 따르면, 디지털 LDO 레귤레이터의 동작 방법은, 출력 전압의 변화를 검출하여 에러 코드를 생성하는 단계; 상기 에러 코드가 변경될 때마다 비례 제어 신호를 활성화시키고, 상기 비례 제어 신호에 따라 초기 구간 및 적분 구간을 포함하는 제 1 구간 동안 토글링하는 적분 제어 신호를 생성하고, 정상 상태 구간, 상기 초기 구간 및 상기 적분 구간을 정의하는 상태 정보 신호를 생성하는 단계; 상기 비례 제어 신호에 따라 비례 이득 팩터와 상기 에러 코드를 곱하여 제 1 구동 신호를 출력하는 단계; 상기 상태 정보 신호 및 상기 적분 제어 신호에 따라 적분 이득 팩터와 상기 에러 코드를 곱하여 제 2 구동 신호를 출력하는 단계; 및 상기 제 1 구동 신호 및 상기 2 구동 신호에 응답하여 상기 출력 전압을 조절하는 단계를 포함할 수 있다.

제안된 실시예에 따른 디지털 LDO 레귤레이터는, 초기 레귤레이션 동작에서 셀프 트리거링 방식과 빠른 초기화 동작에 따라 적분 계산을 빠르게 수행함으로써 정착 시간(settling time)을 개선할 수 있다. 이에 따라, 응답 시간(response time)을 개선하는 동시에 정착 시간을 개선할 수 있으므로 레귤레이션 성능이 개선되는 효과가 있다.

또한, 제안된 실시예에 따른 디지털 LDO 레귤레이터는, 초기 레귤레이션 동작에서 셀프 트리거링 방식에 따라 적분 제어부를 구동하기 때문에 스티킹(sticking) 현상을 해결하기 위해 필요한 복잡한 회로를 구비할 필요가 없어 면적 감소 및 전력 감소가 가능하다.

도 1 은 이벤트-구동(event-driven) 방식의 디지털 LDO 레귤레이터를 설명하기 위한 블록도 이다.
도 2 는 본 발명의 실시 예에 따른 디지털 LDO 레귤레이터의 동작을 설명하기 위한 타이밍도 이다.
도 3 은 본 발명의 실시 예에 따른 디지털 LDO 레귤레이터를 설명하기 위한 블록도 이다.
도 4a 및 도 4b 는 각각 출력 전압의 언더슈트(undershoot) 및 오버슈트(overshoot)를 설명하기 위한 파형도 이다.
도 5 는 도 3 의 펄스 제어 회로를 설명하기 위한 상세 블록도 이다.
도 6 은 도 5 의 제어 신호 생성부를 설명하기 위한 회로도 이다.
도 7 은 도 5 의 정상 상태 검출부를 설명하기 위한 상세 블록도 이다.
도 8 은 도 5 의 유한 상태 머신(FSM)의 동작을 설명하기 위한 상태도 이다.
도 9 는 도 5 의 펄스 제어 회로의 동작을 설명하기 위한 타이밍도 이다.
도 10 은 도 3 의 비례 제어 회로 및 제 1 어레이 구동부를 설명하기 위한 블록도 이다.
도 11 은 도 3 의 적분 제어 회로를 설명하기 위한 상세 블록도 이다.
도 12 는 도 11 의 TDC를 설명하기 위한 상세 블록도 이다.
도 13 은 도 3 의 제 2 어레이 구동부를 설명하기 위한 블록도 이다.
도 14 및 도 15 는 도 11 의 적분 제어 회로의 동작을 설명하기 위한 타이밍도 이다.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성요소들에 한해서는 비록 다른 도면 상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.

아날로그 LDO 레귤레이터는 부하 전류가 급격히 증가하여 출력 전압이 떨어진 경우 이를 피드백(feed-back)하여 에러 증폭기(error amplifier)를 통한 루프 제어를 실현하였다. 이러한 아날로그 LDO 레귤레이터는 피드백 내 증폭기로 인해 과도한 대기 전력이 소모되고 안정성에 문제가 발생한다. 또한, 주파수 보상을 위해 일정 크기 이상의 오프-칩(off-chip) 출력 커패시터를 사용해야 하므로 회로의 크기가 커지며, 외부 잡음에 민감하다는 단점이 있다.

이에 따라 최근에는 출력 커패시터를 없애는 캡리스(Cap-less) LDO 레귤레이터에 대한 연구와 더불어, 높은 샘플링 주파수로 동작하여 출력 커패시터의 사이즈를 줄일 수 있는 디지털 LDO 레귤레이터에 대한 연구가 활발히 이루어지고 있다.

출력 커패시터를 없애거나 사이즈를 줄이기 위해서는 제어 루프 레이턴시(control loop latency)가 짧아져야 하므로, 고속의 증폭기를 가지는 아날로그 LDO 레귤레이터나 높은 샘플링 주파수를 가지는 동기 방식의 시간-구동(time-driven) 방식의 디지털 LDO 레귤레이터를 사용해야 한다. 하지만, 이러한 레귤레이터의 경우, 전력 소비가 문제가 되고 있다. 따라서, 전력 효율과 제어 루프 레이턴시 사이의 상관 관계를 없애기 위해, 즉 저전력을 유지하면서 짧은 제어 루프 레이턴시를 가질 수 있도록 이벤트-구동(event-driven) 방식의 디지털 LDO 레귤레이터가 제안되었다.

도 1 은 이벤트-구동(event-driven) 방식의 디지털 LDO 레귤레이터(10)를 설명하기 위한 블록도 이다.

도 1 을 참조하면, 디지털 LDO 레귤레이터(10)는 아날로그-디지털 변환부(ADC부, 12), 디지털 처리부(14) 및 파워 트랜지스터 어레이부(16)를 포함한다.

ADC부(12)는 아날로그 값인 출력 전압(VOUT)을 피드백 받아 에러 성분을 검출하여 디지털 값인 에러 코드(LV<6:0>)로 출력한다. ADC부(12)는 기준 전압 코드(VREF<6:0>)와 출력 전압(VOUT)을 비교하여 비교 결과에 따라 에러 코드(LV<6:0>)를 출력할 수 있다.

디지털 처리부(14)는 비례-적분 제어기(Proportional-Integral (PI) controller)로 구현될 수 있다. 즉, 디지털 처리부(14)는 전압 변동 초기 상태에서 빠른 레귤레이션을 담당하는 비례 파트(Proportional Part, 미도시)와 정상 상태(STEADY STATE)에서의 에러 제거를 담당하는 적분 파트(Integral Part, 미도시)를 포함할 수 있다. 디지털 처리부(14)의 비례 파트(Proportional Part)와 적분 파트(Integral Part)는 에러 코드(LV<6:0>)가 입력되면, 비례 이득 팩터(KP)와 적분 이득 팩터(KI)를 이용하여 에러 코드(LV<6:0>)를 디지털 처리하여 제어 신호(UB<9:0>)를 생성할 수 있다.

파워 트랜지스터 어레이부(16)는 입력 전압(VIN)단과 출력 전압(VOUT)단 사이에 병렬 연결된 복수 개의 PMOS 트랜지스터들을 포함하며, 제어 신호(UB<9:0>)에 따라 턴온/오프되는 트랜지스터의 수를 조절하여 출력 전압(VOUT)을 조절할 수 있다. 이후, 출력 전압(VOUT)은 외부 캐패시터(COUT)로 제공될 수 있다.

상기와 같이, 이벤트-구동 방식의 디지털 LDO 레귤레이터(10)는, 시간-구동(time-driven) 방식의 디지털 레귤레이터와는 달리, 에러 코드(LV<6:0>)가 변경할 때만 이벤트가 발생했다고 간주하여 제어 신호(UB<9:0>)를 생성하고, 생성된 제어 신호(UB<9:0>)에 따라 파워 트랜지스터 어레이부(16)의 턴온/오프되는 트랜지스터의 수를 조절하여 출력 전압(VOUT)이 일정한 전압 레벨을 유지할 수 있도록 한다. 따라서, 시간-구동(time-driven) 방식의 디지털 LDO 레귤레이터에 비해, 이벤트-구동 방식의 디지털 LDO 레귤레이터(10)는 더 낮은 전력 소모를 가지면서도 더 짧은 제어 레이턴시로 동작이 가능하다.

도 2 는 본 발명의 실시 예에 따른 디지털 LDO 레귤레이터의 동작을 설명하기 위한 타이밍도 이다.

도 2 를 참조하면, 타임 구동 방식의 디지털 LDO 레귤레이터는, 사용되는 클럭(CLK)의 샘플링 주파수로 인해 응답 시간(TR)을 개선시키는 데 한계가 있다. 이 때, 응답 시간(TR)이란, LDO의 출력 전압(VOUT)의 첫번째 오류를 감지/샘플링하는 데 소요되는 시간을 의미한다. 응답 시간이 길어짐에 따라 출력 전압(VOUT)의 전압 강하(VDROOP)가 커지며, 더 큰 출력 커패시터가 필요하게 된다. 타임 구동 방식의 디지털 LDO 레귤레이터는 비교적 빠른 클럭(CLK)에 따라 동작하므로, 전압 강하(VDROOP)를 회복하는 데 걸리는 시간으로 정의되는 정착 시간(TS)이 짧아져 빠른 레귤레이션 성능을 나타낸다.

반면, 이벤트 구동 방식의 디지털 LDO 레귤레이터는, 출력 전압(VOUT)의 변화가 감지될 때 활성화되는 트리거(예를 들어, 도 2 의 IPULSE)에 따라 동작하므로 응답 시간(TR)을 개선시킬 수 있고, 이에 따라 전압 강하(VDROOP)가 비교적 작다. 하지만, 트리거(IPULSE)는 출력 전압(VOUT)의 상당한 변화가 감지될 때만 활성화되므로 이벤트 구동 방식의 디지털 LDO 레귤레이터는 정착 시간(TS)이 길어지게 되어 느린 레귤레이션 성능을 나타낸다. 이 때, 종래의 이벤트 구동 방식의 디지털 LDO 레귤레이터는, 출력 전압(VOUT)의 변화가 감지되지 않을 정도로 작을 때 트리거가 활성화되지 않기 때문에, 출력 전압(VOUT)이 정상 상태에 도달하지 않았음에도 레귤레이션 동작이 수행되지 않는 스티킹(sticking) 현상이 발생할 수 있다.

제안 발명에 따른 이벤트 구동 방식의 디지털 LDO 레귤레이터는, 정상 상태가 될 때까지 지속적으로 트리거(IPULSE)를 생성하는 셀프-트리거링 방식에 따라 적분 파트를 제어한다. 즉, 제안 발명에 따른 디지털 LDO 레귤레이터는, 적분 계산을 빠르게 수행함으로써 정착 시간(TS)을 개선할 수 있어, 응답 시간(TR)을 개선하는 동시에 정착 시간(TS)을 개선할 수 있으므로 레귤레이션 성능이 개선될 수 있다. 또한, 제안 발명에 따른 디지털 LDO 레귤레이터는, 지속적으로 트리거(IPULSE)를 생성하는 셀프-트리거링 방식에 따라 레귤레이션 동작을 수행하기 때문에, 종래의 이벤트 구동 방식의 디지털 LDO에서 발생하는 스티킹 현상이 발생하지 않는다. 따라서, 스티킹 현상을 해결하기 위해 필요한 복잡한 회로를 구비할 필요가 없어 면적 감소 및 전력 감소가 가능하다.

이하, 도면을 참조하여 본 발명의 실시 예를 구체적으로 설명하기로 한다.

도 3 은 본 발명의 실시 예에 따른 디지털 LDO 레귤레이터(100)를 설명하기 위한 블록도 이다. 도 4a 및 도 4b 는 각각 출력 전압(VOUT)의 언더슈트(undershoot) 및 오버슈트(overshoot)를 설명하기 위한 파형도 이다.

도 3 을 참조하면, 디지털 LDO 레귤레이터(100)는 아날로그-디지털 컨버팅부(ADC부, 110), 디지털 처리 회로(120), 제 1 어레이 구동부(160) 및 제 2 어레이 구동부(170)를 포함할 수 있다.

ADC부(110)는 출력 노드(OUT_ND)로부터 출력되는 아날로그 출력 전압(VOUT)의 에러 성분을 검출하여 디지털 에러 코드(LV<6:0>)를 출력할 수 있다. ADC부(110)는 비동기적(asynchronously)으로 기준 전압 코드(VREF<6:0>)와 출력 전압(VOUT)을 비교하여 출력 전압(VOUT)의 오버슈트(overshoot) 혹은 언더슈트(undershoot)와 같은 변화를 에러 성분으로 검출하며, 검출된 변화에 따라 멀티-비트의 에러 코드(LV<6:0>)를 출력할 수 있다. 이 때, 에러 코드(LV<6:0>)는 온도계 코드(thermometer code)(즉, 1진수 코드(unary code))로 구성될 수 있다. 예를 들어, ADC부(110)가 7-비트의 에러 코드(LV<6:0>)를 출력하는 경우, [표 1]과 같이 출력 전압(VOUT)의 오버슈트(overshoot) 혹은 언더슈트(undershoot)에 따라 에러 코드(LV<6:0>)의 '1'의 개수가 결정될 수 있다.

출력 전압(VOUT)의 변화	에러 코드(LV<6:0>)
언더슈트	0000001
언더슈트	0000011
언더슈트	0000111
No ERROR	0001111
오버슈트	0011111
오버슈트	0111111
오버슈트	1111111

이하에서, 출력 전압(VOUT)이 목표 범위 내에서 실질적인 변화가 없는 상태인 노-에러 존(NO ERROR ZONE) 내에 있는 경우, 즉, 정상 상태(STEADY STATE)의 경우 ADC부(110)는 '0001111'의 에러 코드(LV<6:0>)를 출력한다고 가정한다. 도 4a 에 도시된 바와 같이, 출력 전압(VOUT)이 노-에러 존(NO-ERROR ZONE)으로부터 언더슈트가 발생하거나, 도 4b 에 도시된 바와 같이, 출력 전압(VOUT)이 노-에러 존(NO-ERROR ZONE)으로부터 오버슈트(overshoot)가 발생한 경우, ADC부(110)는, 출력 전압(VOUT)의 변화를 에러 성분으로 검출하며, 검출된 변화에 따라 에러 코드(LV<6:0>)를 생성할 수 있다.

디지털 처리 회로(120)는 비례-적분 제어기(Proportional-Integral (PI) controller)로 구현될 수 있다. 디지털 처리 회로(120)는 펄스 제어 회로(130), 비례 제어 회로(140) 및 적분 제어 회로(150)를 포함할 수 있다.

펄스 제어 회로(130)는, 에러 코드(LV<6:0>)를 토대로 비례 제어 신호(PPULSE)를 생성하고, 비례 제어 신호(PPULSE)에 따라 제 1 구간 동안 토글링하는 적분 제어 신호(IPULSE)를 생성할 수 있다. 펄스 제어 회로(130)는, 비례 제어 신호(PPULSE)의 첫번째 라이징 에지(이하, “제 1 활성화”라고 정의한다)에 따라 시작되고, 출력 전압(VOUT)의 정상 상태(STEADY STATE)에 대응하는 에러 코드(LV<6:0>)(예를 들어, “0001111”)가 적분 제어 신호(IPULSE)의 소정 주기 동안 유지될 때 종료되는 구간을 제 1 구간으로 정의할 수 있다. 이 때, 제 1 구간은, 적분 제어 신호(IPULSE)의 적어도 하나의 초기 주기(예를 들어, 초기 제 1 주기) 동안 유지되는 초기 구간(INITIALIZATION PERIOD) 및 초기 구간을 제외한 적분 구간(INTEGRATION PERIOD)을 포함할 수 있다. 또한, 펄스 제어 회로(130)는, 제 1 구간을 제외한 구간을 정상 상태 구간으로 정의할 수 있다. 펄스 제어 회로(130)는, 정상 상태 구간, 초기 구간 및 적분 구간을 정의하기 위한 적어도 2 비트의 상태 정보 신호(STATE<1:0>)를 생성할 수 있다. 또한, 펄스 제어 회로(130)는, 에러 코드(LV<6:0>)에 따라 시작 신호(TDCBGN) 및 종료 신호(TDCEND)를 생성할 수 있다. 펄스 제어 회로(130)는 에러 코드(LV<6:0>)의 변화가 오버슈트 인지 언더슈트 인지를 알리는 정보를 에러 부호 신호(SIGN)로 출력할 수 있다.

비례 제어 회로(140)는, 비례 제어 신호(PPULSE)에 따라 비례 이득 팩터(KPP<1:0>, KPN<1:0>)와 에러 코드(LV<6:0>)를 곱하여 제 1 구동 신호(POUT<6:0>)를 출력할 수 있다. 제 1 구동 신호(POUT<6:0>)는, 풀업 제어 신호(POUTP<6:0>) 및 풀다운 제어 신호(POUTN<6:0>)를 포함할 수 있다. 예를 들어, 비례 제어 회로(140)는, 비례 제어 신호(PPULSE)에 따라 에러 코드(LV<6:0>)를 래치하고, 제 1 및 제 2 비례 이득 팩터(KPP<1:0>, KPN<1:0>)에 따라 래치된 에러 코드를 쉬프팅하여 풀업 제어 신호(POUTP<6:0>) 및 풀다운 제어 신호(POUTN<6:0>)를 출력할 수 있다.

적분 제어 회로(150)는, 상태 정보 신호(STATE<1:0>) 및 적분 제어 신호(IPULSE)에 따라 적분 이득 팩터(KI<1:0>)와 에러 코드(LV<6:0>)를 곱하여 제 2 구동 신호(IOUT<11:0>)를 출력할 수 있다. 보다 자세하게, 적분 제어 회로(150)는, 상태 정보 신호(STATE<1:0>)를 토대로 초기 구간 동안 출력 노드(OUT_ND)의 전류 변화(ΔILOAD)를 추정(estimate)하고, 추정된 전류 변화(ΔILOAD) 및 이전 제 2 구동 신호를 합산하여 제 2 구동 신호(IOUT<11:0>)를 출력할 수 있다. 또한, 적분 제어 회로(150)는, 상태 정보 신호(STATE<1:0>)를 토대로 적분 구간 동안 적분 제어 신호(IPULSE)에 따라 적분 이득 팩터(KI<1:0>)와 에러 코드(LV<6:0>)를 곱한 결과와 이전 제 2 구동 신호를 합산하여 제 2 구동 신호(IOUT<11:0>)를 출력할 수 있다. 특히, 적분 제어 회로(150)는, 초기 구간 동안 시작 신호(TDCBGN) 및 종료 신호(TDCEND)에 의해 정의되는 활성화 구간(ΔT)을 산출하고, 에러 부호 신호(SIGN)에 따라 활성화 구간(ΔT) 대비 출력 노드(OUT_ND)의 전류 변화(ΔILOAD)를 추정(estimate)할 수 있다. 이 때, 적분 제어 회로(150)는, 전류 변화(ΔILOAD)와 활성화 간격(ΔT)이 반비례 관계인 점을 이용하여, 출력 노드(OUT_ND)의 전류 변화(ΔILOAD)를 추정(estimate)할 수 있다.

제 1 어레이 구동부(160)는, 제 1 구동 신호(POUT<6:0>)에 응답하여 출력 전압(VOUT)을 조절할 수 있다. 제 1 어레이 구동부(160)는, 풀업 제어 신호(POUTP<6:0>) 및 풀다운 제어 신호(POUTN<6:0>)에 응답하여 제 1 전류(IPWR.P)의 구동력을 조절하여 출력 노드(OUT_ND)로 출력할 수 있다.

제 1 어레이 구동부(160)는, 출력 전압(VOUT)의 언더슈트를 보상하기 위한 풀업 어레이부(162) 및 출력 전압(VOUT)의 오버슈트를 보상하기 위한 풀다운 어레이부(164)를 포함할 수 있다. 풀업 어레이부(162)는, 전원 전압(VIN)단과 출력 노드(OUT_ND) 사이에 병렬 연결된 복수 개의 풀업 트랜지스터들(미도시)을 포함하며, 풀업 제어 신호(POUTP<6:0>)에 응답하여 턴온되는 풀업 트랜지스터의 수들을 제어할 수 있다. 풀다운 어레이부(164)는, 출력 노드(OUT_ND)와 접지 전압단 사이에 병렬 연결된 복수 개의 풀다운 트랜지스터들(미도시)을 포함하며, 풀다운 제어 신호(POUTN<6:0>)에 응답하여 턴온되는 풀다운 트랜지스터의 수들을 제어할 수 있다.

제 2 어레이 구동부(170)는, 제 2 구동 신호(IOUT<11:0>)에 응답하여 출력 전압(VOUT)을 조절할 수 있다. 제 2 어레이 구동부(170)는, 제 2 구동 신호(IOUT<11:0>)에 응답하여 제 2 전류(IPWR.I)의 구동력을 조절하여 출력 노드(OUT_ND)로 출력할 수 있다.

제 2 어레이 구동부(170)는, 전원전압(VIN)단과 출력 노드(OUT_ND) 사이에 병렬 연결된 다수의 풀업 트랜지스터들(미도시)을 포함하며, 제 2 구동 신호(IOUT<11:0>)에 응답하여 턴온되는 풀업 트랜지스터의 수들을 제어할 수 있다. 일반적으로, 언더슈트에 비해 오버슈트가 더 쉽게 제어되기 때문에 제 2 어레이 구동부(170)는 출력 전압(VOUT)의 언더슈트를 보상하기 위한 풀업 트랜지스터들만을 포함하도록 구성될 수 있다. 하지만, 실시예에 따라, 제 2 어레이 구동부(170)는 출력 노드(OUT_ND)와 접지전압(VSS)단 사이에 병렬 연결된 다수의 풀다운 트랜지스터들을 더 포함할 수 있다.

제 1 어레이 구동부(160) 및 제 2 어레이 구동부(170)에 의해 구동력이 조절된 출력 전압(VOUT)은 출력 노드(OUT_ND)를 통해 외부 캐패시터(COUT)로 제공될 수 있다.

상기의 구성을 가지는 디지털 LDO 레귤레이터(100)의 동작을 간단히 설명하면 다음과 같다.

ADC부(110)는 출력 노드(OUT_ND)로부터 출력되는 아날로그 출력 전압(VOUT)의 에러 성분을 검출하여 디지털 에러 코드(LV<6:0>)를 출력한다.

펄스 제어 회로(130)는, 에러 코드(LV<6:0>)가 변경될 때마다 비례 제어 신호(PPULSE)를 활성화시키고, 비례 제어 신호(PPULSE)에 따라 초기 구간 및 적분 구간을 포함하는 제 1 구간 동안 토글링하는 적분 제어 신호(IPULSE)를 생성할 수 있다.

비례 제어 회로(140)는, 비례 제어 신호(PPULSE)에 따라 제 1 및 제 2 비례 이득 팩터(KPP<1:0>, KPN<1:0>)와 에러 코드(LV<6:0>)를 각각 곱하여 제 1 구동 신호(POUT<6:0>)의 풀업 제어 신호(POUTP<6:0>) 및 풀다운 제어 신호(POUTN<6:0>)로 출력한다.

적분 제어 회로(150)는, 제 1 구간의 초기 구간 동안 출력 노드(OUT_ND)의 전류 변화(ΔILOAD)를 추정(estimate)하고, 추정된 전류 변화(ΔILOAD) 및 이전 제 2 구동 신호를 합산하여 제 2 구동 신호(IOUT<11:0>)를 출력할 수 있다. 이후, 적분 제어 회로(150)는, 제 1 구간의 적분 구간 동안 적분 제어 신호(IPULSE)에 따라 적분 이득 팩터(KI<1:0>)와 에러 코드(LV<6:0>)를 곱한 결과와 이전 제 2 구동 신호를 합산하여 제 2 구동 신호(IOUT<11:0>)를 출력할 수 있다.

제 1 및 제 2 어레이 구동부(160, 170)는, 제 1 구동 신호(POUT<6:0>) 및 제 2 구동 신호(IOUT<11:0>)에 응답하여 출력 전압(VOUT)을 조절할 수 있다.

상기와 같이, 본 발명의 실시예에 따른 이벤트-구동(event-driven) 방식의 디지털 LDO 레귤레이터(100)는, 출력 전압(VOUT)이 정상 상태에 도달할 때까지 일정 주기로 토글링하는 적분 제어 신호(IPULSE)를 생성하는 셀프-트리거링 방식에 따라 적분 제어 회로(150)를 제어한다. 따라서, 출력 전압(VOUT)이 변경되지 않아도 적분 제어 회로(150)를 트리거하기 때문에 적분 계산을 빠르게 수행함으로써 응답 시간을 개선하는 동시에 정착 시간을 개선할 수 있으므로 레귤레이션 성능이 개선되는 효과가 있다. 또한, 초기 구간 동안 추정된 전류 변화(ΔILOAD)를 보상한 후에, 적분 구간 동안 출력 전압(VOUT)이 타겟 전압에 도달하도록 조절하기 때문에, 정착 시간을 현저히 줄일 수 있다.

도 5 는 도 3 의 펄스 제어 회로(130)의 상세 구성을 설명하기 위한 상세 블록도 이다.

도 5 를 참조하면, 펄스 제어 회로(130)는 제어 신호 생성부(220) 및 셀프-트리거 제어부(240)를 포함할 수 있다.

제어 신호 생성부(220)는, 7-비트 에러 코드(LV<6:0>) 및 정상 상태 감지 신호(STEADYB)를 입력받아 비례 제어 신호(PPULSE), 시작 신호(TDCBGN), 종료 신호(TDCEND) 및 에러 부호 신호(SIGN)를 생성할 수 있다. 제어 신호 생성부(220)는, 7-비트 에러 코드(LV<6:0>)가 변경될 때마다 펄싱하는 비례 제어 신호(PPULSE)를 생성할 수 있다. 비례 제어 신호(PPULSE)는 소정 구간 활성화되는 펄스 신호일 수 있다. 제어 신호 생성부(220)는, 비례 제어 신호(PPULSE)의 제 1 활성화에 따라 활성화되고 정상 상태 감지 신호(STEADYB)에 따라 비활성화되는 시작 신호(TDCBGN)를 생성할 수 있다. 제어 신호 생성부(220)는, 비례 제어 신호(PPULSE)의 제 2 활성화에 따라 활성화되고 정상 상태 감지 신호(STEADYB)에 따라 비활성화되는 종료 신호(TDCEND)를 생성할 수 있다. 제어 신호 생성부(220)는, 에러 코드(LV<6:0>)에 따라 출력 전압(VOUT)의 오버슈트 혹은 언더슈트를 알리는 에러 부호 신호(SIGN)를 생성할 수 있다. 예를 들어, 제어 신호 생성부(220)는, 에러 코드(LV<6:0>)가 오버슈트 혹은 변화가 없는 노에러(NO ERROR)의 경우 에러 부호 신호(SIGN)를 로직 로우 레벨로 출력하고, 에러 코드(LV<6:0>)가 언더슈트인 경우 에러 부호 신호(SIGN)를 로직 하이 레벨로 출력할 수 있다.

셀프-트리거 제어부(240)는, 비례 제어 신호(PPULSE) 및 에러 코드(LV<6:0>)를 토대로, 적분 제어 신호(IPULSE), 적어도 2 비트의 상태 정보 신호(STATE<1:0>) 및 정상 상태 감지 신호(STEADYB)를 생성할 수 있다. 상태 정보 신호(STATE<1:0>)는, 정상 상태 구간, 초기 구간 및 적분 구간을 정의하는 신호일 수 있다. 정상 상태 감지 신호(STEADYB)는, 정상 상태 구간을 감지하는 신호일 수 있다. 예를 들어, 정상 상태 감지 신호(STEADYB)는, 정상 상태 구간 동안 로직 로우 레벨로 활성화되고, 정상 상태 구간이 아닐 때, 즉, 제 1 구간 동안 로직 하이 레벨로 비활성화되는 신호일 수 있다. 셀프-트리거 제어부(240)는, 비례 제어 신호(PPULSE)의 활성화에 따라 토글링을 시작하고, 정상 상태 감지 신호(STEADYB)의 활성화에 따라 토글링을 중지하는 적분 제어 신호(IPULSE)를 생성할 수 있다.

보다 자세하게, 셀프-트리거 제어부(240)는, 구간 제어부(242), 오실레이팅부(244), 정상 상태 검출부(246) 및 유한 상태 머신((finite state machine, FSM, 248)을 포함할 수 있다.

구간 제어부(242)는, 비례 제어 신호(PPULSE)에 따라 활성화되고, 정상 상태 감지 신호(STEADYB)에 따라 비활성화되는 구간 제어 신호(EN_IPART)를 생성할 수 있다. 구간 제어부(242)는, 비례 제어 신호(PPULSE)를 셋 신호로 입력받고, 정상 상태 감지 신호(STEADYB)를 리셋 신호로 입력받는 RS 래치(미도시)로 구현될 수 있다. 실시예에 따라, 구간 제어부(242)는, 비례 제어 신호(PPULSE)를 셋 신호로 입력받고, 글로벌 리셋 신호(미도시)를 리셋 신호로 입력받고, 적분 제어 신호(IPULSE)가 입력될 때 정상 상태 감지 신호(STEADYB)를 구간 제어 신호(EN_IPART)로 래치 및 출력하는 플립플롭(미도시)으로 구현될 수 있다.

오실레이팅부(244)는, 구간 제어 신호(EN_IPART)에 따라 인에이블 되어, 일정 주기로 토글링하는 적분 제어 신호(IPULSE)를 생성할 수 있다. 오실레이팅부(244)는, 링 오실레이터(미도시)로 구현될 수 있다.

정상 상태 검출부(246)는, 적분 제어 신호(IPULSE) 및 에러 코드(LV<6:0>)를 토대로 정상 상태 감지 신호(STEADYB)를 생성할 수 있다. 정상 상태 검출부(246)는, 출력 전압(VOUT)의 정상 상태(STEADY STATE)에 대응하는 에러 코드(LV<6:0>)가 적분 제어 신호(IPULSE)의 소정 주기(예를 들어, 8 주기) 동안 유지될 때 로직 로우 레벨로 활성화되는 정상 상태 감지 신호(STEADYB)를 생성할 수 있다.

FSM(248)은, 적분 제어 신호(IPULSE) 및 정상 상태 감지 신호(STEADYB)를 토대로 상태 정보 신호(STATE<1:0>)를 생성할 수 있다. 예를 들어, FSM(248)은, 정상 상태 구간에서는 제 1 값(예를 들어, “00”)의 상태 정보 신호(STATE<1:0>)를 생성하고, 초기 구간에서는 제 2 값(예를 들어, “10”)의 상태 정보 신호(STATE<1:0>)를 생성하고, 적분 구간에서는 제 3 값(예를 들어, “11”)의 상태 정보 신호(STATE<1:0>)를 생성할 수 있다.

도 6 은 도 5 의 제어 신호 생성부(220)를 설명하기 위한 회로도 이다.

도 6 을 참조하면, 제어 신호 생성부(220)는, 펄스 생성부(222), 리셋 신호 생성부(224) 및 신호 출력부(226)를 포함할 수 있다.

펄스 생성부(222)는, 7-비트 에러 코드(LV<6:0>)의 각 비트에 대응되며, 해당 비트가 변경될 때마다 일정 구간 펄싱하는 제 1 내지 제 7 펄스 신호(LV_P<6:0>)를 생성할 수 있다. 예를 들어, 제 2 펄스 신호(LV_P<1>)는, 에러 코드(LV<6:0>)의 제 2 비트(LV<1>)의 레벨이 변경할 때 소정 구간 펄싱할 수 있다. 또한, 펄스 생성부(222)는, 제 4 펄스 신호(LV_P<3>) 혹은 제 5 펄스 신호(LV_P<4>) 중 하나라도 활성화되면 활성화되는 제 1 펄스 제어 신호(PULSE0)를 생성하고, 제 3 펄스 신호(LV_P<2>) 및 제 6 펄스 신호(LV_P<5>) 중 하나라도 활성화되면 활성화되는 제 2 펄스 제어 신호(PULSE1)를 생성할 수 있다.

보다 자세하게, 펄스 생성부(222)는, 다수의 제 1 펄스 생성기(2222) 및 제 2 펄스 생성기(2224)를 포함할 수 있다.

다수의 제 1 펄스 생성기(2222) 각각은, 해당 비트를 입력받아 지연시키는 지연부(D1) 및 지연부(D1)의 출력과 해당 비트를 XOR 연산하는 XOR 게이트(XR1)를 포함할 수 있다. 제 2 펄스 생성기(2224)는, 제 4 펄스 신호(LV_P<3>) 혹은 제 5 펄스 신호(LV_P<4>)를 오아 연산하여 제 1 펄스 제어 신호(PULSE0)를 생성하는 제 1 오아 게이트(OR1) 및 제 3 펄스 신호(LV_P<2>) 및 제 6 펄스 신호(LV_P<5>)를 오아 연산하여 제 2 펄스 제어 신호(PULSE1)를 생성하는 제 2 오아 게이트(OR2)를 포함할 수 있다

리셋 신호 생성부(224)는, 정상 상태 감지 신호(STEADYB)를 토대로 내부 리셋 펄스(RSTB_INIT)를 생성할 수 있다.

보다 자세하게, 리셋 신호 생성부(224)는, 제 1 플립플롭(2242) 및 리셋 펄스 생성기(2244)를 포함할 수 있다. 제 1 플립플롭(2242)은, 내부 리셋 펄스(RSTB_INIT)에 따라 리셋되며, 정상 상태 감지 신호(STEADYB)의 반전 신호(STEADY)가 입력될 때 전원전압(VIN)을 출력 신호로 출력할 수 있다. 리셋 펄스 생성기(2244)는, 제 1 플립플롭(2242)의 출력 신호를 지연 및 반전하여 내부 리셋 펄스(RSTB_INIT)를 생성할 수 있다. 바람직하게, 제 1 플립플롭(2242)는, D-플립플롭으로 구현될 수 있다. 즉, 리셋 신호 생성부(224)는, 정상 상태 감지 신호(STEADYB)의 폴링 에지에 응답하여 소정 시간 로직 로우 레벨로 펄싱하는 내부 리셋 펄스(RSTB_INIT)를 생성할 수 있다.

신호 출력부(226)는, 제 1 펄스 제어 신호(PULSE0)에 따라 활성화되고, 내부 리셋 펄스(RSTB_INIT)에 따라 비활성화되는 시작 신호(TDCBGN)를 생성하고, 제 2 펄스 제어 신호(PULSE1)에 따라 활성화되고, 내부 리셋 펄스(RSTB_INIT)에 따라 비활성화되는 종료 신호(TDCEND)를 생성할 수 있다. 신호 출력부(226)는, 종료 신호(TDCEND)에 응답하여 에러 코드(LV<6:0>)의 중간 비트(즉, 제 4 비트(LV<3>))의 반전 신호(LVB<3>))를 에러 부호 신호(SIGN)로 출력할 수 있다. 또한, 신호 출력부(226)는, 제 1 내지 제 7 펄스 신호(LV_P<6:0>) 중 어느 하나라도 활성화되면 활성화되는 비례 제어 신호(PPULSE)를 생성할 수 있다. 참고로, 제안 실시예에서, 에러 부호 신호(SIGN)는 초기 구간에서만 이용되기 때문에, 초기 구간에서만 유효한 정보를 가질 수 있다. 즉, 에러 부호 신호(SIGN)는 초기 구간에서만 에러 코드(LV<6:0>)의 변화가 오버슈트 인지 언더슈트 인지를 알리는 정보를 제공할 수 있다. 하지만, 제안 발명은 이에 한정되지 않으며, 실시예에 따라, 신호 출력부(226)는, 에러 코드(LV<6:0>)의 중간 비트(즉, 제 4 비트(LV<3>))의 반전 신호(LVB<3>))를 에러 부호 신호(SIGN)로 출력할 수도 있다.

보다 자세하게, 신호 출력부(226)는, 제 2 플립플롭(2262), 제 3 플립플롭(2264), 제 4 플립플롭(2266) 및 제 3 오아 게이트(OR3)를 포함할 수 있다.

제 2 플립플롭(2262)은, 내부 리셋 펄스(RSTB_INIT)에 따라 리셋되며, 제 1 펄스 제어 신호(PULSE0)가 입력될 때 전원전압(VIN)을 시작 신호(TDCBGN)로 출력할 수 있다. 제 3 플립플롭(2264)은, 내부 리셋 펄스(RSTB_INIT)에 따라 리셋되며, 제 2 펄스 제어 신호(PULSE1)가 입력될 때 전원전압(VIN)을 종료 신호(TDCEND)로 출력할 수 있다. 제 4 플립플롭(2266)은, 종료 신호(TDCEND)가 입력될 때 제 4 비트(LV<3>))의 반전 신호(LVB<3>))를 에러 부호 신호(SIGN)로 출력할 수 있다. 바람직하게, 제 2 내지 제 4 플립플롭(2262~2266)은, D-플립플롭으로 구현될 수 있다. 제 3 오아 게이트(OR3)는 제 1 내지 제 7 펄스 신호(LV_P<6:0>)를 오아 연산하여 비례 제어 신호(PPULSE)를 생성할 수 있다.

도 7 은 도 5 의 정상 상태 검출부(246)를 설명하기 위한 상세 블록도 이다.

도 7 을 참조하면, 정상 상태 검출부(246)는, 에러 신호 생성부(2462), 8-비트 쉬프트 레지스터(SR)(2464) 및 신호 생성부(2466)를 포함할 수 있다.

에러 신호 생성부(2462)는, 정상 상태(즉, “0001111”)에 대응되는 에러 코드(LV<6:0>)가 입력되는지를 감지하여 에러 감지 신호(ERRORB)를 생성할 수 있다. 에러 신호 생성부(2462)는, “0001111”에 대응되는 에러 코드(LV<6:0>)가 입력되면 로직 하이 레벨로 비활성화되는 에러 감지 신호(ERRORB)를 생성할 수 있다. 예를 들어, 에러 신호 생성부(2462)는, 에러 코드(LV<6:0>)의 제 4 비트(LV<3>)와 에러 코드(LV<6:0>)의 제 5 비트(LV<4>)의 반전 신호를 앤드 연산하는 로직(미도시)으로 구성될 수 있다.

8-비트 SR(2464)는, 적분 제어 신호(IPULSE)에 따라 에러 감지 신호(ERRORB)를 순차적으로 쉬프팅하여 8-비트 노-에러 카운팅 신호(ZERO_ERR_CNT<7:0>)를 출력할 수 있다. 예를 들어, 8-비트 SR(2464)는, 직렬 연결되어 적분 제어 신호(IPULSE)에 동기되어 동작하는 제 1 내지 제 8 플립플롭(미도시)으로 구성될 수 있다. 제 1 내지 제 8 플립플롭의 각 출력들로부터 8-비트 노-에러 카운팅 신호(ZERO_ERR_CNT<7:0>)가 출력될 수 있다.

신호 생성부(2466)는, 노-에러 카운팅 신호(ZERO_ERR_CNT<7:0>)를 토대로 비활성화되는 정상 상태 감지 신호(STEADYB)를 생성할 수 있다. 신호 생성부(2466)는 노-에러 카운팅 신호(ZERO_ERR_CNT<7:0>)의 모든 비트들이 로직 하이 레벨이 되면 정상 상태 감지 신호(STEADYB)를 로직 로우 레벨로 활성화시키고, 노-에러 카운팅 신호(ZERO_ERR_CNT<7:0>)의 어느 하나의 비트라도 로직 로우 레벨이 되면 정상 상태 감지 신호(STEADYB)를 로직 하이 레벨로 비활성화시킬 수 있다. 예를 들어, 신호 생성부(2466)는, 노-에러 카운팅 신호(ZERO_ERR_CNT<7:0>)의 각 비트들은 로직 낸드 연산하는 로직(미도시)으로 구성될 수 있다.

도 8 은 도 5 의 FSM(248)의 동작을 설명하기 위한 상태도 이다.

도 8 을 참조하면, FSM(248)은 3 가지 상태를 가지는 상태 정보 신호(STATE<1:0>)를 생성할 수 있다. FSM(248)은, 적분 제어 신호(IPULSE)가 비활성화되고 정상 상태 감지 신호(STEADYB)가 로직 로우 레벨로 활성화되면 정상 상태 구간으로 판단하고, 정상 상태 구간에 대응되는 “00”으로 상태 정보 신호(STATE<1:0>)를 생성할 수 있다. FSM(248)은, 적분 제어 신호(IPULSE)가 활성화되면, 즉, 적분 제어 신호(IPULSE)의 라이징 에지에서, 상태 정보 신호(STATE<1:0>)가 “00”이면, 초기 구간에 대응되는 “10”으로 상태 정보 신호(STATE<1:0>)를 전이시킬 수 있다. FSM(248)은, 적분 제어 신호(IPULSE)의 라이징 에지에서 상태 정보 신호(STATE<1:0>)가 “10”이면, 적분 구간에 대응되는 “11”으로 상태 정보 신호(STATE<1:0>)를 전이시킬 수 있다. FSM(248)은, 적분 제어 신호(IPULSE)의 라이징 에지에서 상태 정보 신호(STATE<1:0>)가 “11”이면서 정상 상태 감지 신호(STEADYB)가 로직 하이 레벨로 비활성화 상태이면, 적분 구간에 대응되는 “11”으로 상태 정보 신호(STATE<1:0>)를 유지시키고, 적분 제어 신호(IPULSE)의 라이징 에지에서 상태 정보 신호(STATE<1:0>)가 “11”이면서 정상 상태 감지 신호(STEADYB)가 로직 로우 레벨로 활성화 상태이면, 정상 상태 구간에 대응되는 “00”으로 상태 정보 신호(STATE<1:0>)를 전이시킬 수 있다.

이하, 도 5 내지 도 9 를 참조하여, 펄스 제어 회로(130)의 동작을 설명하기로 한다.

도 9 는 도 5 의 펄스 제어 회로(130)의 동작을 설명하기 위한 타이밍도 이다.

도 9 를 참조하면, 정상 상태의 아날로그 출력 전압(VOUT)에 언더슈트가 발생한 경우가 도시되어 있다.

정상 상태의 아날로그 출력 전압(VOUT)이 입력되면, ADC부(110)는 에러 성분이 없음(NO-ERROR)을 감지하여 정상 상태에 대응하는 “0001111”의 디지털 에러 코드(LV<6:0>)를 출력한다. 제어 신호 생성부(220)는, 비례 제어 신호(PPULSE)를 비활성화시키고, 셀프-트리거 제어부(240)는, 적분 제어 신호(IPULSE)을 비활성화시킬 수 있다. 또한, 셀프-트리거 제어부(240)의 정상 상태 검출부(246)는, 정상 상태 감지 신호(STEADYB)를 로직 로우 레벨로 활성화시켜 출력한다. 이에 따라, FSM(248)은 정상 상태 구간에 대응되는 “00”의 상태 정보 신호(STATE<1:0>)를 생성할 수 있다.

이 후, ADC부(110)는 출력 전압(VOUT)의 언더슈트(undershoot)를 감지하여 “0000111”, “0000011” 혹은 “000001”의 디지털 에러 코드(LV<6:0>)를 출력한다.

제어 신호 생성부(220)는, 7-비트 에러 코드(LV<6:0>)가 변경될 때마다 펄싱하는 비례 제어 신호(PPULSE)를 생성한다. 또한, 제어 신호 생성부(220)는, 비례 제어 신호(PPULSE)의 제 1 활성화에 따라 시작 신호(TDCBGN)를 활성화시키고, 비례 제어 신호(PPULSE)의 제 2 활성화에 종료 신호(TDCEND)를 활성화시킨다. 이 때, 제어 신호 생성부(220)는, 종료 신호(TDCEND)가 활성화될 때 제 4 비트(LV<3>))의 반전 신호(LVB<3>))를 에러 부호 신호(SIGN)로 출력할 수 있다.

셀프-트리거 제어부(240)의 구간 제어부(242)는, 비례 제어 신호(PPULSE)에 따라 구간 제어 신호(EN_IPART)를 활성화시키고, 오실레이팅부(244)는 구간 제어 신호(EN_IPART)에 따라 일정 주기로 토글링하는 적분 제어 신호(IPULSE)를 생성한다. 정상 상태 검출부(246)는, 정상 상태 감지 신호(STEADYB)를 로직 하이 레벨로 비활성화시킬 수 있다. 이 때, FSM(248)은, 적분 제어 신호(IPULSE)의 라이징 에지에서, 상태 정보 신호(STATE<1:0>)가 “00”이면, 초기 구간에 대응되는 “10”으로 상태 정보 신호(STATE<1:0>)를 전이시키고, 적분 제어 신호(IPULSE)의 라이징 에지에서 상태 정보 신호(STATE<1:0>)가 “10”이면, 적분 구간에 대응되는 “11”으로 상태 정보 신호(STATE<1:0>)를 전이시킬 수 있다.

이 후, 정상 상태의 출력 전압(VOUT)이 입력되면, ADC부(110)는 에러 성분이 없음(NO-ERROR)을 감지하여 “0001111”의 디지털 에러 코드(LV<6:0>)를 출력한다.

정상 상태 검출부(246)는, 출력 전압(VOUT)의 정상 상태(STEADY STATE)에 대응하는 에러 코드(LV<6:0>)가 적분 제어 신호(IPULSE)의 8 주기 동안 유지될 때 정상 상태 감지 신호(STEADYB)를 로직 로우 레벨로 활성화시킨다. 이에 따라, 제어 신호 생성부(220)는, 시작 신호(TDCBGN) 및 종료 신호(TDCEND)를 비활성화시키고, 구간 제어부(242)는, 구간 제어 신호(EN_IPART)를 비활성화시킨다. 오실레이팅부(244)는 구간 제어 신호(EN_IPART)에 따라 적분 제어 신호(IPULSE)의 토글링을 중단하고, FSM(248)은, 적분 제어 신호(IPULSE)의 라이징 에지에서 상태 정보 신호(STATE<1:0>)가 “11”이면서 정상 상태 감지 신호(STEADYB)가 활성화 상태이면, 정상 상태 구간에 대응되는 “00”으로 상태 정보 신호(STATE<1:0>)를 전이시킬 수 있다.

도 10 는 도 3 의 비례 제어 회로(140) 및 제 1 어레이 구동부(160)를 설명하기 위한 블록도 이다.

도 10 을 참조하면, 비례 제어 회로(140)는 래치부(310), 제 1 쉬프트 레지스터(322) 및 제 2 쉬프트 레지스터(324)를 포함할 수 있다.

래치부(310)는, 비례 제어 신호(PPULSE)에 응답하여 에러 코드(LV<6:0>)를 저장할 수 있다. 바람직하게, 래치부(310)는 비례 제어 신호(PPULSE)를 클럭 단자로 입력받는 복수 개의 D-플립플롭들로 구현될 수 있다. 제 1 쉬프트 레지스터(322)는, 제 1 비례 이득 팩터(KPP<1:0>)에 따라 래치된 에러 코드(LV<6:0>)의 하위 비트 그룹(LV<3:0>)을 쉬프팅하여 풀업 제어 신호(POUTP<6:0>)를 출력할 수 있다. 제 2 쉬프트 레지스터(324)는 제 2 비례 이득 팩터(KPN<1:0>)에 따라 래치된 에러 코드(LV<6:0>)의 상위 비트 그룹(LV<6:4>)을 쉬프팅하여 풀다운 제어 신호(POUTN<6:0>)를 출력할 수 있다.

제 1 어레이 구동부(160)의 풀업 어레이부(162)는 풀업 제어 신호(POUTP<6:0>)의 각 비트를 게이트로 입력받으며, 전원 전압(VIN)단과 출력 노드(OUT_ND) 사이에 병렬 연결된 제 1 내지 제 7 풀업 트랜지스터(PM1_1~PM1_7)를 포함할 수 있다. 따라서, 풀업 어레이부(162)는 풀업 제어 신호(POUTP<6:0>)에 응답하여 턴온되는 풀업 트랜지스터(PM1_1~PM1_7)의 수들을 제어할 수 있다. 바람직하게는, 제 1 내지 제 7 풀업 트랜지스터(PM1_1~PM1_7)는 PMOS 트랜지스터로 구현될 수 있다.

제 1 어레이 구동부(160)의 풀다운 어레이부(164)는 풀다운 제어 신호(POUTN<6:0>)의 각 비트를 게이트로 입력받으며, 출력 노드(OUT_ND)와 접지 전압(VSS)단 사이에 병렬 연결된 제 1 내지 제 7 풀다운 트랜지스터(NM1_1~NM1_7)를 포함할 수 있다. 따라서, 풀다운 어레이부(164)는 풀다운 제어 신호(POUTN<6:0>)에 응답하여 턴온되는 풀다운 트랜지스터들(NM1_1~NM1_7)의 수들을 제어할 수 있다. 바람직하게는, 제 1 내지 제 7 풀다운 트랜지스터(NM1_1~NM1_7)는 NMOS 트랜지스터로 구현될 수 있다.

한편, 제 1 내지 제 7 풀업 트랜지스터(PM1_1~PM1_7)는 2 배씩 증가하는 사이즈(W/L)를 가지도록 구성될 수 있다. 예를 들어, 풀업 제어 신호(POUTP<6:0>)의 제 7 비트(POUTP<6>)를 입력받는 제 7 풀업 트랜지스터(PM1_7)는 풀업 제어 신호(POUTP<6:0>)의 제 1 비트(POUTP<0>)를 입력받는 제 1 풀업 트랜지스터(PM1_1)의 사이즈의 2⁶= 64 배 큰 사이즈를 가지도록 구성될 수 있다. 마찬가지로, 제 1 내지 제 7 풀다운 트랜지스터(NM1_1~NM1_7)는 2 배씩 증가하는 사이즈(W/L)를 가지도록 구성될 수 있다. 즉, 제 1 내지 제 7 풀업 트랜지스터(PM1_1~PM1_7) 혹은 제 1 내지 제 7 풀다운 트랜지스터(NM1_1~NM1_7)가 일정 배수씩 증가하는 사이즈를 가짐으로써 제 1 비례 이득 팩터(KPP<1:0>) 혹은 제 2 비례 이득 팩터(KPN<1:0>)에 따른 전류 크기가 비선형적으로(non-linear) 증가하도록 제어할 수 있다. 따라서, 비례 제어 회로(140)는 출력 전압(VOUT)의 에러 성분이 커질수록 제 1 전류(IPWR.P)의 크기가 커지도록 제어할 수 있다.

상기와 같이, 비례 제어 회로(140)는 에러 코드(LV<6:0>)와 제 1 및 제 2 비례 이득 팩터(KPP<1:0>, KPN<1:0>)를 곱한 결과를 각각 비례 제어 신호(PPULSE)에 동기시켜 풀업 제어 신호(POUTP<6:0>) 및 풀다운 제어 신호(POUTN<6:0>)로 출력할 수 있다. 또한, 제 1 어레이 구동부(160)는 PMOS 트랜지스터로 구현된 풀업 어레이부(162) 및 NMOS 트랜지스터로 구현된 풀다운 어레이부(164)를 모두 포함할 수 있다. 따라서, 제안 발명의 비례 제어 회로(140)는 출력 전압(VOUT)에 언더슈트(undershoot)가 발생한 경우, 풀업 어레이부(162)를 이용하여 제 1 전류(IPWR.P)을 증가시키고, 출력 전압(VOUT)에 오버슈트(overshoot)가 발생한 경우 풀다운 어레이부(164)를 이용하여 제 1 전류(IPWR.P)을 감소시켜 빠른 레귤레이션을 수행함으로써 출력 전압(VOUT)을 일정하게 유지할 수 있다.

도 11 은 도 3 의 적분 제어 회로(150)를 설명하기 위한 상세 블록도 이다.

도 11 을 참조하면, 적분 제어 회로(150)는 초기 구동부(410), 적분 구동부(420), 합산부(430) 및 선택부(440)를 포함할 수 있다.

초기 구동부(410)는, 상태 정보 신호(STATE<1:0>)에 따라 초기 구간 동안 출력 노드(OUT_ND)의 전류 변화(ΔILOAD)를 추정(estimate)하여 제 1 적분 신호(INT1<6:0>)를 출력할 수 있다.

보다 자세하게, 초기 구동부(410)는, 타임-디지털 컨버터(Time-to-digital converter(TDC), 412) 및 타임 인코더(414)를 포함할 수 있다.

TDC(412)는, 상태 정보 신호(STATE<1:0>)에 따라 시작 신호(TDCBGN)와 종료 신호(TDCEND) 사이의 활성화 간격(ΔT)을 산출하고, 산출된 결과에 대응하는 디지털 타임 제어 코드(TINT<3:0>)를 생성할 수 있다. 이 때, 타임 제어 코드(TINT<3:0>)는 온도계 코드(thermometer code)(즉, 1진수 코드(unary code))로 구성될 수 있다. 바람직하게, TDC(412)는, 정상 상태 구간에 대응되는 “00”의 상태 정보 신호(STATE<1:0>)에 따라 리셋될 수 있다.

타임 인코더(414)는, 에러 부호 신호(SIGN)에 따라 타임 제어 코드(TINT<3:0>)를 인코딩하여 제 1 적분 신호(INT1<6:0>)를 출력할 수 있다. 타임 인코더(414)는, 온도계 코드인 타임 제어 코드(TINT<3:0>)를 바이너리 코드인 제 1 적분 신호(INT1<6:0>)로 변환할 수 있다.

적분 구동부(420)는, 적분 제어 신호(IPULSE)에 따라 에러 코드(LV<6:0>) 및 제 2 구동 신호(IOUT<11:0>)를 래치하고, 적분 이득 팩터(KI<1:0>)에 따라 래치된 에러 코드(LVD<6:0>)를 쉬프팅하고, 쉬프팅 결과(S1<11:0>) 및 래치된 제 2 구동 신호(IOUTD<11:0>)를 합산하여 제 2 적분 신호(INT2<11:0>)를 출력할 수 있다. 즉, 적분 구동부(420)는, 과거에 저장된 에러 정보(즉, 래치된 제 2 구동 신호(IOUTD<11:0>))와 현재 저장된 에러 정보(즉, 쉬프팅 결과(S1<11:0>))를 누적 합산하는 적분 제어 동작을 수행할 수 있다.

보다 자세하게, 적분 구동부(420)는, 래치 블록(422), 에러 인코더(424), 쉬프터(426) 및 합산기(428)를 구비할 수 있다.

래치 블록(422)은, 적분 제어 신호(IPULSE)가 입력될 때 제 2 구동 신호(IOUT<11:0>) 및 에러 코드(LV<6:0>)를 각각 래치하여 래치된 제 2 구동 신호(IOUTD<11:0>) 및 래치된 에러 코드(LVD<6:0>)를 출력할 수 있다. 래치 블록(422)은, 제 2 구동 신호(IOUT<11:0>) 및 에러 코드(LV<6:0>)를 각각 래치하기 위한 서로 구별되는 별개의 래치 회로로 구성될 수 있다. 에러 인코더(424)는, 래치된 에러 코드(LVD<6:0>)를 인코딩하여 인코딩 신호(E1<6:0>)를 출력할 수 있다. 에러 인코더(424)는, 온도계 코드인 래치된 에러 코드(LVD<6:0>)를 바이너리 코드인 인코딩 신호(E1<6:0>)로 변환할 수 있다. 쉬프터(426)는, 적분 이득 팩터(KI<1:0>)에 따라 인코딩 신호(E1<6:0>)를 쉬프팅하여 쉬프팅 신호(S1<11:0>)를 생성할 수 있다. 합산기(428)는, 래치된 구동 신호(IOUTD<11:0>)와 쉬프팅 신호(S1<11:0>)를 합산하여 제 2 적분 신호(INT2<11:0>)를 출력할 수 있다.

합산부(430)는, 제 1 적분 신호(INT1<6:0>)와 제 2 적분 신호(INT2<11:0>)를 합산하여 제 3 적분 신호(INT3<11:0>)를 출력할 수 있다.

선택부(440)는, 상태 정보 신호(STATE<1:0>)에 따라 제 2 적분 신호(INT2<11:0>) 및 제 3 적분 신호(INT3<11:0>) 중 하나를 선택하여 제 2 구동 신호(IOUT<11:0>)를 출력할 수 있다. 예를 들어, 선택부(440)는, 초기 구간에 대응되는 “10”의 상태 정보 신호(STATE<1:0>)에 따라 제 3 적분 신호(INT3<11:0>)를 선택하고, 적분 구간에 대응되는 “11”의 상태 정보 신호(STATE<1:0>)에 따라 제 2 적분 신호(INT2<11:0>)를 선택할 수 있다. 실시예에 따라, 선택부(440)는, 적분 구간을 구별할 수 있는 상태 정보 신호(STATE<1:0>)의 제 1 비트(STATE<0>)에 따라 제 2 적분 신호(INT2<11:0>) 및 제 3 적분 신호(INT3<11:0>) 중 하나를 선택할 수 있다.

상기와 같이, 적분 제어 회로(150)는, 초기 구간 동안, 활성화 간격(ΔT) 대비 출력 노드(OUT_ND)의 전류 변화(ΔILOAD)를 추정(estimate)하여 생성된 제 1 적분 신호(INT1<6:0>) 및 기존의 적분 구간에서 생성된 제 2 적분 신호(INT2<11:0>)를 합산하여 생성된 제 3 적분 신호(INT3<11:0>)를 제 2 구동 신호(IOUT<11:0>)로 출력한다. 즉, 적분 제어 회로(150)는, 초기 구간 동안 전류 변화(ΔILOAD)를 추정(estimate)한 에러 정보와 과거에 저장된 에러 정보(즉, 래치된 제 2 구동 신호(IOUTD<11:0>))를 합산하여 제 2 구동 신호(IOUT<11:0>)를 출력한다. 이후, 적분 제어 회로(150)는, 적분 동안, 과거에 저장된 에러 정보(즉, 래치된 제 2 구동 신호(IOUTD<11:0>))와 현재 저장된 에러 정보(즉, 쉬프팅 결과(S1<11:0>))를 누적 합산하는 기존의 적분 제어 동작을 수행할 수 있다. 따라서, 적분 제어 동작 시, 초기 구간 동안 피드백 과정 없이도 이전 최종 타겟 값으로 초기값을 빠르게 설정함으로써 빠른 레귤레이션이 가능하다.

도 12 는 도 11 의 TDC(412)를 설명하기 위한 상세 블록도 이다.

도 12 를 참조하면, TDC(412)는, 버퍼부(4122) 및 샘플링부(4124)를 포함할 수 있다.

버퍼부(4122)는, 시작 신호(TDCBGN)에 따라 입력 신호(예를 들어, 로직 하이 레벨의 신호)를 순차적으로 지연하여, 멀티-비트의 지연 코드(DS<3:0>)를 출력할 수 있다. 버퍼부(4122)는, 제 1 플립플롭(FF1) 및 제 1 내지 제 3 딜레이(D1~D3)를 포함할 수 있다. 제 1 플립플롭(FF1)은 상태 정보 신호(STATE<1:0>)에 따라 리셋되며, 시작 신호(TDCBGN)에 따라 입력 신호를 래치하여 지연 코드(DS<3:0>)의 제 4 비트(DS<3>)를 출력한다. 제 1 내지 제 3 딜레이(D1~D3)는, 제 4 비트(DS<3>)를 순차적으로 지연시켜 지연 코드(DS<3:0>)의 제 3 비트(DS<2>), 제 2 비트(DS<1>), 제 1 비트(DS<0>)로 각각 출력할 수 있다. 즉, 버퍼부(4122)는, 시작 신호(TDCBGN)가 활성화되면 순차적으로 활성화되는 지연 코드(DS<3:0>)를 출력할 수 있다. 이 때, 지연 코드(DS<3:0>)는 온도계 코드(thermometer code)(즉, 1진수 코드(unary code))로 구성될 수 있다.

샘플링부(4124)는, 종료 신호(TDCEND)에 따라 지연 코드(DS<3:0>)의 각 비트를 샘플링하여 타임 제어 코드(TINT<3:0>)를 출력할 수 있다. 샘플링부(4124)는, 상태 정보 신호(STATE<1:0>)에 따라 리셋되며, 종료 신호(TDCEND)에 따라 지연 코드(DS<3:0>)의 각 비트를 래치하여 타임 제어 코드(TINT<3:0>)를 출력하는 제 2 내지 제 5 플립플롭(FF2~FF5)을 포함할 수 있다.

한편, 제 1 내지 제 5 플립플롭(FF1~FF5)은, 정상 상태 구간을 구별할 수 있는 상태 정보 신호(STATE<1:0>)의 제 2 비트(STATE<1>)에 따라 리셋 될 수 있다. 즉, 제 1 내지 제 5 플립플롭(FF1~FF5)은, 정상 상태 구간에서 리셋될 수 있다. 실시예에 따라, 제 1 내지 제 5 플립플롭(FF1~FF5)은, 글로벌 리셋 신호(미도시) 및 정상 상태 감지 신호(STEADYB)를 토대로 생성된 내부 리셋 펄스(도 6 의 RSTB_INIT)를 토대로 리셋 될 수 있다.

도 13 은 도 3 의 제 2 어레이 구동부(170)을 설명하기 위한 블록도 이다.

도 13 을 참조하면, 제 2 어레이 구동부(170)는 반전된 제 2 구동 신호(IOUTB<11:0>)의 각 비트를 게이트로 입력받으며, 전원 전압(VIN)단과 출력 노드(OUT_ND) 사이에 병렬 연결된 제 1 내지 제 12 풀업 트랜지스터(PM2_1~PM2_12)를 포함할 수 있다. 따라서, 제 2 어레이 구동부(170)는 반전된 제 2 구동 신호(IOUTB<11:0>)에 응답하여 턴온되는 풀업 트랜지스터(PM2_1~PM2_12)의 수들을 제어할 수 있다. 바람직하게는, 제 1 내지 제 12 풀업 트랜지스터(PM2_1~PM2_12)는 PMOS 트랜지스터로 구현될 수 있다.

제 1 어레이 구동부(160)와 마찬가지로, 제 1 내지 제 12 풀업 트랜지스터(PM2_1~PM2_12)는 2 배씩 증가하는 사이즈(W/L)를 가지도록 구성될 수 있다. 제 1 내지 제 12 풀업 트랜지스터(PM2_1~PM2_12)가 일정 배수씩 증가하는 사이즈를 가짐으로써 적분 이득 팩터(KI<1:0>)에 따른 전류 크기가 비선형적으로(non-linear) 증가하도록 제어할 수 있다. 따라서, 적분 제어 회로(150)는 출력 전압(VOUT)의 에러 성분이 커질수록 제 2 전류(IPWR.I)의 크기가 커지도록 제어할 수 있다.

이하, 도 11 내지 도 15 를 참조하여 적분 제어 회로(150)의 동작을 설명하기로 한다.

도 14 및 도 15 는 도 11 의 적분 제어 회로(150)의 동작을 설명하기 위한 타이밍도 이다.

도 14 를 참조하면, 정상 상태의 아날로그 출력 전압(VOUT)이 입력되면, 비례 제어 신호(PPULSE) 및 적분 제어 신호(IPULSE)가 비활성화되고, 상태 정보 신호(STATE<1:0>)는 정상 상태 구간에 대응되는 “00”으로 설정된다. 이에 따라, 시작 신호(TDCBGN) 및 종료 신호(TDCEND)는 모두 비활성화되고, TDC(412)는 “00”의 상태 정보 신호(STATE<1:0>)에 따라 리셋될 수 있다. 정상 상태일 때, 비례 제어 신호(PPULSE) 및 적분 제어 신호(IPULSE)가 모두 비활성화되므로, 비례 제어 회로(140) 및 적분 제어 회로(150)는 레귤레이션 동작을 수행되지 않는다. 이 때, 제 2 구동 신호(IOUT<11:0>)는 “4”로 설정된 것으로 가정한다.

이 후, 출력 전압(VOUT)의 언더슈트(undershoot)가 발생하면, 비례 제어 신호(PPULSE)가 펄싱하고, 비례 제어 신호(PPULSE)의 제 1 활성화에 따라 시작 신호(TDCBGN)가 활성화되고, 비례 제어 신호(PPULSE)의 제 2 활성화에 따라 종료 신호(TDCEND)를 활성화된다. 또한, 비례 제어 신호(PPULSE)에 따라 일정 주기로 토글링하는 적분 제어 신호(IPULSE)가 생성된다. 이 때, 적분 제어 신호(IPULSE)의 제 1 주기 동안 초기 구간에 대응되는 “10”의 상태 정보 신호(STATE<1:0>)가 생성된다. 또한, 종료 신호(TDCEND)가 활성화될 때 제 4 비트(LV<3>))의 반전 신호(LVB<3>))가 에러 부호 신호(SIGN)로 출력된다.

초기 구동부(410)의 TDC(412)는, 초기 구간 동안 시작 신호(TDCBGN)와 종료 신호(TDCEND) 사이의 활성화 간격(ΔT)을 산출하고, 산출된 결과에 대응하는 디지털 타임 제어 코드(TINT<3:0>)를 생성할 수 있다.

보다 자세하게, TDC(412)의 버퍼부(4122)는, 시작 신호(TDCBGN)가 활성화되면 로직 하이 레벨의 입력 신호를 순차적으로 지연하여, 지연 코드(DS<3:0>)를 출력한다. 이 때, 지연 코드(DS<3:0>)는 시간의 경과에 따라 “1000”

”1100”

”1110”

”1111”로 순차적으로 변할 수 있다. 또한, 샘플링부(4124)는, 종료 신호(TDCEND)가 활성화되면 지연 코드(DS<3:0>)의 각 비트를 각각 샘플링하여 타임 제어 코드(TINT<3:0>)를 출력한다. 즉, 타임 제어 코드(TINT<3:0>)는, 종료 신호(TDCEND)가 활성화될 때의 지연 코드(DS<3:0>)의 값인 “1110”로 출력될 수 있다. 타임 인코더(414)는, 에러 부호 신호(SIGN)에 따라 타임 제어 코드(TINT<3:0>)를 인코딩하여 제 1 적분 신호(INT1<6:0>)를 출력한다.

합산부(430)는, 제 1 적분 신호(INT1<6:0>)와 제 2 적분 신호(INT2<11:0>)를 합산하여 제 3 적분 신호(INT3<11:0>)를 출력한다. 선택부(440)는, 초기 구간에 대응되는 “10”의 상태 정보 신호(STATE<1:0>)에 따라 제 3 적분 신호(INT3<11:0>)를 제 2 구동 신호(IOUT<11:0>)로 출력한다. 예를 들어, 제 2 구동 신호(IOUT<11:0>)는, 제 2 적분 신호(INT2<11:0>)의 “4”와 제 1 적분 신호(INT1<6:0>)의 “132” 를 합산하여 “136”으로 출력될 수 있다.

참고로, 출력 전압(VOUT)의 변화가 크지 않아 비례 제어 신호(PPULSE)의 제 2 활성화 전에 출력 전압(VOUT)이 정상 상태로 복귀하는 경우가 발생할 수 있다.

이 경우, 시작 신호(TDCBGN)는 활성화되지만, 종료 신호(TDCEND) 및 에러 부호 신호(SIGN)는 비활성화 상태를 유지하게 된다. 종료 신호(TDCEND)가 활성화되 않으므로 샘플링부(4124)는 타임 제어 코드(TINT<3:0>)를 업데이트 하지 않는다. 따라서, 제 1 적분 신호(INT1<6:0>)가 생성되지 않으므로, 이전 제 2 적분 신호(INT2<11:0>)의 “4”가 그대로 제 2 구동 신호(IOUT<11:0>)로 출력될 수 있다.

적분 제어 신호(IPULSE)의 제 1 주기 이후, 적분 제어 신호(IPULSE)가 활성화되고 정상 상태 감지 신호(STEADYB)가 비활성화되면 적분 구간에 대응되는 “11”의 상태 정보 신호(STATE<1:0>)가 생성된다.

적분 구동부(420)는, 적분 제어 신호(IPULSE)에 따라 에러 코드(LV<6:0>) 및 제 2 구동 신호(IOUT<11:0>)를 래치하고, 적분 이득 팩터(KI<1:0>)에 따라 래치된 에러 코드(LVD<6:0>)를 쉬프팅하고, 쉬프팅 결과(S1<11:0>) 및 래치된 제 2 구동 신호(IOUTD<11:0>)를 합산하여 제 2 적분 신호(INT2<11:0>)를 출력한다. 이 때, 선택부(440)는, 적분 구간에 대응되는 “11”의 상태 정보 신호(STATE<1:0>)에 따라, 제 2 적분 신호(INT2<11:0>)를 선택하여 제 2 구동 신호(IOUT<11:0>)를 출력할 수 있다. 예를 들어, 제 2 구동 신호(IOUT<11:0>)는, 제 2 적분 신호(INT2<11:0>)의 “140”으로 출력될 수 있다.

이후, 적분 제어 회로(150)는, 셀프-트리거링 방식에 따라 정상 상태가 될 때까지 지속적으로 트리거링하는 적분 제어 신호(IPULSE)에 따라 제 2 적분 신호(INT2<11:0>)를 제 2 구동 신호(IOUT<11:0>)로 출력할 수 있다.

도 15 를 참조하면, 제안 발명에 따른 적분 제어 회로(150)는, 적분 제어 신호(IPULSE)의 제 1 주기에 대응되는 초기 구간 동안 출력 노드(OUT_ND)의 전류 변화(ΔILOAD)를 추정(estimate)하여 생성된 제 1 적분 신호(INT1<6:0>) 및 기존의 적분 구간에서 생성된 제 2 적분 신호(INT2<11:0>)를 합산하여 생성된 제 3 적분 신호(INT3<11:0>)를 출력한다. 즉, 제안 발명에 따른 적분 제어 회로(150)는 초기 구간 동안 추정된 전류 변화(ΔILOAD)를 보상한 후에, 적분 구간 동안 출력 전압(VOUT)이 타겟 전압에 도달하도록 조절하기 때문에, 기존의 적분 제어 회로의 레이턴시에 비해 훨씬 짧은 레이턴시가 소요될 수 있다.

또한, 초기 레귤레이션 동작에서 셀프 트리거링 방식에 따라 적분 제어 회로를 구동하기 때문에 응답 시간(response time)을 개선하는 동시에 정착 시간(settling time)을 개선할 수 있고, 스티킹 현상을 해결하기 위해 필요한 복잡한 회로를 구비할 필요가 없어 면적 감소 및 전력 감소가 가능하다.

또한, 본 발명의 실시예에 따른 이벤트-구동(event-driven) 방식의 디지털 LDO 레귤레이터(100)는, 비례 제어용 제 1 어레이 구동부(160) 및 적분 제어용 제 2 어레이 구동부(170)를 별도로 구비함으로써 비례 제어 회로(140)와 적분 제어 회로(150)를 병렬 스킴으로 구현하였다. 즉, 제 1 어레이 구동부(160)를 제어하여 획득된 제 1 전류(IPWR.P)와 제 2 어레이 구동부(170)를 제어하여 획득된 제 2 전류(IPWR.I)를 전류 도메인에서 전류 형태로 가산함으로써 기존의 가산기를 제거하여 제어 루프 레이턴시를 줄이고 레귤레이션 성능을 향상시킬 수 있다. 또한, 본 발명의 실시예에 따른 이벤트-구동(event-driven) 방식의 디지털 LDO 레귤레이터(100)는, 비례 제어용 제 1 어레이 구동부(160)가 출력 전압(VOUT)의 언더슈트를 보상하기 위한 풀업 어레이부(162) 및 출력 전압(VOUT)의 오버슈트를 보상하기 위한 풀다운 어레이부(164)를 모두 구비함으로써 출력 전압(VOUT)의 언더슈트와 오버슈트를 모두 보상할 수 있다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

예컨대, 전술한 실시예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.

Claims

출력 전압의 변화에 대응되는 에러 코드를 토대로 비례 제어 신호를 생성하고, 상기 비례 제어 신호에 따라, 초기 구간 및 적분 구간을 포함하는 제 1 구간 동안 토글링하는 적분 제어 신호를 생성하고, 정상 상태 구간, 상기 초기 구간 및 상기 적분 구간을 정의하는 상태 정보 신호를 생성하는 펄스 제어 회로;
상기 비례 제어 신호에 따라 비례 이득 팩터와 상기 에러 코드를 곱하여 제 1 구동 신호를 출력하는 비례 제어 회로;
상기 상태 정보 신호 및 상기 적분 제어 신호에 따라 적분 이득 팩터와 상기 에러 코드를 곱하여 제 2 구동 신호를 출력하는 적분 제어 회로; 및
상기 제 1 구동 신호 및 상기 제 2 구동 신호에 응답하여 상기 출력 전압을 조절하는 구동부
를 포함하는 디지털 LDO 레귤레이터.
제 1 항에 있어서,
상기 펄스 제어 회로는,
상기 비례 제어 신호의 제 1 활성화에 따라 시작되고, 상기 출력 전압의 정상 상태에 대응하는 에러 코드가 상기 적분 제어 신호의 소정 주기 동안 유지될 때 종료되는 구간을 상기 제 1 구간으로 정의하고, 상기 제 1 구간을 제외한 구간을 상기 정상 상태 구간으로 정의하는
디지털 LDO 레귤레이터.
제 2 항에 있어서,
상기 제 1 구간은,
상기 적분 제어 신호의 적어도 하나의 초기 주기 동안 유지되는 상기 초기 구간; 및
상기 초기 구간을 제외한 상기 적분 구간
을 포함하는 디지털 LDO 레귤레이터.
제 1 항에 있어서,
상기 적분 제어 회로는,
상기 상태 정보 신호를 토대로,
상기 초기 구간 동안, 출력 노드의 전류 변화를 추정(estimate)하고, 상기 추정된 전류 변화 및 이전 제 2 구동 신호를 합산하여 상기 제 2 구동 신호를 출력하고,
상기 적분 구간 동안, 상기 적분 제어 신호에 따라 상기 적분 이득 팩터와 상기 에러 코드를 곱한 결과와 상기 이전 제 2 구동 신호를 합산하여 상기 제 2 구동 신호를 출력하는
디지털 LDO 레귤레이터.
제 1 항에 있어서,
상기 에러 코드는,
1진수 코드(unary code)로 구성되는 것을 특징으로 하는 디지털 LDO 레귤레이터.
제 1 항에 있어서,
상기 펄스 제어 회로는,
상기 에러 코드가 변경될 때 펄싱하는 상기 비례 제어 신호를 생성하는 제어 신호 생성부; 및
상기 비례 제어 신호 및 상기 에러 코드를 토대로, 상기 정상 상태 구간을 감지하는 정상 상태 감지 신호, 상기 적분 제어 신호 및 상기 상태 정보 신호를 생성하는 셀프-트리거 제어부
를 포함하는 디지털 LDO 레귤레이터.
제 6 항에 있어서,
상기 제어 신호 생성부는,
상기 에러 코드의 각 비트가 변경될 때마다 일정 구간 펄싱하는 멀티-비트 펄스 신호를 생성하는 펄스 생성부; 및
상기 멀티-비트 펄스 신호의 각 비트들 중 하나라도 활성화되면 활성화되는 상기 비례 제어 신호를 생성하는 신호 출력부
를 포함하는 디지털 LDO 레귤레이터.
제 6 항에 있어서,
상기 셀프-트리거 제어부는
상기 비례 제어 신호에 따라 활성화되고, 상기 정상 상태 감지 신호에 따라 비활성화되는 구간 제어 신호를 생성하는 구간 제어부;
상기 구간 제어 신호에 따라 인에이블 되어, 일정 주기로 토글링하는 상기 적분 제어 신호를 생성하는 오실레이팅부;
상기 정상 상태에 대응하는 에러 코드가 상기 적분 제어 신호의 소정 주기 동안 유지될 때 활성화되는 상기 정상 상태 감지 신호를 생성하는 정상 상태 검출부; 및
상기 적분 제어 신호 및 상기 정상 상태 감지 신호를 토대로 상기 상태 정보 신호를 생성하는 유한 상태 머신(FSM)
을 포함하는 디지털 LDO 레귤레이터.
제 8 항에 있어서,
상기 정상 상태 검출부는,
상기 정상 상태에 대응하는 에러 코드가 입력되는지를 감지하여 에러 감지 신호를 생성하는 에러 신호 생성부;
상기 적분 제어 신호에 따라 상기 에러 감지 신호를 순차적으로 쉬프팅하여 N 비트 카운팅 신호를 출력하는 N 비트 쉬프트 레지스터; 및
상기 N 비트 카운팅 신호를 토대로 상기 정상 상태 감지 신호를 생성하는 신호 생성부
를 포함하는 디지털 LDO 레귤레이터.
제 8 항에 있어서,
상기 FSM은,
상기 적분 제어 신호가 비활성화되고 상기 정상 상태 감지 신호가 활성화되면, 상기 정상 상태 구간에 대응되는 제 1 값의 상기 상태 정보 신호를 생성하고,
상기 적분 제어 신호의 라이징 에지에서, 상기 상태 정보 신호가 상기 제 1 값이면, 상기 초기 구간에 대응되는 제 2 값으로 상기 상태 정보 신호를 전이시키고,
상기 적분 제어 신호의 라이징 에지에서, 상기 상태 정보 신호가 상기 제 2 값이면, 상기 적분 구간에 대응되는 제 3 값으로 상기 상태 정보 신호를 전이시키고,
상기 적분 제어 신호의 라이징 에지에서, 상기 상태 정보 신호가 상기 제 3 값이면서 상기 정상 상태 감지 신호가 비활성화 상태이면, 상기 제 3 값으로 상기 상태 정보 신호를 유지시키고, 상기 정상 상태 감지 신호가 활성화 상태이면, 상기 제 1 값으로 상기 상태 정보 신호를 전이시키는
디지털 LDO 레귤레이터.
제 6 항에 있어서,
상기 적분 제어 회로는,
상기 상태 정보 신호에 따라 상기 초기 구간 동안 출력 노드의 전류 변화(ΔILOAD)를 추정하여 제 1 적분 신호를 출력하는 초기 구동부;
상기 적분 제어 신호에 따라 상기 적분 이득 팩터와 상기 에러 코드를 곱한 결과와 이전 제 2 구동 신호를 합산하여 제 2 적분 신호를 출력하는 적분 구동부;
상기 제 1 적분 신호 및 상기 제 2 적분 신호를 합산하여 제 3 적분 신호를 출력하는 합산부; 및
상기 상태 정보 신호에 따라, 상기 제 2 적분 신호 및 상기 제 3 적분 신호 중 하나를 선택하여 상기 제 2 구동 신호를 출력하는 선택부
를 포함하는 디지털 LDO 레귤레이터.
제 11 항에 있어서,
상기 초기 구동부는,
상기 상태 정보 신호에 따라, 상기 비례 제어 신호의 제 1 활성화에 따라 활성화되는 시작 신호와 상기 비례 제어 신호의 제 2 활성화에 따라 활성화되는 종료 신호 사이의 활성화 간격을 산출하고, 산출된 결과에 대응하는 타임 제어 코드를 생성하는 타임-디지털 컨버터(TDC); 및
에러 부호 신호에 따라 상기 타임 제어 코드를 인코딩하여 상기 제 1 적분 신호를 출력하는 타임 인코더
를 포함하는 디지털 LDO 레귤레이터.
제 12 항에 있어서,
상기 TDC부는,
상기 시작 신호에 따라 로직 하이 레벨의 입력 신호를 순차적으로 지연하여, 멀티-비트의 지연 코드를 출력하는 버퍼부; 및
상기 종료 신호에 따라 상기 지연 코드의 각 비트를 샘플링하여 상기 타임 제어 코드를 출력하는 샘플링부
를 포함하며, 상기 버퍼부 및 상기 샘플링부는 상기 상태 정보 신호에 따라 리셋되는 디지털 LDO 레귤레이터.
제 11 항에 있어서,
상기 적분 구동부는,
상기 적분 제어 신호에 응답하여, 상기 이전 제 2 구동 신호 및 상기 에러 코드를 각각 래치하여 래치된 구동 신호 및 래치된 에러 코드를 출력하는 래치 블록;
상기 래치된 에러 코드를 인코딩하여 인코딩 신호를 출력하는 에러 인코더;
상기 적분 이득 팩터에 따라 상기 인코딩 신호를 쉬프팅하여 쉬프팅 신호를 생성하는 쉬프터; 및
상기 래치된 구동 신호와 상기 쉬프팅 신호를 합산하여 상기 제 2 적분 신호를 출력하는 합산기
를 포함하는 디지털 LDO 레귤레이터.
제 1 항에 있어서,
상기 비례 제어 회로는,
상기 비례 제어 신호에 따라 상기 에러 코드를 래치하는 래치부;
제 1 비례 이득 팩터에 따라 상기 래치된 에러 코드의 제 1 비트 그룹을 쉬프팅하여 상기 제 1 구동 신호의 풀업 구동 신호를 출력하는 제 1 쉬프트 레지스터; 및
제 2 비례 이득 팩터에 따라 상기 래치된 에러 코드의 제 2 비트 그룹을 쉬프팅하여 상기 제 1 구동 신호의 풀다운 구동 신호를 출력하는 제 2 쉬프트 레지스터
를 포함하는 디지털 LDO 레귤레이터.
제 1 항에 있어서,
상기 구동부는,
상기 제 1 구동 신호에 응답하여 제 1 전류의 구동력을 조절하여 출력 노드로 출력하는 제 1 어레이 구동부; 및
상기 제 2 구동 신호에 응답하여 제 2 전류의 구동력을 조절하여 상기 출력 노드로 출력하는 제 2 어레이 구동부
제 16 항에 있어서,
상기 제 1 어레이 구동부는,
전원 전압단과 상기 출력 노드 사이에 병렬 연결된 복수 개의 풀업 트랜지스터들을 포함하며, 상기 제 1 구동 신호의 풀업 구동 신호에 응답하여 턴온되는 풀업 트랜지스터의 수들을 제어하는 풀업 어레이부; 및
상기 출력 노드와 접지 전압단 사이에 병렬 연결된 복수 개의 풀다운 트랜지스터들을 포함하며, 상기 제 1 구동 신호의 풀다운 구동 신호에 응답하여 턴온되는 풀다운 트랜지스터의 수들을 제어하는 풀다운 어레이부
를 포함하는 디지털 LDO 레귤레이터.
제 16 항에 있어서,
상기 제 2 어레이 구동부는,
전원 전압단과 상기 출력 노드 사이에 병렬 연결된 복수 개의 풀업 트랜지스터들을 포함하며, 상기 제 2 구동 신호에 응답하여 턴온되는 풀업 트랜지스터의 수들을 제어하는
디지털 LDO 레귤레이터.
출력 전압의 변화가 감지되면 토글링을 시작하고, 상기 출력 전압의 정상 상태가 감지되면 토글링을 중지하는 적분 제어 신호를 생성하는 셀프-트리거 제어부;
초기 구간 동안 출력 노드의 전류 변화(ΔILOAD)를 추정하여 제 1 적분 신호를 출력하는 초기 구동부;
상기 적분 제어 신호에 따라 적분 이득 팩터와 상기 출력 전압에 대응하는 에러 코드를 곱한 결과와 이전 구동 신호를 합산하여 제 2 적분 신호를 출력하는 적분 구동부;
상기 초기 구간 동안 상기 제 1 적분 신호 및 상기 제 2 적분 신호를 합산하여 생성된 제 3 적분 신호를 구동 신호로 출력하고, 적분 구간 동안 상기 제 2 적분 신호를 상기 구동 신호로 출력하는 선택부; 및
상기 구동 신호에 따라 상기 출력 전압을 조절하는 어레이 구동부
를 포함하는 디지털 LDO 레귤레이터.
제 19 항에 있어서,
상기 셀프-트리거 제어부는
상기 출력 전압의 변화가 감지되면 활성화되고, 정상 상태 감지 신호에 따라 비활성화되는 구간 제어 신호를 생성하는 구간 제어부;
상기 구간 제어 신호에 따라 인에이블 되어, 일정 주기로 토글링하는 상기 적분 제어 신호를 생성하는 오실레이팅부; 및
상기 출력 전압의 정상 상태가 상기 적분 제어 신호의 소정 주기 동안 유지될 때 활성화되는 상기 정상 상태 감지 신호를 생성하는 정상 상태 검출부
을 포함하는 디지털 LDO 레귤레이터.
제 19 항에 있어서,
상기 초기 구동부는,
상기 초기 구간 동안, 상기 출력 전압이 변경될 때 펄싱하는 비례 제어 신호의 제 1 활성화에 따라 활성화되는 시작 신호와 상기 비례 제어 신호의 제 2 활성화에 따라 활성화되는 종료 신호 사이의 활성화 간격을 산출하고, 산출된 결과에 대응하는 타임 제어 코드를 생성하는 타임-디지털 컨버터(TDC); 및
에러 부호 신호에 따라 상기 타임 제어 코드를 인코딩하여 상기 제 1 적분 신호를 출력하는 타임 인코더
를 포함하는 디지털 LDO 레귤레이터.
제 19 항에 있어서,
상기 적분 구동부는,
상기 적분 제어 신호에 응답하여, 상기 이전 구동 신호 및 상기 에러 코드를 각각 래치하여 래치된 구동 신호 및 래치된 에러 코드를 출력하는 래치 블록;
상기 래치된 에러 코드를 인코딩하여 인코딩 신호를 출력하는 에러 인코더;
상기 적분 이득 팩터에 따라 상기 인코딩 신호를 쉬프팅하여 쉬프팅 신호를 생성하는 쉬프터; 및
상기 래치된 구동 신호와 상기 쉬프팅 신호를 합산하여 상기 제 2 적분 신호를 출력하는 합산기
를 포함하는 디지털 LDO 레귤레이터.
출력 전압의 변화를 검출하여 에러 코드를 생성하는 단계;
상기 에러 코드가 변경될 때마다 비례 제어 신호를 활성화시키고, 상기 비례 제어 신호에 따라 초기 구간 및 적분 구간을 포함하는 제 1 구간 동안 토글링하는 적분 제어 신호를 생성하고, 정상 상태 구간, 상기 초기 구간 및 상기 적분 구간을 정의하는 상태 정보 신호를 생성하는 단계;
상기 비례 제어 신호에 따라 비례 이득 팩터와 상기 에러 코드를 곱하여 제 1 구동 신호를 출력하는 단계;
상기 상태 정보 신호 및 상기 적분 제어 신호에 따라 적분 이득 팩터와 상기 에러 코드를 곱하여 제 2 구동 신호를 출력하는 단계; 및
상기 제 1 구동 신호 및 상기 2 구동 신호에 응답하여 상기 출력 전압을 조절하는 단계
를 포함하는 디지털 LDO 레귤레이터의 동작 방법.
제 23 항에 있어서,
상기 제 1 구간은,
상기 비례 제어 신호의 제 1 활성화에 따라 시작되고, 상기 출력 전압의 정상 상태에 대응하는 에러 코드가 상기 적분 제어 신호의 소정 주기 동안 유지될 때 종료되는 구간이고,
상기 정상 상태 구간은,
상기 제 1 구간을 제외한 구간으로 정의되는
디지털 LDO 레귤레이터의 동작 방법.
제 24 항에 있어서,
상기 제 1 구간은,
상기 적분 제어 신호의 적어도 하나의 초기 주기 동안 유지되는 상기 초기 구간; 및
상기 초기 구간을 제외한 상기 적분 구간
을 포함하는 디지털 LDO 레귤레이터의 동작 방법.
제 23 항에 있어서,
상기 제 2 구동 신호를 출력하는 단계는,
상기 상태 정보 신호를 토대로,
상기 초기 구간 동안, 출력 노드의 전류 변화를 추정(estimate)하고, 상기 추정된 전류 변화 및 이전 제 2 구동 신호를 합산하여 상기 제 2 구동 신호를 출력하는 단계; 및
상기 적분 구간 동안, 상기 적분 제어 신호에 따라 상기 적분 이득 팩터와 상기 에러 코드를 곱한 결과와 상기 이전 제 2 구동 신호를 합산하여 상기 제 2 구동 신호를 출력하는 단계
를 포함하는 디지털 LDO 레귤레이터의 동작 방법.
제 23 항에 있어서,
상기 비례 제어 신호에 따라 제 1 구간 동안 토글링하는 적분 제어 신호를 생성하는 단계는,
상기 비례 제어 신호에 따라 일정 주기로 토글링하는 상기 적분 제어 신호를 생성하는 단계;
상기 출력 전압의 정상 상태에 대응하는 에러 코드가 상기 적분 제어 신호의 소정 주기 동안 유지될 때 정상 상태 감지 신호를 비활성화시키는 단계; 및
상기 정상 상태 감지 신호에 응답하여 상기 적분 제어 신호의 토글링을 중단하는 단계
를 포함하는 디지털 LDO 레귤레이터의 동작 방법.