KR20220032897A - 버퍼회로의 불량을 감지할 수 있는 반도체장치 - Google Patents

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KR20220032897A
KR20220032897A KR1020200114790A KR20200114790A KR20220032897A KR 20220032897 A KR20220032897 A KR 20220032897A KR 1020200114790 A KR1020200114790 A KR 1020200114790A KR 20200114790 A KR20200114790 A KR 20200114790A KR 20220032897 A KR20220032897 A KR 20220032897A
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Abstract

반도체장치는 외부설정신호를 수신하는 버퍼회로를 포함하고, 상기 버퍼회로의 출력신호를 토대로 조절되는 샘플링구간동안 카운팅동작을 수행하여 샘플링코드를 생성하는 샘플링코드생성회로; 및 상기 샘플링코드를 수신하고, 상기 샘플링코드와 기준코드를 비교하여 비교플래그를 생성하는 코드비교기를 포함한다.

Description

버퍼회로의 불량을 감지할 수 있는 반도체장치{SEMICONDUCTOR DEVICE FOR DETECTING DEFECTIVE BUFFER CIRCUIT}
본 발명은 버퍼회로의 불량을 감지할 수 있는 반도체장치에 관한 것이다.
반도체장치는 커맨드 및 어드레스를 수신하여 액티브동작, 라이트동작, 리드동작 및 프리차지동작 등이 포함된 다양한 내부동작들을 수행할 수 있다. 반도체장치는 커맨드, 어드레스 및 칩선택신호 등을 수신하기 위해 다수의 버퍼들을 포함하는데 버퍼들 중 적어도 하나에 불량이 발생하는 경우 커맨드, 어드레스 및 칩선택신호 등을 토대로 수행되는 내부동작에 오동작이 발생될 수 있다.
본 발명은 버퍼회로의 불량을 감지할 수 있는 반도체장치를 제공한다.
이를 위해 본 발명은 외부설정신호를 수신하는 버퍼회로를 포함하고, 상기 버퍼회로의 출력신호를 토대로 조절되는 샘플링구간동안 카운팅동작을 수행하여 샘플링코드를 생성하는 샘플링코드생성회로; 및 상기 샘플링코드를 수신하고, 상기 샘플링코드와 기준코드를 비교하여 비교플래그를 생성하는 코드비교기를 포함하는 반도체장치를 제공한다.
또한, 본 발명은 버퍼회로의 불량 발생 여부에 따라 조절되는 샘플링구간동안 오실레이션신호를 샘플링하여 샘플링오실레이션신호를 생성하고, 상기 샘플링오실레이션신호를 카운팅하여 샘플링코드를 생성하는 샘플링코드생성회로; 및 상기 샘플링코드를 수신하고, 상기 샘플링코드와 기준코드를 비교하여 비교플래그를 생성하는 코드비교기를 포함하는 반도체장치를 제공한다.
또한, 본 발명은 커맨드어드레스 및 칩선택신호를 수신하여 내부커맨드어드레스 및 내부칩선택신호를 생성하는 버퍼회로; 상기 내부커맨드어드레스 및 상기 내부칩선택신호를 토대로 불량감지신호를 생성하는 불량감지신호생성회로; 초기화동작 시 초기화된 구동신호를 상기 불량감지신호를 토대로 로직레벨이 천이되도록 구동하는 구동신호출력회로; 초기화펄스 및 상기 구동신호를 토대로 상기 샘플링코드를 생성하는 샘플링코드출력회로; 및 상기 샘플링코드를 수신하고, 상기 샘플링코드와 기준코드를 비교하여 비교플래그를 생성하는 코드비교기를 포함하는 반도체장치를 제공한다.
본 발명에 의하면 커맨드어드레스 및 칩선택신호를 수신하는 버퍼회로에 불량이 발생되었는지 여부에 따라 샘플링구간을 조절하고, 샘플링구간동안 카운팅동작을 통해 생성된 샘플링코드를 기준코드와 비교하여 버퍼회로의 불량 여부에 대한 정보를 포함하는 비교플래그를 생성함으로써, 커맨드어드레스 및 칩선택신호를 수신하는 버퍼회로의 불량 여부를 용이하게 감지할 수 있는 효과가 있다.
도 1은 본 개시의 일 예에 따른 반도체장치의 구성을 도시한 블록도이다.
도 2는 도 1에 도시된 반도체장치에 포함된 샘플링코드생성회로의 일 예에 따른 구성을 도시한 블록도이다.
도 3은 도 2에 도시된 샘플링코드생성회로에 포함된 초기펄스생성회로의 일 예에 따른 회로도이다.
도 4는 도 2에 도시된 샘플링코드생성회로에 포함된 구동신호생성회로의 일 예에 따른 도면이다.
도 5는 도 4에 도시된 구동신호생성회로에 포함된 제1 커맨드어드레스버퍼의 일 예에 따른 회로도이다.
도 6 및 도 7은 도 5에 도시된 제1 커맨드어드레스버퍼의 동작을 설명하기 위한 타이밍도들이다.
도 8은 도 2에 도시된 샘플링코드생성회로에 포함된 샘플링코드출력회로의 일 예에 따른 도면이다.
도 9 내지 도 15는 도 1 내지 도 8에서 도시된 테스트장치의 동작을 설명하기 위한 도면들이다.
다음의 실시예들의 기재에 있어서, "기 설정된"이라는 용어는 프로세스나 알고리즘에서 매개변수를 사용할 때 매개변수의 수치가 미리 결정되어 있음을 의미한다. 매개변수의 수치는 실시예에 따라서 프로세스나 알고리즘이 시작할 때 설정되거나 프로세스나 알고리즘이 수행되는 구간 동안 설정될 수 있다.
다양한 구성요소들을 구별하는데 사용되는 "제1" 및 "제2" 등의 용어는 구성요소들에 의해 한정되지 않는다. 예를 들어, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 반대로 제2 구성요소는 제1 구성요소로 명명될 수 있다.
하나의 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 할 때 직접적으로 연결되거나 중간에 다른 구성요소를 매개로 연결될 수도 있다고 이해되어야 한다. 반면 "직접 연결되어" 및 "직접 접속되어"라는 기재는 하나의 구성요소가 다른 구성요소에 또 다른 구성요소를 사이에 두지 않고 직접 연결된다고 이해되어야 한다.
"로직하이레벨" 및 "로직로우레벨"은 신호들의 로직레벨들을 설명하기 위해 사용된다. "로직하이레벨"을 갖는 신호는 "로직로우레벨"을 갖는 신호와 구별된다. 예를 들어, 제1 전압을 갖는 신호가 "로직하이레벨"을 갖는 신호에 대응할 때 제2 전압을 갖는 신호는 "로직로우레벨"을 갖는 신호에 대응할 수 있다. 일 실시예에 따라 "로직하이레벨"은 "로직로우레벨"보다 큰 전압으로 설정될 수 있다. 한편, 신호들의 로직레벨들은 실시예에 따라서 다른 로직레벨 또는 반대의 로직레벨로 설정될 수 있다. 예를 들어, 로직하이레벨을 갖는 신호는 실시예에 따라서 로직로우레벨을 갖도록 설정될 수 있고, 로직로우레벨을 갖는 신호는 실시예에 따라서 로직하이레벨을 갖도록 설정될 수 있다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 1에 도시된 바와 같이, 본 개시의 일 실시예에 따른 반도체장치(100)는 샘플링코드생성회로(101, SAP_C GEN), 기준코드저장회로(103, REF_C STORAGE CIRCUIT) 및 코드비교기(105, CODE COMPARATOR)를 포함할 수 있다.
샘플링코드생성회로(101)는 테스트신호(TEN), 커맨드어드레스(CA) 및 칩선택신호(CS)를 반도체장치(100)의 외부장치(미도시)로부터 수신할 수 있다. 반도체장치(100)의 외부장치에는 호스트(미도시), 컨트롤러(미도시) 및 테스트장치(미도시) 등이 포함될 수 있다. 실시예에 따라서, 테스트신호(TEN)는 반도체장치(100)의 내부에서 커맨드어드레스(CA)를 디코딩하여 생성되도록 구현될 수도 있다. 테스트신호(TEN)는 테스트 수행 여부에 따라 로직레벨이 결정될 수 있다. 예를 들어, 테스트신호(TEN)는 테스트가 수행되기 전 제1 로직레벨로 설정될 수 있고, 테스트가 수행되면 제2 로직레벨로 설정될 수 있다. 본 실시예에서 제1 로직레벨은 로직로우레벨로 설정될 수 있고, 제2 로직레벨은 로직하이레벨로 설정될 수 있지만 이는 실시예일 뿐 이에 한정되지 않는다. 샘플링코드생성회로(101)는 테스트신호(TEN) 및 외부설정신호를 토대로 샘플링코드(SAP_C)를 생성할 수 있다. 본 실시예에서, 외부설정신호는 커맨드어드레스(CA) 및 칩선택신호(CS)를 포함할 수 있다. 샘플링코드생성회로(101)는 커맨드어드레스(CA) 및 칩선택신호(CS)를 수신하는 버퍼회로(도 4의 131)를 포함할 수 있다. 커맨드어드레스(CA) 및 칩선택신호(CS)는 테스트신호(TEN)에 따라 로직레벨이 변화되는 기울기가 조절되어 버퍼회로(도 4의 131)에 입력될 수 있다. 샘플링코드생성회로(101)는 커맨드어드레스(CA) 및 칩선택신호(CS)를 수신하는 버퍼회로(도 4의 131)에 불량이 발생되었는지 여부에 따라 샘플링구간을 조절하고, 샘플링구간동안 수행되는 카운팅동작을 통해 샘플링코드(SAP_C)를 생성할 수 있다. 샘플링코드(SAP_C)의 설정값은 샘플링구간동안 카운팅동작이 수행될 때마다 '1'만큼씩 상승되도록 설정될 수 있다. 예를 들어, 샘플링코드(SAP_C)가 5 비트를 포함하고, 샘플링구간동안 12회 카운팅동작이 수행된 경우를 가정할 때 샘플링코드(SAP_C)의 설정값은 이진수 스트림 '01100'(십진수 '12')으로 설정될 수 있고, 샘플링구간동안 21회 카운팅동작이 수행된 경우를 가정할 때 샘플링코드(SAP_C)의 설정값은 이진수 스트림 '10101'(십진수 '21')로 설정될 수 있다. 샘플링코드(SAP_C)는 버퍼회로(도 4의 131)에 불량이 발생되었을 경우 불량이 발생되지 않은 경우에 비해 크게 설정되는 샘플링구간동안 수행되는 카운팅동작에 의해 생성될 수 있다. 본 실시예에서 샘플링코드생성회로(101)는 버퍼회로(도 4의 131)에 불량이 발생되었을 때에는 불량이 발생되지 않은 경우에 비해 샘플링구간을 크게 조절할 수 있지만 이는 실시예일 뿐 이와 같은 조절 방식에 한정되지는 않는다.
기준코드저장회로(103)는 테스트신호(TEN)를 반도체장치(100)의 외부장치(미도시)로부터 수신할 수 있다. 기준코드저장회로(103)는 테스트가 수행되기 전 기준코드(REF_C)를 저장할 수 있다. 기준코드저장회로(103)는 기준코드(REF_C)를 저장하기 위한 저장매체를 포함할 수 있다. 기준코드저장회로(103)에 포함된 저장매체는 퓨즈(미도시) 및 래치(미도시) 등으로 구현될 수 있다. 기준코드저장회로(103)는 테스트신호(TEN)를 토대로 저장된 기준코드(REF_C)를 출력할 수 있다. 기준코드저장회로(103)는 테스트가 수행될 때 기준코드(REF_C)를 출력할 수 있다. 기준코드(REF_C)는 다수의 비트들을 포함할 수 있다. 기준코드(REF_C)의 설정값은 버퍼회로(도 4의 131)에 불량이 발생되었지 여부를 판별할 수 있는 기준이 되도록 설정될 수 있다. 예를 들어, 기준코드(REF_C)의 설정값이 이진수 스트림 '01111'(십진수 '15')로 설정될 때 버퍼회로(도 4의 131)에 불량이 발생되었을 때의 기준은 샘플링구간동안 15회를 초과한 카운팅동작이 수행되는 경우로 설정된다.
코드비교기(105)는 샘플링코드생성회로(101)로부터 샘플링코드(SAP_C)를 수신할 수 있고, 기준코드저장회로(103)로부터 기준코드(REF_C)를 수신할 수 있다. 코드비교기(105)는 샘플링코드(SAP_C) 및 기준코드(REF_C)를 토대로 비교플래그(COM_FLAG)를 생성할 수 있다. 코드비교기(105)는 샘플링코드(SAP_C) 및 기준코드(REF_C)를 비교하여 비교플래그(COM_FLAG)의 로직레벨을 설정할 수 있다. 예를 들어, 코드비교기(105)는 샘플링코드(SAP_C)의 설정값이 기준코드(REF_C)의 설정값 이하일 때 제1 로직레벨의 비교플래그(COM_FLAG)를 생성할 수 있고, 샘플링코드(SAP_C)의 설정값이 기준코드(REF_C)의 설정값보다 클 때 제2 로직레벨의 비교플래그(COM_FLAG)를 생성할 수 있다. 예를 들어, 기준코드(REF_C)가 이진수 스트림 '01111'(십진수 '15')로 설정된 상태에서 버퍼회로(도 4의 131)에 불량이 발생되지 않아 샘플링코드(SAP_C)의 설정값이 이진수 스트림 '01100'(십진수 '12')으로 설정될 때 코드비교기(105)는 제1 로직레벨의 비교플래그(COM_FLAG)를 생성할 수 있다. 마찬가지로, 기준코드(REF_C)가 이진수 스트림 '01111'(십진수 '15')로 설정된 상태에서 버퍼회로(도 4의 131)에 불량이 발생되어 샘플링코드(SAP_C)의 설정값이 이진수 스트림 '10101'(십진수 '21')로 설정될 때 코드비교기(105)는 제2 로직레벨의 비교플래그(COM_FLAG)를 생성할 수 있다. 이상 살펴본 바와 같이, 비교플래그(COM_FLAG)는 버퍼회로(도 4의 131)의 불량 여부에 대한 정보를 포함하므로, 비교플래그(COM_FLAG)의 로직레벨을 통해 버퍼회로(도 4의 131)의 불량 여부가 용이하게 확인될 수 있다.
도 2에 도시된 바와 같이, 샘플링코드생성회로(101)는 초기화펄스생성회로(111), 구동신호생성회로(113) 및 샘플링코드출력회로(115)를 포함할 수 있다.
초기화펄스생성회로(111)는 초기화신호(INT)를 토대로 초기화펄스(INTP)를 생성할 수 있다. 초기화펄스생성회로(111)는 실시예에 따라서, 반도체장치(100)의 외부로부터 초기화신호(INT)를 수신하거나 반도체장치(100)의 내부에서 생성된 초기화신호(INT)를 수신할 수 있다. 초기화신호(INT)는 반도체장치(100)의 초기화동작구간동안 기설정된 로직레벨을 갖도록 설정될 수 있다. 반도체장치(100)의 초기화동작구간은 반도체장치(100)에 전원이 공급되기 시작하는 시점부터 전원이 안정적으로 공급되는 시점까지의 구간으로 설정될 수 있지만 초기화동작구간은 실시예에 따라서 다양하게 설정될 수 있다. 본 실시예에서 초기화신호(INT)는 초기화동작구간동안 제2 로직레벨로 설정되고, 초기화동작구간이 종료되는 시점에서 제2 로직레벨에서 제1 로직레벨로 천이하도록 설정될 수 있지만 이는 실시예일 뿐 이에 한정되지는 않는다. 초기화펄스생성회로(111)는 초기화신호(INT)의 로직레벨이 천이되는 시점에서 초기화펄스(INTP)를 발생시킬 수 있다. 초기화펄스생성회로(111)는 초기화동작구간이 종료되는 시점에 동기하여 초기화펄스(INTP)를 발생시킬 수 있다. 본 실시예에서, 초기화펄스(INTP)는 로직로우레벨의 펄스로 발생되지만 이는 실시예일 뿐 이에 한정되지는 않는다.
구동신호생성회로(113)는 초기화신호(INT), 테스트신호(TEN), 기준전압(VREF), 커맨드어드레스(CA) 및 칩선택신호(CS)를 토대로 구동신호(PDS)를 생성할 수 있다. 구동신호생성회로(113)는 초기화동작이 수행되는 구간동안 제2 로직레벨의 초기화신호(INT)에 의해 구동신호(PDS)를 제1 로직레벨로 초기화할 수 있다. 구동신호생성회로(113)는 초기화동작이 종료되어 초기화신호(INT)가 제1 로직레벨에서 제2 로직레벨로 천이된 후 테스트신호(TEN)가 제2 로직레벨로 설정되어 테스트가 수행될 때 기준전압(VREF)을 토대로 수신되는 커맨드어드레스(CA) 및 칩선택신호(CS)에 의해 구동신호(PDS)의 레벨이 제1 로직레벨에서 제2 로직레벨로 상승되도록 구동신호(PDS)를 구동할 수 있다. 구동신호(PDS)의 레벨이 제1 로직레벨에서 제2 로직레벨로 상승될 때까지 필요한 구간은 커맨드어드레스(CA) 및 칩선택신호(CS)가 기준전압(VREF)보다 높은 레벨로 입력되는 구간이 짧아질수록 길게 설정될 수 있다. 버퍼회로(도 4의 131)에 불량이 발생되면 기준전압(VREF)보다 높은 레벨로 입력되는 커맨드어드레스(CA) 및 칩선택신호(CS)를 제대로 수신하지 못하므로 구동신호(PDS)의 레벨이 제1 로직레벨에서 제2 로직레벨로 상승될 때까지 필요한 구간이 버퍼회로(도 4의 131)에 불량이 발생되지 않는 경우에 비해 길게 설정될 수 있다.
샘플링코드출력회로(115)는 초기화펄스생성회로(111)로부터 초기화펄스(INTP)를 수신할 수 있고, 구동신호생성회로(113)로부터 구동신호(PDS)를 수신할 수 있다. 샘플링코드출력회로(115)는 초기화펄스(INTP) 및 구동신호(PDS)를 토대로 샘플링코드(SAP_C)를 생성할 수 있다. 샘플링코드출력회로(115)는 초기화동작이 종료되어 초기화펄스(INTP)가 발생되고, 구동신호(PDS)가 제2 로직레벨로 상승될 때 오실레이션신호(도 8의 OSC)를 샘플링하여 샘플링오실레이션신호(도 8의 S_OSC)를 생성하고, 샘플링오실레이션신호(도 8의 S_OSC)를 카운팅하는 카운팅동작을 수행하여 샘플링코드(SAP_C)를 생성할 수 있다. 샘플링코드출력회로(115)는 버퍼회로(도 4의 131)에 불량이 발생되어 구동신호(PDS)의 레벨이 제1 로직레벨에서 제2 로직레벨로 상승될 때까지 필요한 구간이 길어지면 샘플링오실레이션신호(도 8의 S_OSC)를 카운팅하는 횟수가 증가하므로 버퍼회로(도 4의 131)에 불량이 발생되지 않는 경우에 비해 설정값이 크게 설정되는 샘플링코드(SAP_C)를 생성할 수 있다.
도 3에 도시된 바와 같이, 초기화펄스생성회로(111)는 반전지연회로(121) 및 펄스출력회로(123)를 포함할 수 있다. 반전지연회로(121)는 인버터체인으로 구현될 수 있다. 반전지연회로(121)는 초기화신호(INT)를 수신하여 지연구간만큼 지연시키고, 반전시켜 출력할 수 있다. 펄스출력회로(123)는 초기화신호(INT) 및 반전지연회로(121)의 출력신호를 입력받아 논리합 연산을 수행하여 초기화펄스(INTP)를 생성할 수 있다. 초기화펄스생성회로(111)는 초기화동작이 종료될 때 로직하이레벨에서 로직로우레벨로 천이하는 초기화신호(INT)를 수신하여 초기화동작이 종료되는 시점에 동기하여 초기화펄스(INTP)를 발생시킬 수 있다. 초기화펄스(INTP)는 초기화동작이 종료되는 시점에서 반전지연회로(121)에 의해 설정되는 지연구간만큼 로직하이레벨로 발생되도록 설정될 수 있다.
도 4에 도시된 바와 같이, 구동신호생성회로(113)는 버퍼회로(131), 불량감지신호생성회로(133) 및 구동신호출력회로(135)를 포함할 수 있다.
버퍼회로(131)는 제1 버퍼(131_1), 제2 버퍼(131_2), 제3 버퍼(131_3), 제4 버퍼(131_4), 제5 버퍼(131_5), 제6 버퍼(131_6), 제7 버퍼(131_7) 및 제8 버퍼(131_8)를 포함할 수 있다. 제1 버퍼(131_1)는 테스트신호(TEN) 및 기준전압(VREF)을 토대로 커맨드어드레스의 제1 비트(CA<1>)로부터 내부커맨드어드레스의 제1 비트(ICA<1>)를 생성할 수 있다. 제1 버퍼(131_1)는 테스트가 수행되어 제2 로직레벨의 테스트신호(TEN)가 입력될 때 기준전압(VREF)을 토대로 커맨드어드레스의 제1 비트(CA<1>)를 버퍼링하여 내부커맨드어드레스의 제1 비트(ICA<1>)를 생성할 수 있다. 제2 내지 제7 버퍼(131_2~131_7)는 테스트신호(TEN) 및 기준전압(VREF)을 토대로 커맨드어드레스의 제2 내지 제7 비트(CA<2:7>)로부터 내부커맨드어드레스의 제2 내지 제7 비트(ICA<2:7>)를 생성할 수 있다. 제2 내지 제7 버퍼(131_2~131_7)는 테스트가 수행되어 제2 로직레벨의 테스트신호(TEN)가 입력될 때 기준전압(VREF)을 토대로 커맨드어드레스의 제2 내지 제7 비트(CA<2:7>)를 버퍼링하여 내부커맨드어드레스의 제2 내지 제7 비트(ICA<2:7>)를 생성할 수 있다. 제8 버퍼(131_8)는 테스트신호(TEN) 및 기준전압(VREF)을 토대로 칩선택신호(CS)로부터 내부칩선택신호(ICS)를 생성할 수 있다. 제8 버퍼(131_8)는 테스트가 수행되어 제2 로직레벨의 테스트신호(TEN)가 입력될 때 기준전압(VREF)을 토대로 칩선택신호(CS)를 버퍼링하여 내부칩선택신호(ICS)를 생성할 수 있다. 테스트가 수행되어 버퍼회로(131)에 입력되는 커맨드어드레스의 제1 내지 제7 비트(CA<1:7>) 및 칩선택신호(CS) 각각은 테스트펄스폭만큼 로직하이레벨을 갖도록 설정되는 것이 바람직하다. 버퍼회로(131)에 포함된 제1 내지 제8 버퍼(131_1~131_8) 중 적어도 하나에 불량이 발생할 때 내부커맨드어드레스의 제1 내지 제7 비트(ICA<1:7>) 및 내부칩선택신호(ICS) 중 적어도 하나가 로직하이레벨로 설정되는 펄스폭이 테스트펄스폭보다 작게 설정될 수 있다. 예를 들어, 버퍼회로(131)에 포함된 제3 버퍼(131_3)에 불량이 발생할 때 내부커맨드어드레스의 제3 비트(ICA<3>)가 로직하이레벨로 설정되는 펄스폭이 테스트펄스폭보다 작게 설정된다.
불량감지신호생성회로(133)는 앤드게이트들(133_1~133_6) 및 낸드게이트(133_7)를 포함할 수 있다. 앤드게이트(133_1)는 내부커맨드어드레스의 제1 비트(ICA<1>) 및 내부커맨드어드레스의 제2 비트(ICA<2>)를 수신하여 논리곱 연산을 수행할 수 있다. 앤드게이트(133_2)는 내부커맨드어드레스의 제3 비트(ICA<3>) 및 내부커맨드어드레스의 제4 비트(ICA<4>)를 수신하여 논리곱 연산을 수행할 수 있다. 앤드게이트(133_3)는 내부커맨드어드레스의 제5 비트(ICA<5>) 및 내부커맨드어드레스의 제6 비트(ICA<6>)를 수신하여 논리곱 연산을 수행할 수 있다. 앤드게이트(133_4)는 내부커맨드어드레스의 제7 비트(ICA<7>) 및 내부칩선택신호(ICS)를 수신하여 논리곱 연산을 수행할 수 있다. 앤드게이트들(133_5)는 앤드게이트(133_1)의 출력신호 및 앤드게이트(133_2)의 출력신호를 수신하여 논리곱 연산을 수행할 수 있다. 앤드게이트들(133_6)는 앤드게이트(133_3)의 출력신호 및 앤드게이트(133_4)의 출력신호를 수신하여 논리곱 연산을 수행할 수 있다. 낸드게이트(133_7)는 앤드게이트(133_5)의 출력신호 및 앤드게이트(133_6)의 출력신호를 수신하여 부정논리곱 연산을 수행하여 불량감지신호(FDET)를 생성할 수 있다. 불량감지신호생성회로(133)는 내부커맨드어드레스의 제1 내지 제7 비트(ICA<1:7>) 및 내부칩선택신호(ICS)를 토대로 불량감지신호(FDET)를 생성할 수 있다. 불량감지신호생성회로(133)는 내부커맨드어드레스의 제1 내지 제7 비트(ICA<1:7>) 및 내부칩선택신호(ICS)가 모두 로직하이레벨인 구간동안 로직로우레벨로 설정되는 불량감지신호(FDET)를 생성할 수 있다. 불량감지신호(FDET)가 로직로우레벨로 설정되는 구간은 버퍼회로(131)에 불량이 발생될 때보다 버퍼회로(131)에 불량이 발생되지 않을 때 더 길게 형성된다.
구동신호출력회로(135)는 PMOS 트랜지스터(135_1), 저항소자(135_3), NMOS 트랜지스터(135_5), 커패시터(135_7) 및 인버터들(135_8, 135_9)을 포함할 수 있다. PMOS 트랜지스터(135_1) 및 저항소자(135_3)는 전원전압(VDD)과 노드(nd131) 사이에 직렬 연결되어 불량감지신호(FDET)가 로직로우레벨로 설정되는 구간동안 노드(nd131)를 전원전압(VDD)으로 구동할 수 있다. 노드(nd131)의 전압은 불량감지신호(FDET)가 로직로우레벨로 설정되는 구간이 길어질수록 빠르게 로직하이레벨로 구동될 수 있다. NMOS 트랜지스터(135_5)는 노드(nd131)와 접지전압(VSS) 사이에 연결되어 초기화동작이 수행되는 구간동안 로직하이레벨을 갖는 초기화신호(INT)가 입력될 때 노드(nd131)를 접지전압(VSS)으로 구동하여 로직로우레벨로 초기화시킬 수 있다. 커패시터(135_7)는 노드(nd131)와 접지전압(VSS) 사이에 연결되어 노드(nd131)의 전압을 안정적으로 유지할 수 있다. 인버터들(135_8, 135_9)은 노드(nd131)의 신호를 버퍼링하여 구동신호(PDS)로 출력할 수 있다.
도 5에 도시된 바와 같이, 제1 버퍼(131_1)는 선택입력회로(137) 및 차동증폭회로(139)를 포함할 수 있다.
선택입력회로(137)는 인버터(137_1) 및 전달게이트들(137_3, 137_5)을 포함할 수 있다. 인버터(137_1)는 테스트신호(TEN)를 반전버퍼링하여 출력할 수 있다. 전달게이트(137_3)는 테스트가 수행되지 않아 테스트신호(TEN)가 로직로우레벨인 상태에서 턴온되어 커맨드어드레스의 제1 비트(CA<1>)를 선택커맨드어드레스의 제1 비트(SCA<1>)로 전달할 수 있다. 전달게이트(137_5)는 테스트가 수행되어 테스트신호(TEN)가 로직하이레벨인 상태에서 턴온되어 커맨드어드레스의 제1 비트(CA<1>)를 선택커맨드어드레스의 제1 비트(SCA<1>)로 전달할 수 있다. 본 실시예에서 전달게이트(137_5)의 저항값이 전달게이트(137_3)의 저항값보다 크게 설정될 수 있다. 따라서, 선택커맨드어드레스의 제1 비트(SCA<1>)가 로직로우레벨에서 로직하이레벨로 천이하는 기울기가 테스트가 수행될 때가 테스트가 수행되지 않을 때에 비해 보다 완만하게 설정될 수 있다. 전달게이트(137_5)의 저항값 및 전달게이트(137_3)의 저항값은 실시예에 따라서 다양하게 설정될 수 있다.
차동증폭회로(139)는 선택입력회로(137)로부터 선택커맨드어드레스의 제1 비트(SCA<1>)를 수신할 수 있다. 차동증폭회로(139)는 선택커맨드어드레스의 제1 비트(SCA<1>)를 기준전압(VREF)을 토대로 차동증폭하여 내부커맨드어드레스의 제1 비트(ICA<1>)를 생성할 수 있다. 예를 들어, 차동증폭회로(139)는 선택커맨드어드레스의 제1 비트(SCA<1>)가 기준전압(VREF) 이하의 레벨일 때 로직로우레벨의 내부커맨드어드레스의 제1 비트(ICA<1>)를 생성할 수 있고, 선택커맨드어드레스의 제1 비트(SCA<1>)가 기준전압(VREF)보다 큰 레벨일 때 로직하이레벨의 내부커맨드어드레스의 제1 비트(ICA<1>)를 생성할 수 있다.
도 6 및 도 7을 참고하면 테스트 수행 여부에 따라 로직레벨이 천이하는 기울기가 조절되는 선택커맨드어드레스의 제1 비트(SCA<1>)의 파형과 내부커맨드어드레스의 제1 비트(ICA<1>)의 펄스폭을 확인할 수 있다.
도 6에 도시된 바와 같이, 테스트가 수행되지 않아 테스트신호(TEN)가 로직로우레벨("L")인 상태에서는 전달게이트(137_5)보다 저항값이 작게 설정된 전달게이트(137_3)를 통해 커맨드어드레스의 제1 비트(CA<1>)가 입력되므로, 선택커맨드어드레스의 제1 비트(SCA<1>)는 제1 기울기(Slope1)로 로직로우레벨에서 로직하이레벨로 천이하고, 내부커맨드어드레스의 제1 비트(ICA<1>)는 제1 펄스폭(PW1) 구간동안 로직하이레벨로 생성된다.
도 7에 도시된 바와 같이, 테스트가 수행되어 테스트신호(TEN)가 로직하이레벨("H")인 상태에서는 전달게이트(137_3)보다 저항값이 크게 설정된 전달게이트(137_5)를 통해 커맨드어드레스의 제1 비트(CA<1>)가 입력되므로, 선택커맨드어드레스의 제1 비트(SCA<1>)는 제2 기울기(Slope2)로 로직로우레벨에서 로직하이레벨로 천이하고, 내부커맨드어드레스의 제1 비트(ICA<1>)는 제2 펄스폭(PW2) 구간동안 로직하이레벨로 생성된다. 제2 기울기(Slope2)는 제1 기울기(Slope1)보다 완만하게 설정되므로, 제2 펄스폭(PW2)은 제1 펄스폭(PW1)보다 작게 설정된다.
도 8에 도시된 바와 같이, 샘플링코드출력회로(115)는 샘플링구간신호생성회로(141), 오실레이션신호생성회로(143), 오실레이션신호샘플링회로(145) 및 카운터(147)를 포함할 수 있다.
샘플링구간신호생성회로(141)는 PMOS 트랜지스터(141_1) 및 NMOS 트랜지스터들(141_3, 141_5)를 포함할 수 있다. PMOS 트랜지스터(141_1)는 전원전압(VDD)과 노드(nd141) 사이에 연결되어 초기화펄스(INTP)에 응답하여 턴온될 수 있다. NMOS 트랜지스터들(141_3, 141_5)은 노드(nd141) 및 접지전압(VSS) 사이에 직렬 연결될 수 있다. NMOS 트랜지스터(141_3)는 초기화펄스(INTP)에 응답하여 턴온될 수 있고, NMOS 트랜지스터(141_5)는 구동신호(PDS)에 응답하여 턴온될 수 있다. 샘플링구간신호생성회로(141)는 초기화펄스(INTP) 및 구동신호(PDS)를 토대로 샘플링구간신호(SAP_EN)를 생성할 수 있다. 샘플링구간신호생성회로(141)는 초기화동작이 종료되는 시점에 동기하여 초기화펄스(INTP)가 로직로우레벨로 발생될 때 턴온되는 PMOS 트랜지스터(141_1)에 의해 노드(nd141)를 전원전압(VDD)으로 구동하여 샘플링구간신호(SAP_EN)를 로직하이레벨로 설정할 수 있다. 샘플링구간신호생성회로(141)는 초기화펄스(INTP)가 로직로우레벨로 발생되고 난 후 초기화펄스(INTP)가 로직하이레벨을 유지하는 상태에서 구동신호(PDS)가 로직로우레벨에서 로직하이레벨로 천이하는 시점에서 턴온되는 NMOS 트랜지스터들(141_3, 141_5)에 의해 노드(nd141)를 접지전압(VSS)으로 구동하여 샘플링구간신호(SAP_EN)를 로직로우레벨로 설정할 수 있다.
오실레이션신호생성회로(143)는 오실레이션신호(OSC)를 생성할 수 있다. 오실레이션신호(OSC)는 일정 주기를 갖는 주기신호로 설정될 수 있다. 오실레이션신호생성회로(143)는 일반적인 오실레이터(Oscilator)로 구현될 수 있다.
오실레이션신호샘플링회로(145)는 샘플링구간신호생성회로(141)로부터 샘플링구간신호(SAP_EN)를 수신할 수 있고, 오실레이션신호생성회로(143)로부터 오실레이션신호(OSC)를 수신할 수 있다. 오실레이션신호샘플링회로(145)는 샘플링구간신호(SAP_EN)가 로직하이레벨로 설정된 구간동안 오실레이션신호(OSC)를 샘플링하여 샘플링오실레이션신호(S_OSC)를 생성할 수 있다. 오실레이션신호샘플링회로(145)는 초기화동작이 종료되는 시점에 동기하여 초기화펄스(INTP)가 로직로우레벨로 발생되는 시점부터 구동신호(PDS)가 로직로우레벨에서 로직하이레벨로 천이하는 시점까지의 구간동안 발생되는 오실레이션신호(OSC)를 샘플링오실레이션신호(S_OSC)로 출력할 수 있다.
카운터(147)는 오실레이션신호샘플링회로(145)로부터 샘플링오실레이션신호(S_OSC)를 수신할 수 있다. 카운터(147)는 샘플링오실레이션신호(S_OSC)를 카운팅하여 샘플링코드(SAP_C)를 생성할 수 있다. 샘플링코드(SAP_C)의 설정값은 샘플링구간동안 카운팅동작이 수행될 때마다 변화되도록 설정될 수 있다. 예를 들어, 샘플링코드(SAP_C)가 5 비트이고, '00000'으로 초기화된 상태에서 카운터(147)는 샘플링오실레이션신호(S_OSC)의 첫번째 펄스를 카운팅하여 이진수 스트림 '00001'(십진수 '1')로 설정된 샘플링코드(SAP_C)를 생성할 수 있고, 샘플링오실레이션신호(S_OSC)의 두번째 펄스를 카운팅하여 이진수 스트림 '00010'(십진수 '2')로 설정된 샘플링코드(SAP_C)를 생성할 수 있다. 마찬가지로 카운터(147)는 샘플링오실레이션신호(S_OSC)의 30번째 펄스를 카운팅하여 이진수 스트림 '11110'(십진수 '30')로 설정된 샘플링코드(SAP_C)를 생성할 수 있고, 샘플링오실레이션신호(S_OSC)의 31번째 펄스를 카운팅하여 이진수 스트림 '11111'(십진수 '31')로 설정된 샘플링코드(SAP_C)를 생성할 수 있다. 본 실시예에서 샘플링코드(SAP_C)가 5 비트이고, 카운터(147)는 샘플링오실레이션신호(S_OSC)의 31번째 펄스까지 카운팅하는 경우를 예를 들어 설명하였지만 이는 실시예일 뿐 이에 한정되지는 않는다.
도 9를 참고하여 반도체장치(100)의 테스트동작을 살펴보면 다음과 같다.
도 9에 도시된 바와 같이, 초기화동작이 수행(S101)되면 초기화신호(INT)가 로직하이레벨로 설정되어 구동신호(PDS)가 로직로우레벨로 초기화된다. 초기화동작이 종료된 후 테스트동작이 개시되면 커맨드 및 어드레스가 버퍼회로(131)에 입력된다.(S103) 버퍼회로(131)의 불량 여부에 따라 샘플링구간이 조절되고, 샘플링구간동안 샘플링오실레이션신호(S_OSC)가 카운팅되어 샘플링코드(SAP_C)가 생성된다.(S105) 샘플링코드(SAP_C)는 버퍼회로(도 4의 131)에 불량이 발생되었지 여부를 판별할 수 있는 기준이 되도록 설정된 기준코드(REF_C)와 비교된다.(S107) 샘플링코드(SAP_C) 및 기준코드(REF_C)의 비교 결과에 따라 비교플래그(COM_FLAG)가 생성된다.(S109) 반도체장치(100)의 테스트동작이 수행될 때 생성되는 비교플래그(COM_FLAG)는 버퍼회로(131)의 불량 여부에 대한 정보를 포함하므로, 비교플래그(COM_FLAG)의 로직레벨을 통해 버퍼회로(131)의 불량 여부가 용이하게 확인될 수 있다.
도 10 내지 도 14를 참고하여 버퍼회로(131)에 불량이 발생하지 않은 상태에서 수행되는 반도체장치(100)의 테스트동작을 살펴보면 다음과 같다.
도 10 및 도 11에 도시된 바와 같이, 초기화동작이 수행되는 구간동안 초기화신호(INT)가 로직하이레벨로 설정되면 구동신호출력회로(135)에 포함된 NMOS 트랜지스터(135_5)가 턴온되어 노드(nd131)가 접지전압(VSS)에 의해 구동되고, 인버터들(135_8, 135_9)를 통해 출력되는 구동신호(PDS)는 로직로우레벨로 초기화된다.
도 10 및 도 12에 도시된 바와 같이, 초기화동작이 종료되어 초기화펄스(INTP)가 로직로우레벨로 발생되면 샘플링구간신호생성회로(141)에 포함된 PMOS 트랜지스터(141_1)가 턴온되어 노드(nd141)는 전원전압(VDD)에 의해 구동되고, 노드(nd141)에서 출력되는 샘플링구간신호(SAP_EN)는 로직하이레벨("H")로 설정된다.
도 10 및 도 13에 도시된 바와 같이, 테스트가 수행되어 커맨드어드레스의 제1 내지 제7 비트(CA<1:7>) 및 칩선택신호(CS) 각각이 테스트펄스폭만큼 로직하이레벨을 갖도록 설정되어 버퍼회로(131)에 입력되면 버퍼회로(131)에서 출력되는 내부커맨드어드레스의 제1 내지 제7 비트(CA<1:7>) 및 내부칩선택신호(ICS)는 모두 동일한 내부테스트펄스폭(td1)을 갖는 신호로 생성된다. 불량감지신호생성회로(133)는 동일한 내부테스트펄스폭(td1)을 갖는 제1 내지 제7 비트(CA<1:7>) 및 내부칩선택신호(ICS)를 순차적으로 입력받아 불량감지신호(FDET)를 생성하므로, 불량감지신호(FDET)는 순차적으로 내부테스트펄스폭(td1)만큼 로직로우레벨로 설정된다. 구동신호출력회로(135)는 불량감지신호(FDET)에 의해 구동신호(PDS)가 로직로우레벨에서 로직하이레벨로 천이되도록 구동신호(PDS)의 전압을 기설정된 전압차(△V)만큼 상승시킬 수 있다.
도 10 및 도 14에 도시된 바와 같이, 초기화펄스(INTP)가 초기화동작이 종료된 후 로직하이레벨("H")을 유지하는 상태에서 구동신호(PDS)가 로직하이레벨("H")로 천이할 때 샘플링구간신호생성회로(141)에 포함된 NMOS 트랜지스터(141_3, 141_5)가 턴온되어 노드(nd141)는 접지전압(VSS)에 의해 구동되고, 노드(nd141)에서 출력되는 샘플링구간신호(SAP_EN)는 로직로우레벨("L")로 설정된다.
도 10에 도시된 바와 같이, 샘플링구간신호(SAP_EN)가 초기화펄스(INTP)에 의해 로직로우레벨에서 로직하이레벨로 천이하는 시점부터 구동신호(PDS)에 의해 로직하이레벨에서 로직로우레벨로 천이하는 시점까지의 구간은 샘플링구간(spd1)으로 설정된다. 도 10 및 도 12에 도시된 바와 같이, 오실레이션신호샘플링회로(145)는 샘플링구간(spd1) 동안 오실레이션신호생성회로(143)에서 생성된 오실레이션신호(OSC)를 샘플링하여 샘플링오실레이션신호(S_OSC)를 생성하고, 카운터(147)는 샘플링오실레이션신호(S_OSC)를 카운팅하여 샘플링코드(SAP_C)를 생성한다. 샘플링코드(SAP_C)의 설정값은 샘플링구간(spd1)동안 12회 카운팅동작이 수행되므로, 이진수 스트림 '01100'(십진수 '12')으로 설정된다. 이때, 기준코드(REF_C)의 설정값은 샘플링코드(SAP_C)의 설정값보다 큰 이진수 스트림 '01111'(십진수 '15')로 설정되어 있으므로, 비교플래그(COM_FLAG)는 로직로우레벨로 생성된다. 로직로우레벨의 비교플래그(COM_FLAG)를 통해 버퍼회로(131)에 불량이 발생되지 않았다는 정보가 확인될 수 있다.
도 15를 참고하여 버퍼회로(131)에 포함된 제1 내지 제8 버퍼(131_1~131_8) 중 제7 버퍼(131_7)에 불량이 발생한 상태에서 수행되는 반도체장치(100)의 테스트동작을 살펴보면 다음과 같다.
우선, 초기화동작이 수행되는 구간동안 초기화신호(INT)가 로직하이레벨로 설정되면 구동신호(PDS)는 로직로우레벨로 초기화된다.
다음으로, 초기화동작이 종료되어 초기화펄스(INTP)가 로직로우레벨로 발생되면 샘플링구간신호(SAP_EN)는 로직하이레벨로 설정된다.
다음으로, 테스트가 수행되어 커맨드어드레스의 제1 내지 제7 비트(CA<1:7>) 및 칩선택신호(CS) 각각이 테스트펄스폭만큼 로직하이레벨을 갖도록 설정되어 제1 내지 제8 버퍼(131_1~131_8)에 입력되면 제1 내지 제6 버퍼(131_1~131_6) 및 제8 버퍼(131_8)에서 출력되는 내부커맨드어드레스의 제1 내지 제6 비트(CA<1:6>) 및 내부칩선택신호(ICS)는 모두 동일한 제1 내부테스트펄스폭(td2)을 갖는 신호로 생성되고, 제7 버퍼(131_7)에서 출력되는 내부커맨드어드레스의 제7 비트(CA<7>)는 제2 내부테스트펄스폭(td3)을 갖는 신호로 생성된다. 불량감지신호(FDET)는 불량이 발생된 제7 버퍼(131_7)에서 출력되는 내부커맨드어드레스의 제7 비트(CA<7>)에 의해 순차적으로 제2 내부테스트펄스폭(td3)만큼 로직로우레벨로 설정된다. 구동신호(PDS)는 불량감지신호(FDET)에 의해 전압차(△V)만큼 전압이 상승하여 구동신호(PDS)의 로직레벨은 로직로우레벨에서 로직하이레벨로 천이된다.
다음으로, 초기화펄스(INTP)가 초기화동작이 종료된 후 로직하이레벨을 유지하는 상태에서 구동신호(PDS)가 로직하이레벨로 천이할 때 샘플링구간신호(SAP_EN)는 로직로우레벨로 설정된다. 샘플링구간신호(SAP_EN)가 초기화펄스(INTP)에 의해 로직로우레벨에서 로직하이레벨로 천이하는 시점부터 구동신호(PDS)에 의해 로직하이레벨에서 로직로우레벨로 천이하는 시점까지의 구간은 샘플링구간(spd2)으로 설정된다. 샘플링코드(SAP_C)의 설정값은 샘플링구간(spd2)동안 21회 카운팅동작이 수행되므로, 이진수 스트림 '10101'(십진수 '21')로 설정된다. 이때, 기준코드(REF_C)의 설정값은 샘플링코드(SAP_C)의 설정값보다 작은 이진수 스트림 '01111'(십진수 '15')로 설정되어 있으므로, 비교플래그(COM_FLAG)는 로직하이레벨로 생성된다. 로직하이레벨의 비교플래그(COM_FLAG)를 통해 버퍼회로(131)에 불량이 발생되었다는 정보가 확인될 수 있다.
이제까지 본 발명에 대하여 실시예들을 중심으로 살펴보았다. 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 그러므로 개시된 실시예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.
100: 반도체장치 101: 샘플링코드생성회로
103: 기준코드저장회로 105: 코드비교기
101: 샘플링코드생성회로 111: 초기화펄스생성회로
113: 구동신호생성회로 115: 샘플링코드출력회로

Claims (23)

  1. 외부설정신호를 수신하는 버퍼회로를 포함하고, 상기 버퍼회로의 출력신호를 토대로 조절되는 샘플링구간동안 카운팅동작을 수행하여 샘플링코드를 생성하는 샘플링코드생성회로; 및
    상기 샘플링코드를 수신하고, 상기 샘플링코드와 기준코드를 비교하여 비교플래그를 생성하는 코드비교기를 포함하는 반도체장치.
  2. 제 1 항에 있어서, 상기 버퍼회로는 커맨드어드레스 및 칩선택신호를 포함하는 상기 외부설정신호를 수신하는 반도체장치.
  3. 제 1 항에 있어서, 상기 샘플링코드생성회로는 상기 버퍼회로에 불량이 발생되었을 때 상기 버퍼회로에 불량이 발생되지 않았을 때에 비해 상기 샘플링구간을 크게 설정하는 반도체장치.
  4. 제 1 항에 있어서, 상기 샘플링코드생성회로는 상기 샘플링구간동안 오실레이션신호를 샘플링하고, 상기 샘플링된 오실레이션신호를 카운팅하여 상기 샘플링코드를 생성하는 반도체장치.
  5. 제 4 항에 있어서, 상기 샘플링코드생성회로는
    상기 버퍼회로의 출력신호를 토대로 구동신호를 생성하는 구동신호생성회로; 및
    초기화펄스 및 상기 구동신호를 토대로 상기 샘플링코드를 생성하는 샘플링코드출력회로를 포함하는 반도체장치.
  6. 제 5 항에 있어서, 상기 샘플링코드생성회로는
    초기화동작이 종료되는 시점에서 상기 초기화펄스를 생성하는 초기화펄스생성회로를 더 포함하는 반도체장치.
  7. 제 5 항에 있어서, 상기 구동신호생성회로는
    상기 버퍼회로에 불량이 발생되었을 때 상기 버퍼회로에 불량이 발생되지 않았을 때에 비해 로직레벨이 천이되는 구간이 길게 설정되는 상기 구동신호를 생성하는 반도체장치.
  8. 제 5 항에 있어서, 상기 구동신호생성회로는
    상기 버퍼회로의 출력신호를 토대로 불량감지신호를 생성하는 불량감지신호생성회로; 및
    초기화동작 시 제1 로직레벨로 설정되는 상기 구동신호를 상기 불량감지신호를 토대로 제2 로직레벨로 구동하는 구동신호출력회로를 포함하는 반도체장치.
  9. 제 5 항에 있어서, 상기 샘플링코드출력회로는
    상기 샘플링구간동안 오실레이션신호를 샘플링하여 샘플링오실레이션신호를 생성하는 오실레이션신호샘플링회로; 및
    상기 샘플링오실레이션신호를 카운팅하여 상기 샘플링코드의 설정값을 변화시키는 카운터를 포함하는 반도체장치.
  10. 제 5 항에 있어서, 상기 샘플링구간은 상기 초기화펄스가 발생되는 시점부터 상기 구동신호의 로직레벨이 천이되는 시점까지의 구간으로 설정되는 반도체장치.
  11. 제 1 항에 있어서, 상기 버퍼회로의 불량 여부를 판단하는 기준이 되는 상기 기준코드를 생성하는 기준코드생성회로를 더 포함하는 반도체장치.
  12. 제 1 항에 있어서, 상기 버퍼회로는 테스트신호에 따라 로직레벨이 변화되는 기울기가 조절되는 상기 외부설정신호를 수신하는 반도체장치.
  13. 버퍼회로의 불량 발생 여부에 따라 조절되는 샘플링구간동안 오실레이션신호를 샘플링하여 샘플링오실레이션신호를 생성하고, 상기 샘플링오실레이션신호를 카운팅하여 샘플링코드를 생성하는 샘플링코드생성회로; 및
    상기 샘플링코드를 수신하고, 상기 샘플링코드와 기준코드를 비교하여 비교플래그를 생성하는 코드비교기를 포함하는 반도체장치.
  14. 제 13 항에 있어서, 상기 버퍼회로는 커맨드어드레스 및 칩선택신호를 포함하는 상기 외부설정신호를 수신하는 반도체장치.
  15. 제 13 항에 있어서, 상기 샘플링코드생성회로는
    상기 버퍼회로의 출력신호를 토대로 구동신호를 생성하는 구동신호생성회로; 및
    초기화펄스 및 상기 구동신호를 토대로 상기 샘플링코드를 생성하는 샘플링코드출력회로를 포함하는 반도체장치.
  16. 제 15 항에 있어서, 상기 구동신호생성회로는 상기 버퍼회로에 불량이 발생되었을 때 상기 버퍼회로에 불량이 발생되지 않았을 때에 비해 로직레벨이 천이되는 구간이 길게 설정되는 상기 구동신호를 생성하는 반도체장치.
  17. 제 15 항에 있어서, 상기 구동신호생성회로는
    상기 버퍼회로의 출력신호를 토대로 불량감지신호를 생성하는 불량감지신호생성회로; 및
    초기화동작 시 제1 로직레벨로 설정되는 상기 구동신호를 상기 불량감지신호를 토대로 제2 로직레벨로 구동하는 구동신호출력회로를 포함하는 반도체장치.
  18. 제 15 항에 있어서, 상기 샘플링코드출력회로는
    상기 샘플링구간동안 상기 오실레이션신호를 샘플링하여 상기 샘플링오실레이션신호를 생성하는 오실레이션신호샘플링회로; 및
    상기 샘플링오실레이션신호를 카운팅하여 상기 샘플링코드의 설정값을 변화시키는 카운터를 포함하는 반도체장치.
  19. 제 15 항에 있어서, 상기 샘플링구간은 상기 초기화펄스가 발생되는 시점부터 상기 구동신호의 로직레벨이 천이되는 시점까지의 구간으로 설정되는 반도체장치.
  20. 커맨드어드레스 및 칩선택신호를 수신하여 내부커맨드어드레스 및 내부칩선택신호를 생성하는 버퍼회로;
    상기 내부커맨드어드레스 및 상기 내부칩선택신호를 토대로 불량감지신호를 생성하는 불량감지신호생성회로;
    초기화동작 시 초기화된 구동신호를 상기 불량감지신호를 토대로 로직레벨이 천이되도록 구동하는 구동신호출력회로;
    초기화펄스 및 상기 구동신호를 토대로 상기 샘플링코드를 생성하는 샘플링코드출력회로; 및
    상기 샘플링코드를 수신하고, 상기 샘플링코드와 기준코드를 비교하여 비교플래그를 생성하는 코드비교기를 포함하는 반도체장치.
  21. 제 20 항에 있어서, 상기 샘플링코드출력회로는
    샘플링구간동안 오실레이션신호를 샘플링하여 샘플링오실레이션신호를 생성하는 오실레이션신호샘플링회로; 및
    상기 샘플링오실레이션신호를 카운팅하여 상기 샘플링코드의 설정값을 변화시키는 카운터를 포함하는 반도체장치.
  22. 제 20 항에 있어서, 상기 샘플링구간은 상기 초기화펄스가 발생되는 시점부터 상기 구동신호의 로직레벨이 천이되는 시점까지의 구간으로 설정되는 반도체장치.
  23. 제 20 항에 있어서, 상기 버퍼회로의 불량 여부를 판단하는 기준이 되는 상기 기준코드를 생성하는 기준코드생성회로를 더 포함하는 반도체장치.

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