JP2003264452A - 半導体集積回路装置およびデジタルカメラシステム - Google Patents

Abstract

(57)【要約】 【課題】 疑似ロックを防止し、かつ高精度に遅延時間
の調整されたクロックを生成する。 【解決手段】 パルス幅固定分周器２は基本クロックか
ら分周器出力クロックを生成する。分周器出力クロック
は、基本クロックの８周期のうち、該基本クロックの１
周期分がＨｉ信号となり、その他の７周期の期間がＬｏ
信号となる。遅延回路３は、分周器出力クロックを、基
本クロックの１周期分遅延させた遅延クロックを出力
し、インバータ７は分周器出力クロックを反転させた分
周器出力反転クロックを出力する。位相比較器４は、遅
延クロック、分周器出力反転クロックの位相差からＵＰ
／ＤＯＷＮパルスを生成する。これらＵＰ／ＤＯＷＮパ
ルスによってチャージポンプ５、およびループフィルタ
６が制御電圧ＣＮＴＬを生成し、基本クロック１周期で
遅延クロックがロック状態となるように制御を行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路装
置およびデジタルカメラシステムに関し、特に、ＤＬＬ
回路の疑似ロック防止に適用して有効な技術に関するも
のである。

【０００２】

【従来の技術】デジタルビデオカメラなどのＡ／Ｄ変換
器を含む前処理用ＬＳＩでは、たとえば、ＣＣＤ（Ｃｈ
ａｒｇｅ Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅ）などの撮像
素子から取り込まれた信号を相関二重サンプリング回路
（ＣＤＳ）などよって色レベルのサンプリングを行うこ
とが広く知られている。ＣＤＳは、外部から印加される
サンプリングクロックに同期して色レベルのサンプリン
グを行っている。

【０００３】また、サンプリングクロックの調整は、イ
ンバータなどの遅延素子を複数段に直列接続した遅延回
路が一般的に用いられている。このディレイ回路の場
合、プロセスばらつき、電源電圧、および温度などに対
して遅延時間が依存性を有することや、サンプリングク
ロックの周波数を変えるたびに遅延回路を調整する必要
があり、サンプリングクロックの信頼性や利便性などに
問題があった。

【０００４】そこで、本発明者は、デジタルビデオカメ
ラなどにおけるサンプリングクロックの生成技術につい
て検討した。

【０００５】この場合、デジタルビデオカメラなどにお
けるサンプリングクロックの調整用として、ＤＬＬ（Ｄ
ｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路を用いるもの
である。

【０００６】ＤＬＬ回路は、遅延回路、位相比較器、チ
ャージポンプ、およびループフィルタなどから構成さ
れ、クロックの遅延時間をプロセスばらつき、電源電圧
および温度などによらず、外部クロックの１周期分遅ら
せるように働くフィードバックループである。

【０００７】このようなＤＬＬ回路において、入力とな
る基本クロックは遅延回路に入力され、制御電圧端子に
与えられた制御電圧により、該基本クロックがある時間
だけ遅延した遅延クロックとして出力される。たとえ
ば、制御電圧が上がると遅延時間は短くなり、制御電圧
が下がると遅延時間が長くなる。

【０００８】そこで、フィードバックループにより制御
電圧を制御し、ちょうど外部クロックの１周期分遅らせ
たところでフィードバックループが収束するように設計
すればよい。

【０００９】遅延時間を直接測定する手段はないため、
１周期分遅れの検出を基本クロックおよび遅延クロック
のライジングエッジ同士を位相比較することにより行
う。すなわち、基本クロックに対してロックしたい遅延
時間より遅延クロックが遅い場合にはＵＰパルスを、そ
の逆の場合にはＤＯＷＮパルスをチャージポンプに与え
る。なお、位相比較はフォールエッジでも可能である。

【００１０】チャージポンプは位相比較器の出力である
ＵＰパルス、およびＤＯＷＮパルスに応じて、それぞれ
充電および放電電流をパルス状に発生させ、それらの電
流をループフィルタで時間積分させて制御電圧を作り出
す。

【００１１】ＵＰパルス、ならびにＤＯＷＮパルスがど
ちらも出なくなると、遅延クロックが基本クロック１周
期分遅延した状態であり、この状態でループは安定す
る。これを１周期でのロック状態という。

【００１２】ＤＬＬの遅延回路は、たとえばインバータ
列で実現できるが、このインバータ列の各段の出力をそ
れぞれ取り出せるようにタップを設けて、このタップを
選択できるようにすると、ロック状態での遅延時間を高
精度で選択できるクロックを取り出すことが可能とな
り、微調整されたクロックをＣＣＤなどの撮像素子、Ｃ
ＤＳ（相関二重サンプリング）、ＰＧＡ（プログラマブ
ルゲインアンプ）、Ａ／Ｄ変換器などのサンプリングク
ロックとして入力することにより、より高精細な画像情
報の処理が可能となる。

【００１３】ところが、前述したＤＬＬ回路において
は、擬似ロックという問題が発生する。

【００１４】上記したように遅延時間を直接測る手段が
ないので、その代わりにクロックのライジングエッジを
位相比較器で合わせている。したがって、遅延時間が１
周期でなく２、３周期の場合でもライジングエッジ同士
が一致するため、遅延時間が２、３周期など、所望の１
周期以外にロックするという疑似ロックが生じる問題が
ある。

【００１５】ここで、疑似ロックの発生する仕組みを説
明する。ある遅延時間でＵＰパルスが出ているとき、遅
延時間を短くしようとする方向にループが働く。また、
ＤＯＷＮパルスが出ているとき、遅延時間を長くする方
向へループが働く。

【００１６】たとえば、遅延時間が０．５〜１．５ＣＬ
Ｋの領域をロック領域とした場合、この領域内では正常
ロックとなる。しかし、遅延時間が１．５ＣＬＫよりも
大きくなると、ＤＯＷＮパルスが出力されてしまい、２
ＣＬＫで疑似ロックする恐れがある。

【００１７】さらに、ＤＬＬ回路においては、疑似ロッ
ク防止のために遅延回路の遅延時間に上限を持たせる方
法が知られている。この場合、電源電圧側にはＰＭＯＳ
トランジスタ、グランド側にはＮＭＯＳトランジスタが
それぞれ接続されており、インバータには、ＰＭＯＳト
ランジスタ、ならびにＮＭＯＳトランジスタを介して電
源電圧が供給される。遅延回路は、この基本構造のイン
バータを複数段直列接続して形成する。

【００１８】グランド側トランジスタは、チャージポン
プ出力の制御電圧で制御する。電源電圧側トランジスタ
のゲート電圧は、チャージポンプ出力の制御電圧を入力
とするカレントミラー回路で生成した制御電圧で制御す
る。制御信号によって、インバータの電流を変化させて
遅延時間を制御する。

【００１９】しかし、このままでは、グランド側トラン
ジスタの制御電圧が０Ｖになるとインバータの電流は０
となり、遅延時間は無限大となる。これを防止するた
め、電源電圧側トランジスタ、およびグランド側トラン
ジスタにそれぞれＰＭＯＳトランジスタおよびＮＭＯＳ
トランジスタを並列接続し、定電流源として働くようそ
れらのゲート電圧を設定する。その結果、グランド側ト
ランジスタの制御電圧が０Ｖでもインバータには電流が
流れるため、遅延時間の上限を持たせることができる。

【００２０】次に、別の問題として、ロック領域下側で
も問題が発生する。すなわち、遅延時間が０．５ＣＬＫ
以下ではＵＰパルスが出続けるので、遅延時間を短い方
へ、つまり制御電圧を電源電圧の方へ動かそうとする。
したがって、遅延時間は電源電圧で決まる最小値に収束
してしまう。

【００２１】この最小値収束は、特開２０００−２７８
１２０号公報に示されるように、１／２分周器とインバ
ータとを用いることによりロック領域を拡大させて解決
できることが知られている。

【００２２】遅延素子前段に１／２分周器を接続し、位
相比較器には１／２分周器反転出力クロックおよび遅延
クロックを入力させると、ロック領域は０ＣＬＫ〜２Ｃ
ＬＫと拡大され、遅延時間の最小値がロック領域に必ず
含まれるため、最小値収束は防止できる。

【００２３】

【発明が解決しようとする課題】ところが、上記のよう
なＤＬＬ回路によるサンプリングクロックの生成技術で
は、次のような問題点があることが本発明者により見い
出された。

【００２４】すなわち、遅延時間上限は遅延回路で決ま
る固定値であるのに対し、クロック周波数を大きくする
とロック領域上限は低下するため、遅延時間上限がロッ
ク領域から逸脱し疑似ロック発生の恐れが生じてしま
い、クロック周波数範囲を広くしにくいという問題があ
る。

【００２５】また、その他の疑似ロック対策として、擬
似ロックを検出しリセットをかける方法が知られている
が、この場合には、複雑な検出回路が必要となり、収束
にリセットなどの余計な時間が掛かるといった問題があ
る。

【００２６】本発明の目的は、疑似ロックを防止し、か
つ高精度に遅延時間が調整された遅延クロックを生成す
ることにより、高精度の画像処理を行うことのできる半
導体集積回路装置およびデジタルカメラシステムを提供
することにある。

【００２７】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００２８】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。 １．基本クロックを分周し、パルス幅を前記基本クロッ
クの１周期に固定した分周器出力クロックを出力するパ
ルス幅固定分周器と、該分周器出力クロックと遅延回路
の出力である遅延クロックとを比較し、分周器出力クロ
ックに対する遅延クロックの遅延時間が基本クロック１
周期より大きい場合ＵＰパルス信号を、小さい場合ＤＯ
ＷＮパルス信号を出力する位相比較器と、そのＵＰ、お
よびＤＯＷＮパルス信号に対応して、充放電電流を生成
する電流生成部と、その充放電電流を電圧に変換し、制
御電圧を生成する制御電圧生成部とを含み、遅延回路
は、制御電圧生成部が生成した制御電圧に基づいて、分
周器出力クロックをある時間だけ遅延させた遅延クロッ
クを出力するものである。 ２．基本クロックを分周し、パルス幅を前記基本クロッ
クの１周期に固定した分周器出力クロックを出力するパ
ルス幅固定分周器と、該分周器出力クロックと遅延回路
の出力である遅延クロックとを比較し、分周器出力クロ
ックに対する遅延クロックの遅延時間が基本クロックの
１周期より大きい場合ＵＰパルス信号を、小さい場合Ｄ
ＯＷＮパルス信号を出力する位相比較器と、そのＵＰ、
およびＤＯＷＮパルス信号に対応して、充放電電流を生
成する電流生成部と、その充放電電流を電圧に変換し、
制御電圧を生成する制御電圧生成部とを含み、遅延回路
は、互いに直列接続された複数の遅延素子を有し、制御
電圧生成部が生成した制御電圧に基づいて、分周器出力
クロックをある時間だけ遅延させた遅延クロックを出力
し、セレクトデータに基づいて、任意の遅延素子から出
力される遅延クロックを選択して遅延微調整クロックを
出力するクロック選択部を備えたものである。 ３．基本クロックを分周し、パルス幅を前記基本クロッ
クの１周期に固定した分周器出力クロックを出力するパ
ルス幅固定分周器と、該分周器出力クロックと遅延回路
の出力である遅延微調整クロックとを比較し、分周器出
力クロックに対する遅延微調整クロックの遅延時間が基
本クロック１周期より大きい場合ＵＰパルス信号を、小
さい場合ＤＯＷＮパルス信号を出力する位相比較器と、
そのＵＰ、およびＤＯＷＮパルス信号に対応して、充放
電電流を生成する電流生成部と、その充放電電流を電圧
に変換し、制御電圧を生成する制御電圧生成部と、遅延
回路は、互いに直列接続された複数の遅延素子を有し、
制御電圧生成部が生成した制御電圧に基づいて、パルス
幅固定分周器から出力し、セレクトデータに基づいて、
任意の遅延素子から出力される遅延クロックを選択して
遅延微調整クロックを出力するクロック選択部を備えた
ものである。 ４．前記第２項または第３項において、制御電圧生成部
が生成した制御電圧に基づいて、入力されたスレーブ基
本クロックをある時間だけ遅延させたスレーブ遅延クロ
ックを生成する１つ以上のスレーブ遅延回路を備えたも
のである。 ５．サンプリングクロックに同期して、撮像素子から出
力される信号レベルと基準電位である黒レベルとを交互
にサンプリングし、その差電圧を取り出す差電圧検出部
と、該差電圧検出部に供給するサンプリングクロックを
生成するＤＬＬ回路とを備えたものである。 ６．第１のサンプリングクロックに同期して、撮像素子
から出力される信号レベルと基準電位である黒レベルと
を交互にサンプリングし、その差電圧を取り出す差電圧
検出部と、第２のサンプリングクロックに同期して、差
電圧検出部から出力された差電圧を増幅する差電圧増幅
部と、第３のサンプリングクロックに同期して、差電圧
増幅部が増幅した差電圧をデジタル値に変換するＡ／Ｄ
変換器と、第４のサンプリングクロックに同期して、レ
ンズによって結像した映像を電気信号に変換する撮像素
子と、第１〜第４のサンプリングクロックを生成するＤ
ＬＬ回路とを備えたものである。 ７．前記第５項または第６項において、ＤＬＬ回路が、
基本クロックを分周し、パルス幅を基本クロックの１周
期に固定した分周器出力クロックを出力するパルス幅固
定分周器と、該分周器出力クロックと遅延回路の出力で
ある遅延クロックとを比較し、分周器出力クロックに対
する遅延クロックの遅延時間が基本クロック１周期より
大きい場合ＵＰパルス信号を、小さい場合ＤＯＷＮパル
ス信号を出力する位相比較器と、そのＵＰ、およびＤＯ
ＷＮパルス信号に対応して、充放電電流を生成する電流
生成部と、その充放電電流を電圧に変換し、制御電圧を
生成する制御電圧生成部とを有し、遅延回路は、制御電
圧生成部が生成した制御電圧に基づいて、パルス幅固定
分周器から出力された分周器出力クロックをある時間だ
け遅延させた遅延クロックを出力するものである。 ８．前記第５項または第６項において、ＤＬＬ回路が、
基本クロックを分周し、パルス幅を基本クロックの１周
期に固定した分周器出力クロックを出力するパルス幅固
定分周器と、該分周器出力クロックと遅延回路の出力で
ある遅延クロックとを比較し、分周器出力クロックに対
する遅延クロックの遅延時間が基本クロック１周期より
大きい場合ＵＰパルス信号を、小さい場合ＤＯＷＮパル
ス信号を出力する位相比較器と、そのＵＰ、およびＤＯ
ＷＮパルス信号に対応して、充放電電流を生成する電流
生成部と、その充放電電流を電圧に変換し、制御電圧を
生成する制御電圧生成部とを有し、遅延回路は、互いに
直列接続された複数の遅延素子を有し、制御電圧生成部
が生成した制御電圧に基づいて、パルス幅固定分周器か
ら出力された分周器出力クロックをある時間だけ遅延さ
せた遅延クロックを出力し、セレクトデータに基づい
て、任意の遅延素子から出力される遅延クロックを選択
して遅延微調整クロックを出力するクロック選択部を含
むものである。 ９．前記第５項または第６項において、ＤＬＬ回路が、
基本クロックを分周し、パルス幅を前記基本クロックの
１周期に固定した分周器出力クロックを出力するパルス
幅固定分周器と、該分周器出力クロックと遅延回路の出
力である遅延微調整クロックとを比較し、分周器出力ク
ロックに対する遅延微調整クロックの遅延時間が基本ク
ロック１周期より大きい場合ＵＰパルス信号を、小さい
場合ＤＯＷＮパルス信号を出力する位相比較器と、その
ＵＰ、およびＤＯＷＮパルス信号に対応して、充放電電
流を生成する電流生成部と、その充放電電流を電圧に変
換し、制御電圧を生成する制御電圧生成部とを含み、遅
延回路は、互いに直列接続された複数の遅延素子を含
み、制御電圧生成部が生成した制御電圧に基づいて、パ
ルス幅固定分周器から出力された分周器出力クロックを
ある時間だけ遅延させた遅延クロックを出力し、セレク
トデータに基づいて、任意の遅延素子から出力される遅
延クロックを選択して遅延微調整クロックを出力するク
ロック選択部を含むものである。 １０．前記第８項または第９項記載において、ＤＬＬ回
路に、制御電圧生成部が生成した制御電圧に基づいて、
入力されたスレーブ基本クロックをある時間だけ遅延さ
せたスレーブ遅延クロックを生成する１つ以上のスレー
ブ遅延回路を備えたものである。 １１．前記第２項〜第４項のいずれか１項において、遅
延回路は、互いに直列接続された複数の遅延素子を有
し、制御電圧生成部が生成した制御電圧に基づいて、パ
ルス幅固定分周器から出力された分周器出力クロックを
ある時間だけ遅延させた遅延クロックを出力し、複数の
遅延素子における基本単位は、インバータへ流れ込む電
源電流が、制御電圧で制御される電流源とバイアス電圧
で制御される電流源との和で決められ、バイアス電圧で
制御される電流源の電流の値がレジスタ、または制御信
号により可変にされるものである。 １２．複数の遅延素子が直列接続された構成からなり、
制御電圧生成部が生成した制御電圧に基づいて、分周器
から出力された分周器出力クロックをある時間だけ遅延
させた遅延クロックを出力する遅延回路を有する半導体
集積回路装置であって、複数の遅延素子における基本単
位は、インバータへ流れ込む電源電流が、制御電圧で制
御される電源電流とバイアス電圧で制御される電流源と
の和で決められ、バイアス電圧で制御される電流源の電
流の値がレジスタ、または制御信号により可変されるも
のである。 １３．前記第５項〜第１０項のいずれか１項において、
多種のサンプリングクロックをシステムの各場所へ供給
し、そのクロックの一部は、ＤＬＬ回路を含む半導体チ
ップから外部へ供給し、他の一部はＤＬＬ回路を含む半
導体チップ内部へ供給するシステムであって、半導体チ
ップ外部へ供給するサンプリングクロックは出力バッフ
ァを通じて供給され、半導体チップ内部へ供給するサン
プリングクロックも出力バッファに相当するバッファ回
路を経由して、半導体チップ内部へ供給されるものであ
る。

【００２９】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。

【００３０】図１は、本発明の一実施の形態によるＤＬ
Ｌ回路のブロック図、図２は、図１のＤＬＬ回路に設け
られたパルス幅固定分周器のブロック図、図３は、図１
のＤＬＬ回路におけるクロックタイミングチャート、図
４は、図１のＤＬＬ回路に設けられた遅延回路を構成す
る基本単位の回路図、図５は、図１のＤＬＬ回路におけ
る遅延時間／制御信号／パルス幅の関係を示す説明図、
図６は、本発明の一実施の形態による遅延クロックの遅
延時間を微調整するＤＬＬ回路の一例を示すブロック
図、図７は、図６のＤＬＬ回路に設けられた遅延回路を
構成する基本単位の回路図、図８は、本発明の一実施の
形態による遅延クロックの選択精度を任意に変更するＤ
ＬＬ回路の他の例を示すブロック図、図９は、本発明の
一実施の形態による複数のクロック信号を制御するＤＬ
Ｌ回路の一例を示すブロック図、図１０は、本発明の一
実施の形態による複数のクロック信号を制御するＤＬＬ
回路の他の例を示すブロック図、図１１は、図１０のＤ
ＬＬ回路を用いて構成されたデジタルカメラシステムの
ブロック図、図１２は、図１１におけるデジタルカメラ
システムのクロック、および信号タイミングチャートで
ある。

【００３１】本実施の形態において、半導体集積回路装
置に設けられたＤＬＬ回路１は、図１に示すように、パ
ルス幅固定分周器２、遅延回路３、位相比較器４、チャ
ージポンプ（電流生成部）５、ループフィルタ（制御電
圧生成部）６、ならびにインバータ７から構成される。

【００３２】パルス幅固定分周器２には、基本クロック
が入力され、該パルス幅固定分周器２の出力は、遅延回
路３、およびインバータ７が接続される。パルス幅固定
分周器２は、入力された基本クロックを分周し、該基本
クロックの１周期分のパルス幅を有する分周器出力クロ
ックを生成する。

【００３３】遅延回路３の出力は、位相比較器４の一方
の入力部が接続される。この遅延回路３には、ループフ
ィルタ６の出力である制御電圧ＣＮＴＬが印加される。
遅延回路３は、制御電圧ＣＮＴＬに基づいて分周器出力
クロックをある時間だけ遅延した遅延クロックを出力す
る。

【００３４】位相比較器４の他方の入力部には、インバ
ータ７の出力部が接続されている。この位相比較器４
は、インバータ７を介して入力される分周器出力クロッ
クと遅延回路３から出力される遅延クロックとの位相差
からＵＰパルス、ＤＯＷＮパルスを生成する。

【００３５】位相比較器４から出力されるＵＰパルス、
ＤＯＷＮパルスは、チャージポンプ５に接続される。チ
ャージポンプ５は、ＵＰパルス、またはＤＯＷＮパルス
に応じて、充電電流、あるいは放電電流をパルス状にそ
れぞれ発生させる。

【００３６】ループフィルタ６は、チャージポンプ５が
発生した充電電流、放電電流を時間積分して制御電圧Ｃ
ＮＴＬを生成する。位相比較器４からＵＰパルス、ＤＯ
ＷＮパルスが出なくなると、遅延クロックが基本クロッ
クの１周期分遅延した状態となり、ループは安定し、ロ
ック状態となる。

【００３７】また、パルス幅固定分周器２の構成につい
て説明する。

【００３８】パルス幅固定分周器２は、一例として図２
に示すように、１／２分周器２ａ〜２ｃ、および３入力
の論理積回路２ｄから構成される。１／２分周器２ａに
は、基本クロックが入力される。この１／２分周器２ａ
の出力は、１／２分周器２ｂ、ならびに論理積回路２ｄ
に入力する。

【００３９】１／２分周器２ｂの出力は、１／２分周器
２ｃ、ならびに論理積回路２ｄに入力する。１／２分周
器２ｃの出力は、論理積回路２ｄに入力する。

【００４０】１／２分周器２ａ〜２ｃは、入力されたク
ロック信号を１／２に分周して出力する。また、論理積
回路２ｄは、入力された３つのクロック信号の論理積を
演算し、その結果を出力する。この論理積回路２ｄの出
力が、分周器出力クロックとして出力される。なお、パ
ルス幅固定分周器２の構成は他にも考え得る。図３の分
周器出力クロック（上から５番目）の波形を生成できる
回路ならば別の構成であってもよい。

【００４１】次に、本実施の形態におけるＤＬＬ回路１
の動作について、図１、図２、および図３のタイミング
チャート、図４の遅延回路３における回路図、図５の遅
延時間／制御信号／パルス幅の関係を示す説明図を用い
て説明する。

【００４２】ここで、図３においては、上方から下方に
かけて、パルス幅固定分周器２に入力される基本クロッ
ク、１／２分周器２ａから出力される１／２分周クロッ
ク、１／２分周器２ｂから出力される１／４分周クロッ
ク、１／２分周器２ｃから出力される１／８分周クロッ
ク、論理積回路２ｄから出力される分周器出力クロッ
ク、インバータ７から出力される分周器出力反転クロッ
ク、遅延回路３から出力される遅延クロック、位相比較
器４から出力されるＵＰパルス、ならびに位相比較器４
から出力されるＤＯＷＮパルスの信号タイミングをそれ
ぞれ示している。

【００４３】まず、基本クロックがパルス幅固定分周器
２に入力されると、１／２分周器２ａ〜２ｃからは、１
／２分周、１／４分周、１／８分周されたクロック信号
がそれぞれ出力される。

【００４４】これら分周された３つのクロック信号は、
論理積回路２ｄに入力される。そして、論理積回路２ｄ
は、３つの入力がすべてＨｉ信号の期間だけＨｉ信号と
なる分周器出力クロックを出力する。よって、分周器出
力クロックは、基本クロックの８周期のうち、該基本ク
ロックの１周期分がＨｉ信号となり、その他の７周期の
期間がＬｏ信号となる。なお、一例として１／２分周器
２ａ〜２ｃを示したが、１／２分周器の個数ｎにより分
周器出力クロックの周期を基本クロックの周期に対して
２ⁿ 倍にできる。

【００４５】論理積回路２ｄから出力されたＨｉ信号の
分周器出力クロックは、遅延回路３、およびインバータ
７にそれぞれ入力される。遅延回路３は、分周器出力ク
ロックを、基本クロックの１周期分遅延させ、遅延クロ
ックとして出力する。インバータ７は、分周器出力クロ
ックを反転させた分周器出力反転クロックを出力する。

【００４６】これら遅延クロック、および分周器出力反
転クロックは、位相比較器４によって位相比較される。
図３においては、分周器出力反転クロックに対して、遅
延クロックが遅いので、位相比較器４からはＵＰパルス
が出力される。

【００４７】このＵＰパルスに基づいて、チャージポン
プ５が充電電流を出力する。ループフィルタ６は、充電
電流を電圧に変換することによって制御電圧ＣＮＴＬを
生成する。そして、制御電圧ＣＮＴＬに基づいて遅延回
路３が遅延時間を変化させ、基本クロック１周期で遅延
クロックがロック状態となるように制御を行う。

【００４８】ここで、遅延回路３の回路構成について説
明する。

【００４９】遅延回路３は、図４に示す基本単位３ａが
直列に複数個接続された構成となっている。基本単位３
ａは、インバータ８，９、ＰチャネルＭＯＳのトランジ
スタ１０〜１３、ならびにＮチャネルＭＯＳのトランジ
スタ１４〜１７から構成されている。

【００５０】インバータ８，９は直列接続されている。
インバータ８は、並列接続されたトランジスタ１０，１
１、および並列接続されたトランジスタ１４，１５を介
して電源電圧、およびグランドにそれぞれ接続されてい
る。

【００５１】インバータ９は、並列接続されたトランジ
スタ１２，１３、および並列接続されたトランジスタ１
６，１７を介して電源電圧、およびグランドにそれぞれ
接続されている。

【００５２】トランジスタ１４，１６のゲートには、ル
ープフィルタ６から出力される制御電圧ＣＮＴＬが入力
されている。トランジスタ１０，１２のゲートには、制
御電圧ＣＮＴＬＢが入力される。

【００５３】制御電圧ＣＮＴＬＢは、カレントミラー回
路で制御電圧ＣＮＴＬから生成し、トランジスタ１４，
１６のドレインソース電流とトランジスタ１０，１２の
ドレインソース電流とを常に等しくする。

【００５４】また、トランジスタ１１，１３のゲートに
は、バイアス電圧ＢＡＩＳＰが、トランジスタ１５，１
７のゲートには、バイアス電圧ＢＡＩＳＮがそれぞれ入
力される。

【００５５】バイアス電圧ＢＡＩＳＰ、およびバイアス
電圧ＢＡＩＳＮは、別途生成した定電流およびカレント
ミラー回路により生成し、トランジスタ１１，１３のド
レインソース電流とトランジスタ１５，１７のドレイン
ソース電流とを常に等しく、かつ一定とする。

【００５６】そして、遅延回路３は、トランジスタ１
０，１２，１４，１６の制御電圧ＣＮＴＬ，ＣＮＴＬＢ
によってインバータ８，９の電流を変化させて遅延時間
を制御する。

【００５７】トランジスタ１１，１３，１５，１７は、
定電流源として働き、制御電圧ＣＮＴＬが０Ｖの場合で
もインバータ８，９に定電流成分があるため、遅延時間
に上限（図５では４ＣＬＫ近傍）をもたせることができ
る。

【００５８】さらに、図５は、遅延クロックの遅延時
間、制御電圧ＣＮＴＬ、およびそのパルス幅の関係を示
した図である。

【００５９】図示するように、遅延クロックのロック領
域を基本クロック０周期から８周期まで拡大することが
できる。よって、基本クロックの周波数が高速となりロ
ック領域が減少しても、疑似ロックの発生を抑えること
ができる。

【００６０】また、図６は、遅延クロックの遅延時間を
微調整することのできるＤＬＬ回路１ａを示したブロッ
ク図である。

【００６１】この場合、ＤＬＬ回路１ａには、タップ出
力を有する遅延回路３₁ 、およびセレクタ（クロック選
択部）１９が新たに設けられた構成となっており、その
他のパルス幅固定分周器２、位相比較器４、チャージポ
ンプ５、ループフィルタ６、およびインバータ７におい
ては、図１と同様の構成となっている。

【００６２】さらに、遅延回路３₁ は、図７に示す基本
単位３ｂが直列に複数個接続された構成となっている。
基本単位３ｂは、図４に示す基本単位３ａに、クロック
トインバータ１８が新たに追加された構成となってい
る。

【００６３】インバータ９の出力部には、クロックトイ
ンバータ１８の入力部が接続される。このクロックトイ
ンバータ１８の出力部がタップ端子となっている。そし
て、各基本単位毎に、タップ端子から遅延微調整クロッ
クがセレクタ１９に出力される。

【００６４】セレクタ１９は、半導体集積回路装置に設
けられたレジスタなどに設定されたセレクトデータに基
づいて、任意のタップ端子から出力される遅延クロック
を選択して遅延微調整クロックとして出力する。

【００６５】よって、任意のタップから出力された遅延
クロックをセレクタ１９によって選択することにより、
遅延クロックの遅延時間を高精度に調整して出力するこ
とができる。

【００６６】さらに、図８に示すように、セレクタ１９
における任意の基本単位３ｂから出力された遅延クロッ
クを位相比較器４に入力することによって、遅延クロッ
クにおける遅延時間の選択精度を任意に変えることがで
きる。

【００６７】また、図９は、複数のクロック信号を制御
するＤＬＬ回路１ｂにおける構成を示した図である。

【００６８】ＤＬＬ回路１ｂは、図６のＤＬＬ回路１ａ
と同じ回路構成からなるマスタＤＬＬ回路１ｂ₁ 、なら
びにスレーブ遅延クロック部２０が任意の数（図９では
２つ）だけ新たに設けられた構成を持つ。スレーブ遅延
クロック部２０は、スレーブ遅延回路２１、ならびにセ
レクタ（クロック選択部）２２からなる。

【００６９】そして、マスタＤＬＬ回路１ｂ₁に設けら
れたループフィルタ６から出力された制御電圧ＣＮＴＬ
が、遅延回路３₁ 、スレーブ遅延回路２１にそれぞれ共
通して入力されている。

【００７０】スレーブ遅延回路２１は、図７の基本単位
３ｂと同じ構成であり、この基本単位３ｂが直列に複数
個接続されている。セレクタ２２は、半導体集積回路装
置に設けられたレジスタなどに設定されたセレクトデー
タに基づいて、スレーブ遅延回路２１の任意のタップ端
子から出力される遅延クロックを選択して出力する。

【００７１】ＤＬＬ回路１ｂにおいては、たとえば、パ
ルス幅固定分周器２に基本クロックが入力され、２つの
スレーブ遅延回路２１にはスレーブ基本クロックＳＰＢ
ＬＫ，ＳＰＳＩＧがそれぞれ入力され、スレーブ遅延ク
ロックＳＰＢＬＫｄ，ＳＰＳＩＧｄが生成されている。

【００７２】この場合、マスタＤＬＬ回路１ｂ₁ におけ
る遅延回路３₁ の最終段から出力される遅延微調整クロ
ックが、基本クロック１周期の時間Ｔに一致するように
フィードバックが掛かることになる。

【００７３】よって、遅延回路３₁ がＭ段の基本単位３
ｂからなる場合、基本単位３ｂがＭ段分の遅延時間は、
Ｔ／Ｍとなる。したがって、遅延回路３₁ におけるｎ番
目のタップを選択すると、遅延時間はｎ×Ｔ／Ｍとな
る。

【００７４】ＤＬＬ回路１ｂでは、スレーブ遅延回路２
１も同じ遅延時間となるので、スレーブ遅延回路２１の
ｎｓ番目のタップを選択した際にはｎｓ×Ｔ／Ｍの遅延
時間となる。

【００７５】さらに、図１０は、マスタＤＬＬ回路１ｂ
₁ におけるセレクタ１９の途中タップから出力された遅
延微調整クロックを位相比較器４にフィードバックする
ＤＬＬ回路１ｃを示した図である。

【００７６】この場合、ＤＬＬ回路１ｃは、図９と同様
に、パルス幅固定分周器２、遅延回路３₁ 、位相比較器
４、チャージポンプ５、ループフィルタ６、インバータ
７、セレクタ１９、およびスレーブ遅延クロック部２０
から構成されているが、セレクタ１９から出力される遅
延微調整クロックが位相比較器４にフィードバックされ
ている点が異なっている。また、スレーブ遅延クロック
部２０においても、図９と同様に、スレーブ遅延回路２
１、およびセレクタ２２からなる。

【００７７】よって、遅延回路３₁ のｍ番目のタップ出
力を選択することになり、該ｍ番目のタップまでの遅延
時間が基本クロック１周期の時間Ｔにロックされる。し
たがって、スレーブ遅延回路２１のｎｓ番目のタップを
選択すると遅延時間は、ｎｓ×Ｔ／ｍとなる。

【００７８】つまり、この構成では、マスタＤＬＬ回路
１ｂ₁ のｍ番目のタップを選択することにより、基本周
期Ｔを何分割（ｍ分割）するかを調整することが可能と
なり、スレーブ遅延回路２１のタップｎｓを選ぶことに
より、その何倍（ｎ倍）かの遅延時間を設定することが
できる。

【００７９】これらによって、疑似ロックがなく、複数
のスレーブ基本クロックに対して基本クロックに対して
マスタＤＬＬ回路１ｂ₁ から出力される遅延クロックと
同じ遅延時間、および精度を得ることができる。

【００８０】さらに、本発明による別の擬似ロック防止
方式について述べる。先の説明で、ＤＬＬ回路において
は、擬似ロック防止のために、遅延回路の遅延時間に上
限を持たせる方法が知られていることを述べた。この方
法は、入力クロック周波数が狭い範囲でしか変わらない
場合は有効である。

【００８１】ところが、入力クロック周波数が２倍や、
数倍変わる場合には、再度、擬似ロックの問題が発生す
る。遅延回路の遅延時間上限値は設計で決まる値である
のに対し、クロック周波数を大きくするとロック領域上
限は低下するため、遅延時間上限がロック領域から逸脱
し、擬似ロックが発生するからである。この様子を図１
５で説明する。

【００８２】図１５の中央部には、遅延回路の制御電圧
ＣＮＴＬと遅延時間の関係が示してある。制御電圧が上
がると遅延時間は短くなり、制御電圧が下がると遅延時
間は長くなる。遅延回路の基本単位（図４）におけるト
ランジスタ１１，１３，１５，１７のゲートにバイアス
電圧が印加されることにより、遅延時間に上限を持たせ
ている。図面には２本の特性が書いてあるが、今上側の
遅延時間が長いほうの上限時間が設定されているとす
る。

【００８３】入ってくるクロック周波数が比較的遅い場
合には、図１５の左側部分のクロック引き込み図が有効
である。この図のようにロック領域は、遅延素子の遅延
時間が変わる全領域をカバーしているので、制御電圧の
初期値がどこにあっても、図のロック領域の中心、１Ｃ
ＬＫに収束することとなり、擬似ロックが生じることは
ない。

【００８４】一方、入ってくるクロック周波数が、さき
の周波数よりも例えば２倍になった場合、図１５右側の
クロック引き込み図が有効である。周波数が速くなり１
周期の時間が半分に短くなるので、ロック領域は半分に
なる。遅延素子の遅延時間特性が上側の遅延時間が長い
ほうの上限時間が設定されている場合を考える。

【００８５】制御電圧の初期値が高く、電源電圧に近い
場合は、１ＣＬＫに収束するロック領域に初期値がある
ので、引き込みにより１ＣＬＫのロック点に収束する。
一方制御電圧の初期値がグランド電位に近い程度に低い
場合は、２ＣＬＫに収束する２番目の引き込み領域には
いっており、従って引き込み後には２ＣＬＫにロック、
つまり擬似ロックすることとなる。

【００８６】これを防止するには、高速クロックが入力
されると分かっている場合は、レジスタ切り替えなどの
手段で、バイアス電圧によって定まる定電流源の値を増
やして、図に有るように、遅延時間が短いほうの上限時
間を設定するようにすれば良い。

【００８７】これにより、２ＣＬＫに収束する擬似ロッ
ク領域を無くして、擬似ロックを防止することができ
る。

【００８８】上記の例では、高速クロックの場合と、低
速クロックの二つの場合を述べたが、さらに３つ以上の
幾つかの領域に分けて、擬似ロックが発生しないように
遅延時間の上限を切り替えていくことができることは容
易に展開できるものである。

【００８９】以上遅延回路の遅延時間の上限を、そのク
ロック周波数に応じて、擬似ロックが生じない範囲に設
定すれば擬似ロックを防止することができる。

【００９０】図１６に、定電流源の値をレジスタ、また
はセレクタにより切り替える方法の例を示す。図１６上
側の図は、図４の基本単位におけるＭＯＳトランジスタ
のうち、バイアス電圧で決まる定電流源を作るトランジ
スタ１１、１３、１５、１７を複数個用意して切りかえ
る、または順次オンして行き、定電流の値を変えて行く
方法を示した図である。セレクタを切りかえることによ
り電流値を変更できる。これにより遅延回路の遅延時間
の上限値を、クロック周波数に応じて、変更することが
できるようになる。

【００９１】図１６下側の回路図は、定電流源の値をレ
ジスタ、またはセレクタで切りかえる別の方法を示す図
である。このアイデアでは定電流源トランジスタ１１，
１３，１５，１７の定電流の値を、いわゆるカレントミ
ラーのミラー比を変更する手段により変更する方式であ
る。セレクタがつながれているＭＯＳトランジスタのオ
ンする数を変えることによりミラー比を変え、定電流値
を変えることができる。

【００９２】この他、定電流源の電流の値を決めるゲー
ト電圧Ｄ／Ａ変換器で設定できるようにする、などして
変更できるように構成することも可能である。

【００９３】なお、ＤＬＬ回路内の遅延回路の前に置く
分周器には、提案するパルス幅固定分周器を用いると擬
似ロックの防止効果が大きくなり効果的である。しか
し、遅延時間の上限の切り替えを細かく行えば、パルス
幅固定分周器でなく、通常の１／２、１／４などの分周
器でも、擬似ロックを防止することができる。

【００９４】ここで、ＤＬＬ回路１ｃをデジタルカメラ
システムに用いた場合について説明する。

【００９５】図１１は、デジタルカメラシステムにおけ
る画像前処理部のブロックである。この画像処理部は、
各画素から取り込んだ信号レベルと基準となる黒レベル
とをそれぞれ交互にサンプリングし、それらを比較する
ことにより信号レベルを決定する。

【００９６】画像前処理部は、撮像素子２３、ＣＤＳ
（差電圧検出部）２４、ＰＧＡ（差電圧増幅部）２５、
Ａ／Ｄ変換器２６、ロジック回路２７、タイミング発生
器２８、ＤＳＰ２９、ならびにＤＬＬ回路１ｃなどから
構成される。

【００９７】これらＣＤＳ２４、ＰＧＡ２５、Ａ／Ｄ変
換器２６、ロジック回路２７、およびＤＬＬ回路１ｃな
どは、１チップ化した半導体集積回路装置などによって
構成するようにしてもよい。

【００９８】撮像素子２３は、たとえばＣＣＤなどから
なり、レンズによって結像した映像を電圧信号に変換す
る。この撮像素子２３は、基準となる黒レベルと取り込
んだ信号レベルとを交互に出力する。

【００９９】撮像素子２３には、ＣＤＳ２４が接続され
ている。ＣＤＳ２４は、相関二重サンプリング回路であ
り、撮像素子２３から出力される黒レベルと信号レベル
とをＤＬＬ回路１ｃから出力されるスレーブ遅延クロッ
クＳＰＢＬＫｄ，ＳＰＳＩＧｄに同期してサンプリング
し、その差信号を出力する。

【０１００】ＣＤＳ２４が検出した差信号は、ＰＧＡ２
５で増幅し、Ａ／Ｄ変換器２６でデジタル値に変換して
出力される。このＡ／Ｄ変換器２６には、ＤＳＰ２９が
接続されている。ＤＳＰ２９は、Ａ／Ｄ変換器２６から
出力されたデジタルデータを処理する。

【０１０１】ロジック回路２７には、ＤＬＬ回路１ｃが
接続されており、外部から入力されたタイミング設定デ
ータに基づいてセレクタ１９に入力するセレクトデータ
をレジスタなどに設定する。

【０１０２】タイミング発生器２８には、ＤＬＬ回路１
ｃが接続されている。このタイミング発生器２８は、外
部入力された外部クロックから、ＤＬＬ回路１ｃに供給
する基本クロック、スレーブ遅延クロックＳＰＳＩＧ，
ＳＰＢＬＫなどを生成して出力する。

【０１０３】ＤＬＬ回路１ｃは、入力された基本クロッ
ク、およびスレーブ基本クロックＳＰＳＩＧ，ＳＰＢＬ
Ｋなどからスレーブ遅延クロックＳＰＳＩＧｄ，ＳＰＢ
ＬＫｄなどを生成する。

【０１０４】さらに、ＤＬＬ回路１ｃは、スレーブ遅延
クロックＳＰＳＩＧｄ，ＳＰＢＬＫｄとは異なる遅延時
間のスレーブ遅延クロック（第２〜第４のサンプリング
クロック）もそれぞれ生成しており、これらスレーブ遅
延クロックは、サンプリングクロックとしてＰＧＡ２
５、Ａ／Ｄ変換器２６、および撮像素子２３などに供給
されている。

【０１０５】ここで、ＤＬＬ回路１ｃを用いたデジタル
カメラシステムの画像前処理部の動作について、図１２
のタイミングチャートを用いて説明する。

【０１０６】図１２においては、上方から下方にかけ
て、撮像素子２３から出力される出力信号、タイミング
発生器２８から出力される基本クロック、タイミング発
生器２８から出力されるスレーブ基本クロックＳＰＢＬ
Ｋ、ＤＬＬ回路１ｃから出力されるスレーブ基本クロッ
クＳＰＢＬＫを遅延制御したスレーブ遅延クロックＳＰ
ＢＬＫｄ、タイミング発生器２８から出力されるスレー
ブ基本クロックＳＰＳＩＧ、およびＤＬＬ回路１ｃから
出力されるスレーブ基本クロックＳＰＳＩＧを遅延制御
したスレーブ遅延クロックＳＰＳＩＧｄにおける信号お
よびクロックタイミングをそれぞれ示している。

【０１０７】撮像素子２３は、リセットゲートパルスを
出力した後、黒レベルと信号レベルを順次出力する。Ｃ
ＤＳ２４には、サンプリングクロックとしてＳＰＳＩＧ
ｄ，ＳＰＢＬＫｄがそれぞれ入力される。

【０１０８】そして、ＣＤＳ２４は、入力された黒レベ
ルを、ＤＬＬ回路１ｃによってスレーブ遅延クロックＳ
ＰＢＬＫからある時間だけ遅延されたスレーブ遅延クロ
ックＳＰＢＬＫｄのフォーリングエッジに同期してサン
プリングする。

【０１０９】ここで、前述したように、撮像素子２３か
らは、リセットゲートパルスが出力された後、続けて黒
レベルの電気信号が出力されるため、十分に整定しない
期間（たとえば、スレーブ遅延クロックＳＰＢＬＫのタ
イミングなど）にサンプリングした場合、正しい黒レベ
ルが得られないことになる。

【０１１０】その後、ＣＤＳ２４は、入力された信号レ
ベルの電気信号をＤＬＬ回路１ｃによってスレーブ遅延
クロックＳＰＳＩＧからある時間だけ遅延されたスレー
ブ遅延クロックＳＰＳＩＧｄのフォーリングエッジに同
期してサンプリングする。

【０１１１】この場合においても、撮像素子２３から
は、黒レベルが出力された後、続けて信号レベルが出力
されるので十分に整定しない期間（たとえば、スレーブ
遅延クロックＳＰＳＩＧのタイミングなど）にサンプリ
ングした場合、正しい信号レベルが得られないことにな
る。

【０１１２】ＣＤＳ２４によってサンプリングされた黒
レベルと色レベルとの差信号は、ＰＧＡ２５によって増
幅され、Ａ／Ｄ変換器２６に出力されてデジタルデータ
に変換された後、ＤＳＰ２９によって処理される。

【０１１３】それにより、本実施の形態によれば、高精
度なサンプリングクロックを個別に生成することがで
き、かつ広範囲の動作周波数にも対応することができる
ので、デジタルカメラシステムなどの性能を向上するこ
とができる。

【０１１４】また、本実施の形態におけるカメラシステ
ムでは、ＤＬＬ回路で発生する多種ロックは、同一チッ
プ内で使用することを前提に考えてきた。ところが多種
のサンプリングクロックの一部をチップの外部へ供給す
る場合がある。

【０１１５】たとえば、撮像システムでは、ＣＣＤ撮像
素子、またはＭＯＳ撮像素子は、カメラ前処理ＬＳＩと
は分かれていることが多い。多種のクロックの内、一部
はカメラ前処理ＬＳＩ内で使い、一部はＣＣＤ撮像素子
などの外部のチップで使う場合がある。

【０１１６】ＤＬＬ回路がカメラ前処理ＬＳＩ内にある
場合、内部ではＤＬＬ回路で発生した信号そのものが使
えるため余計な遅延が生じないが、外部へクロックを供
給する場合には、チップ外部へ信号を供給するための出
力バッファが必要となる。出力バッファを経由してＣＣ
Ｄ撮像素子内でクロックが使われる。

【０１１７】この場合、せっかくＤＬＬ回路にて遅延時
間を合わせても、出力バッファの遅延時間が余分に入っ
てしまうため、遅延時間の誤差が入ってしまう問題が有
った。さらに詳細には、出力バッファの遅延時間が、電
源電圧の変動、温度の変動により変わるため、各クロッ
ク間の位相差がずれてしまう問題があった。

【０１１８】さらに詳細には、出力バッファの遅延時間
が、電源電圧の変動、温度の変動により変わるため、各
クロック間の位相差がずれてしまう問題があった。

【０１１９】図１７の一番下のスレーブ遅延素子で作ら
れる遅延クロックは、たとえばＣＣＤ撮像素子などの外
部へ供給されている。このクロックには出力バッファ
（またはＩ/Ｏバッファ）４０の遅延時間が含まれるた
め、他のチップ内部で使うクロック、例えばＳＰＢＬＫ
などの位相とは出力バッファ分ずれてしまう問題があっ
た。しかもこの遅延時間は電源電圧の変動、温度の変動
の影響を受ける。

【０１２０】そこで提案するアイデアでは、チップ内部
で使う遅延信号にも、チップ内部にダミーバッファ４１
を設け、そこを通すこととする。これにより、チップ内
部への信号にも、チップ外部へのクロック信号と同じ遅
延時間を加えることができ、出力バッファ４０の遅延時
間に、電源電圧依存性、温度依存性があっても、これを
補償することができる。

【０１２１】図１７で言えば、スレーブ遅延クロックＳ
ＰＢＬＫｄは本来チップ内部で使う信号のため、バッフ
ァを介する必要がないが、外部で使う（図の最下部の）
スレーブ遅延クロックＲＧｄと同様にＩ/Ｏバッファ相
当の遅延を発生するダミーバッファ４１を介してチップ
内部に供給することとする。

【０１２２】これにより外部へ供給するクロックと同じ
遅延時間（電源電圧依存性、温度依存性含めて）が加わ
るため、クロック間の位相をそろえることができ、デジ
タルカメラシステムの精度を上げることが可能になっ
た。

【０１２３】なお、図１７では、図１０のＤＬＬ回路シ
ステムに対してＩ/Ｏバッファの問題を述べたが、図９
のＤＬＬ回路システムに対してもＩ/Ｏバッファの問題
を同様に解決できることは明らかである。

【０１２４】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。

【０１２５】たとえば、前記実施の形態では、遅延クロ
ックのロック点を基本クロックの１周期後としたが、遅
延クロックのロック点を１周期以上の任意の周期に変更
するようにしてもよい。

【０１２６】この場合、ＤＬＬ回路１ｄは、図１３示す
ように、パルス幅固定分周器２と位相比較器４との間
に、任意の遅延時間を有するインバータ７ａとすること
によって、図１４に示すように、ＤＬＬ回路１ｄが生成
する遅延クロックのロック点を移動させることができ
る。

【０１２７】

【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。

【０１２８】（１）パルス幅固定分周器を設けたことに
より、疑似ロックを防止するとともに、入力される基本
クロックの周波数範囲が広いＤＬＬ回路を実現すること
ができる。

【０１２９】（２）また、遅延回路の任意段出力を取り
出すクロック選択部により、遅延時間が高精度に調整さ
れた遅延微調整クロックを生成することができる。

【０１３０】（３）さらに、上記（１）、（２）によ
り、高精度なサンプリングクロックを生成することがで
きるので、デジタルカメラシステムなどの性能を向上す
ることができる。

【図面の簡単な説明】

【図１】本発明の一実施の形態によるＤＬＬ回路のブロ
ック図である。

【図２】図１のＤＬＬ回路に設けられたパルス幅固定分
周器のブロック図である。

【図３】図１のＤＬＬ回路における信号タイミングチャ
ートである。

【図４】図１のＤＬＬ回路に設けられた遅延回路を構成
する基本単位の回路図である。

【図５】図１のＤＬＬ回路における遅延時間／制御信号
／パルス幅の関係を示す説明図である。

【図６】本発明の一実施の形態による遅延クロックの遅
延時間を微調整するＤＬＬ回路の一例を示すブロック図
である。

【図７】図６のＤＬＬ回路に設けられた遅延回路を構成
する基本単位の回路図である。

【図８】本発明の一実施の形態による遅延クロックの選
択精度を任意に変更するＤＬＬ回路の他の例を示すブロ
ック図である。

【図９】本発明の一実施の形態による複数のクロック信
号を制御するＤＬＬ回路の一例を示すブロック図であ
る。

【図１０】本発明の一実施の形態による複数のクロック
信号を制御するＤＬＬ回路の他の例を示すブロック図で
ある。

【図１１】図１０のＤＬＬ回路を用いて構成されたデジ
タルカメラシステムのブロック図である。

【図１２】図１１におけるデジタルカメラシステムの信
号タイミングチャートである。

【図１３】本発明の他の実施の形態によるＤＬＬ回路の
ブロック図である。

【図１４】図１３のＤＬＬ回路における遅延時間／制御
信号／パルス幅の関係を示す説明図である。

【図１５】遅延時間の上限をレジスタまたはセレクタに
より変更できる遅延素子、を用いた擬似ロック防止機能
の有るＤＬＬ回路、における遅延時間／制御信号／パル
ス幅の関係を示す説明図である。

【図１６】図１５の遅延時間の上限をレジスタまたはセ
レクタにより変更できる遅延素子、の基本単位の回路図
である。

【図１７】本発明の一実施の形態によるＩ/Ｏバッファ
を含む複数のクロック信号を制御するＤＬＬ回路の一例
を示すブロック図である。

【符号の説明】

１ ＤＬＬ回路 １ａ〜１ｃ ＤＬＬ回路 １ｂ₁ マスタＤＬＬ回路 ２ パルス幅固定分周器 ２ａ〜２ｃ １／２分周器 ２ｄ 論理積回路 ３ 遅延回路 ３₁ 遅延回路 ３ａ 基本単位 ３ｂ 基本単位 ４ 位相比較器 ５ チャージポンプ（電流生成部） ６ ループフィルタ（制御電圧生成部） ７ インバータ ８，９ インバータ １０〜１７ トランジスタ １８ クロックトインバータ １９ セレクタ（クロック選択部） ２０ スレーブ遅延クロック部 ２１ スレーブ遅延回路 ２２ セレクタ（クロック選択部） ２３ 撮像素子 ２４ ＣＤＳ（差電圧検出部） ２５ ＰＧＡ（差電圧増幅部） ２６ Ａ／Ｄ変換器 ２７ ロジック回路 ２８ タイミング発生器 ２９ ＤＳＰ ４０ Ｉ／Ｏバッファ ４１ ダミーバッファ ＣＮＴＬ，ＣＮＴＬＢ 制御電圧 ＳＰＢＬＫ，ＳＰＳＩＧ スレーブ基本クロック ＳＰＢＬＫｄ，ＳＰＳＩＧｄ スレーブ遅延クロック
（サンプリングクロック）

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5C024 BX01 CY16 GY01 HX02 HX32 HX38 5J001 AA04 BB12 BB25 CC03 DD04 DD06 5J039 JJ07 JJ15 KK00 KK10 KK13 KK25 KK27 MM00 NN00 5J106 AA04 CC24 CC41 CC52 CC59 DD09 DD24 DD32 GG14 HH02 KK30

Claims (13)

【特許請求の範囲】
1. 【請求項１】 基本クロックを分周し、パルス幅を前記
   基本クロックの１周期に固定した分周器出力クロックを
   出力するパルス幅固定分周器と、 前記分周器出力クロックと遅延回路の出力である遅延ク
   ロックとを比較し、前記分周器出力クロックに対する前
   記遅延クロックの遅延時間が前記基本クロック１周期よ
   り大きい場合ＵＰパルス信号を、小さい場合ＤＯＷＮパ
   ルス信号を出力する位相比較器と、 前記位相比較器より出力されるＵＰ、およびＤＯＷＮパ
   ルス信号に対応して、充放電電流を生成する電流生成部
   と、 前記電流生成部が生成した充放電電流を電圧に変換し、
   制御電圧を生成する制御電圧生成部とを含み、 前記遅延回路は、前記制御電圧生成部が生成した制御電
   圧に基づいて、前記パルス幅固定分周器から出力された
   分周器出力クロックをある時間だけ遅延させた遅延クロ
   ックを出力することを特徴とする半導体集積回路装置。
2. 【請求項２】 基本クロックを分周し、パルス幅を前記
   基本クロックの１周期に固定した分周器出力クロックを
   出力するパルス幅固定分周器と、 前記分周器出力クロックと遅延回路の出力である遅延ク
   ロックとを比較し、前記分周器出力クロックに対する前
   記遅延クロックの遅延時間が前記基本クロックの１周期
   より大きい場合ＵＰパルス信号を、小さい場合ＤＯＷＮ
   パルス信号を出力する位相比較器と、 前記位相比較器より出力されるＵＰ、およびＤＯＷＮパ
   ルス信号に対応して、充放電電流を生成する電流生成部
   と、 前記電流生成部が生成した充放電電流を電圧に変換し、
   制御電圧を生成する制御電圧生成部とを含み、 前記遅延回路は、互いに直列接続された複数の遅延素子
   を有し、前記制御電圧生成部が生成した制御電圧に基づ
   いて、前記パルス幅固定分周器から出力された分周器出
   力クロックをある時間だけ遅延させた前記遅延クロック
   を出力し、 セレクトデータに基づいて、任意の前記遅延素子から出
   力される前記遅延クロックを選択して遅延微調整クロッ
   クを出力するクロック選択部を備えたことを特徴とする
   半導体集積回路装置。
3. 【請求項３】 基本クロックを分周し、パルス幅を前記
   基本クロックの１周期に固定した分周器出力クロックを
   出力するパルス幅固定分周器と、 前記分周器出力クロックと遅延回路の出力である遅延微
   調整クロックとを比較し、前記分周器出力クロックに対
   する前記遅延微調整クロックの遅延時間が前記基本クロ
   ック１周期より大きい場合ＵＰパルス信号を、小さい場
   合ＤＯＷＮパルス信号を出力する位相比較器と、 前記位相比較器より出力されるＵＰ、およびＤＯＷＮパ
   ルス信号に対応して、充放電電流を生成する電流生成部
   と、 前記電流生成部が生成した充放電電流を電圧に変換し、
   制御電圧を生成する制御電圧生成部と、 前記遅延回路は、互いに直列接続された複数の遅延素子
   を有し、前記制御電圧生成部が生成した制御電圧に基づ
   いて、前記パルス幅固定分周器から出力し、 セレクトデータに基づいて、任意の前記遅延素子から出
   力される遅延クロックを選択して前記遅延微調整クロッ
   クを出力するクロック選択部を備えたことを特徴とする
   半導体集積回路装置。
4. 【請求項４】 請求項２または３記載の半導体集積回路
   装置において、前記制御電圧生成部が生成した制御電圧
   に基づいて、入力されたスレーブ基本クロックをある時
   間だけ遅延させたスレーブ遅延クロックを生成する１つ
   以上のスレーブ遅延回路を備えたことを特徴とする半導
   体集積回路装置。
5. 【請求項５】 サンプリングクロックに同期して、撮像
   素子から出力される信号レベルと基準電位である黒レベ
   ルとを交互にサンプリングし、その差電圧を取り出す差
   電圧検出部と、 前記差電圧検出部に供給するサンプリングクロックを生
   成するＤＬＬ回路とを備えたことを特徴とするデジタル
   カメラシステム。
6. 【請求項６】 第１のサンプリングクロックに同期し
   て、撮像素子から出力される信号レベルと基準電位であ
   る黒レベルとを交互にサンプリングし、その差電圧を取
   り出す差電圧検出部と、 第２のサンプリングクロックに同期して、前記差電圧検
   出部から出力された差電圧を増幅する差電圧増幅部と、 第３のサンプリングクロックに同期して、前記差電圧増
   幅部が増幅した差電圧をデジタル値に変換するＡ／Ｄ変
   換器と、 第４のサンプリングクロックに同期して、レンズによっ
   て結像した映像を電気信号に変換する撮像素子と、 前記第１〜第４のサンプリングクロックを生成するＤＬ
   Ｌ回路とを備えたことを特徴とするデジタルカメラシス
   テム。
7. 【請求項７】 請求項５または６記載のデジタルカメラ
   システムにおいて、 前記ＤＬＬ回路が、 基本クロックを分周し、パルス幅を前記基本クロックの
   １周期に固定した分周器出力クロックを出力するパルス
   幅固定分周器と、 前記分周器出力クロックと遅延回路の出力である遅延ク
   ロックとを比較し、前記分周器出力クロックに対する前
   記遅延クロックの遅延時間が前記基本クロック１周期よ
   り大きい場合ＵＰパルス信号を、小さい場合ＤＯＷＮパ
   ルス信号を出力する位相比較器と、 前記位相比較器より出力されるＵＰ、およびＤＯＷＮパ
   ルス信号に対応して、充放電電流を生成する電流生成部
   と、 前記電流生成部が生成した充放電電流を電圧に変換し、
   制御電圧を生成する制御電圧生成部とを有し、 前記遅延回路は、前記制御電圧生成部が生成した制御電
   圧に基づいて、前記パルス幅固定分周器から出力された
   分周器出力クロックをある時間だけ遅延させた前記遅延
   クロックを出力することを特徴とするデジタルカメラシ
   ステム。
8. 【請求項８】 請求項５または６記載のデジタルカメラ
   システムにおいて、 前記ＤＬＬ回路が、 基本クロックを分周し、パルス幅を前記基本クロックの
   １周期に固定した分周器出力クロックを出力するパルス
   幅固定分周器と、 前記分周器出力クロックと遅延回路の出力である遅延ク
   ロックとを比較し、前記分周器出力クロックに対する前
   記遅延クロックの遅延時間が前記基本クロック１周期よ
   り大きい場合ＵＰパルス信号を、小さい場合ＤＯＷＮパ
   ルス信号を出力する位相比較器と、 前記位相比較器より出力されるＵＰ、およびＤＯＷＮパ
   ルス信号に対応して、充放電電流を生成する電流生成部
   と、 前記電流生成部が生成した充放電電流を電圧に変換し、
   制御電圧を生成する制御電圧生成部とを有し、 前記遅延回路は、互いに直列接続された複数の遅延素子
   を有し、前記制御電圧生成部が生成した制御電圧に基づ
   いて、前記パルス幅固定分周器から出力された分周器出
   力クロックをある時間だけ遅延させた遅延クロックを出
   力し、 セレクトデータに基づいて、任意の前記遅延素子から出
   力される遅延クロックを選択して遅延微調整クロックを
   出力するクロック選択部を含むことを特徴とするデジタ
   ルカメラシステム。
9. 【請求項９】 請求項５または６記載のデジタルカメラ
   システムにおいて、 前記ＤＬＬ回路が、 基本クロックを分周し、パルス幅を前記基本クロックの
   １周期に固定した分周器出力クロックを出力するパルス
   幅固定分周器と、 前記分周器出力クロックと遅延回路の出力である遅延微
   調整クロックとを比較し、前記分周器出力クロックに対
   する前記遅延微調整クロックの遅延時間が前記基本クロ
   ック１周期より大きい場合ＵＰパルス信号を、小さい場
   合ＤＯＷＮパルス信号を出力する位相比較器と、 前記位相比較器より出力されるＵＰ、およびＤＯＷＮパ
   ルス信号に対応して、充放電電流を生成する電流生成部
   と、 前記電流生成部が生成した充放電電流を電圧に変換し、
   制御電圧を生成する制御電圧生成部とを含み、 前記遅延回路は、互いに直列接続された複数の遅延素子
   を含み、前記制御電圧生成部が生成した制御電圧に基づ
   いて、前記パルス幅固定分周器から出力された分周器出
   力クロックをある時間だけ遅延させた遅延クロックを出
   力し、 セレクトデータに基づいて、任意の前記遅延素子から出
   力される遅延クロックを選択して前記遅延微調整クロッ
   クを出力するクロック選択部を含むことを特徴とするデ
   ジタルカメラシステム。
10. 【請求項１０】 請求項８または９記載のデジタルカメ
    ラシステムにおいて、 前記ＤＬＬ回路に、前記制御電圧生成部が生成した制御
    電圧に基づいて、入力されたスレーブ基本クロックをあ
    る時間だけ遅延させたスレーブ遅延クロックを生成する
    １つ以上のスレーブ遅延回路を備えたことを特徴とする
    デジタルカメラシステム。
11. 【請求項１１】 請求項２〜４のいずれか１項に記載の
    半導体集積回路装置において、 前記遅延回路は、互いに直列接続された複数の遅延素子
    を有し、前記制御電圧生成部が生成した制御電圧に基づ
    いて、前記パルス幅固定分周器から出力された分周器出
    力クロックをある時間だけ遅延させた遅延クロックを出
    力し、 前記複数の遅延素子における基本単位は、インバータへ
    流れ込む電源電流が、制御電圧で制御される電流源とバ
    イアス電圧で制御される電流源との和で決められ、前記
    バイアス電圧で制御される電流源の電流の値がレジス
    タ、または制御信号により可変にされることを特徴とす
    る半導体集積回路装置。
12. 【請求項１２】 複数の遅延素子が直列接続された構成
    からなり、制御電圧生成部が生成した制御電圧に基づい
    て、分周器から出力された分周器出力クロックをある時
    間だけ遅延させた遅延クロックを出力する遅延回路を有
    する半導体集積回路装置であって、 前記複数の遅延素子における基本単位は、インバータへ
    流れ込む電源電流が、制御電圧で制御される電源電流と
    バイアス電圧で制御される電流源との和で決められ、前
    記バイアス電圧で制御される電流源の電流の値がレジス
    タ、または制御信号により可変されることを特徴とする
    半導体集積回路装置。
13. 【請求項１３】 請求項５〜１０のいずれか１項に記載
    のデジタルカメラシステムにおいて、 多種のサンプリングクロックをシステムの各場所へ供給
    し、そのクロックの一部は、ＤＬＬ回路を含む半導体チ
    ップから外部へ供給し、他の一部はＤＬＬ回路を含む半
    導体チップ内部へ供給するシステムであって、 前記半導体チップ外部へ供給するサンプリングクロック
    は出力バッファを通じて供給され、前記半導体チップ内
    部へ供給するサンプリングクロックも前記出力バッファ
    に相当するバッファ回路を経由して、前記半導体チップ
    内部へ供給されることを特徴とするデジタルカメラシス
    テム。