JP2008136031A - 半導体集積回路装置 - Google Patents

Abstract

【課題】半導体集積回路装置において、遅延時間及びデューティ比を選択可能にしたクロックを、ジッタ劣化させずに生成することができる技術を提供する。
【解決手段】ＤＬＬ回路２０１から生成された２つのクロックを、生成クロックのライズエッジ及びフォールエッジを定めるために用いる。ＤＬＬ回路２０１からの２つのクロックは遅延時間を選択可能とする。選択された２つのクロックを、クロック合成回路２０３の２入力に与える。このクロック合成回路２０３は位相周波数比較器と同様の回路であり、排他的論理和を用いない。この位相周波数比較器の機能により、出力クロックのライズエッジ及びフォールエッジのタイミングは、入力２クロックのライズエッジにより定まる。そのため、入力２クロックの位相（遅延時間）を任意に選択することにより、所望のデューティ比及び遅延時間を持った出力クロックが得られる。
【選択図】図２

Description

本発明はカメラ用前処理ＬＳＩ等の半導体集積回路装置に関し、特に、遅延時間及びデューティ比を選択可能にしたクロックの生成技術に関する。

本発明者が検討した技術として、例えば、カメラ用前処理ＬＳＩのクロック生成回路においては、以下の技術が考えられる（例えば、特許文献１参照）。

デジタルカメラなどのＡ／Ｄ変換器を含む前処理用ＬＳＩでは、例えば、ＣＣＤ（Ｃｈａｒｇｅ Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅ）などの撮像素子から取り込まれた信号を相関二重サンプリング回路（ＣＤＳ）などによって色レベルのサンプリングを行うことが広く知られている。ＣＤＳは、外部から印加されるサンプリングクロックに同期して色レベルのサンプリングを行っている。

デジタルカメラなどにおけるサンプリングクロックの調整用として、ＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路を用いるものがある。

ＤＬＬ回路は、ロック用遅延回路、出力用遅延回路、位相比較器、チャージポンプ、及びループフィルタなどから構成され、クロックの遅延時間をプロセスばらつき、電源電圧及び温度などによらず、外部クロックの１周期分遅らせるように働くフィードバックループである。
特開２００４−３２８４４８号公報

ところで、前記のようなクロック生成技術について、本発明者が検討した結果、以下のようなことが明らかとなった。

例えば、特許文献１のＤＬＬ回路は、出力部分に排他的論理和を用いるため、２つの入力経路で伝播遅延時間が異なり、合成されたクロックの遅延時間が常に一定とならない。すなわち、２つの異なる経路に由来する２つの異なるパルス波形が交互に出力される。そのため高周波動作の場合、ジッタ劣化、特にサイクリックジッタの劣化を引き起こす。また、排他的論理和及びフリップフロップ（ＦＦ）を用いているため、レイアウト面積が増大する。

そこで、本発明の目的は、半導体集積回路装置において、遅延時間及びデューティ比を選択可能にしたクロックを、ジッタ劣化させずに生成することができる技術を提供することにある。

本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

すなわち、ＤＬＬ回路から生成された２つのクロックを、生成クロックのライズエッジ及びフォールエッジを定めるために用いる。ＤＬＬ回路からの２つのクロックは遅延時間を選択可能とする。選択されたライズエッジ用クロックＴＲ及びフォールエッジ用クロックＴＦを、クロック合成回路の２入力に与える。このクロック合成回路は位相周波数比較器と同様の回路であり、排他的論理和を用いない。この位相周波数比較器の機能により、出力クロックのライズエッジ及びフォールエッジのタイミングは、入力２クロックのライズエッジにより定まる。そのため、入力２クロックの位相（遅延時間）を任意に選択することにより、所望のデューティ比及び遅延時間を持った出力クロックが得られる。

したがって、本発明の一実施例によれば、排他的論理和を用いないため、ジッタ劣化のないクロック生成回路が提供される。

この実施例によれば、排他的論理和を用いないため、ジッタ劣化の防止効果がある。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一部材には原則として同一の符号を付し、その繰り返しの説明は省略する。

（実施の形態１）
図１は、本発明の実施の形態１による半導体集積回路装置において、カメラ前処理ＬＳＩの構成を示すブロック図である。

まず、図１により、本実施の形態１による半導体集積回路装置の構成の一例を説明する。図１に示すカメラ前処理ＬＳＩは、ＤＬＬ回路を用いて構成されたデジタルカメラシステムにおける画像前処理を行うものである。

このカメラ前処理ＬＳＩは、各画素から取り込んだ信号レベルと基準となる黒レベルとをそれぞれ交互にサンプリングし、それらを比較することにより信号レベルを決定する。

カメラ前処理ＬＳＩは、撮像素子１１、ＣＤＳ（Ｃｏｒｒｅｌａｔｅｄ Ｄｏｕｂｌｅ Ｓａｍｐｌｉｎｇ）１２、ＰＧＡ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｉｎ Ａｍｐｌｉｆｉｅｒ）１３、Ａ／Ｄ変換器１４、ロジック回路１５、タイミング発生器１６、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）１７、ならびにクロック生成回路１などから構成される。

撮像素子１１は、例えばＣＣＤなどからなり、レンズによって結像した映像を電圧信号に変換する。この撮像素子１１は、基準となる黒レベルと取り込んだ信号レベルとを交互に出力する。

撮像素子１１には、ＣＤＳ１２が接続されている。ＣＤＳ１２は、相関二重サンプリング回路であり、撮像素子１１から出力される基準レベルと信号レベルとを、クロック生成回路１から出力される黒レベルサンプリングクロックＳＰＢＬＫ、信号サンプリングクロックＳＰＳＩＧに同期してサンプリングし、その差信号を出力する。基準レベルとは、撮像素子に光が入らない状態での出力電圧信号にあたり、黒レベルとも言われる。ＣＤＳの目的はこの黒レベルと光が入射した場合の出力電圧信号との差をとることで、低周波成分の雑音を除去することである。

ＣＤＳ１２が検出した差信号は、ＰＧＡ１３で増幅され、Ａ／Ｄ変換器１４でデジタル値に変換して出力される。このＡ／Ｄ変換器１４には、ＤＳＰ１７が接続されている。ＤＳＰ１７は、Ａ／Ｄ変換器１４から出力されたデジタルデータを処理する。

ロジック回路１５には、クロック生成回路１が接続されている。このロジック回路１５には、段数設定レジスタが設けられており、外部から入力された設定データに基づいてクロック生成回路１内のクロック選択回路に入力する選択データを段数設定レジスタなどに設定する。

タイミング発生器１６には、クロック生成回路１が接続されている。このタイミング発生器１６は、外部入力された外部クロックから、クロック生成回路１に供給する基本クロックを生成して出力する。

クロック生成回路１は、入力された基本クロックから信号サンプリングクロックＳＰＳＩＧ、および黒レベルサンプリングクロックＳＰＢＬＫを生成する。

さらに、クロック生成回路１は、信号サンプリングクロックＳＰＳＩＧ、黒レベルサンプリングクロックＳＰＢＬＫとは異なる遅延時間の遅延クロックもそれぞれ生成しており、これら遅延クロックは、サンプリングクロックとしてＰＧＡ１３、Ａ／Ｄ変換器１４（ＡＤＣＫ）、および撮像素子１１などに供給されている。

以上がカメラ前処理ＬＳＩの信号処理である。本発明は、撮像素子１１、ＣＤＳ１２、ＰＧＡ１３及びＡ／Ｄ変換器１４に与えられるクロックのタイミング及びデューティ比を設定するクロック生成回路に関するものである。

図２は、クロック生成回路１の回路構成を示す図である。クロック生成回路１は、例えば、ＤＬＬ回路２０１、クロック選択回路２０２、クロック合成回路２０３などから構成される。ＤＬＬ回路２０１は、例えば、ＶＣＤＬ（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｅｄ Ｄｅｌａｙ Ｌｉｎｅ；電圧制御遅延線）２０４、ＰＦＤ（Ｐｈａｓｅ Ｆｒｅｑｕｅｎｃｙ Ｄｅｔｅｃｔｏｒ；位相周波数比較器）２０５、ＣＰ／ＬＦ（Ｃｈａｒｇｅ Ｐｕｍｐ／Ｌｏｏｐ Ｆｉｌｔｅｒ；チャージポンプ／ループフィルタ）２０６などから構成される。ＶＣＤＬ２０４は、複数の遅延素子２０７などから構成される。クロック合成回路２０３は、２つのＦＦ（フリップフロップ）２０８，２０９、２入力ＡＮＤ２１０などから構成される。

ＶＣＤＬ２０４の入力部、ならびにＰＦＤ２０５の一方の入力部には、基本クロックがそれぞれ入力され、ＶＣＤＬ２０４の出力部には、ＰＦＤ２０５の他方の入力部が接続されている。

ＰＦＤ２０５は、基本クロックと、ＶＣＤＬ２０４から出力された遅延クロックとの位相差からＵＰパルス、ＤＯＷＮパルスを生成する。このＰＦＤ２０５から出力されるＵＰパルス、ＤＯＷＮパルスは、ＣＰ／ＬＦ２０６に接続される。

ＣＰ／ＬＦ２０６は、ＵＰパルス、またはＤＯＷＮパルスに応じて、充電電流、あるいは放電電流をパルス状にそれぞれ発生させ、発生した充電電流、放電電流を時間積分して制御電圧ＤＬＬ＿Ｃを生成する。

ＰＦＤ２０５からＵＰパルス、ＤＯＷＮパルスが出なくなると、遅延クロックが基本クロックの１周期分遅延した状態となり、ループは安定し、ロック状態となる。

ＶＣＤＬ２０４は、制御電圧ＤＬＬ＿Ｃに基づいて、分周器出力クロックをある時間だけ遅延した遅延クロックを出力する。このＶＣＤＬ２０４は、複数の遅延素子２０７が直列接続された構成からなる。遅延素子２０７は、例えば、図８のような回路構成である。

クロック選択回路２０２は、複数のスイッチから構成されている。そして、複数の遅延素子２０７ の出力部には、複数のスイッチの一方の接続部がそれぞれ接続されている。

クロック選択回路２０２におけるスイッチの他方の接続部には、ＦＦ２０８，２０９のクロック入力端子ＣＫが共通接続されている。

クロック合成回路２０３は、一般に位相周波数比較器で用いられている回路と同じ構成である。ＦＦ２０８，２０９のデータ入力端子Ｄは、電源電圧レベルに固定されている。ＦＦ２０８，２０９の非反転出力端子ＱをＵＰ端子及びＤＮ端子とする。ＦＦ２０８，２０９の非反転出力端子Ｑは、２入力ＡＮＤ２１０の入力部に接続されている。２入力ＡＮＤ２１０の出力部は、ＦＦ２０８，２０９のリセット端子ＲＳＴに接続されている。

さらに、クロック選択回路２０２は、例えば、段数設定レジスタなどによって任意のスイッチがＯＮするように設定される。クロック選択回路２０２から出力された２つのクロックＴＲ，ＴＦは、クロック合成回路２０３から出力されるクロック（ＵＰ端子，ＤＮ端子）のライズエッジ及びフォールエッジを定めるために用いられる。また、クロック選択回路２０２は、２つのクロックＴＲ，ＴＦにより、遅延時間が選択可能である。クロック選択回路２０２により選択されたライズ用クロックＴＲはクロック合成回路２０３のＦＦ２０８に入力され、フォールエッジ用クロックＴＦはクロック合成回路２０３のＦＦ２０９に入力される。

クロック合成回路２０３は、排他的論理和を用いない位相周波数比較器と同じ機能の構成である。このクロック合成回路２０３における位相周波数比較器の動作により、クロック合成回路２０３の出力クロック（ＵＰ端子，ＤＮ端子）のライズエッジ及びフォールエッジのタイミングは、２つのクロックＴＲ，ＴＦのライズエッジにより定まる。そのため、２つのクロックＴＲ，ＴＦの位相（遅延時間）を任意に選択することにより、所望のデューティ比及び遅延時間を持った出力クロック（ＵＰ端子，ＤＮ端子）が得られる。

ＵＰ端子、ＤＮ端子からのクロック信号は、ＳＰＢＬＫ、ＳＰＳＩＧ、ＡＤＣＫ等のクロック信号とされ、撮像素子１１、ＣＤＳ１２、ＰＧＡ１３、Ａ／Ｄ変換器１４などに出力される。図２の場合、ＵＰ端子が所望のクロックである。

したがって、本実施の形態１によるクロック生成回路１によれば、排他的論理和回路を使用していないため、ジッタ劣化を防止することができる。

図３及び図４は、図２で示したクロック合成回路２０３の入出力波形及び伝達特性を示す図である。図３（ａ）及び図４（ａ）は、２つのクロックＴＲ，ＴＦの間の遅延時間が少ない場合、図３（ｂ）及び図４（ｂ）は、２つのクロックＴＲ，ＴＦの間の遅延時間が多い場合の入出力波形を示す。図３（ｃ）及び図４（ｃ）は、伝達特性を示しており、Ｘ軸は位相差、Ｙ軸はクロックパルスの”Ｈ”レベル期間である。また、図３は２つのクロックＴＲ，ＴＦのデューティ比が５０％の場合を示しており、図４は２つのクロックＴＲ，ＴＦのデューティ比が５０％より大きい場合を示している。

図２の回路は、特許文献１の回路と比較して、排他的論理和を用いない分、素子数が少なくできるメリットがある。そのため、レイアウト面積が小さくなる。しかし、この回路は、デューティ比５０％以上のクロックを生成できないという欠点がある。すなわち、クロック選択回路２０２の出力であるＴＲ及びＴＦのデューティ比を５０％と仮定すれば、ＴＲのフォールエッジよりＴＦのライズエッジが遅い場合、図３（ｂ）のように、ＵＰ出力が出なくなり、デューティ比５０％以上のＵＰ出力が実現できない。

この欠点を解消するには、図４のように、ＴＲ及びＴＦのデューティ比を５０％より大きくすればよい。ＴＲのフォールエッジよりＴＦのライズエッジが早い限り、ＵＰ出力が得られる。ただし、ＵＰ出力のデューティ比上限はＴＲ及びＴＦのデューティ比により決まる。

（実施の形態２）
本発明の実施の形態２は、前記実施の形態１における図２に示したクロック生成回路１について、クロック合成回路２０３の部分の構成を変形したものである。

図５は、本発明の実施の形態２によるクロック生成回路１の回路構成を示す図である。

図５のクロック合成回路５０１は、反転遅延素子（ＤＬＹ）５０２，５０３、２入力ＮＡＮＤ５０４，５０５，５０６，５０７などから構成される。

クロック合成回路５０１は、クロック選択回路２０２から出力された２つのクロックＴＲ，ＴＦを入力としている。２入力ＮＡＮＤ５０４の一方の入力端子には、クロックＴＲが直接接続され、他方の入力端子には、反転遅延素子（ＤＬＹ）５０２を介して接続されている。同様に、２入力ＮＡＮＤ５０５の一方の入力端子には、クロックＴＦが直接接続され、他方の入力端子には、反転遅延素子（ＤＬＹ）５０３を介して接続されている。

さらに、２入力ＮＡＮＤ５０４の出力ＴＲ１は、２入力ＮＡＮＤ５０６の一方の入力端子に接続されている。同様に、２入力ＮＡＮＤ５０５の出力ＴＦ１は、２入力ＮＡＮＤ５０７の一方の入力端子に接続されている。２入力ＮＡＮＤ５０６と２入力ＮＡＮＤ５０７は、ＲＳラッチを構成している。２入力ＮＡＮＤ５０６の出力ＬＡＴＲは２入力ＮＡＮＤ５０７の他方の入力端子に接続されている。同様に、２入力ＮＡＮＤ５０７の出力ＬＡＴＦは２入力ＮＡＮＤ５０６の他方の入力端子に接続されている。また、２入力ＮＡＮＤ５０６の出力ＬＡＴＲは、インバータ５０８により反転されてクロック／ＯＵＴが出力される。同様に、２入力ＮＡＮＤ５０７の出力ＬＡＴＦは、インバータ５０９により反転されてクロックＯＵＴが出力される。クロックＯＵＴおよびクロック／ＯＵＴは、前記実施の形態１と同様に、ＳＰＢＬＫ、ＳＰＳＩＧ、ＡＤＣＫ等のクロック信号とされ、撮像素子１１、ＣＤＳ１２、ＰＧＡ１３、Ａ／Ｄ変換器１４などに出力される。

反転遅延素子（ＤＬＹ）５０２，５０３は、インバータを奇数段直列接続したものであり、プロセス、電源電圧及び温度依存性を持つものの、反転遅延素子（ＤＬＹ）５０２，５０３後段の２入力ＮＡＮＤ５０４，５０５がパルスを発生する限り、期待の動作をする。

したがって、本実施の形態２によるクロック生成回路１によれば、前記実施の形態１と同様に、排他的論理和回路を使用していないため、ジッタ劣化を防止することができる。

また、図５のクロック合成回路５０１は、出力クロック（ＯＵＴ，／ＯＵＴ）のデューティ比が入力クロックのデューティ比に依存しない点も、前記実施の形態１のクロック合成回路２０３と比較して優れている。また、素子数の大きいＦＦ回路を使わず、２入力ＮＡＮＤのラッチ回路を１つで実現しているため、レイアウト面積縮小の利点もある。

図６に、図５に示したクロック生成回路１、特にクロック合成回路５０１の内部ノードの動作波形を示す。クロックＴＲが合成後の出力クロックのライズエッジを決めるクロック波形に、同じくクロックＴＦがフォールエッジを決めるクロック波形にあたる。ＴＲＤ及びＴＦＤは、ＴＲ及びＴＦが反転遅延素子（ＤＬＹ）５０２，５０３を経て出力されたクロック波形である。ＴＲ及びＴＲＤは反転論理積（２入力ＮＡＮＤ５０４）によりＴＲ１を出力する。ＴＦ及びＴＦＤについても、同様に反転論理積（２入力ＮＡＮＤ５０５）でＴＦ１を出力する。ＴＲＤ及びＴＦＤは反転遅延素子ＤＬＹの遅延時間で規定される細いパルス幅を持つクロック波形である。これら２つの細いパルス幅を持つクロックが入力ＮＡＮＤ５０６，５０７で構成されるラッチ回路に入力される。２入力ＮＡＮＤ構成のラッチ回路を用いる場合、ＴＦ１側の２入力ＮＡＮＤ５０７の出力ＬＡＴＦの反転を出力端子ＯＵＴと定義すれば、ＴＦ１がＨからＬへ変化するときに出力端子ＯＵＴは必ずＨからＬへ変化し、フォールエッジとなる。ライズエッジは同様にＴＲ１がＨからＬに変化するとき、すなわちＴＲのライズエッジのタイミングに出力端子ＯＵＴにもライズエッジが現れる。

なお、２入力ＮＡＮＤラッチ回路の他方の出力ＬＡＴＲは、上述の出力端子ＯＵＴの反転した波形が同じタイミングで出力されるので、必要に応じてこれも用いることができる。

（実施の形態３）
本発明の実施の形態３は、前記実施の形態２における図５に示したクロック合成回路５０１について、反転遅延素子（ＤＬＹ）５０２，５０３の部分の構成を変形したものである。

図７は、本発明の実施の形態３によるクロック生成回路１の回路構成を示す図である。

図７のクロック合成回路７０１は、反転遅延素子（ＤＬＹ）７０２，７０３、２入力ＮＡＮＤ５０４，５０５，５０６，５０７などから構成される。

本実施の形態３は、前記実施の形態２と比較して、インバータで構成される反転遅延素子（ＤＬＹ）５０２，５０３を、反転遅延素子（ＤＬＹ）７０２，７０３に置き換えたものである。

図８は、ＤＬＬ回路２０１内の電圧制御遅延線（ＶＣＤＬ２０４）を構成する遅延素子２０７の構成例を示す回路図である。図８に示すように、遅延素子２０７は、偶数個のインバータを直列接続したものである。図８では、一例としてインバータ２段の場合を示したが、インバータの段数は偶数であればよく、これに限定されない。

図９は、図７で示した反転遅延素子（ＤＬＹ）７０２，７０３の構成例を示す回路図である。図９に示すように、反転遅延素子（ＤＬＹ）７０２，７０３は、奇数個のインバータを直列接続したものである。図８では、一例としてインバータ１段の場合を示したが、インバータの段数は奇数であればよく、これに限定されない。

図８及び図９を比較して分るように、それぞれの回路を構成するインバータは、同じである。違う点は、インバータの段数である。

したがって、反転遅延素子（ＤＬＹ）７０２，７０３として、遅延素子２０７と同じ特性の素子を用い、ＤＬＬ回路２０１で発生したＤＬＬ＿Ｃ電圧で制御することにより、プロセス変動、電源電圧変動、温度変動の影響を受けず、２入力ＮＡＮＤ５０４，５０５の出力のパルス消滅を防止することができる。

なお、図８及び図９で示した遅延素子２０７及び反転遅延素子（ＤＬＹ）７０２は、カレントスターブ型といわれるものであるが、これに限らない。ＤＬＬ回路内の遅延素子と同一構成かつ逆極性の遅延素子を用いることに意味があり、他の遅延素子を使ったＤＬＬ回路の場合、その遅延素子と同一構成でかつ逆極性にすることで実現できる。また、反転遅延素子（ＤＬＹ）７０２の段数は１段に限らず、任意の奇数段を採用することも可能である。

（実施の形態４）
図１０は、本発明の実施の形態４によるクロック生成回路１の回路構成を示す図である。

図１０のクロック合成回路１００１は、反転遅延素子（ＤＬＹ）７０２，７０３、２入力ＮＯＲ１００２，１００３，１００４，１００５などから構成される。クロックＴＲ，ＴＦは、インバータ５０８，５０９により反転され、クロック合成回路１００１に入力される。

前記実施の形態２及び３におけるクロック合成回路は、２入力ＮＡＮＤをもとにして構成されていたが、本実施の形態４は、図１０に示すように、２入力ＮＯＲをもとにして構成されている。この回路構成によれば、前記実施の形態２及び３と同様の効果を得ることができる。機能は、前記実施の形態３と同じである。

以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

例えば、前記実施の形態においては、カメラ前処理ＬＳＩについて説明したが、これに限定されるものではなく、タイミングジェネレータなど他のシステムに使用されるクロック生成回路についても適用可能である。

本発明は、タイミングジェネレータなどに有効で、とりわけカメラ前処理ＬＳＩに効果的である。

本発明の実施の形態１による半導体集積回路装置において、カメラ前処理ＬＳＩの構成を示すブロック図である。 図１に示したクロック生成回路の回路構成を示す図である。 （ａ），（ｂ）は図２で示したクロック合成回路の入出力波形、（ｃ）は伝達特性を示す図である。 （ａ），（ｂ）は図２で示したクロック合成回路の入出力波形、（ｃ）は伝達特性を示す図である。 本発明の実施の形態２によるクロック生成回路の回路構成を示す図である。 図５に示したクロック生成回路の内部ノードの動作波形を示す図である。 本発明の実施の形態３によるクロック生成回路の回路構成を示す図である。 ＤＬＬ回路内のＶＣＤＬを構成する遅延素子の構成例を示す回路図である。 図７で示した反転遅延素子の構成例を示す回路図である。 本発明の実施の形態４によるクロック生成回路の回路構成を示す図である。

符号の説明

１ クロック生成回路
１１ 撮像素子
１２ ＣＤＳ
１３ ＰＧＡ
１４ Ａ／Ｄ変換器
１５ ロジック回路
１６ タイミング発生器
１７ ＤＳＰ
２０１ ＤＬＬ回路
２０２ クロック選択回路
２０３，５０１，７０１，１００１ クロック合成回路
２０４ ＶＣＤＬ
２０５ ＰＦＤ
２０６ ＣＰ／ＬＦ
２０７ 遅延素子
２０８，２０９ ＦＦ
２１０ ２入力ＡＮＤ
５０２，５０３，７０２，７０３ 反転遅延素子
５０４，５０５，５０６，５０７ ２入力ＮＡＮＤ
５０８，５０９ インバータ
１００２，１００３，１００４，１００５ ２入力ＮＯＲ

Claims (5)

1. 直列接続された複数の遅延素子を有し、制御電圧に基づいて、入力された基本クロックをある時間だけ遅延させた遅延クロックを出力する遅延回路と、
   前記基本クロックと前記遅延回路から出力された遅延クロックとを比較し、前記基本クロックに対する前記遅延クロックの遅延時間が前記基本クロック１周期より大きい場合ＵＰパルス信号を、小さい場合ＤＯＷＮパルス信号を出力する位相周波数比較器と、
   前記位相周波数比較器から出力されるＵＰ、ＤＯＷＮパルス信号に応じて、前記制御電圧を生成する制御部と、
   前記遅延回路から出力される任意の２つの遅延クロックを選択し、ライズエッジ用クロック及びフォールエッジ用クロックを出力するクロック選択回路と、
   前記クロック選択回路から出力されるライズエッジ用クロックとフォールエッジ用クロックとに基づいてクロックを生成するクロック合成回路とを有し、
   前記クロック合成回路は、前記ライズエッジ用クロックと前記フォールエッジ用クロックとの位相を比較して出力する位相周波数比較器の機能を持つことを特徴とする半導体集積回路装置。
2. 請求項１記載の半導体集積回路装置において、
   前記クロック合成回路は、
   クロック端子に前記ライズエッジ用クロックが入力される第１のフリップフロップと、
   クロック端子に前記フォールエッジ用クロックが入力される第２のフリップフロップと、
   前記第１及び第２のフリップフロップの出力を入力とし、前記第１及び第２のフリップフロップのリセット端子に出力が接続されるＡＮＤ回路とを有することを特徴とする半導体集積回路装置。
3. 請求項１記載の半導体集積回路装置において、
   前記クロック合成回路は、
   前記ライズエッジ用クロックの遷移時に第１のパルスを生成する第１のパルス発生回路と、
   前記フォールエッジ用クロックの遷移時に第２のパルスを生成する第２のパルス発生回路と、
   前記第１のパルスと前記第２のパルスとを入力とするＲＳラッチ回路とを有することを特徴とする半導体集積回路装置。
4. 請求項３記載の半導体集積回路装置において、
   前記第１及び第２のパルス発生回路は、それぞれ反転遅延素子を有することを特徴とする半導体集積回路装置。
5. 請求項４記載の半導体集積回路装置において、
   前記反転遅延素子は、前記遅延回路内の遅延素子と同じ基本単位を有し、逆極性であることを特徴とする半導体集積回路装置。

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