CN104320131A - 延迟锁相环和占空比矫正电路结构 - Google Patents

Abstract

本发明涉及延迟锁相环和占空比矫正电路结构，包括第一占空比矫正电路DCC1、延迟锁相环DLL、第二占空比矫正电路DCC2以及反相器；第一占空比矫正电路DCC1包括第一DCC延迟链和上升沿触发器；延迟锁相环DLL的输出端通过反相器与第二DCC延迟链的输入端和下降沿触发器的输入端连接。为了解决现有的DLL和DCC电路存在受输入最小脉冲的限制，或输出占空比不能精确到50％的技术问题，本发明对DLL电路的延时链传输占空比失真δ_dll起到减半的作用，所以整个电路的输出时钟的占空比比传统DLL和DCC电路有很大的改善。

Description

延迟锁相环和占空比矫正电路结构

技术领域

本发明涉及延迟锁相环和占空比矫正电路结构。

背景技术

延迟锁相环(DLL)和占空比矫正电路(DCC)广泛用于微处理器、存储器接口、芯片之间的接口和大规模集成电路的时钟分布网络。延迟锁相环DLL用于时钟同步来解决时钟的偏斜问题，使得芯片内部或芯片之间的时钟延迟有足够的余量，从而提高系统的时序功能。占空比矫正电路DCC用于调整时钟的占空比(通常为50％)，使时钟的上升沿和下降沿都可用于采样数据，从而提高信号的传输速率。DLL和DCC经常会在各种应用系统中配合使用。

DLL电路工作原理：DLL由DLL延迟链、DLL鉴相器、DCC控制器和DLL反馈电路组成。

DLL的输入时钟经过延时链后产生DLL输出时钟，DLL输出时钟经过DLL反馈延时后产生反馈时钟，反馈时钟与输入时钟均输入至DLL鉴相器。DLL鉴相器对输入时钟和反馈时钟进行抽样、比较，并将比较结果输出给DLL控制器。DLL控制器根据比较结果调整可变延时链的延时，实现反馈时钟与输入时钟的相位对齐，从而实现与输入时钟具有特定延时要求的输出时钟。

DCC电路工作原理：DCC电路由两个相同的延迟链(DCC延迟链1和DCC延迟链2)、DCC鉴相器、DCC控制器和上升沿触发电路组成。

DCC输入时钟通过两个相同的延迟链得到时钟360。DCC输入时钟和时钟360输入到DCC鉴相器，受DCC鉴相器输出和DCC控制器的控制，DCC延迟链1和DCC延迟链2会自动调整延迟时间，最终稳定到时钟360上升沿和输入时钟的下个周期上升沿对齐。达到稳态之后，由于输入时钟的上升沿和时钟360的上升沿相差一个周期(t_clk)，故可知DCC延迟链1的输出时钟(时钟180)的上升沿必然和输入时钟的上升沿相差半个周期。这样，DCC输入时钟和时钟180经过上升沿触发电路后，便可得到一个占空比50％的输出时钟信号。

传统的DLL和DCC电路通常有以下两种结构，第一种结构为输入时钟首先输入DLL，DLL输出时钟作为DCC输入时钟，DCC输出时钟作为最终输出时钟，如图1所示。工作原理：输入时钟首先经过DLL电路进行时钟同步，然后通过DCC电路完成占空比矫正，输出50％占空比的同步时钟。

存在缺点：在此结构中，DLL和DCC的输出时钟占空比为50％。但由于在高频时候，输入时钟需要经过较长的DLL延时链和DLL反馈电路，时钟会在此段路径中出现占空比失真甚至丢失现象，所以此结构对整个DLL和DCC的输入时钟的占空比要求较为严格，即电路受输入时钟最小脉冲的限制较大。

第二种结构为输入时钟首先输入DCC，DCC输出时钟作为DLL输入时钟，DLL输出时钟作为最终输出时钟，具体如图2所示。

工作原理：输入时钟首先通过DCC电路完成时钟占空比矫正，再经过DLL电路进行时钟同步，输出50％占空比的同步时钟。

存在的缺点：在此结构中，由于输入时钟首先经过了占空比矫正，故当时钟传入至DLL电路时不再受输入时钟占空比的限制。但由于后面DLL电路的延迟链对时钟的传输会产生占空比失真，故整个DLL&DCC电路的输出时钟不再能保证为理想的50％占空比。

可见，传统的DLL和DCC电路由于结构的影响，存在两个问题，受输入最小脉冲的限制，或输出占空比不能精确到50％。本发明提出了一种新的DLL和DCC电路结构，在传统电路的结构的基础上进行了改进，使电路可以很好的同时克服上面的两个问题。

发明内容

为了解决现有的DLL和DCC电路存在受输入最小脉冲的限制，或输出占空比不能精确到50％的技术问题，本发明提供一种延迟锁相环和占空比矫正电路。

本发明的技术解决方案为：

延迟锁相环和占空比矫正电路结构，其特殊之处在于：包括第一占空比矫正电路DCC1、延迟锁相环DLL、第二占空比矫正电路DCC2以及反相器；

所述第一占空比矫正电路DCC1包括第一DCC延迟链和上升沿触发器，所述第一DCC延迟链的输出端与上升沿触发器的输入端连接，DCC输入信号同时输入给第一DCC延迟链和上升沿触发器；

所述延迟锁相环DLL包括DLL延迟链、DLL鉴相器、DLL控制器以及DLL反馈电路，所述DLL延迟链的输出端与DLL反馈电路的输入端连接，所述DLL反馈电路的输出端与DLL鉴相器的输入端连接，所述DLL鉴相器的输出端与DLL控制器连接，所述DLL控制器的输出端控制DLL延迟链，所述上升沿触发器的输出端与DLL延迟链的输入端以及DLL鉴相器的输入端均连接；

所述第二占空比矫正电路DCC2包括第二DCC延迟链、DCC鉴相器、DCC控制器以及下降沿触发器，所述第二DCC延迟链的输出端与下降沿触发器输入端以及DCC鉴相器的输入端连接，所述DCC鉴相器的输出端与DCC控制器的输入端连接，所述DCC控制器的输出端同时控制第一DCC延迟链以及第二DCC延迟链，所述延迟锁相环DLL的输出端与DCC鉴相器的输入端连接，所述延迟锁相环DLL的输出端通过反相器与第二DCC延迟链的输入端和下降沿触发器的输入端连接。

本发明所具有优点：

本发明延迟锁相环和占空比矫正电路中，由于输入时钟在进入延迟锁相环DLL前已经利用第一占空比矫正电路DCC1电路进行了较好的占空比矫正，所以不会存在第一种传统DLL和DCC电路中电路受输入时钟占空比限制大的问题。最终时钟输出前又利用第二占空比矫正电路DCC2电路进行了占空比矫正，对DLL电路的延时链传输占空比失真δ_dll起到减半的作用，所以整个电路的输出时钟的占空比比传统DLL和DCC电路有很大的改善。

附图说明

图1为传统的DLL和DCC电路的一种结构示意图；

图2为传统的DLL和DCC电路的另一种结构示意图；

图3为本发明DLL和DCC电路的结构示意图；

图4为图3的时序图。

具体实施方式

如图3所示，本发明延迟锁相环和占空比矫正电路：首先输入第一占空比矫正电路DCC1(下称DCC1电路)，再经过延迟锁相环DLL(下称DLL电路)，最后再经过第二占空比矫正电路DCC2(下称DCC2电路)输出最终时钟。

第一占空比矫正电路DCC1包括第一DCC延迟链和上升沿触发器，第一DCC延迟链的输出端与上升沿触发器的输入端连接，DCC输入信号同时输入给第一DCC延迟链和上升沿触发器；

延迟锁相环DLL包括DLL延迟链、DLL鉴相器、DLL控制器以及DLL反馈电路，DLL延迟链的输出端与DLL反馈电路的输入端连接，DLL反馈电路的输出端与DLL鉴相器的输入端连接，DLL鉴相器的输出端与DLL控制器连接，DLL控制器的输出端控制DLL延迟链，上升沿触发器的输出端与DLL延迟链的输入端以及DLL鉴相器的输入端均连接；第二占空比矫正电路DCC2包括第二DCC延迟链、DCC鉴相器、DCC控制器以及下降沿触发器，第二DCC延迟链的输出端与下降沿触发器输入端以及DCC鉴相器的输入端连接，DCC鉴相器的输出端与DCC控制器的输入端连接，DCC控制器的输出端同时控制第一DCC延迟链以及第二DCC延迟链，延迟锁相环DLL的输出端与DCC鉴相器的输入端连接，延迟锁相环DLL的输出端通过反相器与第二DCC延迟链的输入端和下降沿触发器的输入端连接。DLL电路同传统DLL电路相比在输出处增加一个反相器。

原理及优点：时序图如4所示，其中t_dcc1rr:DCC1电路中，时钟信号在第一DCC延迟链传输时上升沿至上升沿的延迟时间；

t_dcc2rr:DCC2电路中，时钟信号在第二DCC延迟链传输时上升沿至上升沿的延迟时间；

t_dcc2ff:DCC2电路中，时钟信号在第二DCC延迟链传输时下降沿至下降沿的延迟时间；

t_dllrr:DLL电路中，时钟信号在DLL延迟链传输时上升沿至上升沿的延迟时间；

t_dllff:DLL电路中，时钟信号在DLL延迟链传输时下降沿至下降沿的延迟时间；

从图4中可以看出，时钟信号从A点传输至B点的延时为：t_dllrr。时钟信号从A点至C点的延时为：t_dcc1rr+t_dllff+t_dcc2rr，故有

t_dcc1rr+t_dllff+t_dcc2rr-t_dllrr＝t_clk   (1)

由结构可知，必有t_dcc1rr＝t_dcc2rr。

下面我们分两种情况来进行分析：

1)假设DLL电路延时链无时钟占空比失真，即DLL电路中延迟链的上升沿和下降沿传输时间相同，即

t_dllrr＝t_dllff   (2)结合(1)(2)，有

$t_{\mathrm{dcc}1\mathrm{rr}}=t_{\mathrm{dcc}2\mathrm{rr}}=\frac{1}{2}{t}_{\mathrm{clk}}---\left(3\right)$

由上可知，DCC1电路与DCC2电路的延迟链延时时间均为半个周期，所以DCC1电路和DCC2电路均能很好的起到占空比矫正的功能。

由于输入时钟在进入DLL电路前已经利用DCC1电路进行了占空比矫正，所以不会存在上面第一种传统DLL和DCC电路中电路受输入时钟最小脉冲限制较大的问题。最终时钟输出前又利用DCC2电路进行了占空比矫正，所以整个电路的输出时钟可以保证是精确50％的占空比，也不会出现第二种传统DLL和DCC电路的问题。

2)假设DLL电路延时链存在时钟占空比失真，即DLL电路中延迟链的上升沿和下降沿传输时间相差δ_dll，即

t_dllrr＝t_dllff+δ_dll   (4)结合(1)(4)，有

$t_{\mathrm{dcc}1\mathrm{rr}}=t_{\mathrm{dcc}2\mathrm{rr}}=\frac{1}{2}(t_{\mathrm{clk}}+{\mathrm{\δ}}_{\mathrm{dll}})---\left(5\right)$

由上可知，DCC1电路与DCC2电路的延迟链延时时间不是精确的半个周期，但对DLL电路的延时链传输占空比失真(δ_dll)可以起到减半的作用，所以DCC1电路和DCC2电路均能较好的起到占空比矫正的功能。

由于输入时钟在进入DLL电路前已经利用DCC1电路进行了较好的占空比矫正，所以不会存在上面传统DLL&DCC电路1中电路受输入时钟最小脉冲限制大的问题。最终时钟输出前又利用DCC2电路进行了占空比矫正，对DLL电路的延时链传输占空比失真(δ_dll)起到减半的作用，所以整个电路的输出时钟的占空比比传统DLL和DCC电路有很大的改善。

Claims (1)

1.延迟锁相环和占空比矫正电路结构，其特征在于：包括第一占空比矫正电路DCC1、延迟锁相环DLL、第二占空比矫正电路DCC2以及反相器；

所述第一占空比矫正电路DCC1包括第一DCC延迟链和上升沿触发器，所述第一DCC延迟链的输出端与上升沿触发器的输入端连接，DCC输入信号同时输入给第一DCC延迟链和上升沿触发器；

所述延迟锁相环DLL包括DLL延迟链、DLL鉴相器、DLL控制器以及DLL反馈电路，所述DLL延迟链的输出端与DLL反馈电路的输入端连接，所述DLL反馈电路的输出端与DLL鉴相器的输入端连接，所述DLL鉴相器的输出端与DLL控制器连接，所述DLL控制器的输出端控制DLL延迟链，所述上升沿触发器的输出端与DLL延迟链的输入端以及DLL鉴相器的输入端均连接；

所述第二占空比矫正电路DCC2包括第二DCC延迟链、DCC鉴相器、DCC控制器以及下降沿触发器，所述第二DCC延迟链的输出端与下降沿触发器输入端以及DCC鉴相器的输入端连接，所述DCC鉴相器的输出端与DCC控制器的输入端连接，所述DCC控制器的输出端同时控制第一DCC延迟链以及第二DCC延迟链，所述延迟锁相环DLL的输出端与DCC鉴相器的输入端连接，所述延迟锁相环DLL的输出端通过反相器与第二DCC延迟链的输入端和下降沿触发器的输入端连接。