CN104158514A - 一种占空比矫正电路及调整其最大工作频率的方法 - Google Patents

Abstract

本发明提出了一种新的DCC电路结构，在传统电路结构的基础上增加了可调的延迟单元，可以很好的调整DCC的最大工作频率，使其不再受限于延迟链的最小传输时间。该占空比矫正电路包括传输输入时钟信号的第一DCC延迟链和第二延迟链、对输入时钟信号进行延迟处理并输入至上升沿触发电路的第一延迟单元、对输入时钟信号进行延迟处理并输入至鉴相器的第二延迟单元、以及对第一延迟链输出信号进行延迟处理并输入至上升沿触发电路的第三延迟单元。由于该占空比矫正电路的最高频率可以通过调整延迟单元的延迟时间来调整，所以不再受DCC延迟链最小传输时间的限制。

Description

一种占空比矫正电路及调整其最大工作频率的方法

技术领域

本发明涉及一种占空比矫正电路及调整占空比矫正电路最大工作频率的方法。

背景技术

DCC(占空比矫正电路)广泛应用于双数据速率的SDRAM(同步动态随机存储器)和DLL(延迟锁相环)等许多大规模集成高频电路中，将时钟的占空比调整为50％，使时钟的上升沿和下降沿都可用于采样数据，从而提高信号的传输速率。

如图1所示，传统的DCC由两个相同的延迟链(DCC延迟链1和DCC延迟链2)、鉴相器、控制器和上升沿触发电路组成。其工作原理是：输入时钟(时钟000)通过两个相同的延迟链得到时钟360。将时钟000和时钟360输入到鉴相器，受鉴相器输出和控制器的控制，DCC延迟链1和DCC延迟链2会自动调整延迟时间，最终稳定到时钟360上升沿和时钟000的下个周期上升沿对齐，如图2所示。达到稳态之后，由于时钟000的上升沿和时钟360的上升沿相差一个周期(t_clk)，故可知DCC延迟链1的输出时钟(时钟180)的上升沿必然和时钟000的上升沿相差半个周期。这样，时钟000和时钟180经过上升沿触发电路后，便可得到一个占空比50％的输出时钟信号。

设达到稳态后单个DCC延迟链的延迟时间为t_line，则可知

t_clk＝2t_line

即

$f_{\max }=\frac{1}{t_{\mathrm{clk}\min }}=\frac{1}{2\×t_{\mathrm{line}\min }}$

上面公式中，f_max指最大工作频率，t_clkmin指最小工作周期，t_linemin指单个DCC延迟链的最小传输时间。可以看出DCC的最大工作频率受DCC延迟链的最小传输时间限制。

传统的DCC电路由于结构的影响，其最大工作频率受限于两个延迟链的最小传输时间，不能满足系统时钟频率越来越高的要求。

发明内容

本发明提出了一种新的DCC电路结构，在传统电路结构的基础上增加了可调的延迟单元，可以很好的调整DCC的最大工作频率，使其不再受限于延迟链的最小传输时间。

本发明的具体技术解决方案如下：

该占空比矫正电路包括用于接收输入时钟信号的鉴相器和第一DCC延迟链，还包括用于接收输入时钟信号的第一延迟单元，以及设置在鉴相器之前对输入时钟信号进行延迟处理的第二延迟单元，第一DCC延迟链将经延迟的时钟信号分别输入至第二DCC延迟链和第三延迟单元；所述第一延迟单元和第三延迟单元将接收到的时钟信号进行上升沿触发后输出。

所述第一延迟单元和第二延迟单元相同，且第一延迟单元和第二延迟单元的延时时间为第三延迟单元的2倍。

所述第一延迟单元和第三延迟单元是数字逻辑门或模拟充放电电路。

该调整占空比矫正电路最大工作频率的方法，包括以下步骤：

1]处理输入时钟信号000

将输入时钟信号000通过两个相同的延迟链得到时钟360，同时对输入时钟信号000进行延时处理，延时时长为2τ；

2]鉴相器处理

获取经步骤1处理所得的时钟360和延时2τ的钟信号000的相位差；

3]调整延迟

控制器根据步骤2中相位差，调整步骤1中两个相同延迟链的延迟时间，调整至时钟360上升沿和时钟000的下个周期延迟2τ后的上升沿对齐，即调整完成；

4]调整至最大工作频率

根据实际需要调整τ的大小，以达到最大工作频率。

本发明的优点如下：

该占空比矫正电路的最高频率可以调整延迟单元的延迟时间大小，不再受DCC延迟链最小传输时间的限制。

附图说明

图1为现有占空比矫正电路的原理示意图；

图2为现有占空比矫正电路的信号处理图；

图3为本发明占空比矫正电路的原理示意图；

图4为本发明占空比矫正电路的信号处理图。

具体实施方式

本发明在在传统DCC架构的基础上，增加了3个延迟单元，所加延迟单元可通过典型的数字逻辑门或模拟充放电电路来实现，如图3所示。

对三个延迟单元的要求：第一延迟单元和第二延迟单元相同，且延迟时间为第三延迟单元的二倍(设第一延迟单元和第二延迟单元的延迟时间为2τ，第三延迟单元的延迟时间τ)。

输入时钟(时钟000)通过两个相同的延迟链得到时钟360。将时钟000延迟2τ后和时钟360输入到鉴相器，受鉴相器输出和控制器的控制，DCC延迟链1和DCC延迟链2会自动调整延迟时间，最终稳定到时钟360上升沿和时钟000的下个周期延迟2τ后的上升沿对齐。如图4所示。达到稳态之后，由于时钟000延迟2τ后的上升沿和时钟360的上升沿相差一个周期(tclk)，故可知单个DCC延迟链的延时

$t_{\mathrm{line}}=\frac{1}{2}(t_{\mathrm{clk}}+2\mathrm{\τ})$

同时，时钟000延迟2τ后、DCC延迟链1的输出时钟(时钟180)延迟τ后分别输入上升沿触发电路，这样就可得出输出时钟的占空比：

$D=\frac{t_{\mathrm{line}}-2\mathrm{\τ}+\mathrm{\τ}}{t_{\mathrm{clk}}}\×100\%$

综合(1)(2)，可得此时

D＝50％

于是可以得到了需要的50％占空比。

由(1)，可以推出

t_clk＝2(t_line-τ)

即有

$\begin{array}{cc}{f}_{\max }=\frac{1}{t_{\mathrm{clk}\min }}=\frac{1}{2(t_{\mathrm{line}\min }-\mathrm{\&tau;})}& \mathrm{\&tau;}<t_{\mathrm{line}\min }\end{array}$

可见，该方法实现了根据实际需要通过调整τ的大小来调整DCC最大工作频率。

Claims (4)

1.一种占空比矫正电路，包括用于接收输入时钟信号的鉴相器和第一DCC延迟链，其特征在于：还包括用于接收输入时钟信号的第一延迟单元，以及设置在鉴相器之前对输入时钟信号进行延迟处理的第二延迟单元，第一DCC延迟链将经延迟的时钟信号分别输入至第二DCC延迟链和第三延迟单元；所述第一延迟单元和第三延迟单元将接收到的时钟信号进行上升沿触发后输出。

2.根据权利要求1所述的占空比矫正电路，其特征在于：所述第一延迟单元和第二延迟单元相同，且第一延迟单元和第二延迟单元的延时时间为第三延迟单元的2倍。

3.根据权利要求1或2所述的占空比矫正电路，其特征在于：所述第一延迟单元和第三延迟单元是数字逻辑门或模拟充放电电路。

4.一种调整占空比矫正电路最大工作频率的方法，其特征在于，包括以下步骤：

1]处理输入时钟信号000

将输入时钟信号000通过两个相同的延迟链得到时钟360，同时对输入时钟信号000进行延时处理，延时时长为2τ；

2]鉴相器处理

获取经步骤1处理所得的时钟360和延时2τ的钟信号000的相位差；

3]调整延迟

控制器根据步骤2中相位差，调整步骤1中两个相同延迟链的延迟时间，调整至时钟360上升沿和时钟000的下个周期延迟2τ后的上升沿对齐，即调整完成；

4]调整至最大工作频率

根据实际需要调整τ的大小，以达到最大工作频率。