CN104702272A - 一种自动调整延迟锁相环初始延迟的延迟锁相电路及方法 - Google Patents

Abstract

本发明公开一种自动调整延迟锁相环初始延迟的延迟锁相电路及方法，输入时钟信号线连接初始延迟调节单元；初始延迟调节单元的输出端连接鉴相器和第一延迟链，第一延迟链的输出端连接输出时钟线；输出时钟线通过反馈电路连接初始延迟调节单元和鉴相器；鉴相器的输出端连接逻辑控制电路，逻辑控制电路的输出端连接第一延迟链。本发明通过总相位差检测单元的输出，判断反馈时钟与输入时钟的总相位差，计数单元量化输入时钟与反馈时钟的总相位差，得到相位差需要调节的步数，并通过第二延迟链在一个周期内将总相位差全部减去；进行快速锁定。

Description

一种自动调整延迟锁相环初始延迟的延迟锁相电路及方法

【技术领域】

本发明涉及芯片领域，特别涉及一种自动调整延迟锁相环(DLL)初始延迟的延迟锁相电路和方法。

【背景技术】

请参阅图1所示，为普通的延迟锁相环原理框图。

在正常情况下，输入时钟进入延迟锁相环的延迟链，经过延迟后产生输出时钟，输出时钟经过反馈电路后产生反馈时钟，输入时钟与反馈时钟在延迟锁相环的鉴相器进行相位比较后，输出鉴相结果信号到延迟锁相环逻辑控制电路，用来控制延迟锁相环延迟链的增加或减少，直到输入时钟与反馈时钟的相位对齐。

请参阅图2所示，为普通的延迟锁相环锁定过程时序图。

图中，反馈时钟与输入时钟相差相位Te1，经过一个周期后相位差缩小为Te2，经过多个(n个)周期后，相位差Ten小于最小可调节的相位步长，反馈时钟与输入时钟对齐，即延迟锁相环完成锁定。

然而，现有的延迟锁相环每个周期只能完成固定的相位移动，每次调节一个步长，需要经过较长时间，多个周期才能将反馈时钟与输入时钟对齐，完成锁定过程，无法较为快速的完成锁定过程。

【发明内容】

本发明的目的在于提供一种自动调整延迟锁相环初始延迟的延迟锁相电路及方法，以克服上述技术问题。

为了实现上述目的，本发明采用如下技术方案：

一种自动调整延迟锁相环初始延迟的延迟锁相电路，包括初始延迟调节单元、第一延迟链、逻辑控制电路、鉴相器和反馈电路；输入时钟信号线连接初始延迟调节单元；初始延迟调节单元的输出端连接第一延迟链和鉴相器，第一延迟链的输出端连接输出时钟线；输出时钟线通过反馈电路连接初始延迟调节单元和鉴相器；鉴相器的输出端连接逻辑控制电路，逻辑控制电路的输出端连接第一延迟链。

优选的，所述初始延迟调节单元包括总相位差检测单元、计数单元和第二延迟链；总相位差检测单元的输入端连接输入时钟线和反馈电路，计数单元的输入端连接总相位差检测单元的输出端，计数单元的输出端和输入时钟线连接第二延迟链的输入端，第二延迟链的输出端连接第一延迟链的输入端。

优选的，所述总相位差检测单元用于判断反馈时钟与输入时钟的总相位差。

优选的，所述计数单元用于量化输入时钟与反馈时钟的总相位差，得到相位差需要调节的步数，并控制第二延迟链在一个周期内将总相位差全部减去。

优选的，所述计数单元为模拟数字转换器或数字计数器。

一种自动调整延迟锁相环初始延迟的延迟锁相方法，包括以下步骤：

输入时钟与反馈时钟在初始延迟调节单元的总相位差检测单元中比较，判断反馈时钟与输入时钟的总相位差；总相位差输入计数单元中，计数单元量化输入时钟与反馈时钟的总相位差，得到相位差需要调节的步数，计数单元控制第二延迟链在一个周期内将总相位差全部减去，然后将减去后的时钟信号输入鉴相器和第一延迟链；逻辑控制单元接受鉴相器的输出信号，控制第一延迟链对初始延迟调节单元粗调后的时钟信号进行微调，直至直到输入时钟与反馈时钟的相位对齐，完成锁定。

相对于现有技术，本发明具有以下有益效果：

本发明在延迟锁相环中加入初始延迟调节单元，通过总相位差检测单元的输出，判断反馈时钟与输入时钟的总相位差，计数单元量化输入时钟与反馈时钟的总相位差，得到相位差需要调节的步数，并控制第二延迟链在一个周期内将总相位差全部减去；逻辑控制单元接受鉴相器的输出信号，控制第一延迟链对初始延迟调节单元粗调后的时钟信号进行微调，直至直到输入时钟与反馈时钟的相位对齐，完成锁定。本发明能够自动调整延迟锁相环的初始延迟，提高锁定速度。

【附图说明】

图1是现有延迟锁相环结构原理框图；

图2是现有延迟锁相环锁定时序图；

图3是本发明一种自动调整延迟锁相环初始延迟的结构的原理图；

图4是本发明相位锁定时序图；

图5是本发明实施例一的结构原理图；

图6是本发明实施例二的结构原理图。

【具体实施方式】

请参阅图3至图6所示，本发明一种自动调整延迟锁相环初始延迟的延迟锁相电路，包括初始延迟调节单元、第一延迟链、逻辑控制电路、鉴相器和反馈电路。

初始延迟调节单元包括总相位差检测单元、计数单元和第二延迟链；总相位差检测单元的输入端连接输入时钟和反馈时钟，计数单元的输入端连接总相位差检测单元的输出端，计数单元的输出端和输入时钟线连接第二延迟链的输入端，第二延迟链的输出端连接第一延迟链的输入端和鉴相器。

输入时钟信号线连接初始延迟调节单元的总相位差检测单元；初始延迟调节单元的输出端连接第一延迟链和鉴相器，第一延迟链的输出端连接输出时钟线；输出时钟线通过反馈电路连接总相位差检测单元和鉴相器；鉴相器的输出端逻辑控制电路，逻辑控制电路的输出端连接第一延迟链。

本发明中总相位差检测单元用于得到输入时钟与反馈时钟的总相位差；本发明在延迟锁相环中加入初始延迟调节单元，通过总相位差检测单元的输出，判断反馈时钟与输入时钟之间的总相位差，通过初始延迟调节单元，使得输入时钟经过初始延迟调节单元后可以快速缩小相位差，提高锁定速度。

参见图5，本发明的实施例一中，初始延迟调节单元包括总相位差检测单元、模拟数字转换器(ADC)和第二延迟链。通过总相位差检测单元得到输入时钟与反馈时钟的总相位差，再通过初始延迟调节单元中的ADC模块，量化相位差，得到相位差需要调节的步数，ADC模块控制第二延迟链在一个周期内将总相位差全部减去；逻辑控制单元接受鉴相器的输出信号，控制第一延迟链对初始延迟调节单元粗调后的输入时钟进行微调，快速锁定。其中ADC是现有单元，总相位差检测单元本领域一般技术人员可以根据具体需要，使用SR触发器或者通过现有基本逻辑单元搭建很容易的得到。

参见图6，本发明的实施例二中，初始延迟调节单元包括总相位差检测单元、数字计数器和第二延迟链。通过总相位差检测单元得到输入时钟与反馈时钟的总相位差，再通过初始延迟调节单元中的计数器模块，量化相位差，得到相位差需要调节的步数，数字计数器控制第二延迟链在一个周期内将总相位差全部减去，逻辑控制单元接受鉴相器的输出信号，控制第一延迟链对初始延迟调节单元粗调后的输入时钟进行微调，快速锁定。其中数字计数器是现有单元，总相位差检测单元本领域一般技术人员可以根据具体需要，使用SR触发器或者通过现有基本逻辑单元搭建很容易的得到。

Claims (6)

1.一种自动调整延迟锁相环初始延迟的延迟锁相电路，其特征在于，包括初始延迟调节单元、第一延迟链、逻辑控制电路、鉴相器和反馈电路；输入时钟信号线连接初始延迟调节单元；初始延迟调节单元的输出端连接第一延迟链和鉴相器，第一延迟链的输出端连接输出时钟线；输出时钟线通过反馈电路连接初始延迟调节单元和鉴相器；鉴相器的输出端连接逻辑控制电路，逻辑控制电路的输出端连接第一延迟链。

2.根据权利要求1所述的一种自动调整延迟锁相环初始延迟的延迟锁相电路，其特征在于，所述初始延迟调节单元包括总相位差检测单元、计数单元和第二延迟链；总相位差检测单元的输入端连接输入时钟线和反馈电路，计数单元的输入端连接总相位差检测单元的输出端，计数单元的输出端和输入时钟线连接第二延迟链的输入端，第二延迟链的输出端连接第一延迟链的输入端。

3.根据权利要求2所述的一种自动调整延迟锁相环初始延迟的延迟锁相电路，其特征在于，所述总相位差检测单元用于判断反馈时钟与输入时钟的总相位差。

4.根据权利要求2所述的一种自动调整延迟锁相环初始延迟的延迟锁相电路，其特征在于，所述计数单元用于量化输入时钟与反馈时钟的总相位差，得到相位差需要调节的步数，并控制第二延迟链在一个周期内将总相位差全部减去。

5.根据权利要求2所述的一种自动调整延迟锁相环初始延迟的延迟锁相电路，其特征在于，所述计数单元为模拟数字转换器或数字计数器。

6.一种自动调整延迟锁相环初始延迟的延迟锁相方法，其特征在于，包括以下步骤：

输入时钟与反馈时钟在初始延迟调节单元的总相位差检测单元中比较，判断反馈时钟与输入时钟的总相位差；总相位差输入计数单元中，计数单元量化输入时钟与反馈时钟的总相位差，得到相位差需要调节的步数，计数单元控制第二延迟链在一个周期内将总相位差全部减去，然后将减去后的时钟信号输入鉴相器和第一延迟链；逻辑控制单元接受鉴相器的输出信号，控制第一延迟链对初始延迟调节单元粗调后的时钟信号进行微调，直至直到输入时钟与反馈时钟的相位对齐，完成锁定。