CN100527626C - 可防止假锁定发生的延迟锁定回路及相关方法 - Google Patents
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Abstract
本发明公开一种可防止假锁定情形发生的延迟锁定回路及相关方法，该延迟锁定回路包含有一假锁定检测模块、一延迟线、以及一电荷泵。该假锁定检测模块则包含有：一第一相位检测器，用来比较一第一时钟脉冲与第二时钟脉冲的相位，以产生一相差信号；一平均电路，用来产生对应该相差信号的一平均电压；以及一比较电路，用来比较该平均电压与至少一参考电压，以产生至少一调升/调降控制信号。其中，该电荷泵可根据该至少一调升/调降控制信号调整一控制电压；该延迟线则可根据该控制电压，以至少一延迟时间段延迟一输入时钟脉冲，以产生至少一延迟时钟脉冲。
Description
技术领域
本发明提供一种关于延迟锁定回路的装置以及方法，特别是指一种可防止假锁定情形发生的延迟锁定回路，以及其相关方法。
背景技术
延迟锁定回路(delay locked loop，DLL)是一种常见的电路结构，其可用来根据一输入时钟脉冲，产生多个具有相同频率、不同相位的延迟时钟脉冲。请参阅图1，图1为公知技术一延迟锁定回路的示意图。图1中的延迟锁定回路100包含有：一相位检测器(phase detector，PD)150、一电荷泵(charge pump)160、一回路滤波器(loop filter)170、以及一延迟线(delayline)190。输入时钟脉冲CKIN(周期为T)是延迟线190的输入信号，回路滤波器170所输出的控制电压Vctrl可调整延迟线190中各个延迟级(delay stage)对输入时钟脉冲CKIN所造成的延迟效应，在这个例子中延迟线190中总共包含有N个串联的延迟级(未示于图中)，第m个延迟级所输出的延迟时钟脉冲为CKm(m为介于1与N之间的整数)，其中，最后一个延迟级所产生的延迟时钟脉冲CKN落后于输入时钟脉冲CKIN的延迟时间段为Td。相位检测器150以输入时钟脉冲CKIN与延迟时钟脉冲CKN作为输入信号，其可比较两者间的相位差异，以产生调升控制信号UP以及调降控制信号DOWN，并通过调升控制信号UP以及调降控制信号DOWN控制电荷泵160通过回路滤波器170调整控制电压Vctrl的值，以加大或缩短延迟时钟脉冲CKN落后于输入时钟脉冲CKIN的延迟时间段Td。
理想来讲，延迟锁定回路100操作的结果是，控制电压Vctrl必须使得延迟线190中最后一个延迟级所产生的延迟时钟脉冲CKN落后于输入时钟脉冲CKIN一个周期的时间，亦即Td必须等于T。然而，若Td不等于T，则调升控制信号UP或调降控制信号DOWN就必须适当地控制电荷泵160，通过回路滤波器170将控制电压Vctrl调整至适当的电压值。
请参阅图2与图3，该二图是传统的延迟锁定回路在正常操作时的示意图。在图2中，延迟时钟脉冲CKN落后输入时钟脉冲CKIN的延迟时间段Td介于1T与1.5T之间，在延迟锁定回路的操作下，延迟时钟脉冲CKN的上升缘(rising edge)会被调整靠向输入时钟脉冲CKIN中最接近的的上升缘，因此传统的延迟锁定回路会将延迟时钟脉冲CKN朝向箭头210的方向修正(亦即缩短延迟时间段Td)，延迟时钟脉冲CKN最后应会锁定在Td＝1T的状态上。而在图3中，延迟时钟脉冲CKN落后输入时钟脉冲CKIN的延迟时间段Td介于0.5T与1T之间，在延迟锁定回路的操作下，延迟时钟脉冲CKN的上升缘会被调整靠向输入时钟脉冲CKIN中最接近的的上升缘，因此传统的延迟锁定回路会将延迟时钟脉冲CKN朝向箭头310的方向修正(亦即加大延迟时间段Td)，延迟时钟脉冲CKN最后也应是锁定在Td＝1T的状态上。
然而，传统的延迟锁定回路必须在延迟时钟脉冲CKN落后输入时钟脉冲CKIN的延迟时间段Td介于0.5T与1.5T之间时，才有办法如图2或图3所示的正常操作，若是在延迟时间段Td小于0.5T或是大于1.5T时，传统的延迟锁定回路就会发生假锁定(false locking)的情形。请参阅图4与图5，该二图是传统的延迟锁定回路发生假锁定情形时的示意图。在图4中，延迟时钟脉冲CKN落后输入时钟脉冲CKIN的延迟时间段Td小于0.5T，在延迟锁定回路的操作下，延迟时钟脉冲CKN的上升缘会被调整靠向输入时钟脉冲CKIN中最接近的上升缘，也就是延迟时钟脉冲CKN将朝箭头410的方向修正(亦即缩短延迟时间段Td)，但在实际的电路上，延迟时钟脉冲CKN必然是在时间轴上落后于输入时钟脉冲CKIN的信号，因此延迟时间段Td虽可以被缩短，但实际上却不可能被缩短至0，于是会产生一种情形：当Td被缩短到一个程度后，即使延迟锁定回路持续试图缩短Td，却便再也缩短不了，造成延迟时钟脉冲CKN最后并没有办法顺利锁定在Td＝0T的状态上，该种情形称为“阻塞锁定”(stuck locking)。至于在图5中，延迟时钟脉冲CKN落后输入时钟脉冲CKIN的延迟时间段Td大于1.5T，在延迟锁定回路的操作下，延迟时钟脉冲CKN的上升缘会被调整靠向输入时钟脉冲CKIN中最接近的上升缘，于是传统的延迟锁定回路会将延迟时钟脉冲CKN朝向箭头510的方向修正(亦即加大延迟时间段Td)，最终延迟时钟脉冲CKN会错误地锁定在Td＝K×T的状态上，其中K为大于1的正整数(在图5的例子中会锁定在Td＝2T的状态上)，该种情形则称的为“谐波锁定”(harmonic locking)。
前述的阻塞锁定与谐波锁定情形，都不是锁定在延迟锁定回路所希望Td＝T的状态，而造成假锁定的情形。传统的延迟锁定回路并无法排除假锁定情形的产生，这是传统的延迟锁定回路所面临的一个问题。
发明内容
因此本发明的一个目的在于提供一种可防止假锁定发生的延迟锁定回路及其相关方法，以解决公知技术所面临的问题。
根据以下所提出的实施例，本发明所公开的延迟锁定回路包含有：一假锁定检测模块、一延迟线、以及一电荷泵。该假锁定检测模块则包含有：一第一相位检测器，用来比较一第一时钟脉冲与第二时钟脉冲的相位，以产生一相差信号；一平均电路，用来产生对应该相差信号的一平均电压；以及一比较电路，用来比较该平均电压与至少一参考电压，以产生至少一调升/调降控制信号。其中，该电荷泵可根据该至少一调升/调降控制信号调整一控制电压；该延迟线则可根据该控制电压，以至少一延迟时间段延迟一输入时钟脉冲，以产生至少一延迟时钟脉冲。
根据以下的实施例，本发明亦提出了一种用来防止一延迟锁定回路发生假锁定情形的方法，其中，该延迟锁定回路用来使用至少一延迟时间段延迟一输入时钟脉冲以产生至少一延迟时钟脉冲，该方法包含有以下步骤：比较一第一时钟脉冲与一第二时钟脉冲的相位以产生一相差信号；产生该相差信号的一平均电压；比较该平均电压与至少一参考电压以产生至少一调升/调降控制信号；以及使用该至少一调升/调降控制信号控制该延迟锁定回路，以调整该延迟锁定回路的该至少一延迟时间段。
附图说明
图1为公知技术一延迟锁定回路的示意图。
图2为传统的延迟锁定回路正常操作时的一示意图。
图3为传统的延迟锁定回路正常操作时的另一示意图。
图4为传统的延迟锁定回路发生阻塞锁定情形时的示意图。
图5为传统的延迟锁定回路发生谐波锁定情形时的示意图。
图6为本发明提出的延迟锁定回路的一实施例示意图。
图7为图6中第一相位检测器的输入信号与输出信号的示意图。
图8为本发明所提出的方法的一实施例流程图。
附图符号说明
100、600 延迟锁定回路
150 相位检测器
160、660 电荷泵
170、670 回路滤波器
190、690 延迟线
610 假锁定检测模块
615 第一相位检测器
620 平均电路
625 第一比较器
630 第二比较器
640 第二相位检测器
650 多工器
具体实施方式
如同前文所述，延迟锁定回路在发生假锁定情形时，其延迟线(共包含有N个延迟级)中最后一个延迟级(亦即第N个延迟级)所输出的延迟时钟脉冲CKN落后于输入时钟脉冲CKIN的延迟时间段Td会小于0.5T或是大于1.5T(T是输入时钟脉冲的周期)。假设延迟线中N个依序串联的延迟级所产生的延迟信号依序为CK1、CK2、CK3、......、CKN，则延迟信号CK1落后于输入时钟脉冲CKIN的延迟时间段就会是Td1(Td1＝Td/N)。而在延迟锁定回路发生假锁定的情形时，延迟信号CK1落后于输入时钟脉冲CKIN的延迟时间段Td1就会小于0.5T/N或是大于1.5T/N。本发明即是利用该一特性，来检测延迟锁定回路中假锁定的情形是否发生，以进一步对延迟锁定回路进行正确的控制动作。
请参阅图6，图6为本发明所提出可防止假锁定发生的延迟锁定回路的一实施例示意图。在本实施例中的延迟锁定回路600包含有一假锁定检测模块610、一第二相位检测器640、一多工器650、一电荷泵660、一回路滤波器670、以及一延迟线690。第二相位检测器640、电荷泵660、回路滤波器670、与延迟线690的功用分别类似于图1中公知技术的相位检测器150、电荷泵160、回路滤波器170、与延迟线190，在此不多作赘述。至于假锁定检测模块610，其包含有一第一相位检测器615、一平均电路620、以及一比较电路(由一第一比较器625与一第二比较器630所组成)。如同上一段所述，只要检测延迟信号CK1落后于输入时钟脉冲CKIN的延迟时间段Td1的大小，并检视其是否小于0.5T/N或是大于1.5T/N，即可得知延迟锁定回路600是否发生假锁定的情形。
而本实施例中主要是采用模拟电路的实施方式，先以第一相位检测器615来比较输入时钟脉冲CKIN以及延迟时钟脉冲CK1的相位，以产生一相差信号VPD；再由平均电路620得出相差信号VPD的平均电压VAV；接下来则由第一比较器625与第二比较器630来判断平均电压VAV的大小是否小于一第一参考电压Vref1或大于一第二参考电压Vref2，若发生了前述的情形，则假锁定检测模块610可以通过第一调升控制信号UP1与第一调降控制信号DOWN1，经由多工器650控制电荷泵660，以改变控制电压Vctrl的值。如同前段所述，在本实施例中用来判断假锁定是否发生的准则为：延迟时间段Td1的大小是否小于0.5T/N或是大于1.5T/N。
为叙述方便起见，以实例进一步说明，请参考图7，图7为相差信号VPD、输入时钟脉冲CKIN、以及延迟时钟脉冲CK1的示意图。相差信号VPD具有两个信号电平，分别是一高电平VII(一般而言VII即为VDD)与一低电平VL(一般而言VL即为0V)，如图所示，相差信号VPD在高电平的部份即反应了输入时钟脉冲CKIN与延迟时钟脉冲CK1相位差的部份，因为延迟时钟脉冲CK1落后于输入时钟脉冲CKIN的时间长度为Td1，故相差信号VPD在高电平的时间长度就会是Td1。相差信号VPD经过平均电路620做信号电平的平均处理后，平均电路620输出一平均电压VAV＝VL+Td1×(VII-VL)/T。由此可见，当延迟时间段Td1小于0.5T/N时，平均电路620所产生的平均电压VAV就会小于VL+(0.5T/N)×(VII-VL)/T，亦即VL+0.5×(VII-VL)/N，故在本实施例中，以VL+0.5×(VII-VL)/N的值作为第一参考电压Vref1的值(当VII等于VDD、VL等于0V时，Vref1则等于0.5×VDD/N)。当平均电压VAV的值小于第一参考电压Vref1的值时，即表示延迟时间段Td1小于0.5T/N，亦即延迟锁定回路600会发生阻塞锁定的情形，此时第一比较器625输出的第一调升控制信号UP1将处于高电平状态，用以控制延迟线690加大延迟时间段Td，连带地延迟时间段Td1也跟着加大。相反地，当平均电压VAV的值大于第一参考电压Vref1的值时，第一比较器625的输出的第一调升控制信号UP1将处于低电平状态，用以表示第一调升控制信号UP1为不作用状态。
相似地，则当延迟时间段Td1大于1.5T/N时，平均电路620所产生的平均电压VAV就会大于VL+(1.5T/N)×(VII-VL)/T，亦即VL+1.5×(VII-VL)/N，故在本实施例中，以VL+1.5×(VII-VL)/N的值作为第二参考电压Vref2的值(当V1等于VDD、V2等于0V时，Vref2则等于1.5×VDD/N)。当平均电压VAV的值大于第二参考电压Vref2的值，即表示延迟时间段Td1大于1.5T/N，亦即延迟锁定回路600会发生谐波锁定的情形，此时第二比较器630输出的第一调降控制信号DOWN1将处于高电平状态，用以控制延迟线690缩短延迟时间段Td，连带地延迟时间段Td1也跟着缩短。相反地，当平均电压VAV的值小于第二参考电压Vref2的值时，第二比较器630的输出的第一调降控制信号DOWN1将处于低电平状态，用以表示第一调降控制信号DOWN1为不作用状态。
本实施例中的多工器650的作用在于，接收假锁定检测模块610所输出的第一调升控制信号UP1与第一调降控制信号DOWN1，和第二相位检测器640所输出的第二调升控制信号UP2与第二调降控制信号DOWN2，以输出一最终调升控制信号UPfinal与一最终调降控制信号DOWNfinal。其操作方式为，当第一调升控制信号UP1处于高电平状态时，多工器650会输出第一调升控制信号UP1为最终调升控制信号UPfinal，否则多工器650会输出第二调升控制信号UP2为最终调升控制信号UPfinal；当第一调降控制信号DOWN1处于高电平状态时，多工器650会输出第一调降控制信号DOWN1为最终调降控制信号DOWNfinal，否则多工器650会输出第二调降控制信号DOWN2为最终调降控制信号DOWNfinal。也就是说，在没有发生假锁定情形的情形下，多工器650会使用第二相位检测器640所输出的第二调升控制信号UP2与第二调降控制信号DOWN2作为其所输出的最终调升控制信号UPfinal与最终调降控制信号DOWNfinal。当发生假锁定情形时，于第二相位检测器640所输出的第二调升控制信号UP2或第二调降控制信号DOWN2可能会引导控制电压Vctrl朝向错误的方向改变，因此当第一比较器625检测出阻塞锁定情形时，本实施例中的多工器650将切换使用第一调升控制信号UP1作为最终调升控制信号UPfinal，通过电荷泵660与回路滤波器670调整控制电压Vctrl的值，以加大延迟时间段Td。相似的，当第二比较器630检测出谐波锁定情形时，本实施例中的多工器650将切换使用第一调降控制信号DOWN1作为最终调降控制信号DOWNfinal，通过电荷泵660与回路滤波器670调整控制电压Vctrl的值，以缩短延迟时间段Td。
请注意，在前述的说明中，第一相位检测器615以输入时钟脉冲CKIN以及延迟线690中第一个延迟级所产生的延迟时钟脉冲CK1作为输入信号。而实际上，第一相位检测器615亦可以使用输入时钟脉冲CKIN以及延迟线690中第m个延迟级所产生的延迟时钟脉冲CKm作为输入信号，此时第一参考电压Vref1与第二参考电压Vref2的值分别需设为0.5×(VII-VL)×m/N+VL与1.5×(VII-VL)×m/N+VL(当VII等于VDD、VL等于0V时，Vref1与Vref1则分别等于0.5×VDD×m/N与1.5×VDD×m/N)。不同的m值，会影响系统检测假锁定的范围。当m的值越小，系统可以检测的范围就越广，故本发明较佳的作法是以输入时钟脉冲CKIN以及延迟线690中第一个延迟级所产生的延迟时钟脉冲CK1作为第一相位检测器615的输入信号。
另外，第一相位检测器615亦可以使用延迟线690中相距m个延迟级的两个延迟级所产生的两个延迟时钟脉冲作为输入信号(举例来说，CK2与CK2+m)此时第一参考电压Vref1与第二参考电压Vref2的值分别需设为0.5×(VII-VL)×m/N+VL与1.5×(VII-VL)×m/N+VL(当VII等于VDD、VL等于0V时，Vref1与Vref2则分别等于0.5×VDD×m/N与1.5×VDD×m/N)。相似地，在该种情形下，当m的值越小，系统可以检测假锁定的范围就越广。
在图6所示的实施例中，假锁定检测模块610可以同时检测延迟锁定回路600是否发生阻塞锁定的情形(使用第一比较器625)或谐波锁定的情形(使用第二比较器630)。然而，在实施本发明所提出的延迟锁定回路600时，假锁定检测模块610中亦可以只包含有第一比较器625(而不包含第二比较器630，故此时假锁定检测模块610只能检测出阻塞锁定的情形)；或是只包含有第二比较器630(而不包含第一比较器625，故此时假锁定检测模块610只能检测出谐波锁定的情形)。是否需要第一比较器625或第二比较器630，端赖实际应用的需求而定，这些都是本发明可能的实施方式。
接下来请参阅图8，图8为本发明所提出的方法的一实施例流程图。该一流程图可应用在一延迟锁定回路中，以防止该延迟锁定回路发生假锁定的情形。该延迟锁定回路包含有一延迟线，一输入时钟脉冲CKIN(周期为T)为该延迟线的输入信号，该延迟线中N个依序串联的延迟级所产生的延迟信号则依序为CK1、CK2、CK3、......、CKN，其中，延迟时钟脉冲CKN落后于输入时钟脉冲CKIN的延迟时间段为Td。以下将详述图8中的各个步骤。
步骤710：比较一第一时钟脉冲CKA与一第二时钟脉冲CKB的相位以产生一相差信号VPD。
步骤720：产生相差信号VPD的一平均电压VAV。
步骤730：比较平均电压VAV与一第一参考电压Vref1以产生一第一调升控制信号UP1；比较平均电压VAV与一第二参考电压Vref2以产生一第一调降控制信号DOWN1。
步骤740：当第一调升控制信号UP1处于一第一电平时，使用第一调升控制信号UP1控制该延迟锁定回路，以加大延迟时间段Td；当第一调降控制信号DOWN1处于一第一电平时，使用第一调降控制信号DOWN1控制该延迟锁定回路，以缩短延迟时间段Td。
如同前段对图6所做的描述，假设相差信号VPD具有两个状态，分别是一高电平VII与一低电平VL，若在步骤710中所使用的第一时钟脉冲CKA与一第二时钟脉冲CKB分别是输入时钟脉冲CKIN以及该延迟线中第一个延迟级所产生的延迟时钟脉冲CK1时，则第一参考电压Vref1与第二参考电压Vref2分别需设为0.5×(VII-VL)/N+VL与1.5×(VII-VL)/N+VL(当VII等于VDD、VL等于0V时，Vref1与Vref2则分别等于0.5×VDD/N与1.5×VDD/N)；另外，在步骤710中所使用的第一时钟脉冲CKA与一第二时钟脉冲CKB也可以分别是输入时钟脉冲CKIN以及该延迟线中第m个延迟级所产生的延迟时钟脉冲CKm，此时第一参考电压Vref1与第二参考电压Vref2则分别需设为0.5×(VII-VL)×m/N+VL与1.5×(VII-VL)×m/N+VL(当VII等于VDD、VL等于0V时，Vref1与Vref2分别等于0.5×VDD×m/N与1.5×VDD×m/N)；当然，本发明的方法亦可以使用该延迟线中相距m个延迟级的两个延迟级所产生的两个延迟时钟脉冲作为输入信号(举例来说，CK1与CK1+m)，此时相同于前述的情形，第一参考电压Vref1与第二参考电压Vref2的值分别需设为0.5×(VH-VL)×m/N+VL与1.5×(VII-VL)×m/N+VL(当VII等于VDD、VL等于0V时，Vref1与Vref2则分别等于0.5×VDD×m/N与1.5×VDD×m/N)。
以上所述仅为本发明的较佳实施例，凡依本发明申请专利范围所进行的等效变化与修改，皆应属本发明的涵盖范围。
Claims (24)
1.一种可防止假锁定发生的延迟锁定回路，包含有：
一假锁定检测模块，包含有：
一第一相位检测器，电连接到一第一时钟脉冲与一第二时钟脉冲，用来比较该第一时钟脉冲与该第二时钟脉冲的相位以产生一相差信号；
一平均电路，电连接到该第一相位检测器，用来产生对应该相差信号的一平均电压；以及
一比较电路，电连接到该平均电路，用来比较该平均电压与至少一参考电压以产生至少一调升/调降控制信号；
一延迟线，电连接到一输入时钟脉冲与一控制节点，用来根据该控制节点上的一控制电压，以至少一延迟时间段延迟该输入时钟脉冲以产生至少一延迟时钟脉冲；以及
一电荷泵，电连接到该假锁定检测模块与该控制节点，用来根据该至少一调升/调降控制信号调整该控制节点上的该控制电压。
2.如权利要求1所述的延迟锁定回路，其中该比较电路包含有：
一第一比较器，用来比较该平均电压与一第一参考电压以输出一第一调升控制信号；
其中，若该平均电压小于该第一参考电压，则该第一调升控制信号处于一第一电平，用以加大该延迟线的该至少一延迟时间段。
3.如权利要求2所述的延迟锁定回路，其中：
Vref1＝0.5×(VH-VL)/N+VL，
其中Vref1为该第一参考电压，VH与VL分别为该相差信号的一高电平与一低电平，N为该延迟线中所包含的延迟级的数量。
4.如权利要求1所述的延迟锁定回路，其中该比较电路包含有：
一第二比较器，用来比较该平均电压与一第二参考电压以输出一第一调降控制信号；
其中，若该平均电压大于该第二参考电压，则该第一调降控制信号处于一第一电平，用以缩短该延迟线的该至少一延迟时间段。
5.如权利要求4所述的延迟锁定回路，其中：
Vref2＝1.5×(VH-VL)/N+VL，
其中Vref2为该第二参考电压，VH与VL分别为该相差信号的一高电平与一低电平，N为该延迟线中所包含的延迟级的数量。
6.如权利要求1所述的延迟锁定回路，其还包含有：
一第二相位检测器，用来比较该输入时钟脉冲与一第三时钟脉冲的相位以产生一第二调升控制信号与一第二调降控制信号；以及
一多工器，电连接到该比较电路、该第二相位检测器、以及该电荷泵，用来根据该比较电路所输出的一第一调升控制信号以及该第二相位检测器所输出的该第二调升控制信号和该第二调降控制信号，控制该电荷泵调整该控制节点上的该控制电压；
其中，该第三时钟脉冲为该多个延迟时钟脉冲中与该输入时钟脉冲具有最大延迟差距的延迟时钟脉冲。
7.如权利要求6所述的延迟锁定回路，其中：
若该第一调升控制信号处于一第一电平，则该多工器输出该第一调升控制信号至该电荷泵，以加大该延迟线的该至少一延迟时间段。
8.如权利要求1所述的延迟锁定回路，其还包含有：
一第二相位检测器，用来比较该输入时钟脉冲与一第三时钟脉冲的相位以产生一第二调升控制信号与一第二调降控制信号；以及
一多工器，电连接到该比较电路、该第二相位检测器、以及该电荷泵，用来根据该比较电路所输出的一第一调降控制信号以及该第二相位检测器所输出的该第二调升控制信号和该第二调降控制信号，控制该电荷泵调整该控制节点上的该控制电压；
其中，该第三时钟脉冲为该多个延迟时钟脉冲中与该输入时钟脉冲具有最大延迟差距的延迟时钟脉冲。
9.如权利要求8所述的延迟锁定回路，其中：
若该第一调降控制信号处于一第一电平，则该多工器输出该第一调降控制信号至该电荷泵，以缩短该延迟线的该至少一延迟时间段。
10.如权利要求1所述的延迟锁定回路，其还包含有：
一第二相位检测器，用来比较该输入时钟脉冲与一第三时钟脉冲的相位以产生一第二调升控制信号与一第二调降控制信号；以及
一多工器，电连接到该比较电路、该第二相位检测器、以及该电荷泵，用来根据该比较电路所输出的一第一调升控制信号和一第一调降控制信号以及该第二相位检测器所输出的该第二调升控制信号和该第二调降控制信号，控制该电荷泵调整该控制节点上的该控制电压；
其中，该第三时钟脉冲为该多个延迟时钟脉冲中与该输入时钟脉冲具有最大延迟差距的延迟时钟脉冲。
11.如权利要求10所述的延迟锁定回路，其中：
若该第一调升控制信号处于一第一电平，则该多工器输出该第一调升控制信号至该电荷泵，以加大该延迟线的该至少一延迟时间段；若该第一调降控制信号处于一第一电平，则该多工器输出该第一调降控制信号至该电荷泵，以缩短该延迟线的该至少一延迟时间段。
12.如权利要求1所述的延迟锁定回路，其中该第一时钟脉冲与该第二时钟脉冲分别为该输入时钟脉冲与该多个延迟时钟脉冲中的一选定延迟时钟脉冲。
13.如权利要求12所述的延迟锁定回路，其中该选定延迟时钟脉冲为该多个延迟时钟脉冲中与该输入时钟脉冲具有最小延迟差距的延迟时钟脉冲。
14.如权利要求1所述的延迟锁定回路，其中该第一时钟脉冲与该第二时钟脉冲分别为该多个延迟时钟脉冲中的一第一选定延迟时钟脉冲与一第二选定延迟时钟脉冲。
15.如权利要求14所述的延迟锁定回路，其中该第一与第二选定延迟时钟脉冲为该多个延迟时钟脉冲中两个具有最小延迟差距的延迟时钟脉冲。
16.一种用来防止一延迟锁定回路发生假锁定的方法，其中，该延迟锁定回路用来使用至少一延迟时间段延迟一输入时钟脉冲以产生至少一延迟时钟脉冲，该方法包含有以下步骤：
比较一第一时钟脉冲与一第二时钟脉冲的相位以产生一相差信号；
产生该相差信号的一平均电压；
比较该平均电压与至少一参考电压以产生至少一调升/调降控制信号；以及
使用该至少一调升/调降控制信号控制该延迟锁定回路，以调整该延迟锁定回路的该至少一延迟时间段。
17.如权利要求16所述的方法，其中若该平均电压小于一第一参考电压，则该方法所产生的一第一调升控制信号处于一第一电平，用以加大该延迟锁定回路的该至少一延迟时间段。
18.如权利要求17所述的方法，其中：
Vref1＝0.5×(VH-VL)/N+VL，其中Vref1为该第一参考电压，VH与VL分别为该相差信号的一高电平与一低电平，N为该延迟锁定回路所产生的该延迟时钟脉冲的数量。
19.如权利要求16所述的方法，
其中若该平均电压大于一第二参考电压，则该方法所产生的一第一调降控制信号处于一第一电平，用以缩短该延迟锁定回路的该至少一延迟时间段。
20.如权利要求19所述的方法，其中：
Vref2＝1.5×(VH-VL)/N+VL，
其中Vref2为该第二参考电压，VH与VL分别为该相差信号的一高电平与一低电平，N为该延迟锁定回路所产生的该延迟时钟脉冲的数量。
21.如权利要求16所述的方法，其中该第一时钟脉冲与该第二时钟脉冲分别为该输入时钟脉冲与该多个延迟时钟脉冲中的一选定延迟时钟脉冲。
22.如权利要求21所述的方法，其中该选定延迟时钟脉冲为该多个延迟时钟脉冲中与该输入时钟脉冲具有最小延迟差距的延迟时钟脉冲。
23.如权利要求16所述的方法，其中该第一时钟脉冲与该第二时钟脉冲分别为该多个延迟时钟脉冲中的一第一选定延迟时钟脉冲与一第二选定延迟时钟脉冲。
24.如权利要求23所述的方法，其中该第一与第二选定延迟时钟脉冲为该多个延迟时钟脉冲中两个具有最小延迟差距的延迟时钟脉冲。
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