JP2009141570A - クロック信号生成回路、表示パネルモジュール、撮像デバイス及び電子機器 - Google Patents

クロック信号生成回路、表示パネルモジュール、撮像デバイス及び電子機器 Download PDF

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Abstract

【課題】従来型のクロック信号生成回路は回路規模が大きく製造コストが高くなる。
【解決手段】遅延同期ループ型のクロック信号生成回路を、第１のクロック信号を設定された遅延量だけ遅延して出力する遅延線路と、出力端子から出力される第２のクロック信号と第１のクロック信号との位相差に基づいて、遅延線路の遅延時間長を設定する遅延時間長設定部と、第１のクロック信号と第２のクロック信号の位相関係が特定の位相関係にあるか否かを検出する位相関係判定部と、特定の位相関係の検出時、遅延線路を含む伝搬経路上の第１のクロック信号を位相反転する位相反転／非反転部とで構成する。
【選択図】図２

Description

この明細書で説明する発明は、遅延同期ループ型のクロック信号生成回路に関する。特に、能動素子が薄膜形成技術や印刷技術を用い形成される場合に好適なものである。なお発明は、表示パネルモジュール、撮像デバイス及び電子機器としての側面も有する。
昨今では、大画面のディスプレイだけでなく中小型の表示ディスプレイでも表示解像度の高精細化が望まれている。これに伴い、入力クロック信号や映像信号の高周波数化が進んでいる。
例えば、ディスプレイ基板上に機能回路を集約したシステムディスプレイでは、映像信号をシリアル形式からパラレル形式に変換することで信号周波数を低下させ、動作マージンの向上を図っている。
ただし、映像信号がパラレル変換されるまでの回路部分には、回路遅延や動作マージンの問題が依然として残っている。
特に、映像信号の入力周波数が非常に高くなっている昨今のシステムディスプレイでは、ディスプレイ基板上で発生するクロック信号と映像信号との間に遅延差が生じると、サンプリング不良の原因となる。
なお、遅延同期ループ型のクロック信号生成回路には、以下に示すものがある。
特開２００６−２８７６４１号公報 特開２００７−６５１７号公報
そこで、クロック信号生成回路に位相調整回路（ＰＬＬ回路やＤＬＬ回路）を用いて入力クロックと出力クロックの位相差を０（ゼロ）に近づけることにより、クロック信号と映像信号の遅延差を小さくする方法が考えられている。
しかし、クロック信号生成回路を構成する能動素子を絶縁基板上に薄膜トランジスタとして形成又は印刷する場合、回路規模が大きいためにパネル上への搭載が難しい問題がある。
これは、絶縁基板上に形成又は印刷される薄膜トランジスタの素子サイズが、シリコン（半導体）基板上に製造されるトランジスタと比較して大きくなるためである。特に、遅延量を設定する部分をディジタル回路で構成する場合には回路規模が大きくなる問題が容易に予測される。なお、回路規模が大きくなれば理収が悪くなり、製造コストも上がってしまう。
そこで、発明者らは、遅延同期ループ型のクロック信号生成回路として、第１のクロック信号を設定された遅延量だけ遅延して出力する遅延線路と、出力端子から出力される第２のクロック信号と第１のクロック信号との位相差に基づいて、遅延線路の遅延時間長を設定する遅延時間長設定部と、第１のクロック信号と第２のクロック信号の位相関係が特定の位相関係にあるか否かを検出する位相関係判定部と、特定の位相関係の検出時、遅延線路を含む伝搬経路上の第１のクロック信号を位相反転する位相反転／非反転部とを有するものを提案する。
なお、遅延同期ループ型のクロック信号生成回路は、更に、第１のクロック信号と第２のクロック信号との擬似ロック状態を検出する擬似ロック検出部と、擬似ロック状態の検出時、位相反転／非反転部に位相の反転を指示する擬似ロック状態解除部とを有することが望ましい。この機能の搭載により、擬似ロック状態を正規のロック状態と誤ったままクロック信号生成回路が動作するのを確実に回避できる。
また、位相関係判定部は、リセット期間中に特定の位相関係の発生の有無を判定し、リセット期間の終了後に位相反転／非反転部に位相の反転又は非反転を指示する機能を搭載することが望ましい。リセット期間中は、遅延量が固定であるので位相関係を性格に検出できるためである。
更に、特定の位相関係が、第１のクロック信号に対して第２のクロック信号の位相が進んでいることを意味する場合、第１のクロック信号に対して第２のクロック信号の位相が遅れた状態でのみ位相を調整することが望ましい。これにより、位相の調整範囲を半減することができる。
同様に、特定の位相関係が、前記第１のクロック信号に対して前記第２のクロック信号の位相が遅れていることを意味する場合、第１のクロック信号に対して第２のクロック信号の位相が進んだ状態でのみ位相を調整することが望ましい。これにより、位相の調整範囲を半減することができる。
また、ここでのクロック信号生成回路を構成する能動素子は、薄膜形成技術又は印刷技術を用いて絶縁基板上に形成されることが望ましい。この場合、特性バラツキの影響を小さくするため一般に多くの能動素子を必要とするが、その場合でも、位相の調整範囲が狭くなることによる素子数の削減効果により回路規模を小さくできる。
また、発明者らは、前述した構成のクロック信号生成回路を搭載した表示パネルモジュール、撮像デバイス、電子機器等を提案する。
ここで、表示パネルモジュールは、表示パネルと、前述したいずれかの構成のクロック信号生成回路と、その出力クロックである第２のクロック信号に基づいて表示パネルを駆動する駆動回路とで構成する。
因みに、表示パネルモジュールを構成するクロック信号生成回路の能動素子は、絶縁基板上に形成又は印刷された薄膜トランジスタであることが望ましい。また、表示パネルは、例えば液晶パネル、有機ＥＬパネルであることが望ましい。
また、撮像デバイスは、撮像素子と、前述した構成のクロック信号生成回路と、その出力クロックである第２のクロック信号に基づいて撮像素子を駆動する駆動回路とで構成する。
また、電子機器は、前述した構成のクロック信号生成回路と、システム全体の動作を制御するシステム制御部と、システム制御部に対する操作入力を受け付ける操作入力部とで構成する。
発明者らの提案する構造を有するクロック信号生成回路の採用により、遅延量の調整範囲を半減することができる。このため、クロック信号生成回路をオン抵抗の高い薄膜トランジスタで生成する場合にも回路面積の小型化を実現できる。
また、遅延線路を形成する遅延素子の段数が削減されるので省電力化を実現できる。更には、遅延線路を形成する遅延素子の段数が短くなるので位相ロックまでの時間も短縮できる。
以下、発明をシステムディスプレイに適用する場合について説明する。
なお、本明細書で特に図示又は記載されない部分には、当該技術分野の周知又は公知技術を適用する。
また以下に説明する形態例は、発明の一つの形態例であって、これらに限定されるものではない。
（Ａ）形態例１
以下では、ディスプレイパネルが液晶ディスプレイパネルの場合について説明する。
（Ａ−１）ディスプレイパネルの構成
図１に、この形態例で説明するディスプレイパネル１の平面構成例を示す。この形態例の場合、ガラス基板３の表面には、表示領域５と共にその周辺回路も同一プロセスで形成する。すなわち、ディスプレイパネル１がシステムパネルである場合を想定する。
表示領域５には、表示解像度に応じてゲート線と信号線とが格子状に形成され、それらの各交点位置に画素回路が形成される。すなわち、表示領域５は、アクティブマトリクス駆動方式に対応するパネル構造を有している。なお、ゲート線は表示領域のｘ方向に延びる配線であり、信号線は表示領域のｙ方向に延びる配線である。
各画素回路には、薄膜トランジスタで構成されるスイッチングトランジスタと、書き込まれた信号電圧を保持する保持容量Ｃｓとが形成される。なお、スイッチングトランジスタのゲート電極はゲート線に接続され、一方の主電極が信号線に接続される。また、他方の主電極が画素電極に接続される。
画素電極は、不図示の対向電極との間に電界を発生し、当該電界により液晶の配列方向を可変制御する。なお、この形態例の場合、画素回路の構造は問わない。例えば画素電極と対向電極を異なるパネル基板上に対向するように配置する方式や画素電極と対向電極を同じパネル基板上の同一面に形成するＩＰＳ（In-Plain Switching ）方式その他にも適用できる。
表示領域５の周辺には、信号線ドライバ７、ゲート線ドライバ９、クロック信号生成回路１１等が機能回路として形成される。
信号線ドライバ７は、書き込みタイミングに応じた信号電圧を対応する信号線に印加する駆動回路である。
信号線ドライバ７は、ｘ方向の画素数分のフリップフロップ段で構成されたシフトレジスタと、個々のフリップフロップ段の出力で信号値をラッチし、そのラッチ出力をアナログ電圧に変換するディジタル・アナログ変換回路等とで構成される。
ゲート線ドライバ９は、信号電圧の書き込みタイミングを線順次にゲート線に与える駆動回路である。ゲート線ドライバ９は、ｙ方向に並ぶ画素数分のフリップフロップ段で構成される。
信号線ドライバ７及びゲート線ドライバ９は、クロック信号生成回路１１から与えられるクロック信号（後述するＣＬＫ２）により駆動される。
因みに、クロック信号生成回路１１は、映像信号と同期した入力クロックが入力される回路であり、後述するように入力クロックＣＬＫ１に同期した出力クロックＣＬＫ２を生成する。
なお、この形態例に係るクロック信号生成回路１１には、新規な機能として、出力クロックＣＬＫ２の位相が入力クロックＣＬＫ１の位相に対して遅れた状態で位相を調整する機能を搭載する。
詳細については後述するが、この機能の搭載により、クロック信号生成回路１１の位相の調整範囲は一般的な３６０°から１８０°の半分となる。従って、遅延線路の段数は一般的なクロック信号生成回路の半分で済み、位相ロックまでの時間も半分に短縮することが可能となる。なおこの形態例の場合、クロック信号生成回路１１を構成する能動素子は、絶縁基板であるガラス基板３上に半導体プロセスを用いて形成されるものとする。
なお、信号線ドライバ７、ゲート線ドライバ９、クロック信号生成回路１１に対する駆動信号は不図示の配線を通じて供給される。因みに、下部基板であるガラス基板３の表面には、液晶層を封止するように不図示の対向ガラスが配置される。
（Ａ−２）クロック信号生成回路の構成（遅延量アナログ制御型）
図２に、この明細書において発明者らが提案する遅延同期ループ型のクロック信号生成回路１１の内部構成例を示す。
クロック信号生成回路１１は、入力バッファ回路２１、電圧制御型遅延線２３、位相反転／非反転部２５、出力バッファ回路２７、位相比較回路２９、チャージポンプ３１、位相関係判定部３３で構成される。
入力バッファ回路２１と出力バッファ回路２７は、それぞれインバータ回路を複数段直列に接続した回路である。入力バッファ回路２１に入力される入力クロックＣＬＫ１が、特許請求の範囲の第１のクロックに対応する。一方、出力バッファ回路２７から出力される出力クロックＣＬＫ２が、特許請求の範囲の第２のクロックに対応する。
電圧制御型遅延線２３は、入力クロックＣＬＫ１の遅延量をアナログ的に制御可能な遅延線である。この電圧制御型遅延線２３は、各インバータ回路の出力段と負荷容量との間に接続されるトランジスタ対のバイアス電圧Ｖbiasを可変制御することにより遅延量を制御するできるタイプの遅延線である。
図３に、電圧制御型遅延線２３の回路例を示す。電圧制御型遅延線２３は、負荷容量付きのＣＭＯＳインバータ回路の直列接続回路で構成される。この形態例の場合、ＣＭＯＳインバータ回路の接続段数は１６段である。ただし、ＣＭＯＳインバータ回路の各出力端と接地線との間にはトランジスタ対が挿入されている。なお、トランジスタ対は、ｎチャネル型トランジスタとｐチャネル型トランジスタの並列回路で構成される。
この構成例の場合、例えばｎチャネル型トランジスタ用のバイアス電圧Ｖbias_nが低いとき（すなわち、トランジスタが開動作しているとき）、遅延素子１段当たりの遅延量が最も小さくなる。
他方、例えばｎチャネル型トランジスタ用のバイアス電圧Ｖbias_nが高いとき（すなわち、トランジスタが閉動作しているとき）、遅延素子１段当たりの遅延量が最も長くなる。
なお、バイアス電圧Ｖbias_n及びＶbias_pは全てのインバータ回路段のトランジスタ対に共通に与えられる。従って、遅延量の増減は１６段全てのインバータ回路段について一斉に実行される。このため、電圧制御型遅延線２３としての遅延時間長の変化は、１段当たりの遅延量の変化の１６倍として与えられる。
位相反転／非反転部２５は、電圧制御型遅延線２３から入力されるクロック信号を位相反転し又は非反転のまま出力する回路である。この形態例の場合、位相反転／非反転部２５は、電圧制御型遅延線２３と出力バッファ回路２７との間に設置する。すなわち、位相反転／非反転部２５は、遅延線路上に配置される。
クロック位相の変換動作の切り替えは、位相関係判定部３３から与えられる位相変換制御信号Ｐcontに基づいて制御される。
この形態例の場合、クロック位相の１８０°反転動作は、入力クロックＣＬＫ１の位相に対して出力クロックＣＬＫ２の位相が進んでいる場合に実行される。
一方、クロック位相の非反転動作は、入力クロックＣＬＫ１の位相に対して出力クロックＣＬＫ２の位相が遅れている場合に実行される。
なお、位相反転／非反転部２５の位相変換動作の切り替えは、位相関係判定部３３が実行する。
図４に、位相反転／非反転部２５の回路例を示す。図４に示す位相反転／非反転部２５は、インバータ回路ＩＮＶを２段通過する伝送路（ＳＷ１の経路）と１段のみ通過する伝送路（ＳＷ２の経路）を有し、そのいずれか一方だけをクロック信号が通過するようにスイッチＳＷ１及びＳＷ２を配置している。
なお、スイッチＳＷ１及びＳＷ２の動作は正反対である。従って、図４の位相反転／非反転部２５は、切り替え信号の接続を反転している。なお、インバータ回路ＩＮＶ３は、スイッチＳＷ１及びＳＷ２を構成するｎチャネル型トランジスタとｐチャネル型トランジスタを同時に開閉するために用いられる。
図４に示す回路構成の場合、位相変換制御信号Ｐcontが「Ｈレベル」のとき、スイッチＳＷ２が閉制御される。すなわち、インバータ回路を１段のみ通過する伝送路が選択され、入力時のクロック位相に対して１８０°位相反転されたクロックが出力される。
一方、位相変換制御信号Ｐcontが「Ｌレベル」のとき、スイッチＳＷ１が閉制御される。すなわち、インバータ回路を２段通過する伝送路が選択され、入力時のクロックが同位相のまま出力される。
位相比較回路２９は、入力クロックＣＬＫ１のエッジ位相と出力クロックＣＬＫ２のエッジ位相を比較し、その比較関係に応じた判定出力Ｑ１、Ｑ２を後段に出力する回路である。
図５に、位相比較回路２９の回路構成例を示す。
位相比較回路２９は、入力クロックＣＬＫ１をクロック信号として動作するＤフリップフロップ４１と、出力クロックＣＬＫ２をクロック信号として動作するＤフリップフロップ４３と、Ｄフリップフロップ４１及び４３の出力信号の論理積を求めてＤフリップフロップ４１及び４３のリセット信号を生成する論理積ゲート４５で構成される。
この回路構成の場合、位相比較回路２９は、立ち上がりエッジが先に検出されたクロックＣＬＫに対応するＤフリップフロップの出力信号が先に「Ｈレベル」となり、後に「Ｈレベル」が現れるクロックＣＬＫに対応するＤフリップフロップの出力信号が「Ｈレベル」となるタイミングでＤフリップフロップ４１及び４３の判定出力Ｑ１及びＱ２が共にリセットされる。
結果的に、位相差の分だけ「Ｈレベル」の判定出力Ｑ１又はＱ２が出力される。例えば入力クロックＣＬＫ１の位相の方が出力クロックＣＬＫ２の位相より進んでいる場合、その位相差の期間だけ判定出力Ｑ１だけが「Ｈレベル」になる。一方、出力クロックＣＬＫ２の位相の方が入力クロックＣＬＫ１の位相より進んでいる場合、その位相差の期間だけ判定出力Ｑ２だけが「Ｈレベル」になる。
なお、入力クロックＣＬＫ１と出力クロックＣＬＫ２のエッジ位相がほぼ同じ場合、位相比較回路２９は、Ｄフリップフロップ４１及び４３の両方から「Ｌレベル」の判定出力Ｑ１及びＱ２が継続的に出力される。
図６に、以上説明した判定出力Ｑ１、Ｑ２と位相状態の関係を示す。
チャージポンプ３１は、位相比較回路２９の判定出力Ｑ１及びＱ２に応じて電圧制御型遅延線２３に供給するバイアス電圧Ｖbias_n及びＶbias_p（アナログ電圧）を発生する回路である。
図７に、チャージポンプ３１の回路構成を示す。
チャージポンプ３１は、ｎチャネル用のバイアス電圧発生回路部と、ｐチャネル用のバイアス電圧発生回路部とで構成される。各バイアス電圧発生回路部は、インバータ３１１と、ＣＭＯＳスイッチ（３１３、３１５）と、保持容量３１７で構成される。
例えばｎチャネル用のバイアス電圧発生回路部では、判定出力Ｑ１が「Ｌレベル」で判定出力Ｑ２が「Ｈレベル」のとき、保持容量がチャージされる。このとき、ｎチャネル用のバイアス電圧Ｖbias_nは上昇する。
一方、判定出力Ｑ１が「Ｈレベル」で判定出力Ｑ２が「Ｌレベル」のとき、保持容量がディスチャージされる。このとき、ｎチャネル用のバイアス電圧Ｖbias_nは下降する。
また例えばｐチャネル用のバイアス電圧発生回路部では、判定出力Ｑ１が「Ｌレベル」で判定出力Ｑ２が「Ｈレベル」のとき、保持容量がディスチャージされる。このとき、ｐチャネル用のバイアス電圧Ｖbias_pは下降する。
一方、判定出力Ｑ１が「Ｈレベル」で判定出力Ｑ２が「Ｌレベル」のとき、保持容量がチャージされる。このとき、ｐチャネル用のバイアス電圧Ｖbias_pは上昇する。
なお、判定出力Ｑ１及びＱ２の両方が「Ｌレベル」の場合、いずれの回路部でも保持容量は直前値を維持する。
位相関係判定部３３は、位相比較回路２９の判定出力Ｑ２に基づいて入力クロックＣＬＫ１と出力クロックＣＬＫ２の位相関係を判定する回路である。図８に、位相関係判定部３３の回路例を示す。図８に示す位相関係判定部３３は、インバータ３３１と、ＣＭＯＳスイッチ（ＰチャネルＭＯＳトランジスタ３３３及びＮチャネルＭＯＳトランジスタ３３５）と、保持容量３３７とで構成される。
なお、インバータ３３１には判定出力Ｑ２が入力され、その反転出力がＰチャネルＭＯＳトランジスタ３３３の制御に用いられる。一方、ＮチャネルＭＯＳトランジスタ３３５の制御にはリセット信号ＲＳＴが用いられる。
この回路構成の場合、例えば判定出力Ｑ２が「Ｈレベル」のとき（すなわち、出力クロックＣＬＫ２の位相の方が相対的に進んでいるとき）、保持容量３３７の電位で与えられる位相変換制御信号Ｐcontは高電源電位（すなわち、「Ｈレベル」）となる。
一方、リセット信号ＲＳＴが「Ｈレベル」のとき、保持容量３３７の電位で与えられる位相変換制御信号Ｐcontは低電源電位（すなわち、「Ｌレベル」）となる。
なお、判定出力Ｑ２のみ用いて位相変換信号Ｐcontを生成するのは、出力クロックＣＬＫ２の位相が入力クロックＣＬＫ１に対して進んだ場合には、これを１８０°位相反転するためである。すなわち、電圧制御型遅延線２３による位相調整を入力クロックＣＬＫ１に対して遅れ位相の範囲内でのみ調整するためである。
図９に、位相関係判定部３３を用いた場合の位相調整範囲のイメージを示す。図９に示すように、このクロック信号生成回路１１における位相の調整範囲は、従来型の３６０°から１８０°に半減されることになる。この調整範囲の半減こそが、このクロック信号生成回路１１の特徴である。
（Ａ−３）クロック信号生成回路の動作及び効果
以下では、図１０を用いて、クロック信号生成回路１１による位相制御動作を説明する。
クロック信号生成回路１１では、繰り返し、位相比較回路２９において入力クロックＣＬＫ１と出力クロックＣＬＫ２の位相が比較される（処理ＳＰ１）。
次に、クロック信号生成回路１１では、入力クロックＣＬＫ１の位相に対して出力クロックＣＬＫ２の位相が進んでいるか否かが判定される（処理ＳＰ２）。もっとも、この判定処理に相当する動作は、位相関係判定部３３に対する判定出力Ｑ２の供給動作として実行される。
この判定処理において肯定結果が得られた場合（出力クロックＣＬＫ２の位相が進んでいる場合）、クロック信号生成回路１１は、出力クロックＣＬＫ２の位相を１８０°反転して出力する（処理ＳＰ３）。具体的には、位相関係判定部３３から「Ｈレベル」の位相変換制御信号Ｐcontが出力され、位相反転／非反転部２５でクロック位相が１８０°反転される。
一方、判定処理ＳＰ２において否定結果が得られた場合（出力クロックＣＬＫ２の位相が遅れているか入力クロックＣＬＫ１と同期している場合）、クロック信号生成回路１１は、出力クロックＣＬＫ２の現在の位相関係が保持される。具体的には、位相関係判定部３３から「Ｌレベル」の位相変換制御信号Ｐcontが出力され、位相反転／非反転部２５では入力されたクロックがそのまま出力される。
この後、クロック信号生成回路１１は、入力クロックＣＬＫ１と出力クロックＣＬＫ２の位相差に応じて電圧制御型遅延線２３の遅延量を調整する（処理ＳＰ４）。
結果的に、電圧制御型遅延線２３に求められる位相調整能力は、入力クロックＣＬＫ１に対して１８０°の範囲に限定される。
このことは、電圧制御型遅延線２３を構成する遅延素子（インバータ回路、負荷容量、トランジスタ対）の段数が従来型（３６０°調整型）の半分で済むことを意味する。そして、この遅延素子数の半減は、クロック信号生成回路１１の回路面積を大幅に削減できることを意味する。
また、遅延素子数の半減は、クロック信号生成回路１１で消費される電力の削減にも効果を発揮する。
また、遅延量の調整範囲が狭いということは、入力クロックＣＬＫ１に位相同期した出力クロックＣＬＫ２が出力されるまでの時間を大幅に短縮できることを意味する。すなわち、位相ロックまでの引き込み時間の短いクロック信号生成回路を実現できる。
（Ｂ）形態例２
（Ｂ−１）ディスプレイパネルの構成
図１１に、この形態例で説明するディスプレイパネル５１の平面構成例を示す。なお、図１１には図１との対応部分に同一符号を付して表している。
図１１に示すように、ディスプレイパネル５１の基本構成は、クロック信号生成回路６１を除き、形態例１のディスプレイパネル１と同じである。
（Ｂ−２）クロック信号生成回路の構成（遅延量アナログ制御型）
図１２に、この形態例で使用するクロック信号生成回路６１の回路構成を示す。なお、図１２には図２との対応部分に同一符号を付して示す。
図１２に示すように、この形態例に係るクロック信号生成回路６１は、位相関係判定部６３を除き、形態例１のクロック信号生成回路１１と同じである。
この形態例で使用する位相関係判定部６３は、位相比較回路２９の判定出力Ｑ１に基づいて入力クロックＣＬＫ１と出力クロックＣＬＫ２の位相関係を判定する回路である。図１３に、位相関係判定部６３の回路例を示す。図１３に示す位相関係判定部６３は、インバータ６３１と、ＣＭＯＳスイッチ（ＰチャネルＭＯＳトランジスタ６３３及びＮチャネルＭＯＳトランジスタ６３５）と、保持容量６３７とで構成される。
なお、インバータ６３１には判定出力Ｑ１が入力され、その反転出力がＰチャネルＭＯＳトランジスタ６３３の制御に用いられる。一方、ＮチャネルＭＯＳトランジスタ６３５の制御にはリセット信号ＲＳＴが用いられる。
この回路構成の場合、例えば判定出力Ｑ１が「Ｈレベル」のとき（すなわち、出力クロックＣＬＫ２の位相の方が相対的に遅れているとき）、保持容量６３７の電位で与えられる位相変換制御信号Ｐcontは高電源電位（すなわち、「Ｈレベル」）となる。
一方、リセット信号ＲＳＴが「Ｈレベル」のとき、保持容量６３７の電位で与えられる位相変換制御信号Ｐcontは低電源電位（すなわち、「Ｌレベル」）となる。
なお、判定出力Ｑ１のみ用いて位相変換信号Ｐcontを生成するのは、この形態例の場合、出力クロックＣＬＫ２の位相が入力クロックＣＬＫ１に対して遅れた場合には、これを１８０°位相反転するためである。すなわち、電圧制御型遅延線２３による位相調整を入力クロックＣＬＫ１に対して進んだ位相の範囲内でのみ調整するためである。
図１４に、位相関係判定部６３を用いた場合の位相調整範囲のイメージを示す。図１４に示すように、このクロック信号生成回路６１における位相の調整範囲は、従来型の３６０°から１８０°に半減されることになる。この調整範囲の半減こそが、このクロック信号生成回路６１の特徴である。
（Ｂ−３）クロック信号生成回路の動作及び効果
以下では、図１５を用いて、クロック信号生成回路６１による位相制御動作を説明する。
クロック信号生成回路６１では、繰り返し、位相比較回路２９において入力クロックＣＬＫ１と出力クロックＣＬＫ２の位相が比較される（処理ＳＰ１１）。
次に、クロック信号生成回路６１では、入力クロックＣＬＫ１の位相に対して出力クロックＣＬＫ２の位相が遅れているか否かが判定される（処理ＳＰ１２）。もっとも、この判定処理に相当する動作は、位相関係判定部６３に対する判定出力Ｑ１の供給動作として実行される。
この判定処理において肯定結果が得られた場合（出力クロックＣＬＫ２の位相が遅れている場合）、クロック信号生成回路６１は、出力クロックＣＬＫ２の位相を１８０°反転して出力する（処理ＳＰ１３）。具体的には、位相関係判定部６３から「Ｈレベル」の位相変換制御信号Ｐcontが出力され、位相反転／非反転部２５でクロック位相が１８０°反転される。
一方、判定処理Ｓ１２において否定結果が得られた場合（出力クロックＣＬＫ２の位相が進んでいるか入力クロックＣＬＫ１と同期している場合）、クロック信号生成回路６１は、出力クロックＣＬＫ２の現在の位相関係が保持される。具体的には、位相関係判定部６３から「Ｌレベル」の位相変換制御信号Ｐcontが出力され、位相反転／非反転部２５では入力されたクロックがそのまま出力される。
この後、クロック信号生成回路６１は、入力クロックＣＬＫ１と出力クロックＣＬＫ２の位相差に応じて電圧制御型遅延線２３の遅延量を調整する（処理ＳＰ１４）。
結果的に、電圧制御型遅延線２３に求められる位相調整能力は、入力クロックＣＬＫ１に対して１８０°の範囲に限定される。
このことは、電圧制御型遅延線２３を構成する遅延素子（インバータ回路、負荷容量、トランジスタ対）の段数が従来型（３６０°調整型）の半分で済むことを意味する。そして、この遅延素子数の半減は、クロック信号生成回路６１の回路面積を大幅に削減できる効果を実現する。
また、遅延素子数の半減は、クロック信号生成回路６１で消費される電力の削減にも効果を発揮する。
また、遅延量の調整範囲が狭いということは、入力クロックＣＬＫ１に位相同期した出力クロックＣＬＫ２が出力されるまでの時間を大幅に短縮できることを意味する。すなわち、位相ロックまでの引き込み時間の短いクロック信号生成回路を実現できることになる。
（Ｃ）形態例３
（Ｃ−１）ディスプレイパネルの構成
図１６に、この形態例で説明するディスプレイパネル７１の平面構成例を示す。なお、図１６には図１との対応部分に同一符号を付して表している。
図１６に示すように、ディスプレイパネル７１の基本構成は、形態例１のディスプレイパネル１と同じである。違いは、クロック信号生成回路８１の遅延線路をディジタル型の遅延線路とする点である。
（Ｃ−２）クロック信号生成回路の構成（遅延量ディジタル制御型）
図１７に、クロック信号生成回路８１の回路構成を示す。なお、図１７には図２との対応部分に同一符号を付して示す。
このクロック信号生成回路８１は、入力バッファ回路２１、ディジタル遅延線８３、位相反転／非反転部２５、出力バッファ回路２７、位相比較回路２９、シフトクロック発生部８５、リング型シフトレジスタ８７、位相関係判定部３３で構成される。
図１７に示すクロック信号生成回路８１の場合も、位相反転／非反転部２５と位相関係判定部３３を用いて、位相の調整範囲の半減化を実現する点は形態例１と共通する。形態例１との違いは、遅延線としてディジタル遅延線８３を用いる点と、その調整系回路としてシフトクロック発生部８５及びリング型シフトレジスタ８７を用いる点である。
以下、この形態例に新規の構成部分についてのみ説明する。
ディジタル遅延線８３は、負荷容量付きのＣＭＯＳインバータ回路の直列接続回路で構成される。
図１８に、ディジタル遅延線８３の構成例を示す。図１８に示す回路構成は、基本的に図３に示す回路構成と同じである。
ただし、形態例１ではＣＭＯＳインバータ回路の出力段に接続されるトランジスタ対のバイアス電圧Ｖbiasをアナログ駆動したのに対し、この形態例ではスイッチとして駆動する。そして、各インバータ回路の出力段に接続されたスイッチを開閉制御することにより、伝搬路と負荷容量との接続／非接続を切り替え制御し、遅延量を１段単位で制御できる構成を採用する。
なお、各スイッチの開閉は、後述するリング型シフトレジスタ８７が実行する。この形態例の場合、伝送路に接続される負荷容量の数は、０（ゼロ）個から１６個の範囲で増減制御されることになる。
因みに、全てのスイッチが開制御される場合（全てのスイッチがオフ制御された場合）が、最も遅延時間が短い状態である。
そして、伝送路に接続される負荷容量の数が１つ増加すると、ディジタル遅延線８３上での遅延量は単位遅延量ずつ増加する仕組みになっている。従って、全てのスイッチが閉制御された場合（全てのスイッチがオン制御された場合）が、最も遅延時間が長い状態になる。
シフトクロック発生部８５は、位相比較回路２９の判定出力Ｑ１及びＱ２に基づいてリング型シフトレジスタ８７に対するシフトクロックＳＣＬＫの供給と停止を制御する回路である。このシフトクロック発生部８５の機能は、遅延量制御部に対応する。
シフトクロック発生部８５は、判定出力Ｑ１及びＱ２の一方が「Ｈレベル」で他方が「Ｌレベル」の期間中、シフトクロックＳＣＬＫをリング型シフトレジスタ８７に供給し、判定出力Ｑ１及びＱ２の両方が「Ｌレベル」の期間、シフトクロックＳＣＬＫのリング型シフトレジスタ８７への供給を停止する回路である。
図１９に、シフトクロック発生部８５の回路例を示す。図１９の場合、シフトクロック発生部８５は、チャージポンプ９１、バッファ９３、ダイオード接続されたトランジスタ９５、リセットトランジスタ９７、ラッチ９９、バッファ１０１、論理積ゲート１０３、バッファ１０５で構成される。
チャージポンプ９１は、インバータ９１１と、ＣＭＯＳスイッチ（９１３、９１５）と、保持容量９１７で構成される。
このチャージポンプ９１は、入力クロックＣＬＫ１の位相が出力クロックＣＬＫ２の位相よりも早い場合に「Ｈレベル」を出力し、その反対に入力クロックＣＬＫ１の位相が出力クロックＣＬＫ２の位相よりも遅い場合に「Ｌレベル」を出力する。
また、チャージポンプ９１は、入力クロックＣＬＫ１の位相と出力クロックＣＬＫ２の位相が同じになったとき、保持容量９１７に保持されている直前のレベル値を出力する。
バッファ９３は、複数段のインバータ回路が直列に接続された回路である。
リセットトランジスタ９７は、ラッチ９９の入力レベルを強制的に「Ｌレベル」にリセットするための薄膜トランジスタである。
ラッチ９９は、２つのインバータ回路をリング状に接続した回路段である。バッファ１０１は、偶数段のインバータ回路が直列に接続された回路である。論理積ゲート１０３は、前述した論理ゲート（９１、９３、９５、９７、９９、１０１）と入力クロックＣＬＫ１との論理積を出力するゲート回路である。
従って、論理積ゲート９３は、論理ゲート（９１、９３、９５、９７、９９、１０１）の出力が「Ｈレベル」の間だけ、入力クロックＣＬＫ１をシフトクロックＳＣＬＫとしてバッファ９５に出力する。因みに、論理積ゲート９３は、論理ゲート（９１、９３、９５、９７、９９、１０１）の出力が「Ｌレベル」のとき、シフトクロックＳＣＬＫの出力を停止する。なお、バッファ１０５は、複数段のインバータ回路が直列に接続された回路である。
リング型シフトレジスタ８７は、ディジタル遅延線８３と同じ段数のＤフリップフロップをリング状に接続したシフトレジスタ回路である。このリング型シフトレジスタ８７は、遅延量の設定部として機能する。
図２０に、リング型シフトレジスタ８７の回路例を示す。図２０の場合、リング型シフトレジスタ８７は、前段のＱ出力を次段のＤ入力とする１６段のＤフリップフロップ回路と、最終段のＱ出力を論理反転して初段のＤ入力に帰還するインバータ回路１１１とで構成される。
なお、Ｄフリップフロップ回路はリセット端子を備え、リセット信号の入力により全てのＱ出力が「Ｌレベル」の状態に変更される。また、Ｄフリップフロップ回路はシフトクロック端子を備え、シフトクロックＳＣＬＫの供給によりＤ入力をラッチし、Ｑ出力として次段に出力する動作を実行する。
この形態例の場合、リセット状態から入力されるシフトクロックＳＣＬＫの立ち上がりエッジの数だけ、Ｑ出力が「Ｈレベル」に立ち上がるように動作する。勿論、Ｑ出力とその反転出力（反転Ｑ出力）の論理レベルの関係は互いに逆になる。
また、各フリップフロップ回路段のＱ出力と反転Ｑ出力は、ディジタル遅延線８３を構成する各段に対応するＣＭＯＳスイッチの開閉動作を実行する。ここで、Ｑ出力はｎチャネル型の薄膜トランジスタのゲート電極に接続され、反転Ｑ出力はｐチャネル型の薄膜トランジスタのゲート電極に接続される。従って、ＣＭＯＳスイッチを構成する２つの薄膜トランジスタの開動作と閉動作はいずれも同時に実行される。
（Ｃ−３）クロック信号生成回路の動作及び効果
ここでは、シフトクロック発生部８５の動作を中心に、クロック信号生成回路の動作を説明する。
（ａ）リセット時
まず、電源投入時に実行されるリセット動作を説明する。図２１（Ａ）は、リセット動作時のシフトクロック発生部８５の動作状態を説明する図である。
このとき、シフトクロック発生部８５を構成するラッチ９９の前段電位は強制的に「Ｌレベル」に設定される。
従って、シフトクロック発生部８５を構成する論理積ゲート１０３には、「Ｈレベル」の論理ゲート出力が入力される。
このため、シフトクロック発生部８５からリング型シフトレジスタ８７には、シフトクロックＳＣＬＫが供給される（図２２（Ｂ））。ただし、リセット信号（図２２（Ａ））が「Ｈレベル」であるので、リング型シフトレジスタ８５を構成する各Ｄフリップフロップはリセットされる。
すなわち、シフトクロックＳＣＬＫが入力されても、各Ｄフリップフロップ段のＱ出力（図２２（Ｃ１）〜図２２（Ｃ１６））は「Ｌレベル」となる。
このため、リセット期間中のディジタル遅延線８３の遅延量は最小値のままとなる。ディジタル遅延線８３の全てのＣＭＯＳスイッチが開制御されるからである。
（ｂ）位相ロックまで
次に、リセット動作の終了から入力クロックＣＬＫ１と出力クロックＣＬＫ２の位相ロックまでの動作を説明する。
図２１（Ｂ）に、リセット動作の終了時点の動作状態を示す。このとき、入力クロックＣＬＫ１と出力クロックＣＬＫ２は未だ同期していない。従って、チャージポンプ９１の出力は「Ｌレベル」となる。
勿論、シフトクロック発生部８５を構成するラッチ９９の入力電位は「Ｌレベル」であり、その状態が保持される。
従って、シフトクロック発生部８５を構成する論理積ゲート１０３には、「Ｈレベル」の論理ゲート出力が入力される。
このため、この期間も引き続き、シフトクロック発生部８５からリング型シフトレジスタ８７にシフトクロックＳＣＬＫが供給される（図２２（Ｂ））。
ところが、今回は、リセット信号（図２２（Ａ））が「Ｌレベル」である。従って、シフトクロックＳＣＬＫのエッジがＤフリップフロップに入力されるたびに、先頭段から順番にＱ出力が「Ｈレベル」に立ち上がる。
図２２（Ｃ１）〜図２２（Ｃ１５）は、シフトクロックＳＣＬＫのエッジが１５個入力された場合の波形を示している。すなわち、先頭から１５段までのＤフリップフロップから「Ｈレベル」のＱ出力が出力され、１６段目のＤフリップフロップのみ「Ｌレベル」のＱ出力が出力される。
（ｃ）位相ロック以降
最後に、位相ロック以降の動作を説明する。図２１（Ｃ）は、位相ロック時のシフトクロック発生部８５の動作状態を説明する図である。
このとき、入力クロックＣＬＫ１と出力クロックＣＬＫ２は同期しているので、チャージポンプ９１の出力は初めて「Ｈレベル」に変化する。
結果的に、ラッチ９９の入力電位は「Ｈレベル」にセットされ、その状態が保持される。この電位変化により、シフトクロック発生部８５を構成する論理積ゲート１０３に入力される論理ゲート出力は、「Ｈレベル」から「Ｌレベル」に切り替わり、以後その状態が維持される。
この電位変化以降は、図２２（Ｂ）に示すように、シフトクロックＳＣＬＫのリング型レジスタ８７への供給が停止される。
勿論、シフトクロックＳＣＬＫの供給が停止されると、リング型シフトレジスタ８７における「Ｈレベル」のシフト動作は停止する。図２２の例であれば、先頭から１５段目までのＱ出力が「Ｈレベル」に切り替わった状態が維持される。
一方、ディジタル遅延線８３を構成するＣＭＯＳインバータ回路に接続される負荷容量の接続段数は１５段となり、遅延時間の最小値より単位遅延時間の１５個分だけ遅延時間が長く調整されたクロックが出力バッファ回路２７に出力される。
勿論、この位相制御期間中に、出力クロックＣＬＫ２の位相の進みが検出された場合には、出力クロックＣＬＫ２の位相が１８０°反転される点は形態例１と同様である。
この形態例のように、前述した位相の反転機能は、ディジタル遅延線を有するクロック信号生成回路にも適用することができる。なお、いうまでもなく、形態例２の回路構成との組み合わせも考えられる。
（Ｃ−４）他の回路構成
なお、形態例３で説明したディジタル型のクロック信号生成回路には、他の回路構成も考えられる。以下では、ディジタル遅延線とその駆動回路例の幾つかを例示する。
（ａ）例１
図２３に、他の形態例に係るクロック信号生成回路１２１の回路構成を示す。なお、図２３には図２との対応部分に同一符号を付して示す。
このクロック信号生成回路１２１は、入力バッファ回路２１、ディジタル遅延線１２３、位相反転／非反転部２５、出力バッファ回路２７、位相比較回路２９、クロック発生部１２５、カウンタ１２７、デコーダ１２９、位相関係判定部３３で構成される。
図２３に示すクロック信号生成回路１２１のうち新規な構成部分は、ディジタル遅延線１２３と、クロック発生部１２５と、カウンタ１２７と、デコーダ１２９の４つである。以下、この形態例に新規の構成部分についてのみ説明する。
ディジタル遅延線１２３は、負荷容量付きのＣＭＯＳインバータ回路の直列接続回路で構成される。
図２４に、ディジタル遅延線１２３の構成例を示す。ディジタル遅延線１２３は、図１８に示す構造とは異なり、ＣＭＯＳインバータ回路の２段直列接続を一単位とする１６個のバッファ回路段の直列接続回路で構成される。
なお、各バッファ回路段（最終段を除く）の出力線路は２つに分岐され、一方は次段のバッファ回路段に接続され、他方はＣＭＯＳスイッチ経由で出力端子に接続される。この回路構成の場合、遅延量の制御は、１６個のＣＭＯＳスイッチのうち閉制御される唯一つのＣＭＯＳスイッチの位置の制御により実現される。
クロック発生部１２５は、カウンタ１２７の動作クロックを発生する回路である。なお、その回路構成は、図１９で説明したシフトクロック発生部８５と全く同じ構成の回路を用いれば良い。
カウンタ１２７は、入力クロックＣＬＫ１と出力クロックＣＬＫ２との間に位相差に相当する期間の間発生されたクロックを計数する回路である。図２５に、カウンタ１２７の回路例を示す。なお、図２５は、ディジタル遅延線１２３を構成する遅延素子の段数が１６の場合の回路例である。このため、ディジタル出力はＤ０〜Ｄ３の４ビットで与えられる。
また、デコーダ１２９は、カウント値に対応するＣＭＯＳスイッチにのみ閉制御信号を出力する回路である。図２６に、デコーダ１２９の回路例を示す。
この回路構成により、カウンタ１２７及びデコーダ１２９は以下のように動作する。
例えばリセット信号ＲＳＴの入力時、カウンタ１２７のディジタル出力Ｄ０〜Ｄ３は全て「Ｌレベル」となる。このとき、デコーダ１２９の制御信号ＤＰ２〜ＤＰ１６は「Ｌレベル」、制御信号ＤＰ１だけが「Ｈレベル」となる。
かくして、ディジタル遅延線１２３の初段に位置するＣＭＯＳスイッチだけが閉制御され、遅延量が最小値にリセットされる。かくして、この１段分の遅延量だけ遅延されたクロック信号が位相反転／非反転部２５に出力されることになる。
勿論、クロック発生部１２５で発生されるクロック数が２個、３個…と増加すると、制御信号ＤＰ１〜ＤＰ１６のうち唯一の「Ｈレベル」の位置が１段ずつ後段にシフトする。この動作により、遅延量のディジタル制御が実現される。
（ｂ）例２
図２７に、他の形態例に係るクロック信号生成回路１３１の回路構成を示す。なお、図２７には図１７との対応部分に同一符号を付して示す。すなわち、ディジタル遅延線の遅延量をリング型シフトレジスタで制御する場合について説明する。
ただし、ここでは図１７とは別構成のディジタル遅延線１３３とリング型シフトレジスタ１３５を使用する。
図２８に、ディジタル遅延線１３３の回路例を示す。図２８に示すディジタル遅延線１３１は、２つのＣＭＯＳインバータ回路の直列接続を一単位とするバッファ回路を１６段直列に接続した回路で構成される。
なお、各バッファ回路（最終段を除く）の出力線路は２つに分岐され、一方は次段のバッファ回路に他方は出力端子へと接続される。遅延量の制御は、２つの分岐線のうち出力端子と接続される分岐線上に配置される計１６個のＣＭＯＳスイッチの開閉制御により実現される。
因みに、ディジタル遅延線１３３が正常に動作するためには、１６個あるＣＭＯＳスイッチのうち閉制御されるのは常に１つである必要がある。このため、この形態例におけるリング型シフトレジスタ１３５には、１６段のＤフリップフロップ段の各段から出力されるＱ出力のうちただ一段についてだけ「Ｈレベル」の制御信号ＤＰが出力されるように動作するデコーダが内蔵される。
この形態例の場合、入力クロックＣＬＫ１の遅延量（すなわち、入力クロックＣＬＫ１が通過するバッファ回路の段数）は１個から１６個の範囲で設定される。従って、先頭段に位置するＣＭＯＳスイッチが閉制御される場合が、最も遅延時間が短い状態である。
そして、閉制御されるＣＭＯＳスイッチの位置が一段ずつ後ろにずれる度に、ディジタル遅延線１３３上での遅延量は単位遅延量ずつ増加する仕組みになっている。従って、全ての最後尾（１６段目）のＣＭＯＳスイッチが閉制御された場合、遅延時間は最大値になる。
次に、リング型シフトレジスタ１３５の構成を説明する。リング型シフトレジスタ１３５は、ディジタル遅延線１３３と同じ段数のＤフリップフロップをリング状に接続したシフトレジスタ回路である。
図２９に、リング型シフトレジスタ１３５の回路例を示す。図２９の場合、リング型シフトレジスタ１３５は、前段のＱ出力を次段のＤ入力とする１６段のＤフリップフロップ回路１４１と、最終段のＱ出力を論理反転して初段のＤ入力に帰還するインバータ回路１４３と、デコーダ１５１とで構成される。
なお、Ｄフリップフロップ回路１４１はリセット端子を備え、リセット信号の入力により全てのＱ出力が「Ｌレベル」の状態に変更される。また、Ｄフリップフロップ回路１４１はシフトクロック端子を備え、シフトクロックＳＣＬＫの供給によりＤ入力をラッチし、Ｑ出力として次段に出力する動作を実行する。
このシフトレジスタ段の構成は図２０と同じである。従って、リセット状態から入力されるシフトクロックＳＣＬＫの立ち上がりエッジの数だけ、Ｑ出力が「Ｈレベル」に立ち上がるように動作する。
ただし、これらのＱ出力をそのままディジタル遅延線１３３に与えたのでは、ディジタル遅延線１３３を正しく動作させることができない。
そこで、デコーダ１５１が必要となる。デコーダ１５１は、基本的に「Ｈレベル」のＱ出力が現れるＤフリップフロップの境界位置を検出する動作を実行する。この位置が、位相同期に必要な遅延時間を反映しているためである。
そこで、デコーダ１５１として、２段目のＤフリップフロップから１６段目のＤフリップフロップまでの範囲で、各Ｄフリップフロップの入力レベルと出力レベルの一致／不一致を検出する１５個の排他的論理和回路１５３を配置する。
この排他的論理和回路１５３を用いれば、自段のＱ出力が「Ｈレベル」で次段のＱ出力が「Ｌレベル」となるＤフリップフロップの位置（レベル変化の境界位置）を検出することができる。
なお、レベル変化の境界位置では、排他的論理和回路１５３の出力に「Ｈレベル」のパルス信号（遅延量設定信号ＤＰ）が２発現れる。このため、論理積ゲート１５５において、自段ののＱ出力と排他的論理和回路１５３の論理積を求め、「Ｈレベル」のパルス信号を１発だけ抽出する。
これら１５個の論理積ゲート１５５の出力パルスは、制御信号ＤＰとして、それぞれディジタル遅延線１３３のうち対応位置のＣＭＯＳスイッチ（具体的にはゲート電極）に供給される。
なお、制御信号ＤＰは正論理である。従って、ｎチャネル型の薄膜トランジスタのゲート電極には制御信号ＤＰが直接与えられ、ｐチャネル型の薄膜トランジスタのゲート電極には制御信号ＤＰをインバータ回路で論理反転した信号が与えられる。
ただし、初段に位置する論理積ゲート１５５の出力パルスに関してだけは、リセット信号と共に論理和ゲート１５７に入力され、その論理和出力が初段のＣＭＯＳスイッチに対応した制御信号ＤＰ１として供給される。これにより、リセット信号の入力時には、初段のＣＭＯＳスイッチを強制的に閉制御することができる。
以下では、図３０を用いて、クロック信号生成回路１３１で実行される動作を説明する。なお、シフトクロック発生部８５の動作は図１７に示したクロック信号生成回路８１の場合と同じであるので省略する。
（ｉ）リセット時
まず、電源投入時に実行されるリセット動作を説明する。
このとき、リング型シフトレジスタ１３５には、「Ｈレベル」のリセット信号（図３０（Ａ））と共にシフトクロックＳＣＬＫ（（図３０（Ｂ））が供給される。
このとき、論理和ゲート１５７を通過したリセット信号により初段のＣＭＯＳスイッチだけが閉制御された状態に制御される。これにより、ディジタル遅延線１３３の遅延量は最小値に制御される。
（ii）位相ロックまで
次に、リセット動作の終了から入力クロックＣＬＫ１と出力クロックＣＬＫ２の位相ロックまでの動作を説明する。
まず、リセット動作終了後の最初のシフトクロックＳＣＬＫの入力により、初段のＤフリップフロップのＱ出力だけが「Ｈレベル」に変化する。
このとき、２段目のＤフリップフロップのＱ出力は「Ｌレベル」であるので、初段の論理積ゲート１５５の出力段にのみ「Ｈレベル」の制御信号ＤＰが現れる。これにより、やはり初段のＣＭＯＳスイッチだけが閉制御される。
続いて、リセット動作終了後の２発目のシフトクロックＳＣＬＫが入力されると、初段のＤフリップフロップ１４１と２段目のＤフリップフロップ１４１のＱ出力が「Ｈレベル」の状態になる。従って、「Ｈレベル」のＱ出力と「Ｌレベル」のＱ出力の境界位置は、２段目のＤフリップフロップ１４１と３段目のＤフリップフロップ１４１との間になる。
従って、今度は２段目に位置する論理積ゲート１５５の出力段にのみ「Ｈレベル」の制御信号ＤＰが現れる。これにより、２段目のＣＭＯＳスイッチだけが閉制御される。以後順番に、シフトクロックＳＣＬＫが入力されるたび、閉制御されるＣＭＯＳスイッチの位置が３段目、４段目と順番にシフトする（図３０（Ｃ１）〜（Ｃ１５））。
（iii） 位相ロック以降
最後に、位相ロック以降の動作を説明する。図３０では、リセット終了後の１５個目のシフトクロックＳＣＬＫがリング型シフトレジスタ１３５に入力された時点で、位相ロックが検出された場合を表している。
この場合、「Ｈレベル」のＱ出力と「Ｌレベル」のＱ出力の境界位置は、１５段目のＤフリップフロップ１４１と１６段目のＤフリップフロップ１４１との間の状態に固定される。この結果、１５段目のＣＭＯＳスイッチを通じて１５段のバッファ回路で遅延されたクロックが出力バッファ回路２５に出力される。
この動作により、遅延量のディジタル制御が実現される。
（Ｄ）形態例４
（Ｄ−１）ディスプレイパネルの構成
図３１に、この形態例で説明するディスプレイパネル１６１の平面構成例を示す。なお、図３１には図１との対応部分に同一符号を付して表している。
図３１に示すように、ディスプレイパネル１６１の基本構成は、形態例１のディスプレイパネル１と同じである。違いは、クロック信号生成回路１７１に階層型の遅延制御機能を搭載する点である。すなわち、粗調整機能と微調整機能とを組み合わせた遅延量の調整機能を搭載する点である。
（Ｄ−２）クロック信号生成回路の構成（遅延量の階層制御型）
図３２に、この形態例で使用するクロック信号生成回路１７１の回路構成を示す。なお、図３２は、形態例１（図２）と形態例３（図１７）との対応部分に同一符号を付して表している。
図３２に示すように、この形態例に係るクロック信号生成回路１７１は、遅延線を電圧制御型遅延線２３とディジタル遅延線８３の２段構成とし、それぞれの遅延量設定部としてチャージポンプ３１とリング型シフトレジスタ８７を使用する構成を採用する。
この形態例の場合、電圧制御型遅延線２３とチャージポンプ３１が遅延量の微調整機能に対応し、ディジタル遅延線８３とリング型シフトレジスタ８７が遅延量の粗調整機能に対応する。
なお、リング型シフトレジスタ８７のシフト動作を規定するシフトクロックＳＣＬＫの発生に使用するクロックには、入力クロックＣＬＫ１を分周したクロックを使用する。このための回路が分周回路１７３である。
分周回路１７３の分周周期は任意であるが、分周周期が大きいほどリング型シフトレジスタ８７の動作周波数を低下させることができる。その分、リング型シフトレジスタ３１及び１０３の動作マージンを確保することができる。結果的に、歩留まりへの影響も小さくすることができる。
（Ｄ−３）クロック信号生成回路の動作及び効果
この形態例に係るクロック信号生成回路１７１では、リセット動作が終了した時点で位相の関係が検出され、その後の動作期間で微調整用のディジタル遅延線２３と粗調整用のディジタル遅延線８３の両方の遅延量が、位相比較回路２９で検出された位相量に応じて設定される。
そして、入力クロックＣＬＫ１の位相に対して出力クロックＣＬＫ２の位相が進んでいる場合には、位相関係判定部３３の制御により位相反転／非反転部２５において出力クロックＣＬＫ２の１８０°位相反転動作が実行される。
やがて、位相ロックが検出されると、チャージポンプ３１とリング型シフトレジスタ８７の両方で遅延量の設定動作が停止され、その時点の遅延量が保存される。
なお、位相ロック後に位相差が生じた場合には、チャージポンプ３１が単独で位相の微調整動作を再開する。
他方、粗調整用のリング型シフトレジスタ８７は動作しない。実際、位相ロック後の位相ズレはわずかであり、入力クロックＣＬＫ１の分周クロックであるシフトクロックＳＣＬＫが発生される前に位相差が解消されるためである。
このように遅延量の制御を階層的に実行することにより、位相ロックの早さと微調整とのバランスがとれたクロック信号生成回路を実現できる。勿論、この形態例の場合にも位相の調整範囲を１８０°に制限できるので回路面積の縮小化と低消費電力化を実現できる。
（Ｄ−４）他の回路構成
なお、前述の説明では、粗調整用の遅延線を電源制御型遅延線２３で構成し、微調整用の遅延線をディジタル遅延線８３で構成する場合について説明した。
しかし、図３３に示すクロック信号生成回路１８１に示すように、粗調整用と微調整用の両方の遅延線を遅延線をディジタル遅延線８３で構成しても良い。
この場合、微調整用のシフトクロックＳＣＬＫ１は、入力クロックＣＬＫ１の分周クロックとして生成し、粗調整用のシフトクロックＳＣＬＫ２は、先の分周クロックを更に分周したクロックとして生成すれば良い。
（Ｅ）形態例５
（Ｅ−１）ディスプレイパネルの構成
図３４に、この形態例で説明するディスプレイパネル１９１の平面構成例を示す。なお、図３４には図１との対応部分に同一符号を付して表している。
図３４に示すように、ディスプレイパネル１９１の基本構成は、クロック信号生成回路２０１を除き、形態例１のディスプレイパネル１と同じである。
この形態例に係るクロック信号生成回路２０１には、擬似ロック状態の解除機能を追加的に搭載する。ガラス基板の表面に形成される薄膜トランジスタには、シリコンウェハ上に製造されるトランジスタと比較して特性ばらつきが大きい特性があるためである。
このため、図３５に示すように、入力クロックＣＬＫ１と出力クロックＣＬＫ２の位相差が１８０°ずれた状態が位相ロックと誤判定されることがある。
そこで、この形態例に係るクロック信号生成回路２０１には、擬似ロック状態を検出してその状態を脱出する機能を搭載する。
（Ｅ−２）クロック信号生成回路の構成（擬似ロック解除機能型）
図３６に、この形態例で使用するクロック信号生成回路２０１の回路構成を示す。なお、図３６には図２との対応部分に同一符号を付して示す。
図３６に示すクロック信号生成回路２０１に新規な構成部分は、擬似ロック検出部２０３である。この擬似ロック検出部２０３は、入力クロックＣＬＫ１と出力クロックＣＬＫ２の擬似ロック状態を検出する回路である。なお、擬似ロック検出部２０３が、特許請求の範囲の「擬似ロック解除部」に対応する。
なお、この形態例の場合、位相判定／非反転部２５を位相関係判定部３３と擬似ロック検出部２０３とで共用するための論理和ゲート２０５も搭載する。すなわち、位相変換制御信号Ｐcontと擬似ロック検出信号ＷＮＧとの論理和信号を発生するゲート回路を配置する。
図３７に、擬似ロック検出部２０３の回路構成を示す。図３７（Ａ）は、ゲート回路と論理回路２０５とを組み合わせる場合の回路構成であり、図３７（Ｂ）は、ゲート回路の組み合わせだけで構成される回路構成である。
図３８に、擬似ロック検出部２０３の入出力関係を示す。図３８に黒枠で囲んで示すように、擬似ロック検出部２０３は、判定出力Ｑ１及びＱ２が共に「Ｌレベル」であって、かつ、入力クロックＣＬＫ１と出力クロックＣＬＫ２の信号レベルが異なるとき、入力クロックＣＬＫ１と出力クロックＣＬＫ２が擬似ロック状態にあると判定する。
因みに、判定出力Ｑ１及びＱ２が共に「Ｌレベル」であることは、図３７の否定論理和ゲートにて検出される。また、入力クロックＣＬＫ１と出力クロックＣＬＫ２の信号レベルが異なることは、図３７の排他的論理和ゲートにて検出される。なお、論理回路２０５は、論理積ゲートと同じ論理演算を実現する。
この擬似ロック検出部２０３は、擬似ロック状態の検出時、擬似ロック検出信号ＷＮＧを「Ｈレベル」に変換する。なお、擬似ロック状態が検出されない場合、擬似ロック検出部２０３は、「Ｌレベル」の擬似ロック検出信号ＷＮＧを出力する。
（Ｅ−３）クロック信号生成回路の動作及び効果
この形態例に係るクロック信号生成回路２０１の場合には、位相比較回路２９の判定出力Ｑ１及びＱ２が共に「Ｌレベル」となり、位相ロック状態と判定された場合でも、擬似ロック検出部２０３によってそのロック状態が正規のものか偽物のものかが判定される。
そして、偽物（擬似ロック）であると判定された場合には、位相判定／非反転部２５によって電圧制御型遅延線２３の出力クロックの位相を反転することができる。
擬似ロック状態と正規のロック状態は１８０°の位相差があるので、この反転動作により出力クロックＣＬＫ２は正しいロック位相に変更することができる。
勿論、擬似ロック状態が検出される前に、出力クロックＣＬＫ２の位相が入力クロックＣＬＫ１の位相より進んでいることが検出された場合には、位相判定／非反転部２５によって電圧制御型遅延線２３の出力クロックの位相が反転される。
以上のように、この回路構成のクロック信号生成回路２０１を用いれば、出力クロックＣＬＫ２の位相が擬似ロック状態に誤って引き込まれた場合でも、この状態から確実に抜け出して正規のロック状態に引き込むことができる。
（Ｆ）形態例６
（Ｆ−１）ディスプレイパネルの構成
図３９に、この形態例で説明するディスプレイパネル２１１の平面構成例を示す。なお、図３９には図１との対応部分に同一符号を付して表している。
図３９に示すように、ディスプレイパネル２１１の基本構成は、クロック信号生成回路２２１を除き、形態例１のディスプレイパネル１と同じである。
この形態例に係るクロック信号生成回路２２１には、位相関係の判定期間とその判定結果に基づく位相調整期間の分離機能を搭載する。位相調整動作の実行中に位相関係を判定する場合、判定動作中も位相関係が変化するため正確な位相判定ができないためである。
そこで、この形態例では、遅延量の設定動作が停止している期間中（リセット期間中）に、入力クロックＣＬＫ１と出力クロックＣＬＫ２の位相関係を判定し、リセット期間の終了後に判定結果に基づいて位相の反転／非反転動作を実行するクロック信号生成回路について説明する。
図４０に、動作内容を示す。図４０（Ａ）は、リセット信号の供給期間を示す。リセット信号は、電源投入後の一定期間出力される。リセット信号により各回路の状態は初期状態にリセットされる。
図４０（Ｂ）は、クロック信号生成回路全体の動作タイミングを示す。図４０（Ｃ）は、位相反転／非反転部２５の動作タイミングを示す。なお、位相の判定期間中は、入力位相がそのまま出力される動作状態に固定される。
（Ｆ−２）クロック信号生成回路の構成（判定期間分離型）
図４１に、この形態例で使用するクロック信号生成回路２２１の回路構成を示す。なお、図４１には図２との対応部分に同一符号を付して示す。
図４１に示すクロック信号生成回路２２１に新規な構成部分は、動作モード切替回路２２３である。この動作モード切替回路２２３は、リセット信号の入力に応じて位相反転／非反転部２５に供給される制御信号を切り換える動作を実行する。
図４２に、動作モード切替回路２２３の回路構成を示す。図４２に示す動作モード切替回路２２３は、位相反転／非反転部２５が図４に示す回路構成を有する場合を前提とする回路例である。
動作モード切替回路２２３のうち位相変換制御信号Ｐcontの伝送経路上には、ラッチを構成するインバータ回路も含めて４個のインバータ回路を直列に配置する。すなわち、入力レベルがそのまま出力レベルになる。
ただし、この位相変換制御信号Ｐcontの伝送経路上には、リセット信号の入力時に開動作して新たなラッチ動作及び出力動作を禁止するスイッチが配置される。
また、動作モード切替回路２２３の出力段には、リセット信号の入力時に閉動作して出力段を強制的に「Ｌレベル」に制御するスイッチ（薄膜トランジスタ）が接続されている。
（Ｆ−３）クロック信号生成回路の動作及び効果
図４３に、リセット信号の信号レベルによって回路内の接続がどのように変化するかを示す。図４３（Ａ）はリセット時の接続状態を示す。
図に示すように、リセット時には、動作モード切替回路２２３の出力端から固定的に「Ｌレベル」の信号が位相反転／非反転部２５に出力される。位相反転／非反転部２５は図４に示す構造を有しているので、位相反転／非反転部２５はバッファとして動作する。
一方、通常動作時には、位相関係判定部３３の判定結果に応じた信号レベルが位相反転／非反転部２５に出力される。
これにより、判定期間と判定結果に基づく位相制御の実行期間とが分離され、正確な判定動作と正確な位相制御とが実現される。
（Ｆ−４）他の回路構成
なお、前述の説明では、位相関係判定部３３の判定期間と判定結果に基づく位相制御期間とを分離する場合について説明した。
しかし、図４４に示すクロック信号生成回路２３１のように、前述した擬似ロック検出機能についてもその判定期間と判定結果に基づく位相制御期間とを分離するのにも用いることができる。
（Ｇ）他の構成例
（Ｇ−１）絶縁基板
前述の形態例では、クロック信号生成回路を構成する能動素子は、ポリシリコン（高温・低温を問わず）、アモルファスシリコン、有機材料等の薄膜形成技術や印刷技術を用いて絶縁基板であるガラス基板３の表面に直接形成される場合について説明した。
しかし、クロック信号生成回路が形成される絶縁基板は、ガラス基板３に実装されるプラスチックその他の絶縁基板でも良い。
（Ｇ−２）ディスプレイパネルへの応用例
前述の形態例で説明したクロック信号生成回路は、液晶パネルだけでなく、有機ＥＬパネル、プラズマディスプレイ、フィールドエミッションディスプレイその他の自発光型ディスプレイパネルに搭載する場合にも適用できる。
（Ｇ−３）電子機器への応用例
（ａ）システム例
前述したクロック信号生成回路は、システムディスプレイ以外の電子機器にも搭載することができる。以下、電子機器の一例を示す。
図４５に、電子機器のうちディスプレイパネルを搭載するシステム構成例を示す。この電子機器２４１は、ディスプレイパネル２４３と、システム制御部２４５と、クロック信号生成回路２４７で構成される。ここで、クロック信号生成回路２４７は、ディスプレイパネル２４３の基板上に形成されていても良いし、別の基板上に形成されていても良い。
システム制御部２４５は、システム全体の動作を制御する処理ユニットであり、例えばＣＰＵで構成される。この他、電子機器の用途に応じたインターフェースで構成される。
図４６に、電子機器のうち撮像デバイス（イメージャ）を搭載するシステム構成例を示す。この電子機器２５１は、撮像デバイス２５３と、システム制御部２５５と、クロック信号生成回路２５７で構成される。
ここで、クロック信号生成回路２５７は、撮像デバイスの動作クロックを生成する回路である。形態例の場合と同様、クロック信号生成回路２５７は、撮像デバイス２５３の基板上に形成されていても良いし、別の基板上に形成されていても良い。
システム制御部２５５は、システム全体の動作を制御する処理ユニットであり、例えばＣＰＵで構成される。この他、電子機器の用途に応じたインターフェースで構成される。なお、システム制御部２５５を搭載しないセンシングデバイス単体としての構成もあり得る。
（ｂ）電子機器の外観例
以下では、前述したクロック信号生成回路を内蔵する電子機器の外観例を例示する。なお、クロック信号生成回路は、筐体内のいずれかの部分に内蔵されている。
図４７は、テレビジョン受像機２６１の外観例である。テレビジョン受像機２６１は、筐体としてのフロントパネル２６３の正面にディスプレイパネル２６５を配置した構造を有している。
図４８に、デジタルカメラ２７１の外観例を示す。なお、図４８（Ａ）はデジタルカメラの正面側（被写体側）外観例であり、図４８（Ｂ）はデジタルカメラの背面側（撮影者側）外観例である。
デジタルカメラ２７１は、保護カバー２７３、撮像レンズ部２７５、ディスプレイパネル２７７、コントロールスイッチ２７９、シャッターボタン２８１その他を筐体に配置した構造を有している。
図４９に、ビデオカメラ２９１の外観例を示す。ビデオカメラ２９１は、本体２９３の前方に被写体を撮像する撮像レンズ２９５を配置し、本体２９３の背面に撮影スタート／ストップスイッチ２９７を配置し、本体２９３の側面にディスプレイパネル２９９を配置した構造を有している。
図５０に、携帯電話機の外観例を示す。図５０に示す携帯電話機３０１は折りたたみ式であり、図５０（Ａ）が筐体を開いた状態の外観例であり、図５０（Ｂ）が筐体を折りたたんだ状態の外観例である。
携帯電話機３０１は、上側筐体３０３、下側筐体３０５、連結部（この例ではヒンジ部）３０７、主ディスプレイパネル３０９、補助ディスプレイパネル３１１、ピクチャーライト３１３、撮像レンズ３１５を筐体表面に配置した構造を有している。
図５１に、コンピュータの外観例を示す。コンピュータ３２１は、下型筐体３２３、上側筐体３２５、キーボード３２７及びディスプレイパネル３２９で構成される。
これらの他、クロック信号生成回路は、オーディオ再生装置、ゲーム機、電子ブック、電子辞書その他の電子機器にも搭載できる。
（Ｇ−４）位相比較回路
前述の形態例の説明では、位相比較回路２７が図５に示す回路構成を有する場合について説明した。
しかし、遅延線路にディジタル型の遅延線路を用いる形態例の場合には、位相比較回路２７に図５２に示す回路構成を採用することもできる。すなわち、出力クロックＣＬＫ２をクロックとして動作するＤフリップフロップ２７１としても構成することができる。この場合、入力クロックＣＬＫ１をＤ入力端子に接続すれば良い。
この回路構成の場合、位相比較回路２７は、図５３で示す関係で動作する。すなわち、ロック状態か出力クロックＣＬＫ２の位相が入力クロックＣＬＫ１の位相より遅いとき、Ｑ出力は「Ｈレベル」となり、出力クロックＣＬＫ２の位相が入力クロックＣＬＫ１の位相より早いとき、Ｑ出力は「Ｌレベル」となる。
このＱ出力は、シフトクロック発生部８５を構成するチャージポンプ９１（図１９）の出力と同じである。従って、図５２に示す回路構成の位相比較回路２７を用いる場合、シフトクロック発生部８５の回路構成は図５４に示す構成で良い。すなわち、図１９で説明したシフトクロック発生部８５の回路構成からチャージポンプ９１を除いた回路構成で良い。
参考までに、この回路構成を採用する場合におけるシフトクロック発生部８５の動作を図５５に示す。図５５に示す動作内容は、形態例１で説明した図２１の動作内容と全く同じである。
（Ｇ−５）その他
前述した形態例には、発明の趣旨の範囲内で様々な変形例が考えられる。例えば本明細書の記載に基づいて創作される又は組み合わせられる各種の変形例及び応用例も考えられる。
形態例１に係るディスプレイパネルの平面構成例を示す図である。 形態例１に係るクロック信号生成回路の構成例を示す図である。 電圧制御型遅延線の構成例を示す図である。 位相反転／非反転部の構成例を示す図である。 位相比較回路の構成例を示す図である。 判定出力と移動状態との関係を示す図である。 チャージポンプの構成例を示す図である。 形態例１に係る位相関係判定部の構成例を示す図である。 形態例１に係る位相の反転動作を説明する図である。 形態例１に係るクロック信号生成回路の動作手順を示す図である。 形態例２に係るディスプレイパネルの平面構成例を示す図である。 形態例２に係るクロック信号生成回路の構成例を示す図である。 形態例２に係る位相関係判定部の構成例を示す図である。 形態例２に係る位相の反転動作を説明する図である。 形態例１に係るクロック信号生成回路の動作手順を示す図である。 形態例３に係るディスプレイパネルの平面構成例を示す図である。 形態例３に係るクロック信号生成回路の構成例を示す図である。 ディジタル遅延線の構成例を示す図である。 シフトクロック発生部の構成例を示す図である。 リング型シフトレジスタとディジタル遅延線との接続関係を示す図である。 シフトクロック発生部の動作状態を説明する図である。 リング型シフトレジスタの動作状態を説明する図である。 形態例３に係るクロック信号生成回路の他の構成例を示す図である。 ディジタル遅延線の他の構成例を示す図である。 カウンタの構成例を示す図である。 デコーダの構成例を示す図である。 形態例３に係るクロック信号生成回路の他の構成例を示す図である。 ディジタル遅延線の他の構成例を示す図である。 リング型シフトレジスタとディジタル遅延線との他の接続関係を示す図である。 リング型シフトレジスタの動作状態を説明する図である。 形態例４に係るディスプレイパネルの平面構成例を示す図である。 形態例４に係るクロック信号生成回路の構成例を示す図である。 形態例４に係るクロック信号生成回路の他の構成例を示す図である。 形態例５に係るディスプレイパネルの平面構成例を示す図である。 擬似ロック状態を説明する図である。 形態例５に係るクロック信号生成回路の構成例を示す図である。 擬似ロック検出部の構成例を示す図である。 擬似ロック検出部の入出力関係を示す図である。 形態例６に係るディスプレイパネルの平面構成例を示す図である。 動作期間の分離を説明する図である。 形態例６に係るクロック信号生成回路の構成例を示す図である。 動作モード切替回路の構成例を示す図である。 動作モード切替回路の動作状態を説明する図である。 形態例６に係るクロック信号生成回路の他の構成例を示す図である。 電子機器のシステム構成例を示す図である。 電子機器のシステム構成例を示す図である。 電子機器の外観例を示す図である。 電子機器の外観例を示す図である。 電子機器の外観例を示す図である。 電子機器の外観例を示す図である。 電子機器の外観例を示す図である。 位相比較回路の他の構成例を示す図である。 図５２に示す位相比較回路の動作状態を説明する図である。 図５２の位相比較回路に適したシフトクロック発生部の構成例を示す図である。 図５４に示すシフトクロック発生部の動作状態を説明する図である。
符号の説明
１１ クロック信号生成回路
２５ 位相反転／非反転部
３３ 位相関係判定部
６１ クロック信号生成回路
６３ 位相関係判定部
８１ クロック信号生成回路
１２１ クロック信号生成回路
１３１ クロック信号生成回路
１７１ クロック信号生成回路
１８１ クロック信号生成回路
２０１ クロック信号生成回路
２０３ 擬似ロック検出部
２２１ クロック信号生成回路
２２３ 動作モード切替回路
２３１ クロック信号生成回路

Claims (11)

  1. 第１のクロック信号を設定された遅延量だけ遅延して出力する遅延線路と、
    出力端子から出力される第２のクロック信号と前記第１のクロック信号との位相差に基づいて、前記遅延線路の遅延時間長を設定する遅延時間長設定部と、
    前記第１のクロック信号と前記第２のクロック信号の位相関係が特定の位相関係にあるか否かを検出する位相関係判定部と、
    前記特定の位相関係の検出時、前記遅延線路を含む伝搬経路上の前記第１のクロック信号を位相反転する位相反転／非反転部と
    を有することを特徴とする遅延同期ループ型のクロック信号生成回路。
  2. 請求項１に記載の遅延同期ループ型のクロック信号生成回路は、
    前記第１のクロック信号と前記第２のクロック信号との擬似ロック状態を検出する擬似ロック検出部と、
    擬似ロック状態の検出時、前記位相反転／非反転部に位相の反転を指示する擬似ロック状態解除部と
    を更に有することを特徴とする遅延同期ループ型のクロック信号生成回路。
  3. 請求項１又は２に記載の遅延同期ループ型のクロック信号生成回路において、
    前記位相関係判定部は、リセット期間中に特定の位相関係の発生の有無を判定し、リセット期間の終了後に前記位相反転／非反転部に位相の反転又は非反転を指示する
    ことを特徴とする遅延同期ループ型のクロック信号生成回路。
  4. 請求項１〜３のいずれか一つに記載の遅延同期ループ型のクロック信号生成回路において、
    前記特定の位相関係は、前記第１のクロック信号に対して前記第２のクロック信号の位相が進んでいることである
    ことを特徴とする遅延同期ループ型のクロック信号生成回路。
  5. 請求項１〜３のいずれか一つに記載の遅延同期ループ型のクロック信号生成回路において、
    前記特定の位相関係は、前記第１のクロック信号に対して前記第２のクロック信号の位相が遅れていることである
    ことを特徴とする遅延同期ループ型のクロック信号生成回路。
  6. 請求項１〜５のいずれか一つに記載の遅延同期ループ型のクロック信号生成回路を構成する能動素子は、
    薄膜形成技術又は印刷技術を用いて絶縁基板上に形成される
    ことを特徴とする遅延同期ループ型のクロック信号生成回路。
  7. 表示パネルと、
    第１のクロック信号を設定された遅延量だけ遅延して出力する遅延線路と、出力端子から出力される第２のクロック信号と前記第１のクロック信号との位相差に基づいて、前記遅延線路の遅延時間長を設定する遅延時間長設定部と、前記第１のクロック信号と前記第２のクロック信号の位相関係が特定の位相関係にあるか否かを検出する位相関係判定部と、前記特定の位相関係の検出時、前記遅延線路を含む伝搬経路上の前記第１のクロック信号を位相反転する位相反転／非反転部とを有する遅延同期ループ型のクロック信号生成回路と、
    前記第２のクロック信号に基づいて表示パネルを駆動する駆動回路と
    を有することを特徴とする表示パネルモジュール。
  8. 請求項７に記載の表示パネルモジュールにおいて、
    前記クロック信号生成回路の能動素子は、絶縁基板上に形成又は印刷された薄膜トランジスタである
    ことを特徴とする表示パネルモジュール。
  9. 請求項７又は８に記載の表示パネルモジュールにおいて、
    前記表示パネルは、液晶パネルである
    ことを特徴とする表示パネルモジュール。
  10. 撮像素子と、
    第１のクロック信号を設定された遅延量だけ遅延して出力する遅延線路と、出力端子から出力される第２のクロック信号と前記第１のクロック信号との位相差に基づいて、前記遅延線路の遅延時間長を設定する遅延時間長設定部と、前記第１のクロック信号と前記第２のクロック信号の位相関係が特定の位相関係にあるか否かを検出する位相関係判定部と、前記特定の位相関係の検出時、前記遅延線路を含む伝搬経路上の前記第１のクロック信号を位相反転する位相反転／非反転部とを有する遅延同期ループ型のクロック信号生成回路と、
    前記第２のクロック信号に基づいて前記撮像素子を駆動する駆動回路と
    を有することを特徴とする撮像デバイス。
  11. 第１のクロック信号を設定された遅延量だけ遅延して出力する遅延線路と、出力端子から出力される第２のクロック信号と前記第１のクロック信号との位相差に基づいて、前記遅延線路の遅延時間長を設定する遅延時間長設定部と、前記第１のクロック信号と前記第２のクロック信号の位相関係が特定の位相関係にあるか否かを検出する位相関係判定部と、前記特定の位相関係の検出時、前記遅延線路を含む伝搬経路上の前記第１のクロック信号を位相反転する位相反転／非反転部とを有する遅延同期ループ型のクロック信号生成回路と、
    システム全体の動作を制御するシステム制御部と、
    前記システム制御部に対する操作入力を受け付ける操作入力部と
    を有することを特徴とする電子機器。
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