KR100254859B1 - 위상차 검출 및 판별 회로 - Google Patents

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Abstract

본 발명은 TFT-LCD 구동회로에 관한 것으로서, 데이터 신호를 샘플링하는 데 사용되는 샘플링 클럭을 입력동기신호에 동기시켜 발생하는 클럭동기 보상회로에 관한 것이다.
본 발명은 외부로부터 인가되는 마스터클럭을 분주하여 샘플링 클럭을 발생하는 액정표시소자의 샘플링클럭 발생회로에 있어서, 외부 입력동기신호와 상기 마스터 클럭신호를 입력하여, 입력동기신호에 동기보상된 샘플링클릭을 발생하기 위한 동기보상신호를 발생하는 동기보상부와; 상기 동기보상부로부터 발생된 동기보상신호에 의해 초기화되고 마스터 클럭을 분주하여 상기 입력동기신호에 동기보상된 샘플링클럭을 발생하는 샘플링 클럭발생부를 포함한다.

Description

위상차 검출 및 판별 회로
본 발명은 두 신호의 위상을 검출 비교하여 두 개의 신호중 하나의 기준신호에 대한 다른 신호의 위상차를 파악하는 위상차 검출 및 판별 회로에 관한 것으로, 특히 비교대상인 두 신호를 2분주(分走)하여 비교 영역을 넓힘으로써, 두 신호의 위상이 크게 차이가 나는 경우에도 정확한 위상차의 검출 및 비교를 가능하도록 한 위상차 검출 빛 판별 회로에 관한 것이다.
일반적으로, 발진주파수를 생성하고 제어할 필요가 있는 시스템, 즉 라디오나 텔레비젼과 같은 시스템의 내부에는 전압제어발진기(voltage controlled oscillator; VCO)를 제어하기 위한 위상동기회로(이하 ‘PLL 회로’라고도 함)가 존재한다. 제1도는 텔레비젼에 일반적으로 사용되고 있는 PLL 회로를 도시한 것으로, 위상차 검출 회로(10), 저역통과필터(12), 증폭기(14), 전압제어발진기(16), 수평동기신호 발생기(18)로 구성된다.
제2도는 종래기술에 따른 위상차 펌출 및 판별 회로를 도시한 것으로, 수평동기신호(HS)를 입력으로 하고, 복합동기신호(CS)중 영상신호와 등화펄스구간 및 수직동기신호를 멀티바이브레이터의 RC(저항 및 커패시턴스) 시상수값을 이용하여 제거한 신호(이하, ‘CSA’라 칭함)의 역을 제어입력으로 하는 3상 버퍼를 사용하였다. 이때, 출력신호 Q는 제3도에 도시한 것과 같이, CSA가 로우인 경우에만 수평동기신호(HS)가 출력되고, 반대로 CSA가 하이인 경우에는 하이 임피던스 상태가 되어 두 신호의 위상차를 나타내게 된다.
그런데, 상피 구성을 갖는 종래의 위상차 검출 및 판별 회로에 있어서는, 두 신호의 비교 구간은 CSA가 로우인 경우에만 행해지게 되어, 제3도에 나타난 것처럼 수평동기신호(HS)가 CSA와 로우인 구간을 시간축상에서 공유해야지만 정확한 위상 및 주파수에 대한 검출 및 비교가 가능하다. 만약, 여하한 이유로 인해 상기 조건이 만족되지 않으면 PLL 회로에 사용되는 위상차 검출 회로의 출력 신호(Q)가 피드백을 거쳐 기준 신호인 CSA와 주파수 동기는 일치하지만 위상동기가 불일치하는 입력신호(HS)를 생성하게되어, 텔레비젼의 경우 화면이 흐르게(발산)되는 결과를 초래한다. 아울러 종래의 위상차 검출(PDD)회로의 기준신호(CSA)는 상기한 바와 같이, 멀티바이브레이터의 RC시상수값을 이용하여 생성한 관계로 RC 소자의 부품적 오차와 온도특성에 따라 신호가 가변하는 문제점이 있었다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, 본 발명은 기준신호와 입력신호를 2분주하여 비교함으로써, 종래기술에서 기준신호의 주기중일부분으로 한정되었던 비교영역을 한 주기 구간으로 넓히고, 또한 기준신호를 디지탈적인 로직 구성에 의해 생성한 것을 사용함으로써, 종래의 기술에서 사용된 RC소자의 부품적 오차와 온도 변화에 따른 특성이 변화하는 문제점을 근본적으로 제거하여 정확한 위상차를 파악할 수 있고 PLL 회로에서의 응답속도를 개선시킬 수 있는 위상차 검출 및 판별 회로를 제공하는데 그 목적이 있다.
제1도는 일반적으로 사용되는 텔레비젼의 위상동기회로의 구성도.
제2도는 종래기술에 따른 위상차 검출 및 판별 회로도.
제3도는 종래의 위상차 검출 및 판별 회로의 동작 타이밍도.
제4도는 본 발명에 의한 위상차 검출 및 판별 회로의 블록구성도.
제5도는 본 발명에 의한 위상차 검출 및 판별 회로의 상세 회로도.
제6(a)도 내지 제6(i)도는 본 발명에 의한 위상차 검출 및 판별 회로의 동작 타이밍도.
제6(j)도는 본 발명의 위상차 검출 및 잔별 회로의 동작 타이밍과 비교하기 위한 종래의 위상차 검출 회로의 동작 타이밍도.
* 도면의 주요부분에 대한 부호의 설명
1,3 : 인버터 2,4,6,7,12 : D 플립플롭
5 : 배타적 노아 게이트 8,9 : 배타적 오아 게이트
10 : 제12분주수단 11 : 3상 버퍼
20 : 제22분주수단 30 : 위상차 검출수단
40 : 위상차 판별수단 50 : 3상태 출력수단
a,b : 2분주신호 c : 위상차 검출신호
d : 위상차 판별신호 f : PDD 회로의 출력
i : 기준신호의 2분주신호의 에지 검출신호
j : 입력신호의 2분주신호의 에지 검출신호
Q : 종래기술에 따른 PDD 회로의 출력
상기 목적을 달성하기 위하여, 본 발명에 의한 위상차 검출 및 판별 회로는, 기준신호와 수평 동기신호를 각각 입력으로 하여 2분주된 신호를 각각 출력하는 제1, 제2분주수단과, 상기 제1, 제2분주수단으로부터 분주된 기준신호와 수평 동기신호를 입력하여 이들 두 신호의 위상차가 발생하는 위치를 검출하는 위상차 검출수단과, 상기 제1 및 제2분주수단으로부터 분주된 기준신호와 수평 동기신호를 입력하여 이들 두 신호의 위상 상태를 비교 판단하는 위상차 판별수단과, 상기 위상차 검출수단 및 위상차 판별수단의 출력 신호를 합성하여 상기 기준신호와 수평 동기신호의 위상차에 대한 위치 및 위상 상태를 하나의 신호로 출력하는 논리합성수단을 포함하여 이루어진 것을 특징으로 한다.
여기서, 상기 제1분주수단은, 기준신호를 클럭 신호로 입력하고 자기자신의 출력 신호가 인버터를 통해 피드백된 신호를 다른 입력으로 하여 상기 기준신호를 2분주한 신호를 출력하는 제1D플립플럽으로 구성된 것을 특징으로 한다.
상기 제2분주수단은, 수평 동기신호를 클럭 신호로 입력하고 자기자신의 출력 신호가 인버터를 통해 피드백된 신호를 다른 입력으로 하여 상기 수평 동기신호를 2분주한 신호를 출력하는 제2D플립플럽으로 구성된 것을 특징으로 한다.
상기 위상차 검출수단은, 상기 제1 및 제2분주수단의 출력 신호를 각각 입력으로 하여 이들 두 신호의 위상차가 발생한 위치를 검출한 신호를 출력하는 배타적 노아게이트로 구성된 것을 특징으로 한다.
상기 위상차 판별 수단은, 상기 제1분주수단으로부터 분주된 기준신호를 입력 신호로 하고 주클럭을 클럭 신호로 입력하여 상기 입력 신호가 주클럭에 동기된 신호를 출력하는 제3D플립플럽과, 상기 제1분주수단으로부터 분주된 기준신호와 상기 제3D플립플럽의 출력 신호를 입력으로 하여 배타적 오아 논리한 신호를 출력하는 제1배타적 오아게이트와, 상기 제2분주수단으로부터 분주된 수평 동기신호를 입력 신호로 하고 주클럭을 클럭 신호로 입력하여 상기 입력 신호가 주클럭에 동기된 신호를 출력하는 제4D플립플럽과, 상기 제2분주수단으로부터 분주된 수평 동기신호와 상기 제4D플립플럽의 출력 신호를 입력으로 하여 배타적 오아 논리한 신호를 출력하는 제2배타적 오아 게이트와, 상기 제1배타적 오아 게이트의 출력 신호를 클리어 입력으로 하고 상기 제2배타적 오아 게이트의 출력 신호를 클럭 입력하며 전원전압이 입력단자에 연결하여 상기 기준신호와 수평 동기신호의 위상차의 상태를 검출한 신호를 출력하는 제5D플립플럽으로 구성된 것을 특징으로 한다.
상기 논리합성수단은, 상기 위상차 검출 수단 및 상기 위상차 판별 수단의 출력 신호를 합성하여 상기 기준신호와 수평 동기신호의 위상차에 대한 위치 및 위상상태 정보를 출력하는 버퍼로 구성된 것을 특징으로 한다.
이하, 본 발명의 실시예에 관하여 첨부도면을 참조하면서 상세히 설명한다.
또, 실시예를 설명하기 위한 모든 도면에서 동일한 기능을 갖는 것은 동일한 부호를 사용하고 그 반복적인 설명은 생략한다.
제2도는 본 발명에 의한 위상차 검출 및 판별 회로의 블럭구성도로서, 기준신호(CSA)와 PLL 회로에 의해 생성되는 수평 동기신호(HS)를 각각 입력으로 하여 2분주하는 제1분주수단(20) 및 제2분주수단(30)과, 상기 제1 및 제2분주수단(20,30)으로부터 분주된 기준신호(CSA)와 수평 동기신호(HS)를 입력하여 이들 두 신호의 위상차가 발생하는 위치를 검출하는 위상차 검출수단(40)과, 상기 제1 및 제2분주수단(20,30)으로부터 분주된 기준신호(CSA)와 수평 동기신호(HS)를 입력하여 이들 두 신호의 위상차의 상태를 비교 판단하는 위상차 판별수단(50)과, 상기 위상차 검출수단(40) 및 위상차 판별수단(50)의 출력 신호를 합성하여 상기 기준신호(CSA)와 수평 동기신호(HS)의 위상차에 대한 위치 및 상태 정보를 하나의 신호로 출력하는 논리합성수단(60)으로 구성된다.
제5도는 본 발명에 의한 위상차 검출 및 판별 회로를 상세하게 도시한 것이다.
상기 제1분주수단(20)은 기준신호(CSA)를 클럭 신호로 입력하고 자기자신의 출력 신호(a)가 인버터(21)를 통해 피드백된 신호를 다른 입력으로 하여 상기 기준신호(CSA)를 2분주한 신호를 출력하는 D 플립플럽(22)으로 구성된다.
상기 제2분주수단(20)은 수평 동기신호(HS)를 클럭 신호로 입력하고 자기자신의 출력 신호(b)가 인버터(31)를 통해 피드백된 신호를 다른 입력으로 하여 상기 수평 동기신호(HS)를 2분주한 신호를 출력하는 D 플립플럽(33)으로 구성된다.
상기 위상차 검출수단(40)은 상기 제1(20) 및 제2분주수단(30)의 출력 신호(a,b)를 각각 입력으로 하여 이들 두 신호의 위상차가 발생한 위치를 검출한 신호(‘로우’ 레벨 신호)를 출력하는 배타적 노아(XNOR) 게이트로 구성된다.
상기 위상차 판별 수단(50)은, 상기 제1분주수단(20)으로부터 분류된 기준신호(CSA)를 입력 신호로 하고 주클럭(MCLK)을 클럭 신호로 입력하여 상기 입력 신호가 주클럭(MCLK)에 동기된 신호를 출력하는 D 플립플럽(51)과, 상기 제1분주수단(20)으로부터 분주된 기준신호(CSA)와 상기 D플립플럽(51)의 출력 신호(g)를 입력으로 하여 배타적 오아(XOR) 논리한 신호를 출력하는 제1배타적 오아게이트(XOR1)와, 상기 제2분주수단(30)으로부터 분주된 수평 동기신호(HS)를 입력신호로 하고 주클럭(MCLK)을 클럭 신호로 입력하여 상기 입력 신호가 주클럭(MCLK)에 동기된 신호를 출력하는 D플립플럽(52)과, 상기 제2분주수단(30)으로부터 분주된 수평 동기신호(HS)와 상기 D플립플럽(52)의 출력 신호(h)를 입력으로 하여 배타적 오아(XOR)논리한 신호를 출력하는 제2타적 오아 게이트(XOR2)와, 상기 제1배타적 오아 게이트(XOR1)의 출력 신호(i)를 클리어(clear) 입력으로 하고 상기 제2배타적 오아 게이트(XOR2)의 출력 신호(j)를 클럭 입력하며 전원전압(Vdd)이 입력단자에 연결하여 상기 기준신호(CSA)와 수평 동기신호(HS)의 위상차의 상태를 검출한 신호를 출력하는 D플립플럽(56)으로 구성된다. 이때, 상기 D플립플럽(56)은 상기 기준신호(CSA)와 수평 동기신호(HS)의 위상이 일치할 때는 돈 캐어 상태(don′t care condition), 상기 기준신호(CSA)보다 상기 수평 동기신호(HS)의 위상이 앞설 때는 ‘하이’ 논리 신호를 출력하고, 상기 기준신호(CSA)가 상기 수평 동기신호(HS)보다 위상이 앞선 때는 ‘로우’ 논리 신호를 출력함으로써, 상기 2개의 입력 신호의 상태를 검출할 수 있다.
상기 논리합성수단(60)은 상기 위상차 검출 수단(40) 및 상기 위상차 판별 수단(50)의 출력 신호를 합성하여 상기 기준신호(CSA)와 수평 동기신호(HS)의 위상차에 대한 위치 및 위상 상태 정보를 출력하는 버퍼(60)로 구성된다.
상기 구성에 의한 동작을 제6도에 도시한 동작 타이밍도를 참조하여 설명하기로 한다.
먼저, 기준신호(CSA)는 방송국 등에서 송신되는 복합신호 CS를, 제5도의 회로에 입력하기 이전에 디지털 로직회로(도시하지 않음)에 의해 수평동기신호만 추출한 신호이다.
상기 기준신호(CSA)와 수평 동기신호(HS)의 반전 신호를 클럭 신호로 각각 입력하는 D 플립플럽(22,32)은, 클럭 신호인 기준신호(CSA)와 수평 동기신호(HS)의 폴링 에지(falling edge)때마다 출력 Q가 바뀌게 된다. 그리고, D플립플럽(22,32)의 출력 신호를 인버터(21,32)를 통해 피드백 입력한다. 따라서, 제6(c)도 및 제6(d)도에 도시한 것처럼, 상기 D 플립플럽(22,23)의 출력은 기준신호(CSA)와 수평동기신호(HS)를 2분주한 신호를 출력하게 된다. 여기서 출력된 2분주된 두 신호는 위상 검출회로(40)에 입력된다.
상기 2분주 회로(20,30)의 출력을 입력으로 하는 배타적 노아게이트(XNOR)로 구성된 위상 검출회로(40)는 제6(h)도에 도시된 바와 같이, 시간축상에서 위상차의 위치만을 ‘로우’ 논리 신호로 나타낸다 즉, 위상의 앞섬, 지연 등의 판별은 되지 않는다. 위상의 판별은 상기 2분주신호(a,b)를 입력으로 하는 위상차판별회로(50)에서 이루어진다.
상기 위상차 판별회로(50)에 있어서, 상기 D플립플럽(51,52)은 상기 2분주신호(a,b)를 각각의 입력으로 하고 주클럭(MCLK)을 각각의 클럭 입력으로 하여, 그 출력으로 입력신호의 수 나노(nano) 초가 지연된 신호(g,h)를 출력한다. 그리고, 상기 배타적 오아 게이트(53)는 상기 분주신호(a)와 상기 D 플립플럽(51)의 출력신호를 입력으로 하여 두 신호가 서로 위배될 때 ‘하이’ 논리 신호(i)를 출력하고, 마찬가지로 상기 배타적 오아 게이트(54)는 상기 분주신호(b)와 상기 D플립플럽(52)의 출력 신호를 입력으로 하여 두 신호가 서로 위배될 때 ‘하이’ 논리신호(j)를 출력한다.
상기 배타적 오아 게이트(XOR)의 출력 신호(i)를 클리어(clear) 입력으로 하고 배타적 오아 게이트(XOR)의 출력 신호(j)를 클럭 입력으로 하며 전원전압(Vdd)이 압력 신호로 입력되는 D 플립플럽(56)은 상기 기준신호(CSA)와 수평 동기신호(HS)의 위상이 일치할 때는 돈 캐어 상태, 상기 기준신호(CSA)보다 상기 수평 동기신호(HS)의 위상이 앞설 때는 ‘하이’ 논리 신호를 출력하고, 상기 기준신호(CSA)가 상기 수평동기신호(HS)보다 위상이 앞설 때는 ‘로우’ 논리 신호를 출력한다.
상기 위상 판별회로(50)의 출력신호는 제6(f)도에 도시한 바와 같이, 수평동기신호(b)의 위상의 앞섬 또는 지연만을 각각 ‘하이’ 또는 ‘로우’ 신호로 나타내고, 비교되는 신호의 시간축 상에서 위상이 차이나는 위치는 나타내지 않는다.
상기 위상차 검출수단(40)의 반전 신호와 상기 위상차 판별수단(50)의 출력신호(d)를 입력으로 하는 논리합성수단(60)은 제6(i)도에 도시한 바와 같이, 상기 기준신호(CSA)와 수평 동기신호(HS)의 위상차에 대한 완전한 정보를 표현하게 된다.
이상에서 설명한 바와 같이, 본 발명에 의한 위상차 검출 및 판별 회로에 의하면, 기준신호와 입력신호를 2분주하여 비교함으로써, 종래기술에서 기준신호의 주기중 일부분으로 한정되었던 비교영역을 한 주기 구간으로 넓히고, 또한 기준신호를 디지탈적인 로직 구성에 의해 생성한 것을 사용함으로 써버, 종래의 기술에서 사용된 RC소자의 부품적 오차와 온도 변화에 따른 특성이 변화하는 문제점을 근본적으로 제거하여 정확한 위상차를 파악할 수 있고 PLL 회로에서의 응답속도를 개선시킬 수 있는 효과가 있다.
따라서, 비교 신호가 2분주되는 것에 의해 신호의 비교가 기준신호의 한 주기단위로 확장되어 좁은 비교구간으로 인한 정확한 비교의 조건, 즉 기준신호(CSA)와 수평 동기신호(HS)가 로우인 구간을 시간축상에서 공유해야하는 조건이 만족되지 않더라도 정확한 신호의 비교가 가능해짐으로써, PLL 회로의 의존도를 크게 낮추는 효과를 가져온다.
또한, 복합신호(CS)로부터 본 발명에서는 디지털 로직 회로에 의한 기준신호(CSA)를 사용하기 때문에 종래기술에서 멀티바이브레이터의 온도에 민감한 RC 소자의 가변하는 기준신호생성에 의한 문제점을 근본적으로 해결할 수 있다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가 등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (6)

  1. 위상차 검출 및 판별 회로에 있어서, 기준신호와 수평동기신호를 각각 입력으로 하여 2분주된 신호를 각각 출력하는 제1, 제2분주수단과, 상기 제1, 제2분주수단으로부터 분주된 기준신호와 수평 동기신호를 입력하여 이들 두 신호의 위상 차가 발생하는 위치를 검출하는 위상차 검출수단과, 상기 제1 및 제2분주수단으로부터 분주된 기준신호와 수평 동기신호를 입력하여 이들 두 신호의 위상 상태를 비교 판단하는 위상차 판별수단과, 상기 위상차 검출수단 및 위상차 판별수단의 출력 신호를 합성하여 상기 기준 신호와 수평 동기신호의 위상차에 대한 위치 및 위상 상태를 하나의 신호로 출력하는 논리합성수단을 포함하여 이루어진 것을 특징으로 하는 위상차 검출 및 판별 회로.
  2. 제1항에 있어서, 상기 제1분주수단은, 기준신호를 클럭신호로 입력하고 자기자신의 출력 신호가 인버터를 통해 피드백된 신호를 다른 입력으로 하여 상기 기준신호를 2분주한 신호를 출력하는 제1D 플립플럽으로 구성된 것을 특징으로 하는 위상차 검출 및 판별 회로.
  3. 제1항에 있어서, 상기 제2분주수단은, 수평 동기신호를 클럭 신호로 입력하고 자기자신의 출력 신호가 인버터를 통해서 피드백된 신호를 다른 입력으로 하여 상기 수평 동기신호를 2분주한 신호를 출력하는 제2D 플립플럽으로 구성된 것을 특징으로 하는 위상차 검출 및 판별 회로.
  4. 제1항에 있어서, 상기 위상차 검출수단은, 상기 제1 및 제2분주수단의 출력 신호를 각각 입력으로 하여 이들 두 신호의 위상차가 발생한 위치를 검출한 신호를 출력하는 배타적 노아 게이트로 구성된 것을 특징으로 하는 위상차 검출 및 판별 회로.
  5. 제1항에 있어서, 상기 위상차 판별 수단은, 상기 제1분주수단으로부터 분주된 기준신호를 입력 신호로 하고 주클럭을 클럭 신호로 입력하여 상기 입력 신호가 주클럭에 동기된 신호를 출력하는 제3D 플립플럽과, 상기 제1분주수단으로부터 분주된 기준신호와 상기 제3D 플립플럽의 출력 신호를 입력으로 하여 배타적 오아 논리한 신호를 출력하는 제1배타적 오아 게이트와, 상기 제2분주 수단으로부터 분주된 수평 동기신호를 입력 신호로 하고 주클럭을 클럭 신호로 입력하여 상기 입력 신호가 주클럭에 동기된 신호를 출력하는 제4D 플립플럽과, 상기 제2분주수단으로부터 분주된 수평 동기신호와 상기 제4D 플립플럽의 출력 신호를 입력으로 하여 배타적 오아 논리한 신호를 출력하는 제2배타적 오아 게이트와, 상기 제1배타적 오아 게이트의 출력 신호를 클리어 입력으로 하고 상기 제2배타적 오아 게이트의 출력신호를 클럭 입력하며 전원전압이 입력단자에 연결하여 상기 기준신호와 수평 동기 신호의 위상차의 상태를 검출한 신호를 출력하는 제5D 플립플럽으로 구성된 것을 특징으로 하는 위상차 검출 및 판별 회로.
  6. 제1항에 있어서, 상기 논리합성수단은, 상기 위상차 검출 수단 및 상기 위상차 판별 수단의 출력 신호를 합성하여 상기 기준신호와 수평 동기신호의 위상차에 대한 위치 및 위상 상태 정보를 출력하는 버퍼로 구성된 것을 특징으로 하는 위상차 검출 및 판별 회로.
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