KR100351901B1 - 피엘엘（ｐｌｌ）용 위상고정 검출 회로 - Google Patents

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Abstract

본 발명은 위상고정에 대한 판단의 정확도를 향상시키도록 한 PLL용 위상고정 검출회로에 관한 것으로서, 기준 입력 신호와 PLL 출력 신호를 각각 입력으로 받아 논리 연산하여 출력하는 XNOR 게이트와, 상기 XNOR 게이트의 출력신호가 동기 클럭단자에 입력되고 상기 기준 입력 신호가 입력단자에 입력되어 외부의 레지스트 신호에 의해 출력신호를 출력하는 제 1 D-플립플롭과, 상기 제 1 D-플립플롭의 출력신호를 래치하는 래치부와, 상기 기준 입력 신호를 복수개로 분주하여 출력하는 제 1 분주 회로와, 상기 기준 입력 신호를 복수개로 분주하여 출력하는 제 2 분주 회로와, 상기 제 1 분주 회로의 출력신호가 동기 클럭단자에 입력되고 전원전압이 입력단자에 입력되며 상기 래치부의 출력신호에 의해 출력신호를 출력하는 제 2 D-플립플롭과, 상기 래치부의 출력신호를 반전시키어 출력하는 인버터와, 상기 제 2 분주 회로의 출력신호가 동기 클럭단자에 입력되고 전원전압이 입력단자에 입력되며 상기 인버터의 출력신호에 의해 출력신호를 출력하는 제 3 D-플립플롭과, 상기 제 2 D-플립플롭과 제 3 D-플립플롭의 출력신호를 입력으로 받아 논리 연산하여 위상고정 검출신호를 출력하는 OR 게이트를 포함하여 구성됨을 특징으로 한다.

Description

피엘엘（ＰＬＬ）용 위상고정 검출 회로{phase detector in PLL}
본 발명은 PLL(Phase Locked Loop)용 위상고정 검출회로에 관한 것으로, 특히 정확도를 향상시키는데 적당한 PLL용 위상고정 검출회로에 관한 것이다.
일반적으로 PLL은 입력파형에 대해 주파수 및 위상이 동일한 출력파형을 생성하는 회로로서 내부적인 동기 클럭신호가 필요한 대부분의 회로에 필수적으로 쓰이며 근래에 와서는 통신용 시스템을 구성하는데 중요한 역할을 하고 있다.
이러한 PLL은 전술한 바와 같이 입력 파형과 출력 파형의 주파수 및 위상을 얼마나 정확하게 일치시키는지의 여부가 성능을 판가름하는 중요한 기준이 된다.
그러나 PLL의 위상고정 결과는 직접 실험을 통하여 관찰하기 전에는 알 수 없는 문제가 있기 때문에 이런 결과를 간단히 알려주는 회로가 요구되었고 이에 따라 위상고정 검출회로가 개발되어 사용되었다.
이하, 첨부된 도면을 참고하여 종래의 PLL용 위상고정 검출회로를 설명하면 다음과 같다.
도 1은 종래의 PLL용 위상고정 검출회로를 나타낸 회로도이고, 도 2는 도 1의 지연회로를 거쳐 D 플립플롭으로 입력되는 파형을 나타낸 도면이다.
도 1에 도시한 바와 같이, 기준 입력 신호를 지연시키어 출력하는 제 1, 제 2 지연회로(DLY)(11,12)와, PLL 출력신호를 지연시키어 출력하는 제 3 지연회로(13)와, 상기 기준 입력 신호가 동기 클럭단자(CP)에 입력되고 상기 제 3 지연회로(13)의 출력신호가 입력단자(D)에 입력되며 외부의 레지스터 신호에 의해 QN 신호를 출력하는 제 1 D-플립플롭(D-FF)(14)과, 상기 제 1, 제 2 지연회로(11,12)의 출력신호가 동기 클럭단자(CP)에 입력되고 상기 제 3지연회로(13)의 출력신호가 입력단자(D)에 입력되며 외부의 리레트 신호에 의해 Q 신호를 제 2 D-플립플롭(15)과, 상기 제 1 D-플립플롭(14)의 QN 신호와 제 2 D-플립플롭(15)의 Q신호를 입력으로 받아 논리 연산하는 제 1 AND 게이트(16)와, 상기 제 1 지연회로(11)의 출력신호를 입력으로 받아 16분주하는 분주회로(17)와, 상기 분주회로(17)의 출력신호를 동기 클럭단자(CP)의 입력으로 하고 입력단자(D)가 전원전압(VDD)에 연결되어 최종 출력신호(위상고정 검출신호)를 출력하는 제 3 D-플립플롭(18)과, 상기 제 1 지연회로(11)의 출력신호가 동기 클럭단자(CP)에 입력되고 상기 제 1 AND 게이트(16)의 출력신호가 입력단자(D)에 입력되며 외부의 레지스터 신호에 의해 Q 신호를 출력하는 제 4 D-플립플롭(19)과, 상기 제 3 D-플립플롭(18)의 Q신호와 제 4 D-플립플롭(19)의 Q신호를 입력으로 받아 논리 연산하는 제 2 AND 게이트(20)와, 상기 제 1 AND 게이트(16)와 제 2 AND 게이트(20)의 출력신호를 받아 논리 연산하는 OR 게이트(21)와, 상기 OR 게이트(21)의 출력신호가 입력단자(D)에 입력되고 상기 제 1 지연회로(11)의 출력신호가 동기 클럭단자(CP)에 입력되며 외부의 레지스터 신호에 의해 Q 신호를 출력하는 제 5 D-플립플롭(22)을 포함하여 구성된다.
여기서 상기 제 5 D-플립플롭(22)의 Q신호는 분주회로(17) 및 제 3 D-플립플롭(18)의 리세트 단자(CDN)에 입력되고, 상기 제 1, 제 2, 제 4 D-플립플롭(14,15,19)의 리세트 단자(CDN)에는 외부의 레지스터 신호가 각각 입력된다.
상기와 같이 구성된 종래의 PLL용 위상고정 검출회로의 동작을 설명하면 다음과 같다.
한편, 도 2에서 a는 기준 입력 신호와 PLL 출력신호가 위상고정 되었을 때의 상태를 나타내고, b는 제 1, 제 2 지연회로(11,12)를 거치지 않고 제 1 D-플립플롭(14)의 동기 클럭단자에 입력되는 기준 입력 신호이고, c는 제 1, 제 2 지연회로(11,12)를 거쳐 제 2 D-플립플롭(15)의 동기 클럭단자에 입력되는 기준 입력 신호이다.
그리고 d는 PLL 출력 신호로, 제 3 지연회로(13)를 거쳐 제 1, 제 2 D-플립플롭(14,15)의 입력단자(D)로 들어가는 신호이다.
여기서, PLL 출력 신호가 a에서 처럼 위상고정 되었다고 가정했을 때 b와 d 혹은 c와 d를 보면 서로 Δt의 시간만큼 어긋나 있는데 이 시간이 바로 제 3 지연회로(13)에서 발생하는 지연시간에 해당된다.
그리고 b와 c는 도 1의 구조적 특징상 항상 제 1, 제 2 지연회로(11.12)에 해당하는 시간차 2Δt를 가지게 된다.
그러므로 a처럼 기준 입력 신호와 PLL 출력 신호가 위상고정된 경우, 혹은 PLL 출력 신호가 지연시간 Δt 한도내의 위상차를 가질 경우는 제 1 AND 게이트(16)의 논리값은 항상 "1"을 유지하게 된다.
좀더 자세히 설명하면, 제 1, 제 2 지연회로(11,12)를 거치지 않은 기준 입력 신호(b)의 상승 천이 구간(A)은 제 3 지연회로(13)를 거친 PLL 출력 신호(d)에서 논리값이 "0"인 구간에 항상 머물게 되고 이를 동시 동기 클럭신호로 삼는 제 1 D-플립플롭(14)의 출력 논리값은 "1"이 된다.
또한 제 1, 제 2 지연회로(11,12)를 거친 기준 입력 신호(c)의 상승 천이 구간(B)은 제 3 지연회로(13)를 거친 PLL 출력 신호(d)에서 논리값이 "1"인 구간에 항상 머물게 되고 이를 입력으로 삼는 제 2 D-플립플롭(15)의 출력 논리값은 "1"이 된다.
그러므로 제 1, 제 2 D-플립플롭(14,15)의 출력 논리값이 모두 "1"이기 때문에 제 1 AND 게이트(16)의 논리값은 "1"이 된다.
한편, 각 D-플립플롭(D-FF)들의 입력에는 CDN 단자가 있는데 이곳으로 입력되는 신호가 논리값 "1"이면 각 D 플립플롭(D-FF)들은 정상적인 D 입력값을 동기 클럭신호(CP)에 맞추어 출력하고 "0"인 경우는 QN단자의 출력을 "1"로 초기화한다.
결국 레지스터 신호가 논리값 "1"을 유지하며 제 1 AND 게이트(16)의 논리값이 "1"인 상태, 즉 기준 입력 신호와 PLL 출력 신호가 Δt이하의 위상차를 유지하고 있는 상태가 지속되어 제 1 지연회로(11)를 거친 기준 입력 신호의 상승천이 횟수가 16번 이상 될 때까지 지속되면 위상고정 검출신호는 논리값 "1"이 출력됨으로써 PLL이 위상고정 되었음을 알리게 된다.
그러나 상기와 같은 종래의 PLL용 위상고정 검출회로에 있어서 다음과 같은 문제점이 있었다.
즉, 기준 입력 신호와 PLL 출력 신호가 최대 Δt만큼 위상 오차가 발생해도 위상고정 상태라는 결과를 출력하게 된다. 결국 PLL이 Δt만큼 위상오차를 가지고 있을 때에도 현재의 위상 검출 회로는 위상고정이라 인식함으로서 경우에 따라 상대적으로 큰 오차를 가지게 되고 이를 활용하는 시스템에 성능 저하와 동작오류를 발생시킬 수 있게 된다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로 위상고정에 대한 판단의 정확도를 향상시키도록 한 PLL용 위상고정 검출회로를 제공하는데 그 목적이 있다.
도 1은 종래의 PLL용 위상고정 검출회로를 나타낸 회로도
도 2는 도 1의 지연회로를 거쳐 D 플립플롭으로 입력되는 것을 나타낸 파형도
도 3은 본 발명에 의한 PLL용 위상고정 검출회로를 나타낸 회로도
도 4a 내지 도 4c는 도 3의 기준 입력 신호와 PLL 출력 신호 및 이 두 신호가 XNOR 게이트를 거쳤을 때 나올 수 있는 모든 경우의 결과를 나타낸 파형도
도 5는 도 3c의 경우를 예로들어 위상동기되는 현상을 나타낸 파형도
도면의 주요 부분에 대한
31 : XNOR 게이트 32 : 제 1 D-플립플롭
33 : 래치부 34 : 제 1 분주회로
35 : 제 2 분주회로 36 : 제 2 D-플립플롭
37 : 인버터 38 : 제 3 D-플립플롭
39 : OR 게이트
상기와 같은 목적을 달성하기 위한 본 발명에 의한 PLL용 위상고정 검출회로는 기준 입력 신호와 PLL 출력 신호를 각각 입력으로 받아 논리 연산하여 출력하는 XNOR 게이트와, 상기 XNOR 게이트의 출력신호가 동기 클럭단자에 입력되고 상기 기준 입력 신호가 입력단자에 입력되어 외부의 레지스트 신호에 의해 출력신호를 출력하는 제 1 D-플립플롭과, 상기 제 1 D-플립플롭의 출력신호를 래치하는 래치부와, 상기 기준 입력 신호를 복수개로 분주하여 출력하는 제 1 분주 회로와, 상기 기준 입력 신호를 복수개로 분주하여 출력하는 제 2 분주 회로와, 상기 제 1 분주 회로의 출력신호가 동기 클럭단자에 입력되고 전원전압이 입력단자에 입력되며 상기 래치부의 출력신호에 의해 출력신호를 출력하는 제 2 D-플립플롭과, 상기 래치부의 출력신호를 반전시키어 출력하는 인버터와, 상기 제 2 분주 회로의 출력신호가 동기 클럭단자에 입력되고 전원전압이 입력단자에 입력되며 상기 인버터의 출력신호에 의해 출력신호를 출력하는 제 3 D-플립플롭과, 상기 제 2 D-플립플롭과 제 3 D-플립플롭의 출력신호를 입력으로 받아 논리 연산하여 위상고정 검출신호를 출력하는 OR 게이트를 포함하여 구성됨을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 PLL용 위상고정 검출회로를 상세히 설명하면 다음과 같다.
도 3은 본 발명에 의한 PLL용 위상고정 검출회로를 나타낸 회로도이고, 도 4a 내지 도 4c는 도 3의 기준 입력 신호와 PLL 출력 신호 및 이 두 신호가 XNOR 게이트를 거쳤을 때 나올 수 있는 모든 경우의 결과 파형을 나타낸 도면이다.
먼저, 도 3에 도시한 바와 같이, 기준 입력 신호(a)와 PLL 출력 신호(b)를 각각 입력으로 받아 논리 연산하여 출력(c)하는 XNOR(equivalence) 게이트(31)와, 상기 XNOR 게이트(31)의 출력신호가 동기 클럭단자(CP)에 입력되고 상기 기준 입력 신호가 입력단자(D)에 입력되어 외부의 레지스트 신호에 의해 Q 신호를 출력하는 제 1 D-플립플롭(32)과, 상기 제 1 D-플립플롭(32)의 출력신호를 래치하는 래치(latch)부(33), 상기 기준 입력 신호를 16분주하여 출력하는 제 1 분주 회로(34)와, 상기 기준 입력 신호를 16분주하여 출력하는 제 2 분주 회로(35)와, 상기 제 1 분주 회로(34)의 출력신호(e)가 동기 클럭단자(CP)에 입력되고 전원전압(VDD)이 입력단자(D)에 입력되며 상기 래치부(33)의 출력신호에 의해 Q신호를 출력하는 제 2 D-플립플롭(36)과, 상기 래치부(33)의 출력신호를 반전시키어 출력하는 인버터(37)와, 상기 제 2 분주 회로(35)의 출력신호(f)가 동기 클럭단자(CP)에 입력되고 전원전압(VDD)이 입력단자(D)에 입력되며 상기 인버터(37)의 출력신호에 의해 Q신호를 출력하는 제 3 D-플립플롭(38)과, 상기 제 2 D-플립플롭(36)과 제 3 D-플립플롭(38)의 Q신호를 입력으로 받아 논리 연산하여 위상고정 검출신호(OUT)를 출력하는 OR 게이트(39)를 포함하여 구성된다.
여기서 상기 제 1, 제 2 분주 회로(34,35)는 복수개의 D-플립플롭이 직렬로 연결되어 구성되고, 각 D-플립플럽의 입력단자에는 각 D-플립플롭의 QN신호가 입력되며, 각 D-플립플롭의 리세트 단자에는 래치부(33)의 출력신호나 인버터(37)의 출력신호가 입력된다.
상기와 같이 구성된 본 발명에 의한 PLL용 위상고정 검출회로의 동작을 설명하면 다음과 같다.
도 3에서와 같이, XNOR 게이트(31)의 출력신호(c)에서 상승 천이 구간(A)시의 제 1 D-플립플롭(32)을 살펴보면 논리값 1,0이 반복됨을 알 수 있다.
이와 같이 제 1 D-플립플롭(32)의 논리값이 1,0으로 반복되었을 때 제 1 분주 회로(34)는 기준 입력 신호(a)에 대하여 16분주 작업을 수행 못하고 논리값이 0인 경우의 제 1 D-플립플롭(32)의 출력신호(d)로 인하여 출력 QN 단자의 논리상태가 "1"로 초기화된다.
이는 종래 기술에서 언급된 사항이다. 제 1 분주 회로(34)의 출력신호(e)를 동기 클럭 입력으로 받으면서 입력단자(D)가 전원전압(VDD)에 연결된 제 2 D-플립플롭(36)은 앞서 논리값 0인 경우의 제 1 D-플립플롭(32)에 의해 초기화되어 0을 출력한다.
이후 논리값 1인 경우의 제 1 D-플립플롭(32)의 출력신호(d)가 인식되어 정상적인 동작상태가 되어도 제 1 분주회로(34)가 기준 입력 신호(a)를 16분주하기 전에 곧바로 제 1 D-플립플롭(32)의 출력신호(d)는 0이 되므로 모든 상태가 다시 초기화되며 제 1 분주 회로(34)의 출력신호(e)는 앞서 가진 1의 상태를 유지하게되고 제 2 D-플립플롭(36)도 출력 0을 유지한다.
한편, 제 2 분주 회로(35)와 제 3 D-플립플롭(38)도 마찬가지이다. 제 2 분주 회로(35)를 먼저 살펴보면, 논리값이 1인 경우의 제 1 D-플립플롭(32)의 출력신호(d)가 인버터(37)를 거쳐 논리값 0으로 변환되며 이 값은 제 2 분주 회로(35)의 CDN단자에 입력되므로 종래 기술에서 언급했듯이 제 2 분주 회로(35)의 QN 단자는 1로 초기화된다.
또한, 제 2 분주 회로(35)의 QN출력을 동기 클럭단자로 받으면서 입력단자(D)에 전원전압(VDD)이 연결된 제 3 D-플립플롭(38)은 상기 인버터(37)의 출력값 0에 의해 초기화되어 0을 출력한다.
이후 논리값 0인 경우의 제 1 D-플립플롭(32)의 출력신호(d)가 인버터(37)를 거쳐 1로 인식되어도 제 2 분주 회로(35)가 기준 입력 신호(a)를 16분주하기 전에 제 1 D-플립플롭(32)의 출력신호(d)가 1인 경우가 생기므로 모든 상태가 다시 초기화되며 제 2 분주 회로(35)의 출력신호(f)는 앞서 가진 1의 상태를 유지하게 되고 제 3 D-플립플롭(38)도 출력 "0"을 유지한다.
결과적으로 OR 게이트(39)의 입력이 모두 0을 유지하므로 전체 회로의 출력신호(OUT)는 0이 된다. 즉, 위상동기가 되지 않았음을 알리는 것이다.
한편, PLL이 실제로 위상동기되는 현상을 보면 도 3a 내지 도 3d의 파형관계가 계속 불규칙하게 지속되다가 어느 순간 위상동기의 모습을 가지는데, 도 3c의 경우를 예로들어 위상동기되는 현상을 나타낸 것이 도 5이다.
여기서 위상 동기된 시점(B)을 기준으로 볼 때 XNOR 게이트(31)의출력신호(c)를 동기 클럭단자(CP)의 입력으로 받아들이는 제 1 D-플립플롭(32)의 출력신호(d)는 논리값 0을 가지며 이후 위상동기가 지속되면서 현 상태가 유지된다.
이와 같은 위상 동기 상태가 지속이 되며 도 3의 제 2 분주 회로(35)가 기준 입력 신호(a)에 대해 정상적인 분주동작을 시작하게 되고 16주기의 기준 입력 신호 (a)후 상승천이가 발생하는 출력신호(f)를 내보낸다.
상기 제 2 분주 회로(35)의 출력신호(f)는 제 3 D-플립플롭(38)의 동기 클럭단자의 입력이 된다. 이때 제 3 D-플립플롭(38)은 논리값 1을 출력하며 OR 게이트(39)의 출력신호(OUT), 즉 위상 검출 회로의 출력신호(OUT)가 "1"이 되면서 위상동기임을 알린다.
도 4의 원리는 도 3a, 도 3b, 도 3d의 경우에 모두 동일하게 적용된다.
본 발명에서 다루고 있는 위상고정 검출회로는 종래와 같이 지연회로를 이용하지 않고 순수한 위상동기 시점만을 검출하여 이를 기준 입력파형의 16주기라는 적정 시간동안 관찰한 뒤 위상동기 여부를 판단함으로써 정확하고 오차가 적은 검출결과를 알려주는 기능을 가지고 있다.
이상에서 설명한 바와 같이 본 발명에 의한 PLL용 위상고정 검출회로는 다음과 같은 효과가 있다.
즉, 지연회로를 사용하지 않고 기준 입력파형과 PLL 출력파형의 위상동기 여부를 검출하는 회로로서 종래 기술에서 문제시 되었던 지연회로에 의한 지연시간만큼의 위상오차를 인식하지 못하는 문제를 해결한다.
따라서 PLL의 위상동기 상태를 더욱 정확하고 정밀하게 파악할 수 있으며 본 발명을 사용하는 시스템에서 동작오류 발생확률을 줄일 수 있다.

Claims (2)

  1. 기준 입력 신호와 PLL 출력 신호를 각각 입력으로 받아 논리 연산하여 출력하는 XNOR 게이트와,
    상기 XNOR 게이트의 출력신호가 동기 클럭단자에 입력되고 상기 기준 입력 신호가 입력단자에 입력되어 외부의 레지스트 신호에 의해 출력신호를 출력하는 제 1 D-플립플롭과,
    상기 제 1 D-플립플롭의 출력신호를 래치하는 래치부와,
    상기 기준 입력 신호를 복수개로 분주하여 출력하는 제 1 분주 회로와,
    상기 기준 입력 신호를 복수개로 분주하여 출력하는 제 2 분주 회로와,
    상기 제 1 분주 회로의 출력신호가 동기 클럭단자에 입력되고 전원전압이 입력단자에 입력되며 상기 래치부의 출력신호에 의해 출력신호를 출력하는 제 2 D-플립플롭과,
    상기 래치부의 출력신호를 반전시키어 출력하는 인버터와,
    상기 제 2 분주 회로의 출력신호가 동기 클럭단자에 입력되고 전원전압이 입력단자에 입력되며 상기 인버터의 출력신호에 의해 출력신호를 출력하는 제 3 D-플립플롭과,
    상기 제 2 D-플립플롭과 제 3 D-플립플롭의 출력신호를 입력으로 받아 논리 연산하여 위상고정 검출신호를 출력하는 OR 게이트를 포함하여 구성됨을 특징으로 하는 PLL용 위상고정 검출회로.
  2. 제 1 항에 있어서, 상기 제 1, 제 2 분주 회로는 분주수가 16인 것을 특징으로 하는 PLL용 위상고정 검출회로.
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KR101430796B1 (ko) * 2011-12-01 2014-08-18 한양대학교 산학협력단 주파수 배수 기능을 제공하는 위상 주파수 검출기, 상기 위상 주파수 검출기를 포함하는 위상 고정 루프 및 클락 및 데이터 복원 회로

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