KR101430796B1 - 주파수 배수 기능을 제공하는 위상 주파수 검출기, 상기 위상 주파수 검출기를 포함하는 위상 고정 루프 및 클락 및 데이터 복원 회로 - Google Patents

주파수 배수 기능을 제공하는 위상 주파수 검출기, 상기 위상 주파수 검출기를 포함하는 위상 고정 루프 및 클락 및 데이터 복원 회로 Download PDF

Info

Publication number
KR101430796B1
KR101430796B1 KR1020110127668A KR20110127668A KR101430796B1 KR 101430796 B1 KR101430796 B1 KR 101430796B1 KR 1020110127668 A KR1020110127668 A KR 1020110127668A KR 20110127668 A KR20110127668 A KR 20110127668A KR 101430796 B1 KR101430796 B1 KR 101430796B1
Authority
KR
South Korea
Prior art keywords
flip
signal
flop
frequency
clock signal
Prior art date
Application number
KR1020110127668A
Other languages
English (en)
Other versions
KR20130061386A (ko
Inventor
유창식
민경율
Original Assignee
한양대학교 산학협력단
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 한양대학교 산학협력단 filed Critical 한양대학교 산학협력단
Priority to KR1020110127668A priority Critical patent/KR101430796B1/ko
Publication of KR20130061386A publication Critical patent/KR20130061386A/ko
Application granted granted Critical
Publication of KR101430796B1 publication Critical patent/KR101430796B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
    • H03D13/00—Circuits for comparing the phase or frequency of two mutually-independent oscillations
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
    • H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
    • H03D2200/00—Indexing scheme relating to details of demodulation or transference of modulation from one carrier to another covered by H03D
    • H03D2200/0041—Functional aspects of demodulators
    • H03D2200/0066—Mixing
    • H03D2200/007—Mixing by using a logic circuit, e.g. flipflop, XOR

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

주파수 배수 기능을 제공하는 위상 주파수 검출기가 제공된다. 위상 주파수 검출기는 일련의 플립-플롭들을 사용함으로써 분주기의 기능을 내부에서 수행한다. 주파수 배수 위상 주파수 검출기를 사용하는 위상 고정 루프와 클락 및 데이터 복원 회로가 개시된다. 주파수 배수 위상 주파수 검출기를 사용함으로써 위상 고정 루프의 내부 클락 신호의 지터가 감소된다. 또한, 주파수 배수 위상 주파수 검출기를 사용함으로써 클락 및 데이터 복원 회로의 내부 클락 신호의 지터 및 시간 조정된 데이터 신호의 지터가 감소된다.

Description

주파수 배수 기능을 제공하는 위상 주파수 검출기, 상기 위상 주파수 검출기를 포함하는 위상 고정 루프 및 클락 및 데이터 복원 회로{PHASE-FREQUENCY DECECTOR PROVING FREQUENCY MULTIPLYING, PHASE LOCKED LOOP COMPRISING THE PHASE-FREQUENCY DECECTOR, AND CLOCK AND DATA RECOVERY CIRCUIT COMPRISING THE PHASE-FREQUENCY DECECTOR}
아래의 실시예들은 위상 주파수 검출기에 관한 것이다.
주파수 배수 기능을 제공하는 위상 주파수 검출기, 상기의 위상 주파수 검출기를 포함하는 위상 고정 루프 및 상기의 위상 주파수 검출기를 포함하는 클락 및 데이터 복원 회로가 개시된다.
일반적으로 위상 고정 루프(Phase Looked Loop; PLL) 또는 클락 및 데이터 복원(Clock and Data Recovery; CDR) 회로 내에서 주파수 배수(frequency multiplying) 기능이 요구되는 경우, 상기의 PLL 또는 CDR 회로는 분주기(divider)를 사용하여 주파수 배수를 한다.
그러나, 분주기가 사용될 경우, 분주기 내부의 신호 처리 과정에서 신호가 지연된다. 이러한 지연 시간(즉, 분주 딜레이(dividing delay))은 PLL 및 CDR 회로의 지터(jitter) 특성을 저하시킬 수 있으며, PLL 및 CDR 회로의 정확도를 저하시킬 수 있다. 따라서, 분주기를 사용하지 않고 주파수 배수를 수행하는 PLL 및 CDR 회로가 요구된다.
위상 주파수 검출기(Phase-Frequency Detector; PFD) 내에 분주 기능이 추가될 경우 상기의 PFD를 사용하는 PLL 및 CDR 회로의 루프(loop)의 정확도가 향상될 수 있다.
한국공개특허 제10-2008-0016179호(공개일 2008년 2월 21일)에는, 위상 주파수 검출기를 포함하며, 클락을 채배(multiple)하는 장치가 개시되었다. 상기의 한국공개특허는 입력 클락을 N 배 체배하며, 입력 클락의 체배비가 증가하는 경우라도 입력 클락 및 출력 클락의 위상 및 주파수 차가 누적되지 않게하는 구성을 개시한다. 또한, 상기 장치의 클락 체배기는 출력 클락이 입력 클락보다 빠른 경우에는 누적된 지터를 제거할 수 있다.
본 발명의 일 실시예는 주파수 배수 기능을 제공하는 위상 주파수 검출기를 제공할 수 있다.
본 발명의 일 실시예는 주파수 배수 위상 주파수 검출기를 사용하는 위상 고정 루프를 제공할 수 있다.
본 발명의 일 실시예는 주파수 배수 위상 주파수 검출기를 사용하는 클락 및 데이터 복원 회로를 제공할 수 있다.
본 발명의 일 측에 따르면, n 개의 플립-플롭들 - n은 3 이상의 정수임 - 및 리셋부를 포함하고, 상기 n 개의 플립-플롭들 중 제1 플립-플롭은 제1 클락 신호의 특정 에지가 입력되면 제2 논리로 세트되는 업 신호를 출력하고, 상기 n 개의 플립-플롭들 중 직렬로 연결된 제2 플립-플롭 내지 제n 플립-플롭은 제2 클락 신호의 상기 특정 에지가 n-1번 입력되면 제2 논리로 세트되는 다운 신호를 출력하고, 상기 리셋부는 상기 업 신호 및 상기 다운 신호가 모두 제2 논리이면, 상기 업 신호 및 상기 다운 신호가 모두 제1 논리가 되도록 상기 n 개의 플립-플롭들 각각을 리셋시키는, 위상 주파수 검출기가 제공된다.
상기 n 개의 플립-플롭들 각각의 리셋 포트 R들은 각각 상기 리셋부의 출력 포트와 연결될 수 있다.
상기 제1 플립-플롭의 입력 포트 및 제2 플립 플롭의 입력 포트 D는 전원 VDD와 연결될 수 있다.
상기 제1 플립-플롭의 클락 포트 CK에는 상기 제1 클락 신호가 입력되고, 상기 제1 플립-플롭의 출력 포트 Q는 상기 리셋부의 제1 입력 포트와 연결될 수 있다.
상기 제2 플립-플롭 내지 상기 제n 플립-플롭 각각의 클락 포트 CK들에는 각각 상기 제2 클락 신호가 입력될 수 있다.
상기 n 개의 D-플립-플롭들 중 제k 플립-플롭의 출력 포트 Q는 제k+1 플립-플롭의 입력 포트 D와 연결될 수 있다. - k는 2 이상 n - 1 이하의 정수임 -.
상기 제n 플립-플롭의 출력 포트 Q는 상기 리셋부의 제2 입력 포트와 연결될 수 있다.
상기 n 개의 플립-플롭들 각각은 D 플립-플롭일 수 있다.
상기 제2 클락 신호의 주파수는 상기 제1 클락 신호의 주파수의 n - 1 배일 수 있다.
상기 제1 플립-플롭의 출력 포트 Q는 상기 제2 클락 신호의 위상이 상기 제1 클락 신호의 위상보다 느리다는 것을 나타내는 업 신호를 출력할 수 있고, 상기 제 n 플립-플롭의 출력 포트 Q는 상기 제2 클락 신호의 위상이 상기 제1 클락 신호의 위상보다 빠르다는 것을 나타내는 다운 신호를 출력할 수 있다.
상기 위상 주파수 검출기는 상기 제1클락 신호가 상기 제1 플립-플롭에 의해 샘플링되는 시점 및 상기 제n-1 플립-플롭이 출력하는 신호가 상기 제n 플립-플롭에 의해 샘플링되는 시점을 비교하여 상기 업 신호의 값 및 상기 다운 신호의 값을 결정할 수 있다.
상기 위상 주파수 검출기는 상기 하나 이상의 플립-플롭들 중 제3 플립-플롭 내지 제n 플립-플롭 중 하나의 플립-플롭의 입력 포트 D를 상기 전원 VDD와 연결함으로써 상기 위상 주파수 검출기의 주파수 배수 개수(frequency multiplying ratio)를 조절할 수 있다.
본 발명의 다른 일 측에 따르면, 업 신호 및 다운 신호를 입력받아 상기 업 신호 및 상기 다운 신호에 기반하여 제어 전압을 조절하는 전하 펌프, 상기 제어 전압에 비례하는 주파수를 갖는 클락 신호를 출력하는 전압 제어 발진기 - 상기 클락 신호의 주파수는 기준 클락 신호의 주파수의 m 배이고, m은 2 이상의 정수임 - 및 상기 기준 클락 신호 및 상기 클락 신호를 입력받아 상기 클락 신호의 주파수가 상기 기준 클락 신호의 주파수의 m 배가 되도록 상기 업 신호의 값 및 상기 다운 신호의 값을 조절하여 출력하는 주파수 배수 위상 주파수 검출기를 포함하는, 위상 고정 루프가 제공된다.
상기 주파수 배수 위상 주파수 검출기는, n 개의 플립-플롭들 - n은 m+1임 - 및 리셋부를 포함할 수 있다.
상기 n 개의 플립-플롭들 중 제1 플립-플롭은 상기 업 신호를 출력할 수 있다.
상기 n 개의 플립-플롭들 중 직렬로 연결된 제2 플립-플롭 내지 제n 플립-플롭은 상기 다운 신호를 출력할 수 있다.
상기 리셋부는 상기 업 신호 및 상기 다운 신호가 모두 제2 논리이면, 상기 n 개의 플립-플롭들 각각을 리셋시킬 수 있다.
상기 주파수 배수 위상 주파수 검출기는, 상기 기준 클락 신호의 특정 에지가 입력되면 상기 업 신호의 값을 제1 논리에서 제2 논리로 변경할 수 있고, 상기 클락 신호의 상기 특정 에지가 상기 m 번 입력되면 상기 다운 신호의 값을 제1 논리에서 제2 논리로 변경할 수 있고, 상기 업 신호의 값 및 상기 다운 신호의 값이 모두 제2 논리이면 상기 업 신호의 값 및 상기 다운 신호의 값을 모두 제1 논리로 변경할 수 있다.
상기 전하 펌프는, 상기 업 신호의 값이 제2 논리이면 상기 제어 전압을 증가시킬 수 있고, 상기 다운 신호의 값이 제2 논리이면 상기 제어 전압을 감소시킬 수 있다.
상기 위상 고정 루프는, 제어 전압을 제공하는 캐패시터를 더 포함할 수 있다.
상기 전하 펌프는 상기 캐패시터에 전류를 공급함으로써 상기 제어 전압을 증가시킬 수 있고, 상기 캐패시터로부터 전류를 빼냄으로써 상기 제어 전압을 감소시킬 수 있다.
상기 클락 신호의 상승 엣지는 상기 기준 클락 신호의 상승 엣지에 비해 지연되지 않을 수 있다.
본 발명의 또 다른 일 측에 따르면, 제1 업 신호 및 제1 다운 신호를 입력받아 상기 제1 업 신호 및 상기 제1 다운 신호에 기반하여 제어 전압을 조절하는 제1 전하 펌프, 제2 업 신호 및 제2 다운 신호를 입력받아 상기 제2업 신호 및 상기 제2 다운 신호에 기반하여 상기 제어 전압을 조절하는 제2 전하 펌프, 상기 제어 전압에 비례하는 주파수를 갖는 클락 신호를 출력하는 전압 제어 발진기 - 상기 클락 신호의 주파수는 기준 클락 신호의 주파수의 m 배이고, m은 2 이상의 정수임 -, 상기 기준 클락 신호 및 상기 클락 신호를 입력받아 상기 클락 신호의 주파수가 상기 기준 클락 신호의 주파수의 m 배가 되도록 상기 제1 업 신호의 값 및 상기 제1 다운 신호의 값을 조절하여 출력하는 주파수 배수 위상 주파수 검출기 및 상기 클락 신호 및 데이터 신호를 입력받아 상기 데이터를 상기 클락 신호에 동기화시킨 시간 조정된 데이터 신호를 출력하고, 상기 클락 신호 및 상기 데이터 신호 간의 위상차에 기반하여 상기 제2 업 신호의 값 및 상기 제2 다운 신호의 값을 조절하여 출력하는 위상 검출기를 포함하는, 클락 및 데이터 복원 회로가 제공된다.
상기 주파수 배수 위상 주파수 검출기는, n 개의 플립-플롭들 - n은 m+1임 - 및 리셋부를 포함할 수 있다.
상기 n 개의 플립-플롭들 중 제1 플립-플롭은 상기 제1 업 신호를 출력할 수 있다.
상기 n 개의 플립-플롭들 중 직렬로 연결된 제2 플립-플롭 내지 제n 플립-플롭은 상기 제1 다운 신호를 출력할 수 있다.
상기 리셋부는 상기 업 신호 및 상기 다운 신호가 모두 제2 논리이면, 상기 n 개의 플립-플롭들 각각을 리셋시킬 수 있다.
상기 제어 전압은 제1 부분 제어 전압 및 제2 부분 제어 전압의 합일 수 있다.
상기 제1 전하 펌프는 상기 제1 부분 제어 전압을 조절할 수 있다.
상기 제2 전하 펌프는 상기 제2 부분 제어 전압을 조절할 수 있다.
상기 주파수 배수 위상 주파수 검출기는, 상기 기준 클락 신호의 특정 에지가 입력되면 상기 제1 업 신호의 값을 제1 논리에서 제2 논리로 변경할 수 있고, 상기 클락 신호의 상기 특정 에지가 상기 m 번 입력되면 상기 제1 다운 신호의 값을 제1 논리에서 제2 논리로 변경할 수 있고, 상기 업 신호의 값 및 상기 다운 신호의 값이 모두 제2 논리이면 상기 제1 업 신호의 값 및 상기 제1 다운 신호의 값을 모두 제1 논리로 변경할 수 있다.
상기 제1 전하 펌프는 상기 제1 업 신호의 값이 제2 논리 이면 상기 제어 전압을 증가시킬 수 있고, 상기 제1 다운 신호의 값이 제2 논리이면 상기 제어 전압을 감소시킬 수 있다.
상기 제2 전하 펌프는 상기 제2 업 신호의 값이 제2 논리 이면 상기 제어 전압을 증가시킬 수 있고, 상기 제2 다운 신호의 값이 제2 논리이면 상기 제어 전압을 감소시킬 수 있다.
상기 클락 신호의 상승 엣지는 상기 기준 클락 신호의 상승 엣지에 비해 지연되지 않을 수 있다.
상기 위상 검출기는, 상기 클락 신호의 하강 에지 및 상승 에지의 사이에 상기 데이터 신호가 천이되면 상기 제2 업 신호의 값을 제2 논리로 세트할 수 있고, 상기 클럭의 상승 에지 및 하강 에지의 사이에 상기 데이터 신호의 천이되면 상기 제2 다운 신호의 값을 제2 논리로 세트할 수 있다.
주파수 배수 기능을 제공하는 위상 주파수 검출기가 제공된다.
주파수 배수 위상 주파수 검출기를 사용하여 내부 클락 신호의 지터를 감소시키는 위상 고정 루프가 제공된다.
주파수 배수 위상 주파수 검출기를 사용하여 내부 클락 신호의 지터 및 시간 조정된 데이터 신호의 지터를 감소시키는 클락 및 데이터 복원 회로가 제공된다.
도 1은 PLL의 구조도이다.
도 2는 PFD의 회로도이다.
도 3은 분주기의 지연 시간으로 인한 REF 및 CLK 간의 위상 차이를 설명한다.
도 4는 본 발명의 일 실시예에 따른 2 배 주파수를 비교하는 PFD의 회로도이다.
도 5는 본 발명의 일 예에 따른 2 배 주파수를 비교하는 PFD의 동작 파형을 도시한다.
도 6은 본 발명의 일 예에 따른 m 배 주파수를 비교하는 PFD의 회로도이다.
도 7은 본 발명의 일 실시예에 따른 주파수 배수 PFD를 사용하는 PLL의 구조도이다.
도 8은 CDR 회로를 설명하는 개념도이다.
도 9는 본 발명의 일 실시예에 따른 주파수 배수 PFD를 사용하는 CDR 회로의 구조도이다.
도 10은 본 발명의 일 예에 따른 플립-플롭의 대체를 설명한다.
도 11은 본 발명의 일 예에 따른 주파수 배수 PFD의 넷 전하 변화를 나타낸다.
도 12는 주파수 차이에 따른 주파수 배수 PFD의 넷 전하 변화를 나타낸다.
이하에서, 본 발명의 일 실시예를, 첨부된 도면을 참조하여 상세하게 설명한다. 그러나, 본 발명이 실시예들에 의해 제한되거나 한정되는 것은 아니다. 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.
하기에서, "주파수 배수"는 특정한 신호의 주파수를 n 배로 변환시키는 것을 의미하며, "주파수 체배"와 동일한 의미로 사용될 수 있다..
하기의 신호들(예컨대, 기준 클락 신호, 클락 신호, 업 신호 및 다운 신호) 중 일부는 디지털 신호일 수 있다. 디지털 신호는 제1 논리 또는 제2 논리의 값을 가질 수 있다. 제1 논리 및 제2 논리는 서로 상이한 논리 값을 갖는다. 예컨대, 제1 논리가 논리 0을 나타내면, 제2 논리는 논리 1을 나타낸다. 제1 논리가 논리 1을 나타내면, 제2 논리는 논리 0을 나타낸다.
"신호가 출력된다"는 표현은 신호의 값이 "제2 논리"임을 의미할 수 있다. 즉, 어떤 신호가 "제2 논리"의 값을 가질 때 상기의 신호가 특정한 구성 요소로부터 출력되는 것으로 표현될 수 있고, 상기의 신호가 "제1 논리"의 값을 가질 때는 상기 특정한 신호가 출력되지 않는 것으로 표현될 수 있다.
도 1은 PLL의 구조도이다.
PLL(100)은 PFD(110), 전하 펌프(Charge Pump; CP)(120), 전압 제어 발진기(Voltage Controlled Oscillator; VCO)(130) 및 분주기(140)를 포함할 수 있다.
PLL(100)은 외부로부터 입력되는 기준 클락 신호 REF 및 내부의 VCO(130)가 출력하는 신호 VO의 위상 및 주파수를 일치시켜, 반도체의 내부 시스템에 깨끗한 클락 신호 VO를 제공할 수 있다.
REF 보다 더 빠른 신호를 생성하기 위해, 분주기(140)가 VCO(130) 및 PFD(110)의 사이에 배치될 수 있다. VO가 분주기(140)로 입력되며, 분주기(140)는 클락 신호 CLK를 출력할 수 있다. VO는 CLK보다 N 배 빠를 수 있다. 즉, VO의 주파수는 CLK의 주파수의 N 배일 수 있다. 분주기(140)에 의해 REF보다 빠른 CLK가 PFD로 입력될 수 있다..
PFD(110)는 REF 및 CLK를 입력받아, REF 및 CLK가 동일한 주파수 및 위상을 갖도록 업 신호 UP의 값 및 다운 신호 DN의 값을 조절할 수 있다. PFD(110)는 UP 및 DN을 출력한다.
CP(120)는 UP 및 DN을 입력받아, UP 및 DN에 기반하여 제어 전압 CV를 조절할 수 있다. 예컨대, CP(120)는 UP의 값이 제2 논리이면 CV를 증가시킬 수 있고, DN의 값이 제2 논리이면 CV를 감소시킬 수 있다.
VCO(130) CV에 비례하는 주파수를 갖는 VO를 출력할 수 있다. 즉, VO의 주파수는 CV에 비례하도록 VCO(130)에 의해 조절될 수 있다.
도 2는 PFD의 회로도이다.
PFD(110)는 제1 플립-플롭(flip-flop)(210), 제2 플립-플롭(flip-flop)(220) 및 리셋부(230) 를 포함할 수 있다. 제1 플립-플롭(210), 제2 플립-플롭(220)은 각각 D 플립-플롭일 수 있다. 리셋부(230)는 논리곱 게이트일 수 있다.
PFD(110)는 REF 및 CLK이 양 플립-플롭들에 의해 각각 샘플링되는 시점들을 비교하여 UP의 값 및 DN의 값을 결정할 수 있다.
도시된 회로에 따라, PFD(110)는 REF의 특정 에지(예컨대, 상승 에지)가 입력되면 UP의 값을 제1 논리에서 제2 논리로 변경할 수 있고, CLK의 특정 에지(예컨대, 상승 에지)가 입력되면 DN의 값을 제1 논리에서 제2 논리로 변경할 수 있다. PFD(110)는 UP의 값 및 DN의 값이 모두 제2 논리이면, UP의 값 및 DN의 값을 모두 제1 논리로 변경할 수 있다.
도 3은 분주기의 지연 시간으로 인한 REF 및 CLK 간의 위상 차이를 설명한다.
도 1을 참조하여 전술한 것처럼, PLL(100)은 REF보다 빠른 신호인 VO를 생성하기 위해, 분주기(140)를 사용한다. 그러나, 분주기(140)가 VO를 사용하여 CLK를 생성할 때, 생성된 CLK는 VO에 비해 지연된다. 이러한 분주기(140) 자체의 지연 시간이 존재하기 때문에, REF 및 CLK가 PFD(110)에 의해 정확하게 비교되기가 어렵다.
하기에서 설명될 본 발명의 실시예들에서, 분주 기능이 추가된 PFD, 상기의 PFD를 사용함으로써 분주기 없이 기준 주파수보다 더 빠른 주파수를 생성하는 PLL 및 CDR 회로가 개시된다.
도 4는 본 발명의 일 실시예에 따른 2 배 주파수를 비교하는 PFD의 회로도이다.
주파수 배수 PFD(400)는 제1 플립-플롭(410), 제2 플립-플롭(420), 제3 플립-플롭(430) 및 리셋부(440)를 포함한다. 제1 플립-플롭(410), 제2 플립-플롭(420) 및 제3 플립-플롭(430)은 각각 D 플립 플롭일 수 있다. 리셋부(440)는 논리곱 게이트(AND gate)를 포함할 수 있다.
제1 플립-플롭(410), 제2 플립-플롭(420) 및 제3 플립-플롭(430) 각각의 리셋 포트 R들은 리셋부(440)의 출력 포트와 연결된다.
제1 플립-플롭(410) 및 제2 플립-플롭(420) 각각의 입력 포트 D들은 전원 VDD와 연결된다.
제1 플립-플롭(410)의 클락 포트 CK에는 제1 클락 신호가 입력된다. 여기에서, 제1 클락 신호는 기준 클락 신호 REF일 수 있다.
제1 플립-플롭(410)의 출력 포트 Q는 리셋부(440)의 제1 입력 포트와 연결된다.
제2 플립-플롭(420) 및 제3 플립-플롭(430) 각각의 클락 포트 CK들에는 제2 클락 신호가 입력된다. 여기에서, 제2 클락 신호는 클락 신호 CLK이다.
제2 플립-플롭(420)의 출력 포트 Q는 제3 플립-플롭(430)의 입력 포트 D와 연결된다.
제3 플립-플롭(430)의 출력 포트 Q는 리셋부(440)의 제2 입력 포트와 연결된다.
제1 플립-플롭(410)의 출력 포트 Q가 출력하는 신호가 업 신호 UP이고, 제3 플립-플롭(430)의 출력 포트 Q가 출력하는 신호가 다운 신호 DN이다. 또한, 제2 플립-플롭(420)의 출력 포트 Q가 출력하는 신호가 중간 신호 a이다.
도 5는 본 발명의 일 예에 따른 2 배 주파수를 비교하는 PFD의 동작 파형을 도시한다.
도 5에서 주파수 배수 PFD(400)가 출력하는 신호들(REF, CLK, a, DN 및 UP)의 파형들이 도시되었다.
CLK의 주파수가 REF의 주파수의 2 배일 때, 주파수 하강을 나타내는 DN의 신호 폭 및 주파수 상승을 나타내는 UP의 신호 폭이 일정하게 된다.
여기에서, CLK는 도 7을 참조하여 후술될 (분주기를 사용하지 않는) PLL의 VCO로부터 출력되는 신호이다. 따라서, CLK의 주파수가 REF의 주파수의 2 배일 때 PFD(400)를 사용하는 PLL의 주파수 및 위상이 고정된다. 따라서, 주파수 배수 PFD(400)를 사용함으로써 분주기로 인해 발생하는 지연 시간 없이 주파수 배수를 제공하는 PLL이 구현될 수 있다.
상술된 주파수 배수 PFD(400)의 구조는 m 배 주파수를 비교하는 위상 주파수 검출기로 변형될 수 있다. 즉, 주파수 배수 PFD의 주파수 배수 개수(frequency multiplying ration)는 주파수 배수 PFD(400)의 구조를 변경함으로써 조절될 수 있다.
도 6은 본 발명의 일 예에 따른 m 배 주파수를 비교하는 PFD의 회로도이다.
주파수 배수 PFD(600)는 n 개의 플립-플롭들 및 리셋부(650)를 포함한다. 여기에서, n은 3 이상의 정수이며, n은 m+1이다. 즉, 주파수 배수 개수 m이 3일 경우, 주파수 배수 PFD(600)은 4 개의 D-플립-플롭들을 포함한다.
n 개의 플립-플롭들 중 제1 플립-플롭(610), 제2 플립-플롭(620), 제3 플립-플롭(630) 및 제n 플립-플롭(640)이 도시되었다. n 개의 플립-플롭들은 각각 D 플립-플롭일 수 있다. 리셋부(650)는 논리곱 게이트일 수 있다.
제1 플립-플롭(610)은 제1 클락 신호를 입력 받고, 제1 클락 신호의 특정 에지가 입력되면 제2 논리로 세트되는 업 신호를 출력한다. 여기에서, 특정 에지란 상승 에지 또는 하강 에지를 의미할 수 있다.
제2 플립-플롭(620) 내지 제n 플립-플롭(640)은 직렬로 연결되었다. 직렬로 연결된 제2 플립-플롭(620) 내지 제n 플립-플롭(640)은 제2 클락 신호를 입력 받고, 제2 클락 신호의 상기 특정 에지가 n-1번 입력되면 제2 논리로 세트되는 다운 신호를 출력한다.
리셋부(650)는 업 신호 및 다운 신호가 모두 제2 논리이면, 업 신호 및 다운 신호가 모두 제1 논리가 되도록 상기 n 개의 플립-플롭들 각각을 리셋시킨다.
n 개의 플립-플롭들 각각의 리셋 포트 R들은 리셋부(650)의 출력 포트와 연결된다.
n 개의 플립-플롭들 중 제1 플립-플롭(610)의 입력 포트 및 제2 플립-플롭(620)의 입력 포트 D는 전원 VDD와 연결된다.
제1 플립-플롭(610)의 클락 포트 CK에는 제1 클락 신호가 입력된다. 제1 클락 신호는 기준 클락 신호 REF일 수 있다.
제1 플립-플롭(610)의 출력 포트 Q는 리셋부(650)의 제1 입력 포트와 연결된다.
n 개의 플립-플롭들 중 제2 플립-플롭(620) 내지 제n 플립-플롭(640) 각각의 클락 포트 CK들에는 제2 클락 신호가 입력된다. 제2 클락 신호는 클락 신호 CLK일 수 있다.
n 개의 플립-플롭들 중 제k 플립-플롭의 출력 포트 Q는 제k+1 플립-플롭의 입력 포트 D와 연결된다. 여기에서, k는 2 이상 n-1 이하의 정수이다. 예컨대, n이 4일 경우, 제2 플립-플롭(620)의 출력 포트 Q는 제3 플립-플롭(630)의 입력 포트 D와 연결된다. 제3 플립-플롭(630)의 출력 포트 Q는 제4 플립-플롭(즉, 제n 플립-플롭(640)의 입력 포트 D와 연결된다.
제n 플립-플롭의 출력 포트 Q는 리셋부(650)의 제2 입력 포토와 연결될 수 있다.
제1 플립-플롭(610)의 출력 포트 Q는 업 신호 UP를 출력한다. UP(또는, UP의 값이 제2 논리인 것)는 제2 클락 신호의 위상이 제1 클락 신호의 위상보다 느리다는 것을 나타낼 수 있다. 즉, UP(또는, UP의 값이 제2 논리인 것)는 후술될 VCO가 더 빠른 동작을 수행해야한다는 것(즉, 더 빠른 주파수의 제2 클락 신호를 출력해야 한다는 것)을 나타낼 수 있다.
제n 플립-플롭(640)의 출력 포트 Q는 다운 신호 DN을 출력한다. DN(또는, DN의 값이 제2 논리인 것)은 제2 클락 신호의 위상이 제1 클락 신호의 위상보다 빠르다는 것을 나타낼 수 있다. 즉, DN(또는, DN의 값이 제2 논리인 것)은 후술될 VCO가 더 느린 동작을 수행해야한다는 것(즉, 더 느린 주파수의 제2 클락 신호를 출력해야 한다는 것)을 나타낼 수 있다.
n 개의 플립-플롭들 각각은 D 플립-플롭일 수 있다. n 개의 플립-플롭들 각각은 상승 에지(edge) 트리거 플립-플롭일 수 있다.
주파수 배수 PFD(600)의 동작에 의해 제2 클락 신호의 주파수는 제1 클락 신호의 주파수의 m 배(즉, n - 1 배)가 될 수 있다.
주파수 배수 PFD(600)는 제1 클락 신호가 제1 플립-플롭(610)에 의해 샘플링되는 시점 및 제n-1 플립-플롭이 출력하는 신호가 제n 플립-플롭(640)에 의해 샘플링되는 시점을 비교하여 UP의 값 및 DN의 값을 결정할 수 있다.
주파수 배수 PFD(600)는 하나 이상의 플립-플롭들 중 제3 플립-플롭(630) 내지 제n 플립-플롭(640) 중 하나의 플립-플롭의 입력 포트 D를 전원 VDD와 연결함으로써, 주파수 배수 PFD(600)의 주파수 배수 개수를 조절할 수 있다. 예컨대, n이 4일 때, 제3 플립-플롭(630)의 입력 포트 D가 (제2 플립-플롭(620)의 출력 포트 Q 대신) 전원 VDD와 연결되면, 주파수 배수 PFD(600)는 2 배 주파수를 비교하는 PFD로 동작할 수 있다. 따라서, 주파수 배수 PFD(600)의 주파수 배수 개수 m은 동적으로 조절될 수 있으며, 분주가를 사용하지 않고도 제1 클락 신호(즉, REF)보다 m 배 빠른 제2 클락 신호(즉, CLK)가 획득될 수 있다.
도 7은 본 발명의 일 실시예에 따른 주파수 배수 PFD를 사용하는 PLL의 구조도이다.
PLL(700)은 주파수 배수 PFD(600), CP(720) 및 VCO(730)을 포함한다.
CP(720)는 주파수 배수 PFD(600)로부터 업 신호 UP 및 다운 신호 DN을 입력받아 UP 및 DN에 기반하여 제어 전압 CV를 조절한다.
VCO(730)는 CV에 비례하는 주파수를 갖는 클락 신호 CLK를 출력한다. 여기에서, 주파수 배수 PFD(600)의 주파수 배수 개수는 m이고, CLK의 주파수는 기준 클락 신호 REF의 m 배이다. m은 2 이상의 정수이다. 즉, REF의 주파수가 x Hz일 경우, CLK의 주파수는 mx Hz이다.
주파수 배수 PFD(600)는 REF 및 CLK를 입력받아 CLK의 주파수가 REF의 주파수의 m 배가 되도록 UP의 값 및 DN의 값을 조절하여 출력한다. 도 6을 참조하여 전술된 것처럼 REF는 제1 클락 신호일 수 있다. CLK는 제2 클락 신호일 수 있다. UP은 제1 플립-플롭(610)의 출력 포트 Q로부터 출력되는 신호일 수 있다. DN은 제n 플립-플롭(640)의 출력 포트 Q로부터 출력되는 신호일 수 있다.
예컨대, 주파수 배수 PFD(600)는 REF의 특정 에지가 입력되면 UP의 값을 제1 논리에서 제2 논리로 변경할 수 있다. 또한, 주파수 배수 PFD(600)는 CLK의 특정 에지가 m 번 입력되면 DN의 값을 제1 논리에서 제2 논리로 변경할 수 있다. 여기서, 특정 에지는 상승 에지 및 하강 에지 중 하나를 의미할 수 있다.
주파수 배수 PFD(600)는 UP의 값 및 DN의 값이 모두 제2 논리이면, UP의 값 및 DN의 값을 모두 제1 논리로 변경할 수 있다. 또한, UP의 값 또는 DN의 값이 제2 논리로 변경되었을 때, 변경된 제2 논리의 값은 특정한 시간(예컨대, REF 또는 CLK의 1 클럭) 동안 유지되거나, 특정한 이벤트(예컨대, REF 또는 CLK의 하강 에지)가 발생할 때까지 유지될 수 있다. 이후, UP의 값 또는 DN의 값은 다시 제1 논리로 돌아올 수 있다.
CP(720)는 UP의 값이 제2 논리이면 CV를 증가시킬 수 있으며, DN의 값이 제2 논리이면 CV를 감소시킬 수 있다. 또는, CP(720)는 UP의 값이 제2 논리고, DN의 값이 제1 논리이면 CV를 증가시킬 수 있으며, UP의 값이 제1 논리고, DN의 값이 제2 논리이면 CV를 감수시킬 수 있다.
PLL(700) 또는 CP(720)는 캐패시터(도시되지 않음)을 더 포함할 수 있다.
캐패시터의 일 단은 CP(720)의 출력 단 및 VCO(730)의 입력 단 사이에 연결될 수 있다. 캐패시터의 다른 일 단은 그라운드(ground)와 연결될 수 있다.
CP(720)는 캐패시터에 전류를 공급함으로써 CV를 증가시킬 수 있으며, 캐패시터로부터 전류를 빼냄으로써 CV를 감소시킬 수 있다.
상술된 것처럼, PLL(700)은 분주기를 사용하지 않을 수 있다. 따라서, PLL(700)에 의해 REF 및 CLK의 위상은 동일하게 조절될 수 있다. 즉, CLK의 상승 엣지는 REF의 상승 엣지에 비해 지연되지 않는다.
앞서 도 1 내지 도 7을 참조하여 설명된 본 발명의 일 실시예에 따른 기술적 내용들이 본 실시예에도 그대로 적용될 수 있다. 따라서 보다 상세한 설명은 이하 생략하기로 한다.
도 8은 CDR 회로를 설명하는 개념도이다.
CDR 회로는 유선 데이터 링크(link)에 사용되는 회로이다.
송신 시스템에서 수신 시스템으로 데이터가 전송될 때, 데이터 전송 선로(data transmission line)의 로우 패스 필터(Low Pass Filter; LPF) 특성으로 인해 왜곡된 데이터가 송신 시스템으로 전달될 수 있다. CDR 회로는 이러한 왜곡된 데이터를 복원하기 위해 사용될 수 있다.
도 8에서, 데이터 전송 선로의 LPF 특성으로 인해, 수신 시스템으로 전송된 데이터 신호는 왜곡되었다. 왜곡된 데이터 신호는 클록 복원 회로(clock recovery circuit)(810) 및 결정 회로(decision circuit)(820)로 입력 된다. 클록 복원 회로(810)는 왜곡된 데이터 신호에 기반하여 데이터에 동기화된 클락 신호를 복원한다. 클록 복원 회로(810)는 복원된 클락 신호를 결정 회로(820)로 인가한다. 결정 회로(720)는 왜곡된 데이터 신호 및 복원된 클락 신호를 사용하여 데이터를 복원한다.
일반적으로, 수신 시스템으로 전송되는 데이터는 비제로 복귀 신호(Non Return to Zero; NRZ)의 형태로 전송된다. 따라서, 이론적으로는, 수신 시스템으로 전송된 데이터는 특정한 주파수 성분을 갖고 있지 않다. 따라서, NRZ의 형태로 전송된 수신 데이터에 대해 클록 복원을 적용하는 것은 용이하지 않다.
도 9는 본 발명의 일 실시예에 따른 주파수 배수 PFD를 사용하는 CDR 회로의 구조도이다.
CDR 회로(900)는 주파수 배수 PFD(600), 제1 CP(910), 위상 검출기(Phase Detector; PD)(920), 제2 CP(930) 및 VCO(940)를 포함한다.
CDR 회로(900)은 PLL 파트 및 데이터 복원 루프로 구성될 수 있다. PLL 파트는 도 9의 상단의 구성요소들(즉, PFD(600), 제1 CP(910) 및 VCO(940))을 포함할 수 있다. 데이터 복원 루프는 도 9의 하단의 구성요소들(즉, PD(920), 제2 CP(930) 및 VCO(940))을 포함할 수 있다.
제1 CP(910)는 제1 업 신호 UP1 및 제1 다운 신호 DN1을 입력받아 UP1 및 DN1에 기반하여 제어 전압 CV를 조절한다.
제2 CP(930)는 제2 업 신호 UP2 및 제2 다운 신호 DN2을 입력받아 UP2 및 DN2에 기반하여 CV를 조절한다.
CV는 제1 부분 제어 전합 CV1 및 제2 부분 제어 전압 CV2의 합일 수 있다.
제1 CP(910)는 UP1 및 DN1에 기반하여 CV1을 조절할 수 있다. 제2 CP(930)는 UP2 및 DN2에 기반하여 CV2를 조절할 수 있다. 예컨대, 제1 CP(910)는 UP1의 값이 제2 논리이면, CV1(또는, CV)를 증가시킬 수 있고, DN1의 값이 제2 논리이면 CV1(또는, CV)를 감소시킬 수 있다. 또는, 제1 CP(910)는 UP1의 값이 제2 논리고 DN1의 값이 제1 논리이면 CV1(또는, CV)를 증가시킬 수 있으며, UP1의 값이 제1 논리고 DN1의 값이 제2 논리이면 CV1(또는, CV)를 감소시킬 수 있다. 제2 CP(930)는 UP2의 값이 제2 논리이면, CV2(또는, CV)를 증가시킬 수 있고, DN2의 값이 제2 논리이면 CV2(또는, CV)를 감소시킬 수 있다. 또는, 제2 CP(930)는 UP2의 값이 제2 논리고 DN2의 값이 제1 논리이면 CV2(또는, CV)를 증가시킬 수 있으며, UP2의 값이 제1 논리고 DN2의 값이 제2 논리이면 CV2(또는, CV)를 감소시킬 수 있다.
PLL(700) 또는 제1 CP(910)는 제1 캐패시터(도시되지 않음)을 더 포함할 수 있다. 제1 캐패시터의 일 단은 제1 CP(910)의 출력 단 및 VCO(940)의 입력 단 사이에 연결될 수 있다. 제1 캐패시터의 다른 일 단은 그라운드(ground)와 연결될 수 있다. 제1 CP(910)는 제1 캐패시터에 전류를 공급함으로써 CV1을 증가시킬 수 있으며, 제1 캐패시터로부터 전류를 빼냄으로써 CV1을 감소시킬 수 있다.
PLL(700) 또는 제2 CP(930)는 제1 캐패시터(도시되지 않음)을 더 포함할 수 있다. 제2 캐패시터의 일 단은 제2 CP(930)의 출력 단 및 VCO(940)의 입력 단 사이에 연결될 수 있다. 제2 캐패시터의 다른 일 단은 그라운드(ground)와 연결될 수 있다. 제2 CP(930)는 제2 캐패시터에 전류를 공급함으로써 CV2를 증가시킬 수 있으며, 제2 캐패시터로부터 전류를 빼냄으로써 CV2를 감소시킬 수 있다.
VCO(940)는 CV에 비례하는 주파수를 갖는 클락 신호 CLK를 출력한다. 주파수 배수 PFD(600)의 주파수 배수 개수는 m이고, CLK의 주파수는 기준 클락 신호 REF의 m 배이다. m은 2 이상의 정수이다. 즉, REF의 주파수가 x Hz일 경우, CLK의 주파수는 mx Hz이다.
주파수 배수 PFD(600)는 REF 및 CLK를 입력받아 CLK의 주파수가 REF의 주파수의 m 배가 되도록 UP1의 값 및 DN1의 값을 조절하여 출력한다. 도 6을 참조하여 전술된 것처럼 REF는 제1 클락 신호일 수 있다. CLK는 제2 클락 신호일 수 있다. UP1은 제1 플립-플롭(610)의 출력 포트 Q로부터 출력되는 신호일 수 있다. DN1은 제n 플립-플롭(640)의 출력 포트 Q로부터 출력되는 신호일 수 있다.
예컨대, 주파수 배수 PFD(600)는 REF의 특정 에지가 입력되면 UP1의 값을 제1 논리에서 제2 논리로 변경할 수 있다. 또한, 주파수 배수 PFD(600)는 CLK의 특정 에지가 m 번 입력되면 DN1의 값을 제1 논리에서 제2 논리로 변경할 수 있다. 주파수 배수 PFD(600)는 UP1의 값 및 DN1의 값이 모두 제2 논리이면, UP1의 값 및 DN1의 값을 모두 제1 논리로 변경할 수 있다. 여기서, 특정 에지는 상승 에지 및 하강 에지 중 하나의 에지를 의미할 수 있다.
또한, UP1의 값 또는 DN1의 값이 제2 논리로 변경되었을 때, 변경된 제2 논리의 값은 특정한 시간(예컨대, 1 REF 클럭 또는 1 CLK 클럭) 동안 유지되거나, 특정한 이벤트(예컨대, REF 또는 CLK의 하강 에지)가 발생할 때까지 유지될 수 있다. 이후, UP1의 값 또는 DN1의 값은 다시 제1 논리로 돌아올 수 있다.
PD(920)는 REF 및 데이터 신호 DATA를 입력받아 DATA를 CLK에 동기화시킨 시간 조정된(retimed) 데이터 신호를 출력한다. PD(920)는 CLK 및 DATA 간의 위상차에 기반하여 UP2의 값 및 DN2의 값을 조절하여 출력한다.
PD(920)는 CLK의 하강 에지 및 상승 에지의 사이에 DATA가 천이되면 UP2의 값을 제2 논리로 세트할 수 있다. 또한, PD(920)는 CLK의 상승 에지 및 하강 에지의 사이에 DATA가 천이되면 DN2의 값을 제2 논리로 세트할 수 있다. PD(920)는 UP2의 값 및 DN2의 값이 모두 제2 논리이면, UP2의 값 및 DN2의 값을 모두 제1 논리로 변경할 수 있다. 또한, UP2의 값 또는 DN2의 값이 제2 논리로 변경되었을 때, 변경된 제2 논리의 값은 특정한 시간(예컨대, CLK의 1 클럭) 동안 유지되거나, 특정한 이벤트(예컨대, CLK 또는 DATA의 하강 에지)가 발생할 때까지 유지될 수 있다. 이후, UP2의 값 또는 DN2의 값은 다시 제1 논리로 돌아올 수 있다.
CDR 회로(900)는 분주기를 사용하지 않을 수 있다. 따라서, CDR 회로(900)에 의해 REF 및 CLK의 위상은 동일하게 조절될 수 있다. 즉, CLK의 상승 엣지는 REF의 상승 엣지에 비해 지연되지 않는다.
PLL 파트는 기준 클락 신호 REF에 동기화된 클락 신호 CLK를 복원할 수 있다. CLK를 바탕으로, PD(920)는 DATA를 내부 클락 CLK에 동기화하여 수신 시스템에 시간 조정된 DATA를 전달할 수 있다.
상술된 것과 같이, 주파수 배수 PFD(600)는 일반적인 형태의 CDR 회로에 손쉽게 적용될 수 있다. CDR 회로의 PLL이 분주기를 사용할 경우, 분주기에 의해 지연 시간이 발생하고, CLK의 지터가 증가할 수 있다. 따라서, CDR 회로는 주파수 배수 PFD(600)를 사용함으로써 CLK의 지터를 감소시킬 수 있고, CLK의 지터가 감소시킴으로써 CDR 회로의 출력인 시간 조정된 DATA의 지터 역시 감소시킬 수 있다.
앞서 도 1 내지 도 8을 참조하여 설명된 본 발명의 일 실시예에 따른 기술적 내용들이 본 실시예에도 그대로 적용될 수 있다. 따라서 보다 상세한 설명은 이하 생략하기로 한다.
도 10은 본 발명의 일 예에 따른 플립-플롭의 대체를 설명한다.
전술된 실시예에서의 D 플립-플롭들은 다른 플립-플롭들로 치환될 수 있다.
D 플립-플롭(1000)은 SR 플립-플롭(1010)을 포함할 수 있다. 또는, D 플립-플롭(1000)은 SR 플립-플롭(1010)으로 대체될 수 있다.
이 경우, D 플립-플롭(1000)의 입력 포트 D로 입력되는 신호는 SR 플립-플롭(1010)의 입력 포트 S로 입력될 수 있다. SR 플립-플롭(1010)의 입력 포트 R로는 D 플립-플롭(1000)의 입력 포트 D로 입력되는 신호의 인버스(inverse) 신호가 입력될 수 있다.
D 플립-플롭(1000)의 클록 포트 CK로 입력되는 신호는 SR 플립-플롭(1010)의 클록 포트 CK로 입력될 수 있다.
D 플립-플롭(1000)의 출력 포트 Q는 SR 플립-플롭(1010)의 출력 포트 Q로부터 출력되는 신호를 출력할 수 있다. D 플립-플롭(1000)의 출력 포트 Q'는 SR 플립-플롭(1010)의 출력 포트 Q'로부터 출력되는 신호를 출력할 수 있다.
도 11은 본 발명의 일 예에 따른 주파수 배수 PFD의 넷 전하 변화를 나타낸다.
도 11에서, 2 배 주파수를 비교하는 주파수 배수 PFD의 성능을 실험한 결과가 도시되었다. 도 11의 그래프에서, x 축은 시간을 나타낸다. y 축은 넷(net) 전하(charge)를 나타낸다.
그래프에 따르면, 기준 클락 신호 REF의 주파수 및 VCO 클락 CLK의 주파수의 비가 1:2이고, REF 및 CLK의 위상들이 서로 상이할 때, PLL 루프의 전하량이 변화한다는 것이 확인될 수 있다.
도 12는 주파수 차이에 따른 주파수 배수 PFD의 넷 전하 변화를 나타낸다.
도 11에서, 2 배 주파수를 비교하는 주파수 배수 PFD의 성능을 실험한 결과가 도시되었다. 도 11의 그래프에서, x 축은 주기를 나타낸다. y 축은 넷 전하를 나타낸다.
그래프에 따르면, 기준 클락 신호 REF의 주파수와 VOC 클락 CLK의 주파수가 서로 상이할 때, 넷 전하량이 변화한다는 것이 확인될 수 있다.
본 발명의 일 실시예에 따른 방법은 다양한 컴퓨터 수단을 통하여 수행될 수 있는 프로그램 명령 형태로 구현되어 컴퓨터 판독 가능 매체에 기록될 수 있다. 상기 컴퓨터 판독 가능 매체는 프로그램 명령, 데이터 파일, 데이터 구조 등을 단독으로 또는 조합하여 포함할 수 있다. 상기 매체에 기록되는 프로그램 명령은 본 발명을 위하여 특별히 설계되고 구성된 것들이거나 컴퓨터 소프트웨어 당업자에게 공지되어 사용 가능한 것일 수도 있다. 컴퓨터 판독 가능 기록 매체의 예에는 하드 디스크, 플로피 디스크 및 자기 테이프와 같은 자기 매체(magnetic media), CD-ROM, DVD와 같은 광기록 매체(optical media), 플롭티컬 디스크(floptical disk)와 같은 자기-광 매체(magneto-optical media), 및 롬(ROM), 램(RAM), 플래시 메모리 등과 같은 프로그램 명령을 저장하고 수행하도록 특별히 구성된 하드웨어 장치가 포함된다. 프로그램 명령의 예에는 컴파일러에 의해 만들어지는 것과 같은 기계어 코드뿐만 아니라 인터프리터 등을 사용해서 컴퓨터에 의해서 실행될 수 있는 고급 언어 코드를 포함한다. 상기된 하드웨어 장치는 본 발명의 동작을 수행하기 위해 하나 이상의 소프트웨어 모듈로서 작동하도록 구성될 수 있으며, 그 역도 마찬가지이다.
이상과 같이 본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 상기의 실시예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다.
그러므로, 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.
600: 주파수 배수 PFD
700: PLL
720: CP
730: VCO
900: CDR 회로
920: PD

Claims (20)

  1. n 개의 플립-플롭들 - n은 3 이상의 정수임 -; 및
    리셋부
    를 포함하고,
    상기 n 개의 플립-플롭들 중 제1 플립-플롭은 제1 클락 신호의 특정 에지가 입력되면 제2 논리로 세트되는 업 신호를 출력하고,
    상기 n 개의 플립-플롭들 중 직렬로 연결된 제2 플립-플롭 내지 제n 플립-플롭은 제2 클락 신호의 상기 특정 에지가 n-1번 입력되면 제2 논리로 세트되는 다운 신호를 출력하고,
    상기 리셋부는 상기 업 신호 및 상기 다운 신호가 모두 제2 논리이면, 상기 업 신호 및 상기 다운 신호가 모두 제1 논리가 되도록 상기 n 개의 플립-플롭들 각각을 리셋시키는, 위상 주파수 검출기.
  2. 제1항에 있어서,
    상기 n 개의 플립-플롭들 각각의 리셋 포트 R들은 각각 상기 리셋부의 출력 포트와 연결되고,
    상기 제1 플립-플롭의 입력 포트 D 및 제2 플립 플롭의 입력 포트 D는 전원 VDD와 연결되고,
    상기 제1 플립-플롭의 클락 포트 CK에는 상기 제1 클락 신호가 입력되고,
    상기 제1 플립-플롭의 출력 포트 Q는 상기 리셋부의 제1 입력 포트와 연결되고,
    상기 제2 플립-플롭 내지 상기 제n 플립-플롭 각각의 클락 포트 CK들에는 각각 상기 제2 클락 신호가 입력되고,
    상기 n 개의 D-플립-플롭들 중 제k 플립-플롭의 출력 포트 Q는 제k+1 플립-플롭의 입력 포트 D와 연결되고 - k는 2 이상 n - 1 이하의 정수임 -,
    상기 제n 플립-플롭의 출력 포트 Q는 상기 리셋부의 제2 입력 포트와 연결된, 위상 주파수 검출기.
  3. 제1항에 있어서,
    상기 n 개의 플립-플롭들 각각은 D 플립-플롭인, 위상 주파수 검출기.
  4. 제1항에 있어서,
    상기 제2 클락 신호의 주파수는 상기 제1 클락 신호의 주파수의 n - 1 배인, 위상 주파수 검출기.
  5. 제1항에 있어서,
    상기 제1 플립-플롭의 출력 포트 Q는 상기 제2 클락 신호의 위상이 상기 제1 클락 신호의 위상보다 느리다는 것을 나타내는 상기 업 신호를 출력하고, 상기 제 n 플립-플롭의 출력 포트 Q는 상기 제2 클락 신호의 위상이 상기 제1 클락 신호의 위상보다 빠르다는 것을 나타내는 상기 다운 신호를 출력하는, 위상 주파수 검출기.
  6. 제5항에 있어서,
    상기 위상 주파수 검출기는 상기 제1클락 신호가 상기 제1 플립-플롭에 의해 샘플링되는 시점 및 상기 제n-1 플립-플롭이 출력하는 신호가 상기 제n 플립-플롭에 의해 샘플링되는 시점을 비교하여 상기 업 신호의 값 및 상기 다운 신호의 값을 결정하는, 위상 주파수 검출기.
  7. 제1항에 있어서,
    상기 위상 주파수 검출기는 상기 하나 이상의 플립-플롭들 중 제3 플립-플롭 내지 상기 제n 플립-플롭 중 하나의 플립-플롭의 입력 포트 D를 상기 전원 VDD와 연결함으로써 상기 위상 주파수 검출기의 주파수 배수 개수(frequency multiplying ratio)를 조절하는, 위상 주파수 검출기.
  8. 업 신호 및 다운 신호를 입력받아 상기 업 신호 및 상기 다운 신호에 기반하여 제어 전압을 조절하는 전하 펌프;
    상기 제어 전압에 비례하는 주파수를 갖는 클락 신호를 출력하는 전압 제어 발진기 - 상기 클락 신호의 주파수는 기준 클락 신호의 주파수의 m 배이고, m은 2 이상의 정수임 -; 및
    상기 기준 클락 신호 및 상기 클락 신호를 입력받아 상기 클락 신호의 주파수가 상기 기준 클락 신호의 주파수의 m 배가 되도록 상기 업 신호의 값 및 상기 다운 신호의 값을 조절하여 출력하는 주파수 배수 위상 주파수 검출기
    를 포함하고,
    상기 주파수 배수 위상 주파수 검출기는,
    n 개의 플립-플롭들 - n은 m+1임 -; 및
    리셋부
    를 포함하고,
    상기 n 개의 플립-플롭들 중 제1 플립-플롭은 상기 업 신호를 출력하고,
    상기 n 개의 플립-플롭들 중 직렬로 연결된 제2 플립-플롭 내지 제n 플립-플롭은 상기 다운 신호를 출력하고,
    상기 리셋부는 상기 업 신호 및 상기 다운 신호가 모두 제2 논리이면, 상기 n 개의 플립-플롭들 각각을 리셋시키는, 위상 고정 루프
  9. 제8항에 있어서,
    상기 n 개의 플립-플롭들 각각의 리셋 포트 R들은 각각 상기 리셋부의 출력 포트와 연결되고,
    상기 제1 플립-플롭의 입력 포트 D 및 제2 플립 플롭의 입력 포트 D는 전원 VDD와 연결되고,
    상기 제1 플립-플롭의 클락 포트 CK에는 상기 기준 클락 신호가 입력되고,
    상기 제1 플립-플롭의 출력 포트 Q는 상기 리셋부의 제1 입력 포트와 연결되고,
    상기 제2 플립-플롭 내지 상기 제n 플립-플롭 각각의 클락 포트 CK들에는 각각 상기 클락 신호가 입력되고,
    상기 n 개의 D-플립-플롭들 중 제k 플립-플롭의 출력 포트 Q는 제k+1 플립-플롭의 입력 포트 D와 연결되고 - k는 2 이상 n - 1 이하의 정수임 -,
    상기 제n 플립-플롭의 출력 포트 Q는 상기 리셋부의 제2 입력 포트와 연결되고,
    상기 제1 플립-플롭의 출력 포트 Q는 상기 업 신호를 출력하고,
    상기 제n 플립-플롭의 출력 포트 Q는 상기 다운 신호를 출력하는, 위상 고정 루프.
  10. 제8항에 있어서,
    상기 주파수 배수 위상 주파수 검출기는, 상기 기준 클락 신호의 특정 에지가 입력되면 상기 업 신호의 값을 제1 논리에서 제2 논리로 변경하고, 상기 클락 신호의 상기 특정 에지가 상기 m 번 입력되면 상기 다운 신호의 값을 제1 논리에서 제2 논리로 변경하고, 상기 업 신호의 값 및 상기 다운 신호의 값이 모두 제2 논리이면 상기 업 신호의 값 및 상기 다운 신호의 값을 모두 제1 논리로 변경하는, 위상 고정 루프.
  11. 제8항에 있어서,
    상기 전하 펌프는, 상기 업 신호의 값이 제2 논리이면 상기 제어 전압을 증가시키고, 상기 다운 신호의 값이 제2 논리이면 상기 제어 전압을 감소시키는, 위상 고정 루프.
  12. 제8항에 있어서,
    제어 전압을 제공하는 캐패시터
    를 더 포함하고,
    상기 전하 펌프는 상기 캐패시터에 전류를 공급함으로써 상기 제어 전압을 증가시키고, 상기 캐패시터로부터 전류를 빼냄으로써 상기 제어 전압을 감소시키는, 위상 고정 루프.
  13. 제8항에 있어서,
    상기 클락 신호의 상승 엣지는 상기 기준 클락 신호의 상승 엣지에 비해 지연되지 않는, 위상 고정 루프.
  14. 제1 업 신호 및 제1 다운 신호를 입력받아 상기 제1 업 신호 및 상기 제1 다운 신호에 기반하여 제어 전압을 조절하는 제1 전하 펌프;
    제2 업 신호 및 제2 다운 신호를 입력받아 상기 제2업 신호 및 상기 제2 다운 신호에 기반하여 상기 제어 전압을 조절하는 제2 전하 펌프;
    상기 제어 전압에 비례하는 주파수를 갖는 클락 신호를 출력하는 전압 제어 발진기 - 상기 클락 신호의 주파수는 기준 클락 신호의 주파수의 m 배이고, m은 2 이상의 정수임 -;
    상기 기준 클락 신호 및 상기 클락 신호를 입력받아 상기 클락 신호의 주파수가 상기 기준 클락 신호의 주파수의 m 배가 되도록 상기 제1 업 신호의 값 및 상기 제1 다운 신호의 값을 조절하여 출력하는 주파수 배수 위상 주파수 검출기; 및
    상기 클락 신호 및 데이터 신호를 입력받아 상기 데이터를 상기 클락 신호에 동기화시킨 시간 조정된 데이터 신호를 출력하고, 상기 클락 신호 및 상기 데이터 신호 간의 위상차에 기반하여 상기 제2 업 신호의 값 및 상기 제2 다운 신호의 값을 조절하여 출력하는 위상 검출기
    를 포함하고,
    상기 주파수 배수 위상 주파수 검출기는,
    n 개의 플립-플롭들 - n은 m+1임 -; 및
    리셋부
    를 포함하고,
    상기 n 개의 플립-플롭들 중 제1 플립-플롭은 상기 제1 업 신호를 출력하고,
    상기 n 개의 플립-플롭들 중 직렬로 연결된 제2 플립-플롭 내지 제n 플립-플롭은 상기 제1 다운 신호를 출력하고,
    상기 리셋부는 상기 업 신호 및 상기 다운 신호가 모두 제2 논리이면, 상기 n 개의 플립-플롭들 각각을 리셋시키는,, , 클락 및 데이터 복원 회로.
  15. 제14항에 있어서,
    상기 n 개의 플립-플롭들 각각의 리셋 포트 R들은 각각 상기 리셋부의 출력 포트와 연결되고,
    상기 n 개의 플립-플롭들 중 제1 플립-플롭의 입력 포트 D 및 제2 플립 플롭의 입력 포트 D는 전원 VDD와 연결되고,
    상기 제1 플립-플롭의 클락 포트 CK에는 상기 기준 클락 신호가 입력되고,
    상기 제1 플립-플롭의 출력 포트 Q는 상기 리셋부의 제1 입력 포트와 연결되고,
    상기 n 개의 플립-플롭들 중 제2 플립-플롭 내지 제n 플립-플롭 각각의 클락 포트 CK들에는 각각 상기 클락 신호가 입력되고,
    상기 n 개의 D-플립-플롭들 중 제k 플립-플롭의 출력 포트 Q는 제k+1 플립-플롭의 입력 포트 D와 연결되고 - k는 2 이상 n - 1 이하의 정수임 -,
    상기 제n 플립-플롭의 출력 포트 Q는 상기 리셋부의 제2 입력 포트와 연결되고,
    상기 제1 플립-플롭의 출력 포트 Q는 상기 제1 업 신호를 출력하고,
    상기 제n 플립-플롭의 출력 포트 Q는 상기 제1 다운 신호를 출력하는, 클락 및 데이터 복원 회로.
  16. 제14항에 있어서,
    상기 제어 전압은 제1 부분 제어 전압 및 제2 부분 제어 전압의 합이고,
    상기 제1 전하 펌프는 상기 제1 부분 제어 전압을 조절하고,
    상기 제2 전하 펌프는 상기 제2 부분 제어 전압을 조절하는, 클락 및 데이터 복원 회로.
  17. 제14항에 있어서,
    상기 주파수 배수 위상 주파수 검출기는, 상기 기준 클락 신호의 특정 에지가 입력되면 상기 제1 업 신호의 값을 제1 논리에서 제2 논리로 변경하고, 상기 클락 신호의 상기 특정 에지가 상기 m 번 입력되면 상기 제1 다운 신호의 값을 제1 논리에서 제2 논리로 변경하고, 상기 업 신호의 값 및 상기 다운 신호의 값이 모두 제2 논리이면 상기 제1 업 신호의 값 및 상기 제1 다운 신호의 값을 모두 제1 논리로 변경하는, 클락 및 데이터 복원 회로.
  18. 제14항에 있어서,
    상기 제1 전하 펌프는 상기 제1 업 신호의 값이 제2 논리 이면 상기 제어 전압을 증가시키고, 상기 제1 다운 신호의 값이 제2 논리이면 상기 제어 전압을 감소시키고,
    상기 제2 전하 펌프는 상기 제2 업 신호의 값이 제2 논리 이면 상기 제어 전압을 증가시키고, 상기 제2 다운 신호의 값이 제2 논리이면 상기 제어 전압을 감소시키는, 클락 및 데이터 복원 회로.
  19. 제14항에 있어서,
    상기 클락 신호의 상승 엣지는 상기 기준 클락 신호의 상승 엣지에 비해 지연되지 않는, 클락 및 데이터 복원 회로.
  20. 제14항에 있어서,
    상기 위상 검출기는, 상기 클락 신호의 하강 에지 및 상승 에지의 사이에 상기 데이터 신호가 천이되면 상기 제2 업 신호의 값을 제2 논리로 세트하고, 상기 클럭의 상승 에지 및 하강 에지의 사이에 상기 데이터 신호의 천이되면 상기 제2 다운 신호의 값을 제2 논리로 세트하는, 클락 및 데이터 복원 회로.
KR1020110127668A 2011-12-01 2011-12-01 주파수 배수 기능을 제공하는 위상 주파수 검출기, 상기 위상 주파수 검출기를 포함하는 위상 고정 루프 및 클락 및 데이터 복원 회로 KR101430796B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020110127668A KR101430796B1 (ko) 2011-12-01 2011-12-01 주파수 배수 기능을 제공하는 위상 주파수 검출기, 상기 위상 주파수 검출기를 포함하는 위상 고정 루프 및 클락 및 데이터 복원 회로

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020110127668A KR101430796B1 (ko) 2011-12-01 2011-12-01 주파수 배수 기능을 제공하는 위상 주파수 검출기, 상기 위상 주파수 검출기를 포함하는 위상 고정 루프 및 클락 및 데이터 복원 회로

Publications (2)

Publication Number Publication Date
KR20130061386A KR20130061386A (ko) 2013-06-11
KR101430796B1 true KR101430796B1 (ko) 2014-08-18

Family

ID=48859511

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020110127668A KR101430796B1 (ko) 2011-12-01 2011-12-01 주파수 배수 기능을 제공하는 위상 주파수 검출기, 상기 위상 주파수 검출기를 포함하는 위상 고정 루프 및 클락 및 데이터 복원 회로

Country Status (1)

Country Link
KR (1) KR101430796B1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112332837A (zh) * 2020-12-01 2021-02-05 珠海市一微半导体有限公司 一种应用于锁相环的n倍脉宽扩展电路及其锁相环
KR102505654B1 (ko) * 2021-04-01 2023-03-03 한양대학교 산학협력단 하프 레이트 및 쿼터 레이트 위상 검출기

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020017418A (ko) * 2000-08-30 2002-03-07 박종섭 피엘엘（ｐｌｌ）용 위상고정 검출 회로
KR100672033B1 (ko) 2005-10-14 2007-01-19 삼성전자주식회사 두 개의 입력 기준 클럭을 가지는 지연동기루프회로, 이를포함하는 클럭 신호 발생 회로 및 클럭 신호 발생 방법
KR20080016179A (ko) * 2006-08-18 2008-02-21 삼성전자주식회사 클록 체배기 및 클록 체배 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020017418A (ko) * 2000-08-30 2002-03-07 박종섭 피엘엘（ｐｌｌ）용 위상고정 검출 회로
KR100672033B1 (ko) 2005-10-14 2007-01-19 삼성전자주식회사 두 개의 입력 기준 클럭을 가지는 지연동기루프회로, 이를포함하는 클럭 신호 발생 회로 및 클럭 신호 발생 방법
KR20080016179A (ko) * 2006-08-18 2008-02-21 삼성전자주식회사 클록 체배기 및 클록 체배 방법

Also Published As

Publication number Publication date
KR20130061386A (ko) 2013-06-11

Similar Documents

Publication Publication Date Title
US9634678B1 (en) Feedback control system with rising and falling edge detection and correction
US8259890B2 (en) Phase-locked loop circuit and related phase locking method
US6919744B2 (en) Spectrum profile control for a PLL and the like
US8988121B2 (en) Method and apparatus for generating a reference signal for a fractional-N frequency synthesizer
US8779817B2 (en) Spur suppression in a phase-locked loop
CN112042125A (zh) 用于锁相环路中精细控制相位/频率偏移的方法和电路
KR20130140826A (ko) 분수-n 위상 동기 루프(pll)를 위한 레퍼런스 클록 보상
US9577646B1 (en) Fractional phase locked loop (PLL) architecture
EP2571165B1 (en) Accumulator type fractional-n pll synthesizer and control method thereof
US8598929B1 (en) Bitwidth reduction in loop filters used for digital PLLS
US9344269B2 (en) Receiving circuit
US9374038B2 (en) Phase frequency detector circuit
US6526374B1 (en) Fractional PLL employing a phase-selection feedback counter
KR101430796B1 (ko) 주파수 배수 기능을 제공하는 위상 주파수 검출기, 상기 위상 주파수 검출기를 포함하는 위상 고정 루프 및 클락 및 데이터 복원 회로
US6842056B1 (en) Cascaded phase-locked loops
JP5433432B2 (ja) 位相周波数比較器およびシリアル伝送装置
US8432191B2 (en) Phase-locked loop having high-gain mode phase-frequency detector
JP6513535B2 (ja) 自己注入位相同期回路
US10484027B2 (en) Glitch free phase selection multiplexer enabling fractional feedback ratios in phase locked loops
KR101855354B1 (ko) 저주파 동기신호를 생성하는 장치 및 방법
US8788553B1 (en) Method and circuit for providing digital frequency synthesis
KR101547298B1 (ko) 다중위상 출력클록을 가지는 분수배 주파수 합성기 및 이를 이용한 주파수 합성방법
KR101621382B1 (ko) 위상 고정 루프 및 그 인젝션 락킹 방법
TWI502895B (zh) 時脈產生器
Wang et al. A DLL based low-phase-noise clock multiplier with offset-tolerant PFD

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right
FPAY Annual fee payment

Payment date: 20170629

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20180702

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20190624

Year of fee payment: 6