CN112042125A - 用于锁相环路中精细控制相位/频率偏移的方法和电路 - Google Patents

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Abstract

实现方式提供了一种锁相环路(PLL)装置，包括：相位和频率检测器(PFD)与电荷泵(CP)部分；低通滤波器；压控振荡器(VCO)，所述VCO由所述低通滤波器驱动以生成VCO时钟信号；多个分频器，被配置来接收所述VCO时钟信号并分阶段对所述VCO时钟信号进行分频以生成一系列静态分频的VCO时钟信号和动态分频的VCO时钟信号；反馈部分，所述反馈部分包括：第一组件，被配置来接收所述动态分频的VCO时钟信号并生成指示器信号；以及第二组件，被配置来根据所述指示器信号进行多路复用以生成用于所述PFD与CP部分的反馈时钟信号集；以及主相位/频率控制引擎，被配置来断言对至少一个分频器的分频控制和对多路复用网络的多路复用控制。

Description

用于锁相环路中精细控制相位/频率偏移的方法和电路
技术领域
本公开总体上涉及锁相环路(PLL)装置，并且更具体地，涉及动态分频器PLL装置。
背景技术
PLL装置通常分成两类：静态分频器PLL和动态分频器PLL。整数N型PLL通常是静态分频器PLL。分数N型PLL可以是任一种分频器PLL，但通常落入动态分频器PLL的类别。
发明内容
在一个方面，一些实现方式提供了一种锁相环路(PLL)装置，包括：相位和频率检测器(PFD)与电荷泵(CP)部分，所述相位和频率检测器(PFD)与电荷泵(CP)部分被配置来：(i)接收参考时钟信号和反馈时钟信号集，并且(ii)基于所述参考时钟信号与所述反馈时钟信号集之间的差来生成输出信号；低通滤波器，所述低通滤波器被配置来从所述PFD与CP部分接收所述输出信号；压控振荡器(VCO)，所述VCO由所述低通滤波器驱动以生成VCO时钟信号；第一分频器，所述第一分频器被配置来接收所述VCO时钟信号，并且按第一静态因子对所述VCO时钟信号进行分频以生成第一静态分频的VCO时钟信号；第二分频器，所述第二分频器被配置来接收所述第一静态分频的VCO时钟信号，并且按第二静态因子对所述第一静态分频的VCO时钟信号进行进一步分频以生成第二静态分频的VCO时钟信号，所述第二静态分频的VCO时钟信号能够用作所述PLL装置的输出信号；第三分频器，所述第三分频器被配置来接收所述第一静态分频的VCO时钟信号，并且能够在第一动态分频比与第二动态分频比之间对所述第一静态分频的VCO时钟信号进行分频以生成第三静态分频的VCO时钟信号；反馈部分，所述反馈部分包括：第一组件，所述第一组件：(i)由所述VCO时钟信号或具有相位变化但不具有分频的所述VCO时钟信号钟控，并且(ii)被配置来接收所述第三静态分频的VCO时钟信号并生成指示器信号；以及第二组件，所述第二组件被配置来接收所述指示器信号，并且根据所述指示器信号进行多路复用以便以由所述VCO时钟信号而不是由其分频确定的时钟粒度生成用于所述PFD与CP部分的所述反馈时钟信号集；以及主相位/频率控制引擎，所述主相位/频率控制引擎被配置来断言对所述第三分频器的第一分频控制和对所述多路复用网络的第二多路复用控制。
实现方式可包括以下特征中的一者或多者。
所述反馈部分的所述第一组件可包括移位寄存器。所述移位寄存器可被配置来生成生成所述指示器信号，所述指示器信号包括第一指示信号和第二指示信号，其中所述第一指示信号比所述第二指示信号提前一个时钟周期。所述反馈部分的所述第二组件可包括多路复用网络，所述多路复用网生成多个反馈时钟信号以用作驱动所述相位和频率检测器(PFD)与电荷泵(CP)部分的所述反馈时钟信号集。所述相位和频率检测器(PFD)与电荷泵(CP)部分可包括相位和频率检测器(PFD)与电荷泵(CP)的多个实例，相位和频率检测器(PFD)与电荷泵(CP)的每个实例分别接收来自所述反馈时钟信号集的特定反馈信号。
所述反馈部分的所述第一组件可包括多个移位寄存器。所述反馈部分的所述第一组件的每个移位寄存器可由具有相应相移但不具有分频的所述VCO时钟信号钟控，所述相应相移可在所述VCO时钟信号的完整时钟周期内均匀地间隔。
所述反馈部分的所述第二组件可包括多路复用网络，所述多路复用网络被配置来：(i)从所述多个移位寄存器接收所述指示信号；并且(ii)生成多个反馈时钟信号以用作驱动所述相位和频率检测器(PFD)与电荷泵(CP)部分的所述反馈时钟信号集。
所述相位和频率检测器(PFD)与电荷泵(CP)部分可包括相位和频率检测器(PFD)与电荷泵(CP)的多个实例，相位和频率检测器(PFD)与电荷泵(CP)的每个实例分别接收来自所述反馈时钟信号集的特定反馈信号。
所述第一组件可包括相位插值器。所述相位插值器可由具有多个相移但不具有分频的所述VCO时钟信号钟控，所述多个相移在所述VCO时钟信号的完整时钟周期内均匀地间隔，所述相位/频率控制引擎断言对所述相位插值器的插值控制。
所述反馈部分的所述第二组件可包括多路复用网络，所述多路复用网络被配置来：(i)从所述多个移位寄存器接收指示信号；并且(ii)生成多个反馈时钟信号以用作驱动所述相位和频率检测器(PFD)与电荷泵(CP)部分的所述反馈时钟信号集。
所述相位和频率检测器(PFD)与电荷泵(CP)部分可包括相位和频率检测器(PFD)与电荷泵(CP)的多个实例，相位和频率检测器(PFD)与电荷泵(CP)的每个实例分别接收来自所述多个反馈时钟信号的特定反馈信号。
所述反馈部分的所述第二组件可包括多路复用网络，所述多路复用网络被配置来：(i)从所述相位插值器接收指示信号；并且(ii)生成反馈时钟信号以用作驱动所述相位和频率检测器(PFD)与电荷泵(CP)部分的所述反馈时钟信号集。
所述反馈部分的所述第一组件可包括延迟锁定环路。所述延迟锁定环路(DLL)可由具有多个相移但不具有分频的所述VCO时钟信号钟控，所述多个相移在所述VCO时钟信号的完整时钟周期内均匀地间隔，并且所述相位/频率控制引擎断言对所述延迟锁定环路的DLL控制。所述反馈部分的所述第二组件可包括多路复用网络，所述多路复用网络被配置来：(i)从所述延迟锁定环路接收指示信号；并且(ii)生成多个反馈时钟信号以用作驱动所述相位和频率检测器(PFD)与电荷泵(CP)部分的所述反馈时钟信号集。
所述相位和频率检测器(PFD)与电荷泵(CP)部分可包括相位和频率检测器(PFD)与电荷泵(CP)的多个实例，相位和频率检测器与电荷泵的每个实例分别接收来自所述多个反馈时钟信号的特定反馈信号。
所述反馈部分的所述第二组件可包括多路复用网络，所述多路复用网络被配置来：(i)从所述多个移位寄存器接收指示信号；并且(ii)生成反馈时钟信号以用作驱动所述相位和频率检测器(PFD)与电荷泵(CP)部分的所述反馈时钟信号集。
一个或多个实施方式的细节在附图和下面的描述中阐明。其他方面、特征和优点将从描述、附图和权利要求变得显而易见。
附图说明
图1示出静态分频器锁相环路(PLL)装置的示例。
图2示出动态分频器锁相环路(PLL)装置的示例。
图3示出具有相位频率检测器(PFD)与电荷泵(CP)的多个实例的动态分频器PLL装置的示例。
图3A示出在图3的动态分频器PLL装置的操作期间的时序图的示例。
图4示出具有PFD/CP的多个实例的动态分频器PLL装置的另一个示例。
图4A示出在图4的动态分频器PLL装置的操作期间的时序图的示例。
图5示出具有PFD/CP的多个实例的动态分频器PLL装置的又另一个示例。
图6示出动态分频器PLL装置的再另一个示例。
图7示出具有PFD/CP的多个实例的动态分频器PLL装置的再又另一个示例。
图8示出动态分频器PLL装置的再又另一个示例。
相同的参考符号在各个附图中指示相同的元件。
具体实施方式
实现与其他PLL相比具有参考频率的更精细分数倍的分数N型PLL的动态分频器PLL装置可通过整数N型PLL来实现。此外，分数倍可通过动态改变第一分频比上的驻留时间和/或不同于第一分频比的第二分频比上的驻留时间来生成。然而，动态分频器PLL装置的缺点在于：当反馈分频器从第一分频比M改变到第二分频比N时，可能跳过一个或多个压控振荡器(VCO)时钟周期，如PLL装置的相位和频率检测(PFD)部分所见。当PFD部分试图调整到其所遇到的这种频率切换时，PLL装置的校正机制致使PLL装置的输出处的相位具有更大的相位噪声或抖动。这种注入的相位噪声也可称为量化噪声。
本文所公开的实现方式可通过并入反馈部分以在具有更细时间粒度的情况下在时域上跟踪相位变化来减小这种相位噪声。在一些示例中，生成多个反馈时钟信号来共同提供反馈以用于相位/频率比较。在这些示例中，每个反馈信号可驱动相位/频率比较与电荷泵的相应实例。可在更精细时间尺度上(在VCO时钟信号的一个时钟周期内)实现就附加相位延迟或提前进行的相位调整。这是因为反馈信号的多个实例的各种布置可对应于VCO时钟的一个时钟周期内的各种时间位置处的相位变化。换句话讲，在时间上分辨更精细相位变化的能力带来了在VCO时钟信号的一个时钟周期内进行操纵的优势。在其他示例中，相位插值器可通过有利地分辨VCO时钟信号的一个完整时钟周期内的相位变化(延迟或提前)来生成一个反馈时钟信号。在这些示例中，相位/频率检测可按在一个VCO时钟周期内的分辨率更紧密地跟踪期望相位变化，从而抑制因改变动态分频器的分频比而注入的相位噪声。
图1示出静态分频器锁相环路(PLL)装置100的示例。在此示例中，相位和频率检测器(PFD)102被配置来接收参考时钟101和反馈信号110。PFD 102耦接到电荷泵103以基于比较来生成电压信号。然后电压信号被提供给低通滤波器104，所述低通滤波器104通过进行积分和低通滤波来去除高频杂散信号。然后低通滤波器的输出驱动压控振荡器(VCO)105。VCO以一定频率生成输出信号，在一些实例中，所述输出信号可与来自低通滤波器104的电压信号成比例。来自VCO 105的输出信号可称为VCO时钟信号。在此图示中，VCO时钟信号由第一分频器106进行分频以生成驱动分频器107和分频器109的分频VCO时钟信号。此第一分频标示分频比V。分频器107对分频VCO时钟信号进行进一步分频以生成输出信号108。这种进一步分频是按分频比P进行的。同时，在反馈环路中，分频器109按分频比M对分频VCO时钟信号进行分频以生成反馈信号110，然后由PFD 102将反馈信号110与参考101进行比较。
在此示例中，输出信号108的频率由下式给出：
Figure BDA0002625965560000051
VCO时钟信号的频率由下式给出：
Figure BDA0002625965560000052
此示例的PLL装置可产生参考频率的有理数倍。在此实现方式中，如果M/P是整数，则PLL将称为整数N型PLL。如果不是整数，则PLL装置将称为有理数N型PLL。
图2示出动态分频器锁相环路(PLL)装置200的示例。在此示例中，相位和频率检测器(PFD)102被配置来接收参考时钟101和反馈信号210。PFD 102耦接到电荷泵103以基于比较来生成电压信号。然后电压信号被提供给低通滤波器104，所述低通滤波器104通过进行积分和低通滤波来去除高频杂散信号。然后低通滤波器的输出驱动压控振荡器(VCO)105。VCO以一定频率生成输出信号，在一些实例中，所述输出信号可与来自低通滤波器104的电压信号成比例。来自VCO 105的输出信号可称为VCO时钟信号。在此图示中，VCO时钟信号由第一分频器106进行分频以生成驱动分频器107和分频器209的分频VCO时钟信号。此第一分频标示分频比V。分频器107对分频VCO时钟信号进行进一步分频以生成输出信号108。这种进一步分频是按分频比P进行的。同时，在反馈环路中，分频器209按分频比M对分频VCO时钟信号进行分频以生成反馈信号210，然后由PFD 102将反馈信号110与参考101进行比较。在此图示中，分频器209是可在第一分频比M与第二分频比N之间进行分频的动态分频器。如图所示，相位/频率控制引擎211断言对分频器209的分频控制212。分频控制212通常可包括用于从起始分频比切换到结束分频比的逻辑。
在此示例中，如果分频器控制被设定为使得分频器在持续时间a内按比M进行分频并且在持续时间b内按比N进行分频，则在持续时间a+b内的平均频率将为：
Figure BDA0002625965560000061
在这种情形下，VCO频率将由下式给出：
Figure BDA0002625965560000062
如果持续时间b被设定为对应于按N进行的分频的单个时段周期，则当已经对频率进行分频时，PLL输出可被视为具有相位变化而不是频率变化。这样看来，多次执行相位变化可导致净频率变化。
在此图示中，动态分频器PLL的优点和益处是明显的，因为可通过动态改变持续时间a和b来生成在M/P与N/P之间的参考频率的更精细的分数倍和无理数倍。
动态分频器PLL的缺点在于：当反馈分频器从第一分频比M改变到第二分频比N以例如促进输出108处的相位变化时，可能必须添加或跳过一个或多个VCO周期，如PFD 102所遇到的。考虑PLL处于锁定并且分频比被设定为M的情形。然后针对下一个分频器周期，将分频比设定为N＝M+1或M-l。在分频器被设定为M+1的情况下，此操作将使反馈信号210的相位延迟一个VCO时间段，或者相反地，在分频器被设定为M-l的情况下，将使反馈信号的相位提前一个VCO时间段。反馈210周期的相位的延迟/提前将在N＝M+1或M-1个周期结束时出现在PFD的输入处。PLL现在将用于通过适当调整VCO的频率直到参考101和反馈210两者在相位上锁定并且输出108的相位已经延迟或提前一个VCO周期为止来校正所遇到的这个相位差。当PFD 102尝试调整到其所遇到的这种量化相位误差时，PLL的校正机制致使输出108处的相位暂时具有更大的相位扰动(也称为噪声或抖动)。这种扰动也称为量化噪声，其中量子等于在PFD的输入处遇到的相位误差。在这种情况下，在PFD处可见的最小量子为一个VCO周期，因此，量化噪声为一个VCO周期。目标是减小在PFD的反馈输入处所见的这种量化噪声以改进PLL装置的输出时钟信号的噪声性能。
已经开发了数字机制来减轻由于分频比切换引起的量化噪声。例如，可通过Σ-Δ调制技术控制分频器，其中以使得量化噪声转移到更高频域的方式控制分频比之间的颤动。这里，量化噪声没有减小或甚至减弱，而是转移到不太重要的频带。此类技术可并入以下讨论的实施方式中。
通常，Σ-Δ调制可操作用于噪声在频域上可不转移太远的应用，诸如在射频载波解调期间。然而，在例如为串行接口应用生成参考时钟的一些用例中，参考时钟可在100MHz的区域中。数据串行器/解串器(serdes)将具有数MHz的带宽。在此用例中，噪声将需要转移到数十MHz的区域。将100MHz载波频率上的量化噪声转移到偏移超过数十MHz的区域可能不太实际。相反，直接在带内减小量化噪声的方法将更为有益。
为了进行说明，量化噪声将具有等于分频器激励频率的一个时段的最小量子。理论上，如果分频器激励频率增大，则所述量子将减小。例如，如果参考时钟信号的频率被设定为100MHz，输出信号的频率被设定为约500MHz并且VCO的频率被设定为约5GHz，则量子将为200ps(l/5GHz)。每次切换动态分频器(例如，动态分频器209)时，在PFD 102的输入处可期望发生200ps的量子跃迁。因此，在PFD 102的输入处引入200ps的相位误差。这种相位噪声可在其中例如目标性能可具有小于数ps的确定性峰到峰抖动(DJ)要求的高性能PLL装置的输出处造成不可接受或不期望的相位噪声(或抖动)。在一个VCO周期(或时间段)的量子中在PLL输出处引起相位变化可能致使此DJ超过要求。本文所公开的实现方式可有效地减轻此类相位误差。
图3示出具有相位频率检测器(PFD)与电荷泵(CP)的多个实例的动态分频器PLL装置的示例。在此示例中，图1的PFD/CP被分成n个不同的PFD/CP实例，即，PFD 302A至302N以及CP 303A至303N。来自这n个实例(即303A至303N)的每个CP可具有单独的反馈输入。n个实例中的每一个可具有来自图1的PFD/CP的电流的1/n。低通滤波器304对来自所有CP实例的电流进行积分和滤波以生成电压信号。VCO 305耦接到来自低通滤波器304的此电压信号的输出。VCO 305生成可与电压信号成比例的频率信号。然后此VCO输出信号由分频器306按因子V进行分频。分频器306的输出被提供给分频器307，所述分频器307按因子P对频率进行进一步分频以生成输出307A。
分频器306的输出还被提供给分频器(M至N)309。然后此分频输出被输入到移位寄存器308。VCO 305的输出也作为输入提供给移位寄存器308，以用作移位寄存器308的钟控频率。移位寄存器的输出SR0和SR1以VCO的较低分频频率、即fVCO/(V*M)或fVCO/(V*N)进行转换。SR0和SR1延迟1个VCO时钟周期，其中SR0在相位上是较早者且SR1是较晚者。如图3所示，主相位/频率控制引擎311通过分频器控制逻辑312断言对分频器(M至N)309的分频控制。此控制逻辑312可以是可重新配置的逻辑。此分频控制312涉及从按因子M进行分频的第一分频配置到按因子N进行分频的第二分频配置的程序化转变。此程序化转变包括用于转变的精确定时元件。换句话讲，此分频切换将在由相位/频率控制引擎311控制的精确时间时刻发生。在此图示中，相位/频率控制引擎311进一步断言复用控制317，使得复用网络316具有输入SR0(322A)和SR1(322B)以及输出FBK0至FBKn。复用网络将把FBK信号中的每一个连接到SR0或SR1。所有PFD/CP都可连接到一个或另一个，或者它们中的一部分可连接到一个并且其余部分可连接到另一个。引入PFD/CP装置的多个实例来驱动VCO 305允许由相位上的较早者SR0或相位上的较晚者SR1驱动每个实例的不同反馈时钟信号。实际上，此配置将允许将量化噪声从一个VCO时间段减小到等于VCO时段的1/n的分数。这实质上是本发明的要旨。
为了关于各种定时条件和输入条件进一步说明输出反馈，图3A示出当图3的动态分频器PLL装置在SR0和SR1的各种输入下操作时的示例。为了清楚说明且在不失一般性的情况下，忽略分频器、传播路径延迟、PFD/CP失配、电荷泵非线性等以简化附图。所示示例采用从0到7顺序编号的8个(八个)PFD/CP。在图3A的此图示中，这八个实例使用相同的REFERENCE时钟信号(101)。这八个实例联合驱动VCO 305以生成VCO时钟信号321。这八个实例分别取得标记为FBK0至FBK7的反馈输入。图3A(a)示出当PFD/CP中的一半(即，4个)连接到SR0并且其余一半连接到SR1时VCO时钟的位置。因为PFD/CP中的一半调整到使VCO产生其中使分频反馈时钟与参考信号在相位上对齐(即，使SR0与REFERENCE对齐)的信号，并且另一半使SR1与REFERENCE对齐，所以将以使得REFERENCE时钟位于VCO时钟的两个边缘之间的方式将VCO时钟对齐。如图所示，SR0(322A)的位置将领先于REFERENCE半个周期，并且SR1(322B)将滞后于REFERENCE半个周期。在子图(a)和后续子图中，SR0和SR1的边缘出现在VCO时钟波形上分别标示为0和1。
下面描述相对于REFERENCE信号对VCO进行相位延迟的方法。作为起始点，当所有八个(8个)PFD/CP都连接到SR1(322B)时，VCO信号321将呈现其自身，如子图(b)所示。在此特定实例中，SR0比REFERENCE信号提前一个VCO周期；并且SR1与REFERENCE时钟101对齐。由于所有PLL时钟都源自VCO，因此在忽略分频器、缓冲器、时钟分布等延迟的情况下，输出108也将与SR0对齐，即，将处于领先REFERENCE信号一个VCO时段的相位处。
从子图(b)向前，VCO时钟信号321及其衍生物(包括输出108)可相对于REFERENCE时钟101相位延迟，因为通过将PFD/CP的更多实例从SR1连接到SR0以使得PFD/CP的更多实例连接到SR0而不是SR0，PFD/CP的反馈输入从SR1(如b中所示)顺序移动到SR0(如j中所示)。如子图(c)至子图(j)所示，对于将PFD/CP输入从SR1移动到SR0的每个步骤，VCO的相位都延迟VCO周期的1/8。子图(j)中示出当所有PFD/CP都连接到SR0(322A)时VCO时钟信号321的相位。在此位置处，SR0(322A)与REFERENCE时钟101对齐，而SR1(322B)相位延迟一个VCO时钟周期。在此相位延迟反馈过程中，相位调整的粒度与可从SR0和SR1中的一者设定到SR0和SR1中的另一者的PFD/CP实例的最小数量相关。相位调整的速度可取决于在一个特定VCO时钟周期中可从SR0和SR1中的一者设定到SR0和SR1中的另一者的PFD/CP实例的数量。
此时，如果仍然需要进一步的相位延迟，则可同时采取两个动作。第一，可针对一个REFERENCE时钟周期将分频器比从M增大到M+l。由于按此分频比增大来生成SR0和SR1需要额外的VCO时钟周期，因此SR0和SR1将滞后于REFERENCE时钟101一个VCO时钟周期，如子图(k)所示。第二，在对分频比进行改变的同时，如果将所有PFD/CP都从SR0切换到SR1，则VCO时钟信号将经历一个完整时钟周期提前，如子图(l)所示。为了进行说明，在子图(j)和子图(l)中显示SR0和SR1相对于REFERENCE信号的位置。SR0和SR1在相位上的位置是相同的；但所有PFD都从子图(j)中的SR0连接到子图(l)中的SR1。现在，可实现进一步的分数时段相位延迟，如(m)中所示，其中一个PFD/CP连接到SR0，从而将VCO的相位延迟VCO周期的1/8。值得注意的是，从(b)中所示的起始位置到(m)中所示的位置，PLL时钟已经相对于REFERENCE信号相移VCO周期的1/8，如图3A的时序图上的竖直虚线所展示。
VCO的相位提前也可通过执行与上面已经描述的操作相反的操作来实现。换句话讲，如果将所有PFD/CP都连接到SR0并且然后以增量方式将PFD/CP的更多实例连接到SR1，则通过从SR0连接到SR1的PFD/CP实例的每个增量实现相位提前。如果期望大于一个VCO周期的相位提前，则可实施图3A(k)和图3A(1)中所示的步骤，只是要将分频器设定为针对一个分频器周期按因子M-1进行分频。
通过预定序列的相位滞后和相位提前，可在具有精细的粒度和减弱的量化噪声的情况下操纵PLL的输出处的频率。作为一个示例，在扩展频谱时钟应用中，可使相位连续延迟达一定时间段，以使输出处的频率斜降至标称值的大约-0.5％，然后使频率斜升回至标称值。使频率连续斜降和回升将在更宽的带内使输出的频谱能量扩展并且实现扩展频谱钟控。作为另一个示例，可使PLL输出的相位连续斜升或斜降以提供频率自标称值开始的增量变化。此功能将在校准已知具有宽的制造公差的MEMS振荡器的频率方面有用。作为第三示例，可改变输出的相位以跟踪可在串行数据捕获应用中使用的另一个外部信号。实际上，本发明存在许多有用的应用。
在另一修改中，代替仅取得VCO的一个输出，可从VCO取得复数P个相位。不是将PFD/CP连接到相隔一个VCO周期的反馈信号，即移位寄存器的输出，如图3所示，而是可将PFD/CP单独连接到相隔VCO周期/p的反馈信号，如图4所示，其中p是相位数。在此示例中，相位阶跃的量子减小，从而实现量化噪声的相应降低。这里，与具有各自由VCO时钟信号的各种p个相位钟控的多个M-N分频器相比，更有利的是使用单个分频时钟，所述单个分频时钟然后通过由精细粒度的VCO相位钟控的多个移位寄存器进行相移。使移位寄存器408A至408N同步的奇异相位/频率控制引擎311证明了基于单个分频时钟进行操作的这种优势。此相位/频率控制引擎311进一步控制用于奇异分频器(M至N)309的分频器控制312以及用于复用控制网络316的复用控制317。
图4中的PLL 400的此示例的定时控制以与图3的示例类似的方式操作。图4A示出图4的示例用于以改进的时间精度延迟PLL输出的操作。在此图示中，从VCO 305取得VCO时钟的四个相位以驱动移位寄存器408A至408D的四个实例。这四个相位中的每一个分离90°，如子图(a)所示。如图3的示例中所讨论，存在八个PFD/CP实例。如果所有八个实例都连接到相位VCO0上的反馈信号，则VCO时钟信号将相对于REFERENCE时钟101对齐其自身，如子图(b)所示。如果四个PFD/CP连接到VCO0并且其余四个连接到VCO270的VCO相位，则VCO时钟信号将相对于REFERENCE时钟信号101相位延迟45°，如子图(c)所示。这里，通过将不同数量的PFD/CP连接到不同的VCO相位，可实现相位控制的11.25°的更精细粒度。这是因为在90°的相位调整跨度内存在八种可能的连接布置。每个位置对应于将反馈信号分布到四个所选相位的配置。例如，在使所有八个实例都连接到VCO0与使所有八个实例都连接到VCO90之间，存在八种可能的连接布置，每种布置具有从VCO0连接到VCO90的PFD/CP的再多一个实例。如先前在图3A中所解释，可相对于REFERENCE时钟101在相位上调整VCO时钟信号，直到已经完成完整的360°相移为止，如子图(d)所示。此时，可通过将分频器309的分频比从M改变为M+1同时将PFD/CP移位至VCO0的适当抽头来引入额外的VCO周期，如子图(e)所示。
图5示出具有PFD/CP的多个实例的动态分频器PLL 500的又另一个示例。在此示例中，多个PFD/CP实例如302A/303A至302N/303N所示布置。PFD/CP实例中的每一个接收REFERENCE信号101和反馈时钟信号(被示出为FBK1至FBKn)。来自这些PFD/CP实例的输出电流被导引到低通滤波器304。在一些实现方式中，低通滤波器304借助于积分和/或滤波来进行杂散信号的去除。来自低通滤波器304的输出电压在压控振荡器(VCO)305处被接收。VCO305生成可与电压信号成比例的频率信号。然后此VCO输出信号由分频器306按因子V进行分频。分频器306的输出被提供给分频器307，所述分频器307按因子P对频率进行进一步分频以生成输出307A。
如图5所示，分频器306的输出还被提供给分频器(M至N)309。然后此分频输出被提供给相位插值器509的输入。此外，从VCO305的输出取得p个相位作为相位插值器509的时钟输入。在一些实例中，采用两个相位来指示领先或滞后，如SR0和SR1的示例。在其他示例中，采用四个相位，如VCO0、VCO90、VCO180和VCO270的示例。这里，主相位/频率控制引擎311通过分频器控制逻辑312施加对分频器(M至N)309的分频控制，所述分频器控制逻辑312可包括可重新配置的硬件逻辑。与图3中的示例一样，此分频控制312涉及从按因子M进行分频的第一分频配置到按因子N进行分频的第二分频配置的程序化转变。在图5的示例中，主相位/频率控制引擎311通过插值器控制逻辑508断言对插值器509的插值器控制，所述插值器控制逻辑508也可包括可重新配置的硬件逻辑。主相位/频率控制引擎311进一步通过复用控制317施加对复用网络316的控制，所述复用控制317也可包括可重新配置的硬件。
在一些实现方式中，相位插值器509包括在分频器M至N 309下操作的数字逻辑，以及从VCO305的输出提取的相位信号(例如SR0和SR1，或VCO0、VCO90、VCO180和VCO270)。相位插值器可通过多种常规电路实现方式来实现。在电路实现方式的一个示例中，相位插值器被配置来接受参考时钟的两个相位，并且然后产生所具有的相位是两个输入相位的加权和的输出。以此方式，输出可以是两个参考相位之间的分数差。例如，如果从VCO引出p个相位并将其馈入相位插值器块509中，则这p个相位中的任何一个都可用于按等于360°/p的值以分数方式调整分频器输出309的相位。在此示例中，如果使用m位相位插值器来生成在p个参考时钟的任何两个相位之间的另外的分数相位，则可按等于360°/(p*m)的值调整分频器输出309的相位。数字逻辑的输出可驱动复用网络316，所述复用网络316在来自主相位/频率控制引擎311的复用控制逻辑317下运行，使得FBK1至FBKn中的每一个处于360°/(p*m)的相位分离。复用网络316的输出包括反馈时钟信号FBK1至FBKn，它们各自连接到相应PFD/CP实例。相位插值器609可替换为可比电路。例如，参考图7，可使用延迟锁定环路709以代替相位插值器。延迟锁定环路(DLL)可通过多种常规电路实现方式来实现。DLL的电路实现方式的示例包括可变延迟线和控制机制，使得可将延迟线的输入与输出之间的延迟精确地调整为等于一个或两个参考的延迟。在此示例中，可将线的延迟设定为等于VCO相位p中的两个连续相位。如果延迟线包括m个延迟元件，并且总延迟被设定为等于VCO输出中的连续相位的延迟，则每个元件的相位延迟将为360°/(p*m)。这些延迟线延迟元件中的每一个的输出都可复用(多路复用)输出以在VCO时钟时段内产生完整范围的相位延迟。延迟锁定环路709可在来自主相位/频率控制引擎311的DLL控制708下操作。根据针对图3A和图4A的描述，此示例性PLL 500中的相位调整操作以一个VCO时钟时段周期的分数的粒度执行。相位调整量子减小的这种改进对应于安设的PFD/CP实例的数量。这种增加仅涉及少量硅面积和布线开销。一旦分摊在大规模生产中，此开销便可忽略不计。然而，相位噪声减小的改进与PFD/CP实例的数量有关。
图6示出动态分频器PLL的再另一个示例。这里，代替多个PFD/CP实例，仅安设一个PFD/CP实例。如图所示，相位插值器609在来自主相位/频率608的插值器控制逻辑608下操作。相位插值器609接收从VCO 305的输出提取的p个相位。相位插值器609还从分频器M至N309接收输出频率信号。相位插值器609在改良的插值器控制逻辑608下可产生与从图1和图2可实现的那些相比更小尺度的相位调整。减小相位调整量子的改进以插值的精度为前提。在一些实例中，插值可实现一个VCO时钟周期的分数的相位分辨率。在这些实例中，相位插值器609的数字逻辑通常执行定点插值，但浮点相位分辨是可行的。相位插值器609可替换为其他电路。参考图8，可使用延迟锁定环路809以代替相位插值器609。这里，延迟锁定环路809在DLL控制逻辑808下操作。
已经描述了一种可基于或结合Σ-Δ调制使用以例如对USB装置上的传入比特流进行解串的动态分频器PLL方法和设备。尽管PLL电路的示例有利地用作需要PLL的任何芯片的片上组件，但本申请的优点在具有非常高的操作频率的微处理器芯片内得到最好的利用。实际上，已经描述了多种实现方式。尽管如此，应理解可在不脱离本创新的精神和范围的情况下进行各种修改。另外，附图中所描绘的逻辑流程并不要求以所示的特定次序或连续次序来实现期望的结果。另外，可提供其他步骤或可从所描述流程中删除步骤，并且可将其他组件添加到所描述系统或从其中移除。因此，其他实现方式也在所附权利要求的范围内。

Claims (19)

1.一种锁相环路(PLL)装置，包括：
相位和频率检测器(PFD)与电荷泵(CP)部分，所述相位和频率检测器(PFD)与电荷泵(CP)部分被配置来(i)接收参考时钟信号和反馈时钟信号集，并且(ii)基于所述参考时钟信号与所述反馈时钟信号集之间的差生成输出信号；
低通滤波器，所述低通滤波器被配置来从所述PFD与CP部分接收所述输出信号；
压控振荡器(VCO)，所述VCO由所述低通滤波器驱动以生成VCO时钟信号；
第一分频器，所述第一分频器被配置来接收所述VCO时钟信号，并且按第一静态因子对所述VCO时钟信号进行分频以生成第一静态分频的VCO时钟信号；
第二分频器，所述第二分频器被配置来接收所述第一静态分频的VCO时钟信号，并且按第二静态因子对所述第一静态分频的VCO时钟信号进行进一步分频以生成第二静态分频的VCO时钟信号，所述第二静态分频的VCO时钟信号能够用作所述PLL装置的输出信号；
第三分频器，所述第三分频器被配置来接收所述第一静态分频的VCO时钟信号，并且能够在第一动态分频比与第二动态分频比之间对所述第一静态分频的VCO时钟信号进行分频以生成第三静态分频的VCO时钟信号；
反馈部分，所述反馈部分包括：
第一组件，所述第一组件：(i)由所述VCO时钟信号或具有相位变化但不具有分频的所述VCO时钟信号钟控，并且(ii)被配置来接收所述第三静态分频的VCO时钟信号并生成指示器信号；以及
第二组件，所述第二组件被配置来接收所述指示器信号，并且根据所述指示器信号进行多路复用以便以由所述VCO时钟信号而不是由其分频确定的时钟粒度生成用于所述PFD与CP部分的所述反馈时钟信号集；以及
主相位/频率控制引擎，所述主相位/频率控制引擎被配置来断言对所述第三分频器的第一分频控制和对所述多路复用网络的第二多路复用控制。
2.如权利要求1所述的PLL装置，其中所述反馈部分的所述第一组件包括移位寄存器。
3.如权利要求2所述的PLL装置，其中所述移位寄存器被配置来生成所述指示器信号，所述指示器信号包括第一指示信号和第二指示信号，其中所述第一指示信号比所述第二指示信号提前一个时钟周期。
4.如权利要求2所述的PLL装置，其中所述反馈部分的所述第二组件包括多路复用网络，所述多路复用网络生成多个反馈时钟信号以用作驱动所述相位和频率检测器(PFD)与电荷泵(CP)部分的所述反馈时钟信号集。
5.如权利要求2所述的PLL装置，其中所述相位和频率检测器(PFD)与电荷泵(CP)部分包括相位和频率检测器(PFD)与电荷泵(CP)的多个实例，相位和频率检测器(PFD)与电荷泵(CP)的每个实例分别接收来自所述反馈时钟信号集的特定反馈信号。
6.如权利要求1所述的PLL装置，其中所述反馈部分的所述第一组件包括多个移位寄存器。
7.如权利要求6所述的PLL装置，其中来自所述反馈部分的所述第一组件的每个移位寄存器由具有相应相移但不具有分频的所述VCO时钟信号钟控，并且其中所述相应相移在所述VCO时钟信号的完整时钟周期内均匀地间隔。
8.如权利要求6所述的PLL装置，其中所述反馈部分的所述第二组件包括多路复用网络，所述多路复用网络被配置来：(i)从所述多个移位寄存器接收所述指示信号；并且(ii)生成多个反馈时钟信号以用作驱动所述相位和频率检测器(PFD)与电荷泵(CP)部分的所述反馈时钟信号集。
9.如权利要求6所述的PLL装置，其中所述相位和频率检测器(PFD)与电荷泵(CP)部分包括相位和频率检测器(PFD)与电荷泵(CP)的多个实例，相位和频率检测器(PFD)与电荷泵(CP)的每个实例分别接收来自所述反馈时钟信号集的特定反馈信号。
10.如权利要求1所述的PLL装置，其中所述第一组件包括相位插值器。
11.如权利要求10所述的PLL装置，其中所述相位插值器由具有多个相移但不具有分频的所述VCO时钟信号钟控，所述多个相移在所述VCO时钟信号的完整时钟周期内均匀地间隔，所述相位/频率控制引擎断言对所述相位插值器的插值控制。
12.如权利要求11所述的PLL装置，其中所述反馈部分的所述第二组件包括多路复用网络，所述多路复用网络被配置来：(i)从所述多个移位寄存器接收指示信号；并且(ii)生成多个反馈时钟信号以用作驱动所述相位和频率检测器(PFD)与电荷泵(CP)部分的所述反馈时钟信号集。
13.如权利要求12所述的PLL装置，其中所述相位和频率检测器(PFD)与电荷泵(CP)部分包括相位和频率检测器(PFD)与电荷泵(CP)的多个实例，相位和频率检测器(PFD)与电荷泵(CP)的每个实例分别接收来自所述多个反馈时钟信号的特定反馈信号。
14.如权利要求10所述的PLL装置，其中所述反馈部分的所述第二组件包括多路复用网络，所述多路复用网络被配置来：(i)从所述相位插值器接收指示信号；并且(ii)生成反馈时钟信号以用作驱动所述相位和频率检测器(PFD)与电荷泵(CP)部分的所述反馈时钟信号集。
15.如权利要求1所述的PLL装置，其中所述反馈部分的所述第一组件包括延迟锁定环路。
16.如权利要求15所述的PLL装置，其中所述延迟锁定环路(DLL)由具有多个相移但不具有分频的所述VCO时钟信号钟控，所述多个相移在所述VCO时钟信号的完整时钟周期内均匀地间隔，并且所述相位/频率控制引擎断言对所述延迟锁定环路的DLL控制。
17.如权利要求15所述的PLL装置，其中所述反馈部分的所述第二组件包括多路复用网络，所述多路复用网络被配置来：(i)从所述延迟锁定环路接收指示信号；并且(ii)生成多个反馈时钟信号以用作驱动所述相位和频率检测器(PFD)与电荷泵(CP)部分的所述反馈时钟信号集。
18.如权利要求17所述的PLL装置，其中所述相位和频率检测器(PFD)与电荷泵(CP)部分包括相位和频率检测器(PFD)与电荷泵(CP)的多个实例，相位和频率检测器与电荷泵的每个实例分别接收来自所述多个反馈时钟信号的特定反馈信号。
19.如权利要求15所述的PLL装置，其中所述反馈部分的所述第二组件包括多路复用网络，所述多路复用网络被配置来：(i)从所述多个移位寄存器接收指示信号；并且(ii)生成反馈时钟信号以用作驱动所述相位和频率检测器(PFD)与电荷泵(CP)部分的所述反馈时钟信号集。
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