CN118074711B - 一种车载SerDes芯片、包括其的汽车配件及汽车 - Google Patents
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Abstract
本发明涉及一种车载SerDes芯片、包括其的汽车配件及汽车。车载SerDes芯片包括高速时钟生成系统，高速时钟生成系统包括：锁相环，其将输入的参考时钟信号进行倍频后生成高速时钟信号作为中间频率源；多相时钟生成器，接收来自锁相环的高速时钟信号并生成同频多相位时钟信号；高速时钟合成器，接收来自多相时钟生成器的同频多相位时钟信号并合成比高速时钟信号以及同频多相位时钟信号更高频的多相位合成时钟信号。本发明能够利用低速晶振时钟生成相位关系精确的高速多相时钟，且抖动性能优异，再合成频率更高的多相时钟，使SerDes同步传输的数据量更大、效率更高。
Description
技术领域
本发明涉及汽车通信传输领域，具体涉及一种车载SerDes芯片、包括其的汽车配件及汽车。
背景技术
随着互联网和信息技术日新月异的发展，数据接口的带宽和吞吐量越来越高。接口带宽的提升需要更加高速且抖动更小的时钟来进行同步和数据的恢复采集。
多相位采样技术能够避免时钟频率工作在数据速率，降低接口电路的功耗、提高电子产品的寿命，因此，高速高精度多相时钟对于当代接口系统至关重要。但产生高速且高精度的多相位时钟一直是一件富有挑战性的课题。首先，高速低抖动的时钟通常通过低频晶振时钟通过锁相环产生。使用较高频的参考时钟可以提高锁相环的带宽，减小锁相环的倍频因子，优化抖动性能，但是系统端的硬件开销会更大，且有些应用的知识产权IP核共用一颗低速晶振时钟。如何通过更低频率的参考时钟来产生高速低抖动的多相时钟来满足高速接口的要求也是一个难点。
现有的将参考时钟二倍频的技术需要参考时钟具有严格的50％占空比，否则将带来严重的参考杂散，因此需要对参考时钟的占空比进行校正。而对参考时钟进行四倍频需要复杂的后台自校准电路来减小占空比失真和抖动，增加了芯片的功耗、面积和设计复杂度。
发明内容
有鉴于此，本发明提供了一种车载SerDes芯片、包括其的汽车配件及汽车，从而解决或者至少缓解了现有技术中存在的上述问题和其它方面的问题中的一个或多个。
为了实现前述目的，本发明的第一方面提供了一种车载SerDes芯片，其中，所述车载SerDes芯片包括高速时钟生成系统，所述高速时钟生成系统包括：
锁相环，所述锁相环将输入的参考时钟信号f1进行倍频后生成高速时钟信号f2作为中间频率源；
多相时钟生成器，所述多相时钟生成器与所述锁相环连接，接收来自所述锁相环的所述高速时钟信号f2并生成同频多相位时钟信号f3；
高速时钟合成器，所述高速时钟合成器与所述多相时钟生成器连接，接收来自所述多相时钟生成器的所述同频多相位时钟信号f3并合成比所述高速时钟信号f2以及所述同频多相位时钟信号f3更高频的多相位合成时钟信号f4。
在如前所述的车载SerDes芯片中，可选地，所述锁相环包括鉴相器、环路滤波器、压控振荡器、多模分频器以及delta-sigma调制器；所述鉴相器的输出端连接所述环路滤波器的输入端，所述环路滤波器的输出端连接所述压控振荡器的输入端，所述压控振荡器的输出端连接所述多相时钟生成器，并从所述压控振荡器和所述多相时钟生成器的中间分出一条支路连接到所述多模分频器，所述多模分频器的输出端再连回到所述鉴相器的输入端形成所述锁相环；在所述多模分频器和所述鉴相器的连接路中分出一条支路连接到所述delta-sigma调制器的输入端，所述delta-sigma调制器的输出端连接到所述多模分频器，形成反馈环；
所述鉴相器包括鉴频鉴相器和电荷泵，所述鉴频鉴相器将输入的参考时钟信号f1和来自所述多模分频器的反馈时钟信号Fdiv的频率和相位进行比较得到误差信号，所述电荷泵将所述鉴频鉴相器输出的所述误差信号转换为电流信号输出给所述环路滤波器；
所述环路滤波器将来自所述电荷泵的所述电流信号转换为电压控制信号Vctrl并对所述电压控制信号Vctrl的高频杂散信号进行滤波后输出给所述压控振荡器，所述压控振荡器根据所述电压控制信号Vctrl形成高速时钟信号f2，所述高速时钟信号f2一路输出给所述多相时钟生成器，另一路作为所述多模分频器的输入结合所述delta-sigma调制器提供的分频比进行小数分频产生低频的所述反馈时钟信号Fdiv给所述鉴频鉴相器与所述参考时钟信号f1的相位进行对齐。
在如前所述的车载SerDes芯片中，可选地，所述同频多相位时钟信号f3分为四相时钟或八相时钟或十六相时钟，所述多相位合成时钟信号f4分为两相时钟或四相时钟或八相时钟。
在如前所述的车载SerDes芯片中，可选地，全速率时钟数据恢复使用所述两相时钟，时钟频率和数据速率相等。
在如前所述的车载SerDes芯片中，可选地，半速率时钟数据恢复使用所述四相时钟，时钟频率是数据速率的一半。
在如前所述的车载SerDes芯片中，可选地，四分之一速率时钟数据恢复使用所述八相时钟，时钟频率是数据速率的四分之一。
在如前所述的车载SerDes芯片中，可选地，所述高速时钟合成器通过CMOS逻辑电路将所述同频多相位时钟信号f3合成为所述多相位合成时钟信号f4。
在如前所述的车载SerDes芯片中，可选地，所述多相时钟生成器包括多相时钟延迟链和注入锁定环，所述多相时钟延迟链与所述锁相环的输出端连接，所述多相时钟延迟链的输出端连接所述注入锁定环的输入端，所述注入锁定环的输出端连接至所述高速时钟合成器；
所述多相时钟延迟链用于生成同频率的多相时钟fm，所述同频率的多相时钟fm再通过所述注入锁定环生成相位关系精确的所述同频多相位时钟信号f3。
为了实现前述目的，本发明的第二方面提供了一种包括如前述第一方面中任一项所述的车载SerDes芯片的汽车配件。
为了实现前述目的，本发明的第三方面提供了一种包括如前述第二方面中所述的汽车配件的汽车。
本发明提供了一种车载SerDes芯片、包括其的汽车配件及汽车，其能够利用低速晶振时钟生成相位关系精确的高速多相时钟，且抖动性能优异，再合成频率更高的多相时钟，使SerDes同步传输的数据量更大、效率更高。
附图说明
参照附图，本发明的公开内容将更加显然。应当了解，这些附图仅仅用于说明的目的，而并非意在对本发明的保护范围构成限制。图中：
图1为本发明的一种车载SerDes芯片的一个实施例的结构示意框图；
图2为图1中的锁相环的结构示意框图；以及
图3为图1中的多相时钟生成器的结构示意框图。
附图标记：1-锁相环；2-多相时钟生成器；3-高速时钟合成器；4-鉴相器；5-环路滤波器；6-压控振荡器；7-多模分频器；8-delta-sigma调制器；9-多相时钟延迟链；10-注入锁定环。
具体实施方式
参照附图和具体实施例，下面将以示例方式来说明本发明的一种车载SerDes芯片、包括其的汽车配件及汽车的结构、组成、特点和优点等，然而所有描述不应用于对本发明形成任何限制。
此外，对于在本文提及的实施例中予以描述或隐含的任意单个技术特征，或者被显示或隐含在各附图中的任意单个技术特征，本发明仍然允许在这些技术特征（或其等同物）之间继续进行任意组合或者删减而不存在任何的技术障碍，从而应当认为这些根据本发明的更多实施例也是在本文的记载范围之内。
在高速应用中，高速时钟可以通过一个本地的低速参考时钟（如156MHz）通过锁相环倍频得到。为了提高锁相环的性能以满足数据传输接口系统的低抖动需求，会需要低抖动的参考时钟以及小的倍频因子N（N＜100）。例如，对于10GHz的高速时钟，就需要大于100M的参考时钟信号f1，但使用较高频率的参考时钟信号f1，意味着系统端更高的硬件开销，甚至有些系统IP核共用一颗低速低成本（如25MHz）的晶振时钟。
本发明通过更低频率的参考时钟来产生高速低抖动的多相时钟来满足高速接口的要求。相比于通过将参考频率二倍频或者四倍频的方式来减小锁相环的倍频因子N，简单的二倍频可以通过异或逻辑来实现，但要求参考时钟具有严格的50%的占空比，否则将带来严重的参考杂散，需要对参考时钟的占空比进行校正；或是对参考时钟进行四倍频来进一步减小锁相环的倍频因子N，但需要复杂的后台自校准电路来减小占空比失真和抖动，增加了芯片的功耗、面积和设计复杂度。
本方案与上述采用的做法思路并不相同。在本发明中，无需通过校正电路即可生成精确的多相位时钟，而后又通过精确的多相时钟生成更高频的多相时钟，具体详见图3所示的实施例。
图1为本发明的一种车载SerDes芯片的一个实施例的结构示意框图。
图1示出了所述车载SerDes芯片的高速时钟生成系统。所述高速时钟生成系统可以包括锁相环1、多相时钟生成器2以及高速时钟合成器3。所述锁相环1的输出端与所述多相时钟生成器2的输入端连接，所述多相时钟生成器2的输出端与所述高速时钟合成器3的输入端连接。其中，低速参考时钟信号f1作为所述锁相环1的输入，高速时钟信号f2是所述锁相环1的输出以及所述多相时钟生成器2的输入，同频多相位时钟信号f3是所述多相时钟生成器2的输出以及所述高速时钟合成器3的输入，更高频率的多相位合成时钟信号f4是所述高速时钟合成器3的输出，也是本实施例的高速时钟生成系统的最终输出。
本发明基于图1所示的高速时钟生成系统提出了一种新的通过低速参考时钟信号f1生成高速高精度的多相位合成时钟信号f4的方案。该方案并没有将所述参考时钟信号f1进行预倍频，而是使用小的倍频因子N先将所述低速参考时钟信号f1通过锁相环1生成一个高精度高性能的中间频率源也就是高速时钟信号f2。而后采用一种多相位时钟生成技术产生同频率的多相时钟即同频多相位时钟信号f3，这样的设计解决了多相时钟占空比失真以及精度的问题。最后利用同频多相位时钟信号f3合成更高频的多相位合成时钟信号f4。
所述的占空比失真是指在高速设计中，会存在时钟不对称性，时钟信号在传输过程中由于变形、时延等原因导致脉冲宽度发生变化，对时钟信号上升沿和下降沿的失配影响导致时钟信号经过传输后其占空比会发生失真。
所述锁相环1利用外部输入的参考时钟信号f1来控制其环路内部的振荡信号的频率以及相位，实现输出信号频率对输入信号频率的自动跟踪。在该实施例中，所述锁相环1将输入的参考时钟信号f1进行倍频后生成较高频率的高速时钟信号f2作为中间频率源。具体的所述锁相环1的内部结构将在图2的实施例中进行详细的说明。
所述多相时钟生成器2将其输入端的所述高速时钟信号f2输出同频多相位时钟信号f3至所述高速时钟合成器3。具体的所述多相时钟生成器2的内部结构将在图3的实施例中进行详细的说明。
具体而言，根据不同的应用需求，所述同频多相位时钟信号f3可以分为四相时钟或八相时钟或十六相时钟，所述高速时钟合成器3再对应生成更高频的两相（0°/180°）时钟或四相（0°/90°/180°/270°）时钟或八相（0°/45°/90°/135°/180°/225°/270°/315°/360°）时钟作为多相位合成时钟信号f4。
所述不同的应用需求具体可以如下：
全速率CDR（时钟数据恢复系统）需要使用两相（0°/180°）时钟，此时的时钟频率和数据速率相等。
半速率CDR需要使用四相（0°/90°/180°/270°）时钟，此时的时钟频率为数据速率的一半。
四分之一速率CDR需要使用八相（0°/45°/90°/135°/180°/225°/270°/315°/360°）时钟，此时时钟频率为数据速率的四分之一。
其中，所述时钟频率就是所述同频多相位时钟信号f3的频率，所述数据速率也就是数据传输的速度。例如，如果使用两相时钟，16Gps的数据速率，时钟就要工作在16GHz。如果使用四相时钟，那么16Gps的数据速率，时钟就可以工作在8GHz。
所述高速时钟合成器3将其输入端的所述同频多相时钟信号f3生成更高频率的多相位合成时钟信号f4。
图2为图1中的锁相环的结构示意框图。
如图2所示，所述锁相环1可以包括鉴相器4、环路滤波器5、压控振荡器6（VCO）、多模分频器7以及delta-sigma调制器8。
在该实施例中，所述鉴相器4的输出端连接所述环路滤波器5的输入端，所述环路滤波器5的输出端连接所述压控振荡器6的输入端，所述压控振荡器6的输出端连接所述多相时钟生成器2（图1所示），并从所述压控振荡器6输出端和所述多相时钟生成器2（图1所示）的中间分出一条支路连接到所述多模分频器7，所述多模分频器7的输出端再连回到所述鉴相器4的输入端形成所述锁相环1的内部环路。另外，在所述多模分频器7和所述鉴相器4的连接路中分出一条支路连接到所述delta-sigma调制器8的输入端，同时，所述delta-sigma调制器8的输出端连接到所述多模分频器7，形成反馈环。所述delta-sigma调制器8用来实现小数分频的功能。具体而言，所述delta-sigma调制器8利用所述反馈环来提高有效分辨率及量化噪声，对锁相环1中的噪声进行整形或调制，使时钟信号带宽内的噪声大大减小。
举个例子，当所述参考时钟信号f1为25M时，以往的方案通过所述锁相环1能够得到一个高性能的10GHz的高速时钟信号f2是异常困难的，因为此时锁相环1的倍频因子N也就是多模分频器7的分频比N=400，一旦N大了，那么在时钟信号的传输过程中就会放大所述多模分频器7和鉴相器4的相位噪声，从而增大锁相环1的输出时钟的相位噪声，因此满足不了高速接口的需求。
在这里需要说明的是，分频就是当原来的时钟信号经过N的周期，新的信号跳变一次，这样新信号的周期就是原信号的N倍，新信号的频率则是老信号频率的1/N。经过处理后,输出的信号频率如果是输入信号频率的1/2,叫2分频率;1/3,叫3分频;1/n,叫n分频。在可选的实施例中，分频电路可以用数字电路来实现，2-4分频电路,可以用D或者JK触发器来实现。2分频就是让输入信号有两个脉冲时,输出端才出现一个脉冲。举个例子，如果输入信号为1000Hz,也就是输入信号每秒种有1000个脉冲,如法炮制,每2个输入脉冲才产生一个输出脉冲,那么输出信号就是500Hz,输出信号频率就变成了输入信号的1/2。
那么，倍频就是对应分频的概念。倍频就是使输出端的信号频率为输入端信号频率的n倍。具体而言，在图1所示的实施例中，锁相环1输出端（即本实施例压控振荡器6的输出）的高速时钟信号f2就是参考时钟信号f1的倍频。而本实施例中多模分频器7输出端的反馈时钟信号Fdiv则是所述高速时钟信号f2的分频信号。所述多模分频器7产生低频反馈时钟信号Fdiv在所述鉴频鉴相器中与所述参考时钟信号f1的相位进行对齐。
在本发明的汽车领域中，分频与倍频代表着车载中控内核CPU与总线、外设之间工作频率的关系。具体而言，CPU的工作频率可以很高,但是有些外部设备如硬盘、软盘,按照现在的技术手段,把它们的工作频率设计成到达CPU的工作频率是不可能的。也就是说,一般情况下,CPU的工作频率永远是高于外部设备的,为了协调CPU与外部设备的工作时序,就只能进行分频和倍频处理。本发明中的时钟信号的频率也叫主频，单位是MHz，代表系统CPU的运算速度。CPU的工作频率（主频）可以包括两部分：外频与倍频，两者的乘积就是主频。
在锁相环1中，本发明利用小的倍频因子N使锁相环1工作在较低的频率，既节省了功耗，又保证了锁相环输出的时钟性能良好。在这里需要说明的是，第一级锁相环1（图1所示）的输出频率即高速时钟信号f2的频率不需要很大，因此多模分频器7的分频比N值相比传统方案大大减小，减小了所述多模分频器7以及所述鉴相器4（包括鉴频鉴相器和电荷泵）等的相位噪声。因此，与传统方案相比，锁相环1的输出高速时钟信号f2的抖动更小。
具体而言，所述鉴相器4可以包括鉴频鉴相器（PFD）和电荷泵。所述鉴频鉴相器将输入的参考时钟信号f1和来自所述多模分频器7的反馈时钟信号Fdiv的频率关系、相位关系分别进行比较得到误差信号。这里的误差信号是所述鉴频鉴相器输出的一个相位差相关脉冲。例如，如果输入到所述鉴频鉴相器的两个信号相位不同，则内部的相位检测器将会产生脉冲，且这种脉冲的宽度与相位差的程度成正比。所述电荷泵将所述鉴频鉴相器输出的所述误差信号转换为电流信号给所述环路滤波器5进行充电或放电，所述环路滤波器还可以平滑脉冲以使其更加平坦（相当于直流信号）。
所述环路滤波器5将来自所述电荷泵的所述电流（直流）信号转换为电压控制信号Vctrl并对所述电压控制信号Vctrl的高频杂散信号进行滤波后输出给所述压控振荡器6以调整时钟频率，使得最终的参考时钟信号f1和反馈时钟信号Fdiv的频率相等，保持所述锁相环1的环路稳定性。
所述压控振荡器6根据所述电压控制信号Vctrl形成高速时钟信号f2，所述高速时钟信号f2一路作为所述压控振荡器6的输出给所述多相时钟生成器2（图1所示），另一路作为所述多模分频器7的输入结合所述delta-sigma调制器8提供的分频比进行小数分频产生低频的所述反馈时钟信号Fdiv给所述鉴频鉴相器与所述参考时钟信号f1的相位进行对齐。
所述多模分频器7将所述压控振荡器6输出的高频时钟即所述高速时钟信号f2进行分频，从而产生低频的反馈时钟信号Fdiv与所述参考时钟信号f1进行相位对齐。并且所述多模分频器7可以实现连续分频，其分频比可编程控制，增加了应用的灵活性。
图3为图1中的多相时钟生成器的结构示意框图。
如图3所示，所述多相时钟生成器2可以包括多相时钟延迟链9和注入锁定环10。
所述多相时钟延迟链9与所述锁相环1的输出端连接，所述多相时钟延迟链9的输出端连接所述注入锁定环10的输入端，所述注入锁定环10的输出端连接至所述高速时钟合成器3。
所述多相时钟延迟链9用于生成与上述由锁相环1输出的高速时钟信号f2频率相同的多相时钟fm，然后所述同频率的多相时钟fm再通过所述注入锁定环10生成相位关系精确的所述同频多相位时钟信号f3。
具体而言，所述多相时钟延迟链9由相同的延迟单元级联而成，其作用是由差分的两相时钟生成同频率的多相时钟fm。并且，所述多相时钟延迟链9的延迟时间可以通过编程控制，同时还可以通过内部环路进行调节。这样的设计使输入到所述多相时钟延迟链9的高速时钟信号f2的相位噪声没有循环累积，因此，几乎没有增加额外的抖动。
所述多相时钟fm通过所述注入锁定环10的内部环路，在极宽的环路带宽内，就算所述多相时钟fm的相位噪声直接传递到输出的所述同频多相位时钟信号f3，也没有增加。因此，锁相环1（图1所示）生成的高速时钟信号f2通过所述多相时钟生成器2生成相位关系精确的多种相位信号即同频多相位时钟信号f3，但抖动几乎没有增加。
在所述多相时钟生成器2中，多相位生成技术在产生多相时钟fm的同时采用注入锁定环10生成相位精确的同频多相位时钟信号f3,几乎没有带来抖动的恶化，且能够再利用所述同频多相位时钟信号f3生成更高频的多相位合成时钟信号f4。
高速时钟信号f2通过所述多相时钟生成器2的通路，仅相位增加，但频率保持，低抖动的环路使得多相输出时钟即同频多相位时钟信号f3依然保持低抖动特性和良好的相位关系。所述高速时钟合成器3再将同频多相位时钟信号f3合成更高频的多相位合成时钟信号f4，即上述两相（0°/180°）时钟或四相（0°/90°/180°/270°）时钟或八相（0°/45°/90°/135°/180°/225°/270°/315°/360°）时钟。
在这里需要说明的是，本发明的合成多相位合成时钟信号f4（图1所示）的过程仅通过CMOS逻辑电路即可实现，因此也没有导致抖动恶化。具体而言，由于所述多相时钟生成器2产生的同频多相位时钟信号f3的相位关系非常精确，不再需要额外的校正电路来进行相位校正。因此，通过边沿合并的方式即可实现更高频率的多相位合成时钟信号f4的合成。例如，相位关系精确的十六相位时钟可以合成2倍频的八相时钟或者4倍频的四相时钟等，以此类推。
由于所述边沿合并的方式可通过高速逻辑电路完成，时钟上升/下降沿可以做到很快，因此几乎没有任何的杂散，因此在所述高速时钟合成器3合成的过程本身也不会带来任何的抖动恶化。
综上所述，本发明达到了在倍频因子较大（参考频率低）时生成高性能高频时钟的目的，与现有技术不同，仅采用模拟技术，没有复杂的算法和校正逻辑电路，避免了芯片面积、功耗和复杂度的提升。
本发明的一个方面中还提供了一种包括如前所述的实施例中任一项所述的车载SerDes芯片的汽车配件。所述汽车配件可以包括车载摄像头模组、视屏系统、车载信息娱乐系统、车载主机等。这种车载SerDes芯片能够为汽车配件提供更加精确的数据传输。
如果车载摄像头模组采用本发明的内含高速时钟生成系统的车载SerDes芯片，其SerDes传输速率高达16Gps，可以同步传输多个高清摄像头的数据，传输量更大，传输效率更高。
在可选的其它实施例中，本发明的高速时钟生成系统可以普遍应用于高速高精度的多相时钟生成电路中。
本发明的另一方面中还提供了一种包括上述汽车配件的汽车。汽车使用这种汽车配件能给用户带来更加细节的体验，在视觉上能给用户更直观的视频高清分辨率，在数据传输方面做到精准、高效。
本发明的技术范围不仅仅局限于上述说明书中的内容，本领域技术人员可以在不脱离本发明技术思想的前提下，对上述实施方式进行多种变形和修改，而这些变形和修改均应当属于本发明的范围内。
Claims (9)
1.一种车载SerDes芯片，其特征在于，所述车载SerDes芯片包括高速时钟生成系统，所述高速时钟生成系统包括：
锁相环（1），所述锁相环（1）将输入的参考时钟信号f1进行倍频后生成高速时钟信号f2作为中间频率源；
多相时钟生成器（2），所述多相时钟生成器（2）与所述锁相环（1）连接，接收来自所述锁相环（1）的所述高速时钟信号f2并生成同频多相位时钟信号f3；
高速时钟合成器（3），所述高速时钟合成器（3）与所述多相时钟生成器（2）连接，接收来自所述多相时钟生成器（2）的所述同频多相位时钟信号f3并合成比所述高速时钟信号f2以及所述同频多相位时钟信号f3更高频的多相位合成时钟信号f4，
其中，所述多相时钟生成器（2）包括多相时钟延迟链（9）和注入锁定环（10），所述多相时钟延迟链（9）与所述锁相环（1）的输出端连接，所述多相时钟延迟链（9）的输出端连接所述注入锁定环（10）的输入端，所述注入锁定环（10）的输出端连接至所述高速时钟合成器（3）；所述多相时钟延迟链（9）用于生成同频率的多相时钟fm，所述同频率的多相时钟fm再通过所述注入锁定环（10）生成相位关系精确的所述同频多相位时钟信号f3。
2.如权利要求1所述的车载SerDes芯片，其特征在于，所述锁相环（1）包括鉴相器（4）、环路滤波器（5）、压控振荡器（6）、多模分频器（7）以及delta-sigma调制器（8）；所述鉴相器（4）的输出端连接所述环路滤波器（5）的输入端，所述环路滤波器（5）的输出端连接所述压控振荡器（6）的输入端，所述压控振荡器（6）的输出端连接所述多相时钟生成器（2），并从所述压控振荡器（6）和所述多相时钟生成器（2）的中间分出一条支路连接到所述多模分频器（7），所述多模分频器（7）的输出端再连回到所述鉴相器（4）的输入端形成所述锁相环（1）；在所述多模分频器（7）和所述鉴相器（4）的连接路中分出一条支路连接到所述delta-sigma调制器（8）的输入端，所述delta-sigma调制器（8）的输出端连接到所述多模分频器（7），形成反馈环；
所述鉴相器（4）包括鉴频鉴相器和电荷泵，所述鉴频鉴相器将输入的参考时钟信号f1和来自所述多模分频器（7）的反馈时钟信号Fdiv的频率和相位进行比较得到误差信号，所述电荷泵将所述鉴频鉴相器输出的所述误差信号转换为电流信号输出给所述环路滤波器（5）；
所述环路滤波器（5）将来自所述电荷泵的所述电流信号转换为电压控制信号Vctrl并对所述电压控制信号Vctrl的高频杂散信号进行滤波后输出给所述压控振荡器（6），所述压控振荡器（6）根据所述电压控制信号Vctrl形成高速时钟信号f2，所述高速时钟信号f2一路输出给所述多相时钟生成器（2），另一路作为所述多模分频器（7）的输入结合所述delta-sigma调制器（8）提供的分频比进行小数分频产生低频的所述反馈时钟信号Fdiv给所述鉴频鉴相器与所述参考时钟信号f1的相位进行对齐。
3.如权利要求1或2所述的车载SerDes芯片，其特征在于，所述同频多相位时钟信号f3分为四相时钟或八相时钟或十六相时钟，所述多相位合成时钟信号f4分为两相时钟或四相时钟或八相时钟。
4.如权利要求3所述的车载SerDes芯片，其特征在于，全速率时钟数据恢复使用所述两相时钟，时钟频率和数据速率相等。
5.如权利要求3所述的车载SerDes芯片，其特征在于，半速率时钟数据恢复使用所述四相时钟，时钟频率是数据速率的一半。
6.如权利要求3所述的车载SerDes芯片，其特征在于，四分之一速率时钟数据恢复使用所述八相时钟，时钟频率是数据速率的四分之一。
7.如权利要求1或2所述的车载SerDes芯片，其特征在于，所述高速时钟合成器（3）通过CMOS逻辑电路将所述同频多相位时钟信号f3合成为所述多相位合成时钟信号f4。
8.一种包括如权利要求1至7中任一项所述的车载SerDes芯片的汽车配件。
9.一种包括如权利要求8所述的汽车配件的汽车。
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Citations (1)
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|---|---|---|---|---|
| CN105703767A (zh) * | 2016-01-13 | 2016-06-22 | 中国科学技术大学先进技术研究院 | 一种高能效低抖动的单环路时钟数据恢复电路 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008066879A (ja) * | 2006-09-05 | 2008-03-21 | Ricoh Co Ltd | オーバーサンプリング回路及びオーバーサンプリング方法 |
| JP2010074201A (ja) * | 2008-09-16 | 2010-04-02 | Nec Electronics Corp | 同期検出回路、これを用いたパルス幅変調回路、及び同期検出方法 |
| CN102355240B (zh) * | 2011-08-02 | 2014-05-07 | 深圳市国微电子有限公司 | 用于集成电路的时钟发生器 |
| CN105577178B (zh) * | 2015-12-11 | 2018-12-25 | 中国航空工业集团公司西安航空计算技术研究所 | 一种宽带低相位噪声Sigma-Delta锁相环 |
| CN105680851B (zh) * | 2016-01-04 | 2019-02-26 | 硅谷数模半导体（北京）有限公司 | 时钟数据恢复系统 |
| CN113783569A (zh) * | 2021-09-29 | 2021-12-10 | 珠海一微半导体股份有限公司 | 一种低功耗的频率综合器 |
-
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Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105703767A (zh) * | 2016-01-13 | 2016-06-22 | 中国科学技术大学先进技术研究院 | 一种高能效低抖动的单环路时钟数据恢复电路 |
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