JP2008066879A - オーバーサンプリング回路及びオーバーサンプリング方法 - Google Patents
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Abstract
【解決手段】多相クロックを生成する際に、全ての回路が等価であるとは考えず、それぞれ異なる遅延時間を持つ遅延部を用いて多相クロックを生成し、そのサンプリングデータを元に等間隔の位相でオーバーサンプリングされたデータを生成するものである。また、位相の検出にはサンプリングされたデジタルデータを用いるので、小さい回路規模で高精度な位相検出を行う事ができる。従って、等間隔の位相でオーバーサンプリングされたデータを生成することができる。
【選択図】図1
Description
これは、入力されたデータに含まれるクロックを復元する事無く、そのクロックよりも周波数が同等以下であり、入力信号とは独立な多相クロックを用いてオーバーサンプリングを行い、その結果を用いる事でデータを正確に復元するものである(例えば、特許文献1参照)。
オーバーサンプリングに必要な多相クロックの位相の生成には、一般的にPLLやDLLを用いる。いずれの場合においても、図31に示す多相クロック回路のようにバッファを環状につなげたものを用いる。
しかしながら、特許文献2における位相調整回路は、あらかじめ位相が等間隔である多相クロックを元にして、インターポレータで内分された位相のクロックを出力するため、元のクロックの位相がずれていた場合にはこの位相調整は意味をなさない。また、クロックの位相の数だけインターポレータを用いるが、これらのインターポレータもデバイスや局所電源電圧変動等により、遅延時間がそれぞれ異なるため、位相を全く同じとする事は困難である。
しかしながら、特許文献3における位相ずれ量検出回路においても、用いられる複数の遅延回路はほぼ等しい遅延特性であると考えられているが、前述したような理由で遅延はばらつくため、等間隔の位相を持つ多相クロックを生成する事は困難である。また、位相ずれ量を検出する回路はクロックのエッジ同士を比較する構成となっており、クロック周波数が高くなるに連れて正確に位相を検出するのは困難となっている。
図1に、本発明によるオーバーサンプリング回路の第1の実施形態の全体構成を示す。
図1に示すオーバーサンプリング回路において、基準クロックREFCLKは多相遅延部1に入力され、それぞれ位相の異なるMビット多相クロックMCLKとして出力される。基準クロックREFCLKは通常のPLL等で生成されたもので構わないが、これは公知の技術であるため詳細な説明は省略する。
外部から入力されたシリアルデータSDATAは、多相サンプリング部2において、各MCLKでサンプリングされ、Mビット多相データMDATAとして出力される。位相選択部3はMDATAの中から適切なデータを選択し、NビットオーバーサンプルデータNDATAとして出力する。ただし、M>Nでなければならない。
図中においてMCLK[k]はMCLKのkビット目を意味し、以下の説明においても適宜同じ表記を用いる。
Mビット多相クロックMCLKは、入力される基準クロックREFCLKに対して、それぞれ異なる遅延時間τ_0〜τ_(M-1)で出力される。ただし、τ_0はREFCLKの立ち上がりエッジからMCLK[0]の立ち上がりエッジまでの遅延時間を意味し、以下同様の表記を用いる。
遅延時間τ_0〜τ_(M-1)はある程度等間隔である事が望ましいが、必ずしも厳密性を求められるものではない。ただし、REFCLKの周期をTとした場合、τ_(M-1)-τ_0>T でなければならない。
以下の実施の形態において、M=14とするが、実際の使用に際しては求められる仕様によって適切なMを用いなければならない。入力された基準クロックREFCLKはM個のインバータ4_a〜4_nに並列に入力され、インバータ4_a〜4_nのそれぞれの出力はさらにM個のインバータ5_a〜5_nに入力されて、Mビット多相クロックMCLKとして出力される。
一般に、インバータによって駆動される信号の立ち上がり時間及び立ち下がり時間は、信号を駆動するインバータのサイズと、出力ノードにつく負荷容量とによって決まる。従って、図3の実施形態においてインバータ4_a〜4_nのサイズを徐々に変えることによって、出力されるクロックの位相を徐々にずらし、図2に示すようなMビット多相クロックMCLKを生成する事ができる。
外部から入力されたシリアルデータSDATAは、M個のフリップフロップ6_a〜6_nに入力され、多相遅延部1によって生成されたMビット多相クロックMCLKの立ち上がりエッジによってそれぞれサンプリングされる。サンプリングされたMビットデータM0DATAはそれぞれ遅延部7によって適切な時間だけ遅延され、再度M個のフリップフロップ10_a〜10_nによってサンプリングされる。この時に用いられるサンプリングクロックSCLKは全て共通である。サンプリングクロックSCLKは、基準クロックREFCLKまたは多相クロックMCLKの中の一つに適切な遅延を持たせて生成する。
遅延部7におけるM0DATA[k]に対する遅延時間をτ'_kとすると、フリップフロップ10_a〜10_nにおいてSCLKで全てのデータを取り込むためには、多相遅延部1におけるクロックの遅延時間τ_kと合わせた総遅延時間τtot_k = τ_k + τ'_k は、kによらず一定である事が望ましく、インバータ8_a〜8_n,9_a〜9_nはそのようなサイズが選ばれる。
しかし、フリップフロップ10_a〜10_nのセットアップ、ホールド時間が許容する範囲であれば、τtot_kはある程度ばらついても問題は無い。
入力されたMビット多相データMDATAは、UI(Unit Interval:1ビットデータ長)検出部11、エッジカウンタ12及び選択部13に入力される。UI検出部11は入力されたMビット多相データMDATAを用いて、多相遅延部1における遅延時間がτ_L - τ_0 = TとなるLを検出し、その結果をUI検出結果として選択部13に出力する。
(M-1)個のXORゲート(エクスクルーシブオアゲート:排他的論理和ゲート)14_a〜14_mにはそれぞれMDATA[0]を1クロックサイクル遅延させたものとMDATA[k]が入力される。ただしkの範囲は最大でk=1,2..(M-1)である。XORゲート14_a〜14_mの出力はそれぞれ(M-1)個のカウンタ15_a〜15_mに入力される。カウンタ15_a〜15_mはXORゲート14_a〜14_mの出力が「H」である回数をカウントし、そのカウント値を出力する。検出器16はカウンタ15_a〜15_m各々の出力するカウント値の中から、最小値を示すものを検出し、その結果を出力する。多相クロックMCLK[0]とMCLK[L]がちょうど1クロックサイクル(1UI)の時間差を持てば、MDATA[0]とMDATA[L]は常に同じデータとなるので、XORゲートの出力は常に0である。従って、カウンタ15_a〜15_mの出力値が最も小さいものが、最も位相が近いものであると言える。
なお、前述した実施形態においてはk=1,2..(M-1)であるとしたが、許容される範囲においてkの範囲を狭める事ができる。
入力されたMビット多相データMDATAは、それぞれ隣接する位相のもの同士がXORゲート〜18_a〜18_mに入力される。XORゲート18_a〜18_mの出力はそれぞれカウンタ19_a〜19_mに入力される。カウンタ19_a〜19_mの出力はそれぞれ加算器20_a〜20_lに入力され、それぞれの和を求める。このようにして、Mビット多相データMDATAのそれぞれのビットまでの総エッジ数をカウントし、count_1〜count_(M-1)として出力する事ができる。
図8は、図5に示した選択部におけるMCLK[0]の立ち上がりエッジを基準に、それぞれのkにおけるMCLK[k]の立ち上がりエッジの時刻を横軸上の矢印で表したものの一例である。
通常用いられる多相クロックは、各位相の間隔が等間隔である事が望ましいが、実際にはレイアウト等による負荷容量の違いや電源変動、デバイスばらつきなどの要因によって、図8に示すように、各位相の間隔は等間隔ではなくなってしまう。
今、送信側と受信側とが異なる基準クロックで動作しているとする。
これは一般的に起こり得る状況である。この時、基準クロックREFCLKと、外部から入力されるSDATAとは同期しておらず、従ってSDATAのエッジは図8の数直線上MCLK[0]からMCLK[L]の区間に一様に分布すると考えられる。この確率密度をφとすると、カウント値count_kは下記のように与えられる。
count_k = φ * (τ_k - τ_0)
つまり、count_kはMCLK[k]とMCLK[0]の時間差を表すと考えられる。このとき1UIの時間は、UI検出部11が検出したLを用いればcount_Lで与えられるので、count_(L_a)/count_L = a/N (a=0,1..N-1)なるL_aを検出する事で、基準クロックREFCLKをN等分したクロックを得る事ができる。
ただし、オーバーサンプリングビット数N=4であるとする。
図9に示すように、count_kはkの単調増加関数となるので、適切なL_aを検出する事ができる。前述したように、多相遅延部1における遅延時間は、電源電圧や温度の変動により動的に変化する。そのため、前述した位相検出は常時あるいは一定時間間隔ごとに行うか、または電源電圧や温度変動を監視し、その変動が一定量に達した時に適宜行うようにする事で、常に所望の位相にあるクロックを選択する事ができる。
このような条件を満たすためには、カウント動作を一定時間T0以上に渡って行う必要がある。入力データSDATAのクロック周波数をFtx、基準クロックREFCLKの周波数をFrxとすると、T0は少なくとも
T0 > 1 / |Ftx - Frx|
という条件を満たさなければならない。
通常動作時においては、セレクタ22はシリアルデータSDATAを多相サンプリング部2に入力し、この時は位相選択部3は一定の位相を選択する。
前述したように、多相遅延部1による遅延時間は動的に変動するため、キャリブレーション動作は必要に応じて適宜行われる。また、発振器21の周波数F1が基準クロックREFCLKの周波数Frxと同じぐらいであるとすると、カウントを行う時間T0は少なくとも
T0 > 1 / |F1 - Frx|
でなければならない。また、発振器21の周波数F1が低く、Frxのおよそp分の1になったとすると、T0は
T0 > p / |F1 - Frx|
でなければならない。さらに、多相遅延部1による遅延時間はレイアウトによる寄生容量や、スイッチング電流による電源電圧の局部的な変動等の要因で変動してしまい、しばしば設計者の意図通りにはならず、場合によっては前記多相クロックMCLKにおいて位相の逆転が起こってしまう事もありうる。
デジタルフィルタ23については良く知られているFIRフィルタやIIRフィルタを用いて実現する事ができる。例として、デジタルフィルタ23に3次のFIRフィルタを用いた構成のフィルタの一部を図12に示し、その際の詳細な動作例を図13に示すが、実際にはフィルタ次数や回路構成は必要に応じて適切なものを選択して構わない。
図13に示すように、シリアルデータのエッジ部分をサンプリングする多相クロックMCLKの位相が逆転している場合には、サンプリングされた多相データMDATAはあたかもチャタリングを起こしているかのように観測される。デジタルフィルタ23がこのチャタリングを除去するだけの特性を持つように設定すれば、出力される多相データMDATAを用いて選択手段を用いる事ができる。
選択部13は、上記のように検出されたL_a(a=0,1..N-1)を用い、NビットオーバーサンプルデータNDATAを
NDATA[a] = MDATA[L_a] (a = 0,1..N-1)
となるように選択して出力する。
多相遅延制御部26は基準クロックREFCLKを遅延させて、Nビット多相クロックNCLKとして出力する。その際の各位相ごとの遅延時間は遅延制御信号DCONTによってそれぞれ制御される。外部から入力されたシリアルデータSDATAは多相サンプリング部27において各NCLKでサンプリングされ、NビットオーバーサンプルデータNDATAとして出力される。位相検出部28はNDATAを元にNCLKの位相を検出し、適切な遅延制御信号DCONTを出力する。
以下の実施の形態においては、オーバーサンプリングビット数N=4であるとするが、N=4以外の場合においても下記の実施の形態を用いる事で同様の効果を得る事ができる。
基準クロックREFCLKは各遅延素子29_a〜29_dに入力され、それぞれ異なる遅延時間τ_0〜τ_(N-1)だけ遅延されてNCLKとして出力される。遅延時間τ_0〜τ_(N-1)はそれぞれ遅延制御信号DCONT_0〜DCONT_(N-1)によって個別に制御される。ただし、ここでDCONT_kはNCLK[k]に対する遅延制御信号DCONTを意味し、以下同様の表記を用いる。
このような遅延素子29_a〜29_dの構成例としては図16に示すものが挙げられる。
これは、制御信号DCONTによって電流源30_a,30_bの流す電流を制御する事で、PMOSトランジスタ31とNMOSトランジスタ32が駆動する信号の立ち上がり及び立ち下がり時間を制御し、遅延素子29_a〜29_dの遅延時間を個別に制御するものである。
図4に示した実施の形態と同様に、フリップフロップ34_a〜34_dを用いて、入力されたシリアルデータSDATAをNビット多相クロックNCLKでサンプリングし、遅延素子35_a〜35_dで遅延させて、フリップフロップ36_a〜36_dでサンプリングクロックSCLKに同期させ、Nビット多相データNDATAとして出力する。
遅延素子35_a〜35_dの遅延時間τ'_0〜τ'_(N-1)はそれぞれ遅延制御信号DCONT_0〜DCONT_(N-1)によって制御される。本発明第1の実施の形態と同じく、多相遅延制御部26によって与えられる遅延時間τ_kとτ'_kとの和τtot_kはkによって一定である事が望ましい。
しかし、フリップフロップ36_a〜36_dのセットアップ、ホールド時間が許容する範囲であれば、τtot_kはある程度ばらついても問題は無い。
エッジカウンタ37は、入力されたNビットオーバーサンプルデータNDATAの各ビットについてエッジをカウントし、その結果をカウント値ncountとして出力する。演算部38はカウント値ncountの値に基づいて遅延制御信号DCONTを出力する。
図7に示した実施形態と同様、隣接するビットについてXORゲート39_a〜39_dを用いてNビット多相データNDATAのエッジを検出し、それをカウンタ40_a〜40_cでカウントする。また、NDATA[0]については1サイクル遅延してNDATA[N-1]と比較し、その結果もカウンタ40_dでカウントする。カウンタ40_a〜40_dの出力はそれぞれ加算器41_a〜41_cに入力され、それぞれの和を求める。
このようにして、Nビット多相データNDATAのそれぞれのビットまでの総エッジ数をカウントし、ncount_1〜ncount_Nとして出力する事ができる。
乗除算器43_a〜43_cはncount_Nをそれぞれa/N倍(a=1,2..N-1)し、その演算結果を比較器44_a〜44_cに入力する。比較器44_a〜44_cは乗除算器43_a〜43_cの演算結果とカウント値ncount_kとをそれぞれ比較し、その結果を元に各NCLKに対する遅延制御信号DCONTを出力する。
前述したように、多相遅延部26における遅延時間は、電源電圧や温度の変動により動的に変化する。そのため、前述した位相検出による制御は常時あるいは一定時間間隔ごとに行うか、または電源電圧や温度変動を監視し、その変動が一定量に達した時に適宜行うようにする事で、常に所望の位相にあるクロックを選択する事ができる。
T0 > p / |F1 - Frx|
でなければならない。さらに、上述したように、多相クロックNCLKにおいて位相の逆転が起こってしまう問題に対しては、図22のような構成の受信機が好適に用いられる。これは、図14に示した実施の形態に適切なローパス特性を有するデジタルフィルタ45を追加したものである。
図23に示すオーバーサンプリング回路において、シリアルデータSDATAは多相遅延部46に入力され、それぞれ位相の異なるMビット多相遅延データdMDATAとして出力される。Mビット多相遅延データdMDATAはサンプリング部47において基準クロックREFCLKでサンプリングされ、Mビット多相データMDATAとして出力される。基準クロックREFCLKは通常のPLL等で生成されたもので構わないが、これは公知の技術であるため詳細は省略する。位相選択部3はMDATAの中から適切なデータを選択し、NビットオーバーサンプルデータNDATAとして出力する。
ただし、M>Nでなければならない。
また、第1の実施の形態とは異なり、与えられる遅延時間はdMDATA[0]のものが最も大きく、dMDATA[M-1]のものが最も小さくなるようにする。
ただし、M=14とする。
M個のフリップフロップ48_a〜48_nはMビット多相遅延データdMDATAを全て基準クロックREFCLKで取り込む。第1の実施の形態とは異なり、データそのものが遅延されているため、データをサンプリングするクロックは単一クロックを用いればよく、取り込んだデータをそのまま同期データとして出力する事ができる。
前述したように、外部から入力されたシリアルデータSDATAは多相遅延部46で遅延され、Mビット多相遅延データdMDATAとして出力され、サンプリング部47においてサンプリングされる。
このようにして得られたMビット多相データMDATAはシリアルデータSDATAをオーバーサンプリングしたものとなっており、従ってこれ以降の構成要素については第1の実施の形態と同様にする事ができる。
多相遅延制御部49は入力されたシリアルデータSDATAを遅延させて、Nビット多相遅延データdNDATAとして出力する。その際の各位相ごとの遅延時間は遅延制御信号DCONT_0〜DCONT_(N-1)によってそれぞれ制御される。Nビット多相遅延データdNDATAはサンプリング部50において基準クロックREFCLKでサンプリングされ、NビットオーバーサンプルデータNDATAとして出力される。位相検出部28はNDATAを元にNCLKの位相を検出し、適切な遅延制御信号DCONT_0〜DCONT_(N-1)を出力する。多相遅延制御部49については、図15に示した構成で実現する事ができる。
ただし、入力はシリアルデータSDATAであり、出力はNビット多相遅延データdNDATAとなる。
また、第2の実施の形態とは異なり、与えられる遅延時間はdNDATA[0]のものが最も大きく、dNDATA[N-1]のものが最も小さくなるようにする。また、サンプリング部は入力されたdNDATAをそれぞれフリップフロップに入力し、基準クロックREFCLKでサンプリングする構成で実現できる。図24に示したものとほぼ同じであるため、詳細な説明は省略する。
以上説明したように、本発明の第1の実施形態によれば、基準クロックを元に多相クロックを生成し、多相クロックにより外部からのシリアルデータをサンプリングし、サンプリングによって得られるデータパターンのエッジから多相クロックの位相関係を検出して、適切な位相のデータを選択してオーバーサンプリングデータとして出力するので、生成する多相クロックの遅延時間はそれぞればらついてもよく、回路のレイアウトや電源設計にかかる労力を大幅に減らす事ができ、また遅延回路は単純な構成でよいので回路規模やチップサイズ、消費電力の低減に繋がる。また、位相の検出はサンプリングされたデジタルデータを用いて行うため、高精度の位相検出が可能となる。
2 多相サンプリング部
3 位相選択部
Claims (19)
- 入力信号をサンプリングする回路であって、
基準クロックに異なる遅延時間を持たせて位相の異なる多相クロックを生成する多相遅延部と、
前記入力信号を前記多相クロックによってサンプリングし、多相サンプリングデータとして出力する多相サンプリング部と、
前記多相サンプリングデータを用いて前記多相クロックの位相関係を検出し、検出して得られたデータに基づいて前記多相サンプリングデータから選択する位相選択部とを備えたことを特徴とするオーバーサンプリング回路。 - 請求項1記載のオーバーサンプリング回路において、
前記多相遅延部は、並列接続されたインバータを用い、該インバータに用いるトランジスタのサイズを変えて異なる遅延時間を持たせる事により、前記多相クロックを生成するようにしたことを特徴とするオーバーサンプリング回路。 - 請求項1または2記載のオーバーサンプリング回路において、
前記位相選択部は、多相クロックの中で前記基準クロック一周期分の位相遅れを持つものを検出する検出部と、前記多相サンプリングデータの遷移の数を前記多相クロックそれぞれの位相についてカウントするカウンタとを備え、前記検出部の検出結果と前記カウンタのカウント値とに基づいて出力データを選択するようにしたことを特徴とするオーバーサンプリング回路。 - 入力信号をサンプリングする回路であって、
基準クロックに異なる遅延時間を持たせて位相の異なる多相クロックを生成し、且つその遅延時間が制御信号によって制御される多相遅延制御部と、
前記入力信号を前記多相クロックによってサンプリングし、多相サンプリングデータとして出力する多相サンプリング部と、
前記多相サンプリングデータを用いて前記多相クロックの位相関係を検出し、前記多相クロックの位相制御信号を生成する位相検出部とを備えたことを特徴とするオーバーサンプリング回路。 - 請求項2記載のオーバーサンプリング回路において、
前記多相遅延制御部は、入力される前記多相クロックに応じて充放電電流を流し、該電流量を制御する事で各位相の遅延時間を制御するようにしたことを特徴とするオーバーサンプリング回路。 - 請求項4または5記載のオーバーサンプリング回路において、
前記位相検出部は、前記多相サンプリングデータの遷移の数を前記多相クロックそれぞれの位相についてカウントするカウンタを備え、前記カウンタのカウント値から前記多相クロックの位相関係を検出するようにしたことを特徴とするオーバーサンプリング回路。 - 入力信号をサンプリングする回路であって、
前記入力信号に異なる遅延時間を持たせて位相の異なる多相データを生成する多相遅延部と、
前記多相データを基準クロックによってサンプリングし、多相サンプリングデータとして出力する多相サンプリング部と、
前記多相データを用いて前記多相クロックの位相関係を検出し、前記多相サンプリングデータの中から選択して出力する位相選択部とを備えることを特徴とするオーバーサンプリング回路。 - 請求項7記載のオーバーサンプリング回路において、
前記多相遅延部は、並列接続されたインバータを用い、該インバータに用いるトランジスタのサイズを変えて異なる遅延時間を持たせる事で前記多相データを生成することを特徴とするオーバーサンプリング回路。 - 請求項7または8記載のオーバーサンプリング回路において、
前記位相選択部は、前記多相サンプリングデータの中で前記基準クロック一周期分の位相遅れを持つものを検出する検出部と、
前記多相サンプリングデータの遷移の数をそれぞれの位相についてカウントするカウンタとを備え、前記検出部の検出結果と前記カウンタのカウント値とに基づいて出力データを選択するようにしたことを特徴とするオーバーサンプリング回路。 - 入力信号をサンプリングする回路であって、
前記入力信号に異なる遅延時間を持たせて位相の異なる多相データを生成し、且つその遅延時間が制御信号によって制御される多相遅延制御部と、
前記多相データを基準クロックによってサンプリングし、多相サンプリングデータとして出力する多相サンプリング部と、
前記多相サンプリングデータを用いて前記多相データの位相関係を検出し、前記多相データの位相制御信号を生成する位相検出部とを備えたことを特徴とするオーバーサンプリング回路。 - 請求項10記載のオーバーサンプリング回路において、
前記多相遅延制御部は、前記入力データに応じて充放電電流を流し、該電流量を制御する事で各位相の遅延時間を制御するようにしたことを特徴とするオーバーサンプリング回路。 - 請求項10または11記載のオーバーサンプリング回路において、
前記位相検出部は、前記多相サンプリングデータの遷移の数を前記多相データそれぞれの位相についてカウントするカウンタを備え、前記カウンタのカウント値から前記多相データの位相関係を検出するようにしたことを特徴とするオーバーサンプリング回路。 - 請求項1から12のいずれか1項記載のオーバーサンプリング回路において、
前記入力データと非同期に動作する発振器と、
前記発振器と前記入力データを入力信号として切り換える事のできるセレクタとを備えたことを特徴とするオーバーサンプリング回路。 - 請求項1から13のいずれか1項記載のオーバーサンプリング回路において、
前記多相サンプリングデータをフィルタリングするデジタルフィルタを備えたことを特徴とするオーバーサンプリング回路。 - 請求項14記載のオーバーサンプリング回路において、
前記デジタルフィルタは、FIRフィルタまたはIIRフィルタで構成されていることを特徴とするオーバーサンプリング回路。 - 入力信号をサンプリングする方法であって、
基準クロックに異なる遅延時間を持たせて位相の異なる多相クロックを生成し、
前記入力信号を前記多相クロックによってサンプリングし、多相サンプリングデータとして出力し、
前記多相サンプリングデータを用いて前記多相クロックの位相関係を検出し、検出して得られたデータに基づいて前記多相サンプリングデータから選択することを特徴とするオーバーサンプリング方法。 - 入力信号をサンプリングする方法であって、
基準クロックに異なる遅延時間を持たせて位相の異なる多相クロックを生成し、且つその遅延時間を制御信号によって制御し、
前記入力信号を前記多相クロックによってサンプリングし、多相サンプリングデータとして出力し、
前記多相サンプリングデータを用いて前記多相クロックの位相関係を検出し、前記多相クロックの位相制御信号を生成することを特徴とするオーバーサンプリング方法。 - 入力信号をサンプリングする方法であって、
前記入力信号に異なる遅延時間を持たせて位相の異なる多相データを生成し、
前記多相データを基準クロックによってサンプリングし、多相サンプリングデータとして出力し、
前記多相データを用いて前記多相クロックの位相関係を検出し、前記多相サンプリングデータの中から選択して出力することを特徴とするオーバーサンプリング方法。 - 入力信号をサンプリングする方法であって、
前記入力信号に異なる遅延時間を持たせて位相の異なる多相データを生成し、且つその遅延時間を制御信号によって制御し、
前記多相データを基準クロックによってサンプリングし、多相サンプリングデータとして出力し、
前記多相サンプリングデータを用いて前記多相データの位相関係を検出し、前記多相データの位相制御信号を生成することを特徴とするオーバーサンプリング方法。
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