KR100615597B1 - 데이터 입력회로 및 방법 - Google Patents

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KR100615597B1
KR100615597B1 KR1020040037966A KR20040037966A KR100615597B1 KR 100615597 B1 KR100615597 B1 KR 100615597B1 KR 1020040037966 A KR1020040037966 A KR 1020040037966A KR 20040037966 A KR20040037966 A KR 20040037966A KR 100615597 B1 KR100615597 B1 KR 100615597B1
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Abstract

본 발명은 데이터 입력회로 및 방법을 공개한다. 이 회로는 입력신호 및 최종 출력신호를 입력하고, 이퀄라이징 계수 조절신호에 응답하여 이퀄라이징 계수가 가변되어 상기 입력신호의 크기 및 폭을 조절하여 제1출력신호를 발생하고, 제1출력신호를 서로 다른 위상을 가진 소정 개수의 클럭신호들에 응답하여 샘플링하여 최종 출력신호 및 소정 개수의 제2출력신호들을 발생하는 이퀄라이저 및 샘플러, 및 최종 출력신호 및 소정 개수의 제2출력신호들을 입력하여 입력신호에 타이밍 에러가 존재하지 않는 것으로 판단되면 이퀄라이징 계수 조절신호를 감소하고, 타이밍 에러가 존재하는 것으로 판단되면 이퀄라이징 계수 조절신호를 증가하는 이퀄라이징 계수 조절기로 구성되어 있다. 따라서, 이퀄라이징 계수가 가변됨으로써 입력신호의 전압 에러 및 타이밍 에러가 정확하게 보상될 수 있다.

Description

데이터 입력회로 및 방법{Data input circuit and method}
도1은 정상 입력신호와 에러 입력신호의 파형을 나타내는 것이다.
도2는 종래의 데이터 입력회로의 구성을 나타내는 블록도이다.
도3은 도2에 나타낸 이퀄라이저의 일예의 구성을 나타내는 회로도이다.
도4는 본 발명의 데이터 입력회로의 일실시예의 구성을 나타내는 블록도이다.
도5는 도4에 나타낸 이퀄라이징 계수 조절회로의 일실시예의 구성을 나타내는 블록도이다.
도6은 도4에 나타낸 이퀄라이저의 실시예의 블록도이다.
도7은 도4에 나타낸 이퀄라이저의 일실시예의 구성을 나타내는 회로도이다.
도8은 도4에 나타낸 이퀄라이저의 다른 실시예의 구성을 나타내는 회로도이다.
도9는 도4에 나타낸 오버샘플러의 실시예의 구성을 나타내는 블록도이다.
도10은 도4에 나타낸 위상 검출기의 실시예의 구성을 나타내는 블록도이다.
도11a 내지 11c는 본 발명의 실시예의 이퀄라이저, 오버샘플러, 및 위상 검출기의 동작을 설명하기 위한 동작 타이밍도이다.
도12는 본 발명의 데이터 입력회로의 다른 실시예의 구성을 나타내는 블록도 이다.
본 발명은 데이터 입력 회로에 관한 것으로, 특히 신호 전송 라인의 감쇠에 의한 입력신호의 에러를 보상할 수 있는 데이터 입력 회로 및 방법에 관한 것이다.
신호 전송 라인의 감쇠에 의한 입력신호의 에러에는 크기 에러와 타이밍 에러가 있을 수 있다.
도1은 정상 입력신호와 에러 입력신호의 파형을 나타내는 것으로, A는 정상 입력신호를, B는 에러 입력신호를 나타내며, VE는 크기 에러를, TE는 타이밍 에러를 나타낸다.
칩(장치) 대 칩(장치)의 신호 전송에서는 도1에 나타낸 바와 같은 크기 에러 및 타이밍 에러를 보상하기 위한 데이터 입력회로로서, 결정 궤환 이퀄라이징(DFE: decision feedback equalizing) 수신기를 많이 사용한다.
도2는 종래의 데이터 입력회로의 구성을 나타내는 블록도로서, 결정 궤환 이퀄라이징 수신기의 일예의 구성을 나타내는 것으로, 이퀄라이저(10), 오버샘플러(12), 위상 검출기(14), 카운터(16), 타이밍 조절기(18), 및 클럭 발생기(20)로 구성되어 있다.
도2의 구성은 2002년 IEEE 학회지에 "A 1.35Gbps Decision Feedback Equalizing Receiver for the SSTL SDRAM Interface with 2X Over-sampling Phase Detector for Skew Compensation between Clock and Data"라는 제목으로 공개되어 있다.
도2에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
이퀄라이저(10)는 입력신호(IN)와 짝수(even) 및 홀수(odd) 출력신호들(ED, OD) 각각의 사이의 차를 증폭하여 홀수 및 짝수 제1출력신호쌍들(od, odB, ed, edB)을 발생한다. 신호(odB)는 홀수 제1출력신호(od)의 반대 위상의 신호이고, 신호(edB)는 짝수 제1출력신호(ed)의 반대 위상의 신호이다. 즉, 이퀄라이저(10)는 입력신호(IN)와 홀수 출력신호(OD)에 이퀄라이징 계수가 곱해진 신호사이의 차를 증폭하여 짝수 제1출력신호(ed)를 발생하고, 입력신호(IN)와 짝수 출력신호(ED)에 이퀄라이징 계수가 곱해진 신호사이의 차를 증폭하여 홀수 제1출력신호(od)를 발생한다. 오버샘플러(12)는 클럭신호들(c0, c90) 각각에 응답하여 짝수 제1출력신호(ed)를 샘플링하여 짝수 출력신호(ED) 및 짝수 제2출력신호(ED90)를 순차적으로 발생하고, 클럭신호들(c90, c180) 각각에 응답하여 홀수 제1출력신호(od)를 샘플링하여 홀수 제2출력신호(OD90) 및 홀수 출력신호(OD)를 순차적으로 발생한다. 클럭신호(c90)는 클럭신호(c0)와 90도의 위상 차를 가지는 클럭신호이며, 클럭신호(c180)는 클럭신호(c90)와 90도의 위상 차를 가지는 클럭신호이다. 따라서, 오버샘플러(12)는 짝수 출력신호(ED), 짝수 및 홀수 제2출력신호들(ED90, OD90), 및 홀수 출력신호(OD)를 클럭신호들(c0, c90, c180)에 응답하여 순차적으로 발생한다. 위상 검출기(14)는 짝수 출력신호(ED)와 짝수 제2출력신호(ED90)사이 및 홀수 제2출력신호들(OD90)와 홀수 출력신호(OD)사이의 위상 차를 검출하여 업, 다운 신호들(up, dn)을 발생한다. 카운터(16)는 업 신호(up)에 응답하여 카운팅 출력신호(cout)를 증가시키고, 다운 신호(dn)에 응답하여 카운팅 출력신호(cout)를 감소시킨다.발생한다. 타이밍 조절기(18)는 카운팅 출력신호(cout)에 응답하여 n개의 서로 다른 위상을 가지는 클럭신호들(c1, c2, ..., cn)을 입력하여 클럭신호들(c0, c90, c180)의 발생 타이밍을 조절한다. 예를 들면, 카운팅 출력신호(cout)가 증가되면 클럭신호들(c0, c90, c180)의 발생 타이밍을 지연시키고, 감소되면 클럭신호들(c0, c90, c180)의 발생 타이밍을 앞당긴다. 클럭 발생기(20)는 클럭신호(CLK)를 입력하여 n개의 서로 다른 위상을 가지는 클럭신호들(c1, c2, ..., cn)을 발생한다.
도2에 나타낸 데이터 입력회로는 이퀄라이저(10)에 의해서 도1에 나타낸 바와 같은 입력신호(IN)의 크기 에러(VE) 및 타이밍 에러(TE)가 보상된다. 즉, 이퀄라이저(10)가 크기 에러(VE)를 보상하기 위하여 입력신호(IN)의 크기를 증폭하고, 타이밍 에러(TE)를 보상하기 위하여 입력신호(IN)의 폭을 넓힌다. 이는 이퀄라이저(10)의 이퀄라이징 계수를 소정의 값으로 고정시켜 놓음에 의해서 가능하다. 그리고, 위상 검출기(14), 카운터(16), 및 타이밍 조절기(18)에 의해서 오버 샘플러(12)로 인가되는 클럭신호들(c0, c90, c180)의 타이밍을 조절하여 입력신호(IN)와 클럭신호들(c0, C90, C180)사이의 센터링 에러를 보상한다.
도3은 도2에 나타낸 이퀄라이저의 일예의 구성을 나타내는 회로도로서, PMOS트랜지스터들(P1, P2), 및 NMOS트랜지스터들(N1 ~ N6)로 구성되어 있다.
도3에서, NMOS트랜지스터(N6)의 폭은 NMOS트랜지스터(N5)의 폭보다 α배만큼 크게 설계되어 있다.
도3에 나타낸 회로의 동작을 설명하면 다음과 같다.
PMOS트랜지스터들(P1, P2)은 부하로서 소정의 전류를 흐르게 한다. 짝수 제1출력신호(ed)의 전압 레벨은 입력신호(IN) 및 바이어스 전압(Vb)이 각각 인가되는 NMOS트랜지스터들(N1, N5)을 통하여 흐르는 전류와 홀수 출력신호(OD)의 반대 위상의 신호(ODB)가 인가되는 NMOS트랜지스터(N3) 및 바이어스 전압(Vb)이 인가되는 NMOS트랜지스터(N6)를 통하여 흐르는 전류에 의해서 결정된다. 따라서, 짝수 제1출력신호(ed)는 입력신호(IN)와 이퀄라이징 계수(α)에 신호(ODB)를 곱한 신호의 합을 증폭한 신호라고 할 수 있다. 바꾸어 말하면, 짝수 제1출력신호(ed)는 입력신호(IN)와 이퀄라이징 계수(α)에 신호(OD)를 곱한 신호의 차를 증폭한 신호라고 할 수 있다.
그리고, 짝수 제1출력신호(ed)의 반대 위상의 신호(edB)의 전압 레벨은 입력신호(IN)의 반대 위상의 신호(INB) 및 바이어스 전압(Vb)이 각각 인가되는 NMOS트랜지스터들(N2, N5)을 통하여 흐르는 전류와 홀수 출력신호(OD) 및 바이어스 전압(Vb)이 각각 인가되는 NMOS트랜지스터들(N4, N6)을 통하여 흐르는 전류에 의해서 결정된다. 따라서, 짝수 제1출력신호(ed)의 반대 위상의 신호(edB)는 이퀄라이징 계수(α)에 홀수 출력신호(OD)를 곱한 신호와 신호(INB)의 합을 증폭한 신호라고 할 수 있다. 바꾸어 말하면, 신호(edB)는 신호(INB)와 이퀄라이징 계수(α)에 홀수 출력신호(OD)의 반대 위상의 신호(ODB)를 곱한 신호의 차를 증폭한 신호라고 할 수 있다.
도3에 나타낸 이퀄라이저(10)는 NMOS트랜지스터(N6)의 폭이 NMOS트랜지스터(N5)이 폭보다 α만큼 크게 설계함으로써, 이퀄라이징 계수가 α로 고정되고, 이에 따라, 입력신호(IN)의 타이밍 에러(TE)의 존재 유무에 관계없이 항상 고정된 이퀄라이징 계수(α)를 가지고 입력신호(IN)의 전압 에러(VE) 및 타이밍 에러(TE)를 보상하도록 구성되어 있다.
따라서, 종래의 데이터 입력회로는 이퀄라이저(10)가 입력신호(IN)의 타이밍 에러 유무에 관계없이 항상 고정된 이퀄라이징 계수를 가지고 타이밍 에러(TE)를 보상하도록 구성되어 있었기 때문에, 전압 에러 및 타이밍 에러를 정확하게 보상할 수 없다는 문제가 있다.
본 발명의 목적은 이퀄라이징 계수를 가변함으로써 입력신호의 전압 에러 및 타이밍 에러를 정확하게 보상할 수 있는 데이터 입력회로를 제공하는데 있다.
본 발명의 다른 목적은 상기 목적을 달성하기 위한 데이터 입력방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 데이터 입력회로의 제1형태는 입력신호 및 최종 출력신호를 입력하고, 이퀄라이징 계수 조절신호에 응답하여 이퀄라이징 계수가 가변되어 상기 입력신호의 크기 및 폭을 조절하여 제1출력신호를 발생하고, 상기 제1출력신호를 서로 다른 위상을 가진 소정 개수의 클럭신호들에 응답하여 샘플링하여 상기 최종 출력신호 및 소정 개수의 제2출력신호들을 발생하는 이퀄라이징 및 샘플링 수단, 및 상기 최종 출력신호 및 상기 소정 개수의 제2출력신호들을 입력하여 상기 입력신호에 타이밍 에러가 존재하지 않는 것으로 판단되면 상기 이퀄라이징 계수 조절신호를 감소하고, 상기 타이밍 에러가 존재하는 것으로 판단되면 상기 이퀄라이징 계수 조절신호를 증가하는 이퀄라이징 계수 조절수단을 구비하는 것을 특징으로 한다.
상기 이퀄라이징 계수 조절수단은 상기 최종 출력신호 및 상기 소정 개수의 제2출력신호들을 입력하여 상기 입력신호에 타이밍 에러가 존재하지 않는 것으로 판단되면 다운 카운팅 신호를 발생하고, 상기 타이밍 에러가 존재하는 것으로 판단되면 업 카운팅 신호를 발생하는 이퀄라이징 계수 조절신호 제어기, 및 상기 업 카운팅 신호에 응답하여 업 카운팅하고, 상기 다운 카운팅 신호에 응답하여 다운 카운팅하여 상기 이퀄라이징 계수 조절신호를 가변하는 카운터를 구비하는 것을 특징으로 한다.
삭제
상기 데이터 입력회로는 상기 최종 출력신호와 상기 소정 개수의 제2출력신호들을 입력하여 업, 다운, 및 록 신호들을 발생하는 위상 검출기, 및 상기 업, 다운 신호들에 응답하여 상기 서로 다른 위상을 가진 소정 개수의 클럭신호들의 발생 타이밍을 조절하는 타이밍 조절기를 더 구비하는 것을 특징으로 하고, 상기 이퀄라이징 계수 조절수단은 상기 록 신호에 응답하여 다운 카운팅 신호를 발생하고, 상기 업 신호 또는 다운 신호에 응답하여 업 카운팅 신호를 발생하는 이퀄라이징 계수 조절신호 제어기, 및 상기 다운 카운팅 신호에 응답하여 상기 이퀄라이징 계수 조절신호를 감소하고, 상기 업 카운팅 신호에 응답하여 상기 이퀄라이징 계수 조절신호를 증가하는 카운터를 구비하는 것을 특징으로 한다.
그리고, 상기 이퀄라이징 및 샘플링 수단은 상기 입력신호 및 상기 최종 출력신호를 입력하고, 상기 이퀄라이징 계수 조절신호에 응답하여 이퀄라이징 계수가 가변되어 상기 입력신호의 크기 및 폭을 조절하여 상기 제1출력신호를 발생하는 이퀄라이저, 및 상기 제1출력신호를 상기 서로 다른 위상을 가진 소정 개수의 클럭신호들에 응답하여 샘플링하여 상기 최종 출력신호 및 상기 소정 개수의 제2출력신호들을 발생하는 샘플러를 구비하는 것을 특징으로 한다.
상기 이퀄라이저의 제1형태는 상기 이퀄라이징 계수 조절신호에 응답하여 상기 이퀄라이징 계수를 가변하는 이퀄라이징 계수 가변기, 상기 이퀄라이징 계수와 상기 최종 출력신호를 곱하는 곱셈기, 및 상기 입력신호와 상기 곱셈기의 출력신호의 차를 증폭하여 상기 제1출력신호를 발생하는 증폭기를 구비하는 것을 특징으로 한다.
상기 이퀄라이저의 제2형태는 상기 제1출력신호를 발생하는 제1노드와 제2노드사이에 연결되고, 상기 입력신호에 응답하는 제1트랜지스터, 상기 제2노드와 전원에 연결되어 소정의 제1전류를 흐르게 하는 제1전류원, 제3노드와 상기 제2노드사이에 연결되고, 제1기준신호에 응답하는 제2트랜지스터, 상기 제1노드와 제4노드사이에 연결되고, 상기 제2기준신호에 응답하는 제3트랜지스터, 상기 제3노드와 상기 제4노드사이에 연결되고, 상기 최종 출력신호에 응답하는 제4트랜지스터, 및 상기 제4노드와 전원에 연결되고, 상기 이퀄라이징 계수 조절신호에 응답하여 가변된 소정의 제2전류를 흐르게 하는 제2전류원을 구비하는 것을 특징으로 하고, 상기 제1 및 제2기준신호들은 소정의 동일 레벨의 신호인 것을 특징으로 하거나, 상기 제1기준신호는 상기 입력신호와 반대 위상의 신호이고, 제2기준신호는 상기 최종 출력신호와 반대 위상의 신호인 것을 특징으로 한다. 그리고, 상기 제2전류원은 소정 개수의 비트로 이루어진 이퀄라이징 계수 조절신호의 각 비트에 응답하여 상기 소정의 제2전류를 가변하는 소정 개수의 제5트랜지스터들을 구비하는 것을 특징으로 하는 한다.
상기 이퀄라이저의 제3형태는 상기 제1출력신호를 발생하는 제1노드와 제2노드사이에 연결되고, 상기 입력신호에 응답하는 제1트랜지스터, 상기 제2노드와 전원에 연결되어 소정의 제1전류를 흐르게 하는 제1전류원, 제3노드와 상기 제2노드사이에 연결되고, 제1기준신호에 응답하는 제2트랜지스터, 상기 제1노드와 제4노드사이에 연결되고, 상기 제2기준신호에 응답하는 제3트랜지스터, 상기 제3노드와 상기 제4노드사이에 연결되고, 상기 최종 출력신호에 응답하는 제4트랜지스터, 상기 소정 비트의 이퀄라이징 계수 조절신호에 응답하여 출력되는 제어전압의 레벨을 조절하는 전압 조절기, 및 상기 제4노드와 전원에 연결되고, 상기 제어전압에 응답하여 가변된 소정의 제2전류를 흐르게 하는 제2전류원을 구비하는 것을 특징으로 하고, 상기 제1 및 제2기준신호들은 소정의 동일 레벨의 신호인 것을 특징으로 하거나, 상기 제1기준신호는 상기 입력신호와 반대 위상의 신호이고, 제2기준신호는 상기 최종 출력신호와 반대 위상의 신호인 것을 특징으로 한다. 그리고, 상기 제2전류원은 상기 제어전압에 응답하여 상기 소정의 제2전류를 가변하는 제5트랜지스터 를 구비하는 것을 특징으로 한다.
상기 샘플러는 상기 제1출력신호를 디지털 신호로 변환하는 비교기, 및 상기 서로 다른 위상을 가진 적어도 소정 개수의 클럭신호들 각각에 응답하여 상기 비교기로부터 출력되는 디지털 신호를 입력하여 상기 최종 출력신호 및 상기 소정 개수의 제2출력신호들을 각각 발생하는 소정 개수의 레지스터들을 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 데이터 입력회로의 제2형태는 입력신호 및 짝수 및 홀수 최종 출력신호들 각각을 입력하고, 이퀄라이징 계수 조절신호에 응답하여 이퀄라이징 계수가 가변되어 상기 입력신호의 크기 및 폭을 조절하여 제1 및 제2출력신호들을 발생하고, 상기 제1 및 제2출력신호들을 서로 다른 위상을 가진 적어도 3개의 클럭신호들에 응답하여 샘플링하여 짝수 최종 출력신호와 적어도 하나이상의 제3출력신호 및 홀수 최종 출력신호와 적어도 하나이상의 제4출력신호를 발생하는 제1 및 제2이퀄라이징 및 샘플링기들, 및 상기 짝수 최종 출력신호와 상기 적어도 하나이상의 제3출력신호, 및 상기 홀수 최종 출력신호와 상기 적어도 하나이상의 제4출력신호를 입력하여 상기 입력신호에 타이밍 에러가 존재하지 않는 것으로 판단되면 상기 이퀄라이징 계수 조절신호를 감소하고, 상기 타이밍 에러가 존재하는 것으로 판단되면 상기 이퀄라이징 계수 조절신호를 증가하는 이퀄라이징 계수 조절기를 구비하는 것을 특징으로 한다.
상기 이퀄라이징 계수 조절기는 상기 짝수 최종 출력신호와 상기 적어도 하나이상의 제3출력신호, 및 상기 홀수 최종 출력신호와 상기 적어도 하나이상의 제4출력신호가 각각 동일하면 다운 카운팅 신호를 발생하고, 상기 짝수 최종 출력신호와 상기 적어도 하나이상의 제3출력신호, 또는 상기 홀수 최종 출력신호와 상기 적어도 하나이상의 제4출력신호가 각각 다르면 업 카운팅 신호를 발생하는 이퀄라이징 계수 조절신호 제어기, 및 상기 다운 카운팅 신호에 응답하여 상기 이퀄라이징 계수 조절신호를 감소하고, 상기 업 카운팅 신호에 응답하여 상기 이퀄라이징 계수 조절신호를 증가하는 카운터를 구비하는 것을 특징으로 한다.
삭제
상기 데이터 입력회로는 상기 짝수 및 홀수 최종 출력신호들과 상기 적어도 하나이상의 제3 및 제4출력신호들을 입력하여 업, 다운, 및 록 신호들을 발생하는 위상 검출기, 및 상기 업, 다운 신호들에 응답하여 상기 서로 다른 위상을 가진 적어도 3개의 클럭신호들의 발생 타이밍을 조절하는 타이밍 조절기를 더 구비하는 것을 특징으로 하고, 상기 이퀄라이징 계수 조절기는 상기 록 신호에 응답하여 다운 카운팅 신호를 발생하고, 상기 업 신호 또는 다운 신호에 응답하여 업 카운팅 신호를 발생하는 이퀄라이징 계수 조절신호 제어기, 및 상기 다운 카운팅 신호에 응답하여 상기 이퀄라이징 계수 조절신호를 감소하고, 상기 업 카운팅 신호에 응답하여 상기 이퀄라이징 계수 조절신호를 증가하는 카운터를 구비하는 것을 특징으로 한다.
상기 제1 및 제2이퀄라이징 및 샘플링기들 각각은 입력신호 및 상기 짝수 및 홀수 최종 출력신호 각각 입력하고, 상기 이퀄라이징 계수 조절신호에 응답하여 상기 이퀄라이징 계수가 가변되어 상기 입력신호의 크기 및 폭을 조절하여 상기 제1 및 제2출력신호를 각각 발생하는 제1 및 제2이퀄라이저들, 및 상기 제1 및 제2 출력신호 각각을 상기 서로 다른 위상을 가진 적어도 2개의 클럭신호들 각각에 응답하여 샘플링하여 상기 짝수 최종 출력신호와 상기 적어도 하나이상의 제3출력신호 및 상기 홀수 최종 출력신호와 상기 적어도 하나이상의 제4출력신호를 발생하는 제1 및 제2샘플러들을 구비하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 데이터 입력방법의 제1형태는 입력신호 및 이전 최종 출력신호를 입력하고, 이퀄라이징 계수 조절신호에 응답하여 이퀄라이징 계수가 가변되어 상기 입력신호의 크기 및 폭을 조절하여 제1출력신호를 발생하는 이퀄라이징 단계, 상기 제1출력신호를 서로 다른 위상을 가진 소정 개수의 클럭신호들에 응답하여 샘플링하여 현재 최종 출력신호 및 소정 개수의 제2출력신호들을 발생하는 샘플링 단계, 상기 현재 최종 출력신호 및 상기 소정 개수의 제2출력신호들이 입력하여 상기 입력신호에 타이밍 에러가 존재하는 것으로 판단되면 업 카운팅 신호를 발생하고, 존재하지 않는 것으로 판단되면 다운 카운팅 신호를 발생하는 이퀄라이징 계수 조절신호 제어단계, 및 상기 업 카운팅 신호에 응답하여 업 카운팅하고, 상기 다운 카운팅 신호에 응답하여 다운 카운팅하여 상기 이퀄라이징 계수 조절신호를 가변하는 카운팅 단계를 구비하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 데이터 입력방법의 제2형태는 입력신호와 이전 짝수 및 홀수 최종 출력신호들 각각을 입력하고, 이퀄라이징 계수 조절신호에 응답하여 이퀄라이징 계수가 가변되어 상기 입력신호의 크기 및 폭을 조절하여 제1 및 제2출력신호들을 발생하는 이퀄라이징 단계, 상기 제1 및 제2출력신호들을 서로 다른 위상을 가진 적어도 3개의 클럭신호들에 응답하여 샘플링하여 현재 짝수 최종 출력신호와 적어도 하나이상의 제3출력신호 및 현재 홀수 최종 출력신호와 적어도 하나이상의 제4출력신호를 발생하는 샘플링 단계, 상기 현재 짝수 최종 출력신호와 상기 소정 개수의 제3출력신호들, 및 상기 현재 홀수 최종 출력신호와 상기 소정 개수의 제4출력신호들을 입력하여 상기 입력신호에 타이밍 에러가 존재하는 것으로 판단되면 업 카운팅 신호를 발생하고, 존재하지 않는 것으로 판단되면 다운 카운팅 신호를 발생하는 이퀄라이징 계수 조절신호 제어단계, 및 상기 업 카운팅 신호에 응답하여 업 카운팅하고, 상기 다운 카운팅 신호에 응답하여 다운 카운팅하여 상기 이퀄라이징 계수 조절신호를 가변하는 카운팅 단계를 구비하는 것을 특징으로 한다.
이하, 첨부한 도면을 참고로 하면 본 발명의 데이터 입력회로 및 방법, 및 이 회로를 이용한 장치를 설명하면 다음과 같다.
도4는 본 발명의 데이터 입력회로의 일실시예의 구성을 나타내는 블록도로서, 도2의 이퀄라이저(10) 및 위상 검출기(14)를 이퀄라이저(10') 및 위상 검출기(14')로 각각 대체하고, 이퀄라이징 계수 조절회로(22)를 도2의 구성에 추가하여 구성되어 있다.도4에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
도4에 나타낸 블록들중 도2에 나타낸 블록들과 동일한 번호를 가진 블록들의 기능은 도2의 블록들의 기능 설명을 참고로 하면 쉽게 이해될 것이며, 여기에서는 대체되거나 추가되는 블록들의 기능에 대해서만 설명하기로 한다.
이퀄라이저(10')는 입력신호(IN)와 짝수 및 홀수 출력신호들(ED, OD) 각각에 이퀄라이징 계수 조절신호(eqco)에 응답하여 가변된 이퀄라이징 계수가 곱해진 신호들 각각의 차를 증폭하여 홀수 및 짝수 제1출력신호쌍들(od, odB, ed, edB)을 발생한다. 즉, 입력신호(IN)와 홀수 출력신호(OD)에 이퀄라이징 계수가 곱해진 신호사이의 차를 증폭하여 짝수 제1출력신호(ed)를 발생하고, 입력신호(IN)와 짝수 출 력신호(ED)에 이퀄라이징 계수가 곱해진 신호사이의 차를 증폭하여 홀수 제1출력신호(od)를 발생한다. 위상 검출기(14')는 신호들(ED, ED90) 및 신호들(OD90, OD)사이의 위상 차를 검출하여 업 신호(up) 또는 다운 신호(dn)를 발생하고, 신호들(ED, ED90) 및 신호들(OD90, OD)사이에 위상 차가 없으면 록 신호(lock)를 발생한다. 이퀄라이징 계수 조절회로(22)는 업 신호(up) 또는 다운 신호(dn)가 발생되면 이퀄라이징 계수 조절신호(eqco)를 증가하고, 록 신호(lock)가 발생되면 이퀄라이징 계수 조절신호(eqco)를 감소한다. 이때 발생되는 이퀄라이징 계수 조절신호(eqco)는 소정 비트의 디지털 데이터이다.
도4에 나타낸 바와 같이 본 발명의 데이터 입력회로는 이퀄라이징 계수 조절회로(22)를 구비하여 입력신호(IN)의 타이밍 에러가 존재하는 것으로 판단되면, 즉, 업 신호(up) 또는 다운 신호(dn)가 발생되면 이퀄라이징 계수 조절신호(eqco)를 증가하고, 입력신호(IN)의 타이밍 에러가 존재하지 않는 것으로 판단되면, 즉, 록 신호(lock)가 발생되면 이퀄라이징 계수 조절신호(eqco)를 감소함으로써 입력신호(IN)의 전압 에러 및 타이밍 에러를 정확하게 보상할 수 있다.
도4의 실시예에서는 이퀄라이저(10') 및 오버샘플러(12)가 서로 분리되어 구성되고, 이퀄라이징 계수 조절회로(22)가 위상 검출기(14')로부터 출력되는 록 신호(lock) 및 업, 다운 신호들(up, dn)에 응답하여 이퀄라이징 계수 조절신호(eqco)를 가변하도록 구성되어 있다. 그러나, 이퀄라이저(10') 및 오버샘플러(12)는 하나의 블록으로 구성되어도 상관없다.
도5는 도4에 나타낸 이퀄라이징 계수 조절회로의 일실시예의 구성을 나타내 는 블록도로서, 이퀄라이징 계수 조절신호 제어기(30) 및 카운터(32)로 구성되어 있다.
도5에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
이퀄라이징 계수 조절신호 제어기(30)는 업 신호(up) 또는 다운 신호(dn)가 검출되면 업 카운팅 신호(uup)를 발생하고, 록 신호(lock)가 검출되면 다운 카운팅 신호(ddn)를 발생한다. 카운터(32)는 업 카운팅 신호(uup)가 발생되면 업 카운팅을 수행하고, 다운 카운팅 신호(ddn)가 발생되면 다운 카운팅을 수행하여 소정비트의 이퀄라이징 계수 조절신호(eqco)를 발생한다. 즉, 이퀄라이징 계수 조절회로(22)는 업, 다운 신호들(up, dn) 및 록 신호(lock)에 응답하여 업, 다운 카운팅을 수행하여 이퀄라이징 계수 조절신호(eqco)를 가변한다.
그리고, 도시하지는 않았지만, 다른 실시예의 이퀄라이징 계수 조절회로(22)는 신호들(ED, ED90) 및 신호들(OD90, OD)을 직접적으로 입력하여 신호들(ED, ED90) 또는 신호들(OD90, OD)이 일치하지 않으면 이퀄라이징 계수 조절신호(eqco)를 증가하고, 신호들(ED, ED90) 각각 및 신호들(OD90, OD) 각각이 일치하면 이퀄라이징 계수 조절신호(eqco)를 감소하도록 구성할 수도 있다.
도6은 도4에 나타낸 이퀄라이저의 실시예의 블록도로서, 이퀄라이징 계수 가변기(40), 곱셈기들(42, 46), 및 차동 증폭기들(44, 48)로 구성되어 있다.
도6에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
이퀄라이징 계수 가변기(40)는 이퀄라이징 계수 조절신호(eqco1 ~ n)에 응답하여 이퀄라이징 계수(α)를 가변한다. 곱셈기들(42, 46) 각각은 이퀄라이징 계수( α)와 홀수 및 짝수 출력신호들(OD, ED) 각각을 곱하여 신호들(αOD, αED)을 발생한다. 차동 증폭기들(44, 48) 각각은 입력신호(IN)와 신호들(αOD, αED) 각각의 차를 증폭하여 짝수 및 홀수 제1출력신호들(ed, od)을 각각 발생한다. 결과적으로, 짝수 제1출력신호(ed)는 입력신호(IN)와 신호(αOD)의 차를 증폭한 신호이고, 홀수 제1출력신호(od)는 입력신호(IN)와 신호(αED)의 차를 증폭한 신호이다.
도6에 나타낸 이퀄라이저는 이퀄라이징 계수 가변기(40)에 의해서 이퀄라이징 계수(α)가 가변되어 신호들(αOD, αED)을 발생하고, 차동 증폭기들(44, 48)에 의해서 입력신호(IN)의 전압 에러 및 타이밍 에러를 정확하게 보상하여 짝수 및 홀수 제1출력신호들(ed, od)을 발생한다.
도7은 도4에 나타낸 이퀄라이저의 일실시예의 구성을 나타내는 회로도로서, 도3의 구성에 NMOS트랜지스터들(N7-1 ~ N7-n)을 추가하여 구성되어 있다.
도7에 나타낸 회로의 동작을 설명하면 다음과 같다.
PMOS트랜지스터들(P1, P2)은 부하로서 소정의 전류를 흐르게 한다. 짝수 제1출력신호(ed)의 전압 레벨은 입력신호(IN) 및 바이어스 전압(Vb)이 인가되는 NMOS트랜지스터들(N1, N5)을 통하여 흐르는 전류와 홀수 출력신호(OD)의 반대 위상의 신호(ODB)가 인가되는 NMOS트랜지스터들(N3, N6) 및 이퀄라이징 계수 조절신호(eqco1 ~ eqcon)에 응답하여 온되는 NMOS트랜지스터들(N7-1 ~ N7-n)을 통하여 흐르는 전류에 의해서 결정된다. 따라서, 짝수 제1출력신호(ed)는 입력신호(IN)와 이퀄라이징 계수(α)에 신호(ODB)를 곱한 신호의 합을 증폭한 신호이며, 이퀄라이징 계수(α)는 이퀄라이징 계수 조절신호(eqco1 ~ eqcon)에 응답하 여 온되는 NMOS트랜지스터들(N7-1 ~ N7-n)의 갯수에 의해서 가변되는 값이다.
짝수 제1출력신호(ed)의 반대 위상의 신호(edB)는 입력신호(IN)의 반대 위상의 신호(INB) 및 바이어스 전압(Vb)이 인가되는 NMOS트랜지스터들(N2, N5)을 통하여 흐르는 전류와 홀수 출력신호(OD)가 인가되는 NMOS트랜지스터들(N4, N6) 및 이퀄라이징 계수 조절신호(eqco1 ~ eqcon)에 응답하여 온되는 NMOS트랜지스터들(N7-1 ~ N7-n)을 통하여 흐르는 전류에 의해서 결정된다. 따라서, 신호(edB)는 이퀄라이징 계수(α)에 홀수 출력신호(OD)를 곱한 신호와 신호(INB)의 합을 증폭한 신호이며, 이퀄라이징 계수(α)는 상술한 바와 같이 가변되는 값이다.
이와같은 방법으로 데이터 입력회로의 이퀄라이저(10')는 이퀄라이징 계수 조절신호(eqco)에 응답하여 이퀄라이징 계수(α)가 가변되어 입력신호(IN)의 전압 에러 및 타이밍 에러를 정확하게 보상할 수 있다.
도8은 도4에 나타낸 이퀄라이저의 다른 실시예의 구성을 나타내는 회로도로서, 도7의 NMOS트랜지스터들(N7-1 ~ N7-n)을 NMOS트랜지스터(N8)로 대체하고, 전압 조절기(60)를 추가하여 구성되어 있다.
도8에 나타낸 회로의 동작은 도7에 나타낸 회로의 동작과 유사하며, 단지, 이퀄라이징 계수를 조절하는 방법이 도7과 상이하다. 도8에 나타낸 회로의 이퀄라이징 계수 조절방법을 설명하면 다음과 같다.
전압 조절기(60)는 소정 비트의 이퀄라이징 계수 조절신호(eqco1 ~ eqcon)에 응답하여 제어전압(VCO)의 전압 레벨을 조절한다. 이때, 제어전압(VCO)은 이퀄라이징 계수 조절신호(eqco1 ~ eqcon)의 값이 증가하면 제어전압(VCO)의 전압 레벨을 증가하고, 이퀄라이징 계수 조절신호(eqco1 ~ eqcon)의 값이 감소하면 제어전압(VCO)의 전압 레벨을 낮춘다. NMOS트랜지스터(N8)는 제어전압(VCO)에 응답하여 NMOS트랜지스터(N8)의 저항 값이 가변되어 흐르는 전류를 제어함으로써 이퀄라이징 계수를 가변한다.
그리고, 전압 조절기(40)는 도8에 나타낸 바와 같이 이퀄라이저(10')에 포함하여 구성할 수도 있고, 이퀄라이징 계수 조절회로(22)에 포함하여 구성할 수도 있다.
또한, 도7 및 도8의 구성에서 NMOS트랜지스터들(N2, N3)의 게이트로 신호들(INB, ODB) 각각이 인가되도록 구성되어 있으나, 이 신호들(INB, ODB) 대신에 소정 레벨의 기준전압이 인가되도록 구성되어도 상관없다.
도7 및 도8에 나타낸 이퀄라이저는 짝수 제1출력신호(ed)를 발생하는 회로 구성만을 나타낸 것이며, 홀수 제1출력신호(od)를 발생하는 회로 구성은 도7 및 도8에 나타낸 이퀄라이저와 동일하게 구성된다.
도9는 도4에 나타낸 오버샘플러의 실시예의 구성을 나타내는 블록도로서, 비교기들(70, 72), 및 D플립플롭들(DFF1 ~ DFF4)로 구성되어 있다.
도9에 나타낸 블록들 각각의 동작을 설명하면 다음과 같다.
비교기들(70, 72) 각각은 짝수 및 홀수 출력신호들(ed, od) 각각을 입력하여 소정의 기준전압이상인 경우에는 "1"의 데이터(Ded, Dod)를, 미만인 경우에는 "0" 의 데이터(Ded, Dod)를 발생한다. 즉, 비교기들(70, 72) 각각은 아날로그 짝수 및 홀수 출력신호들(ed, od) 각각을 디지털 값으로 변환한다.
D플립플롭(DFF1)은 클럭신호(c0)에 응답하여 데이터(Ded)를 래치하여 짝수 출력신호(ED)를 발생한다. D플립플롭(DFF2)은 클럭신호(c90)에 응답하여 데이터(Ded)를 래치하여 짝수 출력신호(ED90)를 발생한다. D플립플롭(DFF3)은 클럭신호(c90)에 응답하여 데이터(Dod)를 래치하여 홀수 출력신호(OD90)를 발생한다. D플립플롭(DFF4)은 클럭신호(c180)에 응답하여 데이터(Dod)를 래치하여 홀수 출력신호(OD)를 발생한다. 즉, 도9에 나타낸 오버샘플러는 데이터(Ded)를 클럭신호들(c0, c90)에 응답하여 두 번 샘플링하여 짝수 출력신호들(ED, ED90)을 순차적으로 발생하고, 데이터(Dod)를 클럭신호들(c90, c180)에 응답하여 두 번 샘플링하여 홀수 출력신호들(OD90, OD)을 순차적으로 발생한다.
도10은 도4에 나타낸 위상 검출기의 실시예의 구성을 나타내는 블록도로서, D플립플롭들(DFF5 ~ DFF8), 및 디코더(80)로 구성되어 있다.
도10에서, 클럭신호(c270)는 클럭신호(c180)와 90도 위상 차를 가지는 신호이다.
도10에 나타낸 블록들 각각의 동작을 설명하면 다음과 같다.
D플립플롭들(DFF5 ~ DFF8)은 클럭신호(c270)에 응답하여 신호들(ED, ED90, OD90, OD)을 래치하여 데이터(data)를 발생한다. 디코더(80)는 데이터(data)를 디코딩하여 록, 업, 및 다운 신호들(lock, up, dn)을 발생한다.
디코더(80)는 신호들(ED, ED90) 및 신호들(OD90, OD) 각각이 일치하면 록 신호(lock)를 발생하고, 신호들(ED, ED90)이 일치하지 않고, 신호들(OD90, OD)이 일치하면 다운 신호(dn)를 발생하고, 신호들(ED, ED90)이 일치하고, 신호들(OD90, OD)이 일치하지 않으면 업 신호(up)를 발생한다.
도10에서, D플립플롭들(DFF5 ~ DFF8)이 클럭신호(c270)에 응답하도록 구성되어 있으나, 반드시 클럭신호(c270)일 필요는 없으며 클럭신호(c180)보다 위상이 지연된 클럭신호이면 된다.
도11a 내지 11c는 본 발명의 실시예의 이퀄라이저, 오버샘플러, 및 위상 검출기의 동작을 설명하기 위한 동작 타이밍도로서, 도11a는 짝수 및 홀수 제1출력신호들(ed, od)과 클럭신호들(c0, c90, c180)의 발생 타이밍이 일치하는 경우를, 도11b는 짝수 및 홀수 제1출력신호들(ed, od)에 비해서 클럭신호들(c0, c90, c180)의 발생 타이밍이 느린 경우를, 도11c는 짝수 및 홀수 제1출력신호들(ed, od)에 비해서 클럭신호들(c0, c90, c180)의 발생 타이밍이 빠른 경우를 각각 나타낸다.
도11a 내지 도11c에 나타낸 바와 같이, 이퀄라이저(10')에 의해서 입력신호(IN)의 크기와 폭이 조절되어 짝수 제1출력신호(ed) 및 홀수 제1출력신호(od)가 발생된다. 클럭신호들(c0, c90) 각각에 응답하여 오버샘플러(12)가 짝수 제1출력신호(ed)를 샘플링하여 짝수 출력신호(ED) 및 짝수 제2출력신호(ED90)를 발생하고, 클럭신호들(c90, c180) 각각에 응답하여 홀수 제1출력신호(od)를 샘플링하여 홀수 제1출력신호(OD90) 및 홀수 출력신호(OD)를 발생한다. 위상 검출기(14')는 클럭신호(c270)에 응답하여 신호들(ED, ED90, OD90, OD)을 래치하여 데이터(data)를 발생하고, 데이터(data)를 디코딩하여 록, 업, 및 다운 신호들(lock, up, dn)을 발생한다.
만일 도11a에 나타낸 바와 같이 신호들(ED, ED90)이 모두 "0"이고, 신호들(OD90, OD)이 모두 "1"이거나, 신호들(ED, ED90)이 모두 "1"이고, 신호들(OD90, OD)이 모두 "0"이면, 데이터(data)는 "0011" 또는 "1100"이 되고, 이 경우에 록 신호(lock)가 활성화된다. 즉, 신호들(ED, ED90)이 일치하고, 신호들(OD90, OD)이 일치하면 록 신호(lock)가 활성화된다. 그러나, 도11b에 나타낸 바와 같이 신호들(ED, ED90)이 "0", "1"이고, 신호들(OD90, OD)이 모두 "0"이거나, 신호들(ED, ED90)이 "0", "1"이고, 신호들(OD90, OD)이 모두 "1"이면, 데이터(data)는 "1000" 또는 "0111"이 되고, 이 경우에 클럭신호들(c0, c90, c180)의 발생 타이밍을 앞당기기 위한 다운 신호(dn)가 발생된다. 즉, 신호들(ED90, OD90, OD)이 모두 일치하면 다운 신호(dn)가 활성화된다. 또한, 도11c에 나타낸 바와 같이 신호들(ED, ED90)이 "1", "1"이고, 신호들(OD90, OD)이 "1", "0"이거나, 신호들(ED, ED90)이 "0", "0"이고, 신호들(OD, ODB)이 "0", "1"이면, 데이터(data)는 "1110" 또는 "0001"이 되고, 이 경우에 클럭신호들(c0, c90, c180)의 발생 타이밍을 지연하기 위한 업 신호(up)가 발생된다. 즉, 신호들(ED, ED90, OD90)이 모두 일치하면 업 신호(up)가 발생된다.
상술한 본 발명의 실시예의 데이터 입력회로는 짝수번째 입력되는 입력신호(IN)와 홀수번째 입력되는 입력신호(IN)가 이퀄라이저(10') 및 오버샘플러(12)에서 분리하여 신호 처리하도록 구성되어 있다.
도12는 본 발명의 데이터 입력회로의 다른 실시예의 구성을 나타내는 블록도로서, 도4의 이퀄라이저(10'), 오버샘플러(12), 및 타이밍 조절기(18) 각각을 이퀄라이저(10"), 오버샘플러(12'), 및 타이밍 조절기(18')로 대체하여 구성되어 있다.
도12에 나타낸 블록들중 도4의 블록들 각각과 동일한 블록들의 기능은 도4의 설명을 참고로 하면 쉽게 이해될 것이고, 여기에서는 대체되는 블록들 각각의 기능에 대해서만 설명하기로 한다.
이퀄라이저(10")는 입력신호(IN)와 출력신호(ain1)에 이퀄라이징 계수 조절신호(eqco)에 응답하여 가변된 이퀄라이징 계수가 곱해진 신호의 차를 증폭하여 제1출력신호(in)를 발생한다. 타이밍 조절기(18')는 카운팅 출력신호(cout)에 응답하여 n개의 서로 다른 위상을 가지는 클럭신호들(c1, c2, ..., cn)을 입력하여 4개의 서로 다른 위상을 가지는 클럭신호들(ck1, ck2, ck3, ck4)의 발생 타이밍을 조절한다. 오버샘플러(12')는 4개의 클럭신호들(ck1, ck2, ck3, ck4) 각각에 응답하여 제1출력신호(in)를 샘플링하여 출력신호(ain1) 및 제2출력신호들(ain2, ain3, ain4)을 발생한다. 도11에 나타낸 본 발명의 다른 실시예의 데이터 입력회로는 짝수번째 입력되는 입력신호(IN)와 홀수번째 입력되는 입력신호(IN)를 분리하여 신호 처리하지 않도록 구성되어도 상관없다.
도12에 나타낸 데이터 입력회로의 이퀄라이저(10")는 도7 및 도8에 나타낸 이퀄라이저와 동일하게 구성할 수도 있으며, 도6과 같이 구성하는 경우에는 이퀄라이징 계수 가변기(40), 곱셈기(42), 및 차동 증폭기(44)로만 구성하거나, 이퀄라이징 계수 가변기(40), 곱셈기(46), 및 차동 증폭기(48)로만 구성하면 된다.
그리고, 도12에 나타낸 데이터 입력회로의 오버샘플러(12')는 도9에 나타낸 오버샘플러의 비교기(72)를 제거하고, 비교기(70)의 출력신호가 D플립플롭들(DFF1 ~ DFF4)로 인가되도록 구성하고, D플립플롭들(DFF1 ~ DFF4) 각각이 클럭신호들(ck1, ck2, ck3, ck4)에 응답하도록 구성하면 된다.
상술한 바와 같은 본 발명의 데이터 입력회로는 모든 장치의 신호 입력단에 적용되어 입력신호의 전압 에러 및 타이밍 에러를 정확하게 보상할 수 있다.
상술한 실시예를 이용하여 본 발명의 데이터 입력회로를 설명하였지만, 본 발명의 데이터 입력회로는 이퀄라이저, 오버샘플러, 및 이퀄라이징 계수 조절회로를 구비하고, 이퀄라이징 계수 조절회로가 오버샘플러의 출력신호들을 입력하여 입력신호에 타이밍 에러가 존재하지 않는 것으로 판단되면 이퀄라이징 계수 조절신호를 감소하고, 존재하는 것으로 판단되면 이퀄라이징 계수 조절신호를 증가함으로써 이퀄라이저의 이퀄라이징 계수를 가변하여 입력신호의 전압 에러 및 타이밍 에러를 정확하게 보상할 수 있도록 구성되면 된다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
본 발명의 데이터 입력회로 및 방법은 이퀄라이저의 이퀄라이징 계수를 가변함으로써 입력신호의 타이밍 에러를 정확하게 보상할 수 있다.
또한, 본 발명의 데이터 입력회로는 장치의 신호 입력단에 적용되어 입력시호의 타이밍 에러를 정확하게 보상함으로써 장치의 신뢰성을 개선할 수 있다.

Claims (38)

  1. 입력신호 및 최종 출력신호를 입력하고, 이퀄라이징 계수 조절신호에 응답하여 이퀄라이징 계수가 가변되어 상기 입력신호의 크기 및 폭을 조절하여 제1출력신호를 발생하고, 상기 제1출력신호를 서로 다른 위상을 가진 소정 개수의 클럭신호들에 응답하여 샘플링하여 상기 최종 출력신호 및 소정 개수의 제2출력신호들을 발생하는 이퀄라이징 및 샘플링 수단; 및
    상기 최종 출력신호 및 상기 소정 개수의 제2출력신호들을 입력하여 상기 입력신호에 타이밍 에러가 존재하지 않는 것으로 판단되면 상기 이퀄라이징 계수 조절신호를 감소하고, 상기 타이밍 에러가 존재하는 것으로 판단되면 상기 이퀄라이징 계수 조절신호를 증가하는 이퀄라이징 계수 조절수단을 구비하는 것을 특징으로 하는 데이터 입력회로.
  2. 삭제
  3. 제1항에 있어서, 상기 이퀄라이징 계수 조절수단은
    상기 최종 출력신호 및 상기 소정 개수의 제2출력신호들을 입력하여 상기 입력신호에 타이밍 에러가 존재하지 않는 것으로 판단되면 다운 카운팅 신호를 발생하고, 상기 타이밍 에러가 존재하는 것으로 판단되면 업 카운팅 신호를 발생하는 이퀄라이징 계수 조절신호 제어기; 및
    상기 업 카운팅 신호에 응답하여 업 카운팅하고, 상기 다운 카운팅 신호에 응답하여 다운 카운팅하여 상기 이퀄라이징 계수 조절신호를 가변하는 카운터를 구비하는 것을 특징으로 하는 데이터 입력회로.
  4. 제1항에 있어서, 상기 데이터 입력회로는
    상기 최종 출력신호와 상기 소정 개수의 제2출력신호들을 입력하여 업, 다운, 및 록 신호들을 발생하는 위상 검출기; 및
    상기 업, 다운 신호들에 응답하여 상기 서로 다른 위상을 가진 소정 개수의 클럭신호들의 발생 타이밍을 조절하는 타이밍 조절기를 더 구비하는 것을 특징으로 하는 데이터 입력회로.
  5. 제4항에 있어서, 상기 이퀄라이징 계수 조절수단은
    상기 록 신호에 응답하여 다운 카운팅 신호를 발생하고, 상기 업 신호 또는 다운 신호에 응답하여 업 카운팅 신호를 발생하는 이퀄라이징 계수 조절신호 제어기; 및
    상기 다운 카운팅 신호에 응답하여 상기 이퀄라이징 계수 조절신호를 감소하고, 상기 업 카운팅 신호에 응답하여 상기 이퀄라이징 계수 조절신호를 증가하는 카운터를 구비하는 것을 특징으로 하는 데이터 입력회로.
  6. 제1항에 있어서, 상기 이퀄라이징 및 샘플링 수단은
    상기 입력신호 및 상기 최종 출력신호를 입력하고, 상기 이퀄라이징 계수 조절신호에 응답하여 이퀄라이징 계수가 가변되어 상기 입력신호의 크기 및 폭을 조절하여 상기 제1출력신호를 발생하는 이퀄라이저; 및
    상기 제1출력신호를 상기 서로 다른 위상을 가진 소정 개수의 클럭신호들에 응답하여 샘플링하여 상기 최종 출력신호 및 상기 소정 개수의 제2출력신호들을 발생하는 샘플러를 구비하는 것을 특징으로 하는 데이터 입력회로.
  7. 제6항에 있어서, 상기 이퀄라이저는
    상기 이퀄라이징 계수 조절신호에 응답하여 상기 이퀄라이징 계수를 가변하는 이퀄라이징 계수 가변기;
    상기 이퀄라이징 계수와 상기 최종 출력신호를 곱하는 곱셈기; 및
    상기 입력신호와 상기 곱셈기의 출력신호의 차를 증폭하여 상기 제1출력신호를 발생하는 증폭기를 구비하는 것을 특징으로 하는 데이터 입력회로.
  8. 제6항에 있어서, 상기 이퀄라이저는
    상기 제1출력신호를 발생하는 제1노드와 제2노드사이에 연결되고, 상기 입력신호에 응답하는 제1트랜지스터;
    상기 제2노드와 전원에 연결되어 소정의 제1전류를 흐르게 하는 제1전류원;
    제3노드와 상기 제2노드사이에 연결되고, 제1기준신호에 응답하는 제2트랜지스터;
    상기 제1노드와 제4노드사이에 연결되고, 상기 제2기준신호에 응답하는 제3트랜지스터;
    상기 제3노드와 상기 제4노드사이에 연결되고, 상기 최종 출력신호에 응답하는 제4트랜지스터; 및
    상기 제4노드와 전원에 연결되고, 상기 이퀄라이징 계수 조절신호에 응답하여 가변된 소정의 제2전류를 흐르게 하는 제2전류원을 구비하는 것을 특징으로 하는 데이터 입력회로.
  9. 제8항에 있어서, 상기 제1 및 제2기준신호들은
    소정의 동일 레벨의 신호인 것을 특징으로 하는 데이터 입력회로.
  10. 제8항에 있어서, 상기 제1기준신호는 상기 입력신호와 반대 위상의 신호이고, 제2기준신호는 상기 최종 출력신호와 반대 위상의 신호인 것을 특징으로 하는 데이터 입력회로.
  11. 제8항에 있어서, 상기 제2전류원은
    소정 개수의 비트로 이루어진 이퀄라이징 계수 조절신호의 각 비트에 응답하여 상기 소정의 제2전류를 가변하는 소정 개수의 제5트랜지스터들을 구비하는 것을 특징으로 하는 데이터 입력회로.
  12. 제6항에 있어서, 상기 이퀄라이저는
    상기 제1출력신호를 발생하는 제1노드와 제2노드사이에 연결되고, 상기 입력신호에 응답하는 제1트랜지스터;
    상기 제2노드와 전원에 연결되어 소정의 제1전류를 흐르게 하는 제1전류원;
    제3노드와 상기 제2노드사이에 연결되고, 제1기준신호에 응답하는 제2트랜지스터;
    상기 제1노드와 제4노드사이에 연결되고, 상기 제2기준신호에 응답하는 제3트랜지스터;
    상기 제3노드와 상기 제4노드사이에 연결되고, 상기 최종 출력신호에 응답하는 제4트랜지스터; 상기 소정 비트의 이퀄라이징 계수 조절신호에 응답하여 출력되는 제어전압의 레벨을 조절하는 전압 조절기; 및
    상기 제4노드와 전원에 연결되고, 상기 제어전압에 응답하여 가변된 소정의 제2전류를 흐르게 하는 제2전류원을 구비하는 것을 특징으로 하는 데이터 입력회로.
  13. 제12항에 있어서, 상기 제1 및 제2기준신호들은
    소정의 동일 레벨의 신호인 것을 특징으로 하는 데이터 입력회로.
  14. 제12항에 있어서, 상기 제1기준신호는 상기 입력신호와 반대 위상의 신호이고, 제2기준신호는 상기 최종 출력신호와 반대 위상의 신호인 것을 특징으로 하는 데이터 입력회로.
  15. 제12항에 있어서, 상기 제2전류원은
    상기 제어전압에 응답하여 상기 소정의 제2전류를 가변하는 제5트랜지스터를 구비하는 것을 특징으로 하는 데이터 입력회로.
  16. 제6항에 있어서, 상기 샘플러는
    상기 제1출력신호를 디지털 신호로 변환하는 비교기; 및
    상기 서로 다른 위상을 가진 적어도 소정 개수의 클럭신호들 각각에 응답하여 상기 비교기로부터 출력되는 디지털 신호를 입력하여 상기 최종 출력신호 및 상기 소정 개수의 제2출력신호들을 각각 발생하는 소정 개수의 레지스터들을 구비하는 것을 특징으로 하는 데이터 입력회로.
  17. 입력신호 및 짝수 및 홀수 최종 출력신호들 각각을 입력하고, 이퀄라이징 계수 조절신호에 응답하여 이퀄라이징 계수가 가변되어 상기 입력신호의 크기 및 폭을 조절하여 제1 및 제2출력신호들을 발생하고, 상기 제1 및 제2출력신호들을 서로 다른 위상을 가진 적어도 3개의 클럭신호들에 응답하여 샘플링하여 짝수 최종 출력신호와 적어도 하나이상의 제3출력신호 및 홀수 최종 출력신호와 적어도 하나이상의 제4출력신호를 발생하는 제1 및 제2이퀄라이징 및 샘플링기들; 및
    상기 짝수 최종 출력신호와 상기 적어도 하나이상의 제3출력신호, 및 상기 홀수 최종 출력신호와 상기 적어도 하나이상의 제4출력신호를 입력하여 상기 입력신호에 타이밍 에러가 존재하지 않는 것으로 판단되면 상기 이퀄라이징 계수 조절신호를 감소하고, 상기 타이밍 에러가 존재하는 것으로 판단되면 상기 이퀄라이징 계수 조절신호를 증가하는 이퀄라이징 계수 조절기를 구비하는 것을 특징으로 하는 데이터 입력회로.
  18. 삭제
  19. 제17항에 있어서, 상기 이퀄라이징 계수 조절기는
    상기 짝수 최종 출력신호와 상기 적어도 하나이상의 제3출력신호, 및 상기 홀수 최종 출력신호와 상기 적어도 하나이상의 제4출력신호가 각각 동일하면 다운 카운팅 신호를 발생하고, 상기 짝수 최종 출력신호와 상기 적어도 하나이상의 제3출력신호, 또는 상기 홀수 최종 출력신호와 상기 적어도 하나이상의 제4출력신호가 각각 다르면 업 카운팅 신호를 발생하는 이퀄라이징 계수 조절신호 제어기; 및
    상기 다운 카운팅 신호에 응답하여 상기 이퀄라이징 계수 조절신호를 감소하고, 상기 업 카운팅 신호에 응답하여 상기 이퀄라이징 계수 조절신호를 증가하는 카운터를 구비하는 것을 특징으로 하는 데이터 입력회로.
  20. 제17항에 있어서, 상기 데이터 입력회로는
    상기 짝수 및 홀수 최종 출력신호들과 상기 적어도 하나이상의 제3 및 제4출력신호들을 입력하여 업, 다운, 및 록 신호들을 발생하는 위상 검출기; 및
    상기 업, 다운 신호들에 응답하여 상기 서로 다른 위상을 가진 적어도 3개의 클럭신호들의 발생 타이밍을 조절하는 타이밍 조절기를 더 구비하는 것을 특징으로 하는 데이터 입력회로.
  21. 제19항에 있어서, 상기 이퀄라이징 계수 조절기는
    상기 록 신호에 응답하여 다운 카운팅 신호를 발생하고, 상기 업 신호 또는 다운 신호에 응답하여 업 카운팅 신호를 발생하는 이퀄라이징 계수 조절신호 제어기; 및
    상기 다운 카운팅 신호에 응답하여 상기 이퀄라이징 계수 조절신호를 감소하고, 상기 업 카운팅 신호에 응답하여 상기 이퀄라이징 계수 조절신호를 증가하는 카운터를 구비하는 것을 특징으로 하는 데이터 입력회로.
  22. 제21항에 있어서, 상기 제1 및 제2이퀄라이징 및 샘플링기들 각각은
    입력신호 및 상기 짝수 및 홀수 최종 출력신호 각각 입력하고, 상기 이퀄라이징 계수 조절신호에 응답하여 상기 이퀄라이징 계수가 가변되어 상기 입력신호의 크기 및 폭을 조절하여 상기 제1 및 제2출력신호를 각각 발생하는 제1 및 제2이퀄라이저들; 및
    상기 제1 및 제2 출력신호 각각을 상기 서로 다른 위상을 가진 적어도 2개의 클럭신호들 각각에 응답하여 샘플링하여 상기 짝수 최종 출력신호와 상기 적어도 하나이상의 제3출력신호 및 상기 홀수 최종 출력신호와 상기 적어도 하나이상의 제4출력신호를 발생하는 제1 및 제2샘플러들을 구비하는 것을 특징으로 하는 데이터 입력회로.
  23. 제22항에 있어서, 상기 제1 및 제2이퀄라이저들 각각은
    상기 이퀄라이징 계수 조절신호에 응답하여 상기 이퀄라이징 계수를 가변하는 이퀄라이징 계수 가변기;
    상기 이퀄라이징 계수와 상기 짝수(홀수) 최종 출력신호를 곱하는 곱셈기; 및
    상기 입력신호와 상기 곱셈기의 출력신호들 각각의 차를 증폭하여 상기 제1(제2) 출력신호를 발생하는 증폭기를 구비하는 것을 특징으로 하는 데이터 입력회로.
  24. 제22항에 있어서, 상기 제1 및 제2이퀄라이저들 각각은
    상기 제1(제2) 출력신호를 발생하는 제1노드와 제2노드사이에 연결되고, 상기 입력신호에 응답하는 제1트랜지스터;
    상기 제2노드와 전원에 연결되어 소정의 제1전류를 흐르게 하는 제1전류원;
    제3노드와 상기 제2노드사이에 연결되고, 제1기준신호에 응답하는 제2트랜지스터;
    상기 제1노드와 제4노드사이에 연결되고, 상기 제2기준신호에 응답하는 제3트랜지스터;
    상기 제3노드와 상기 제4노드사이에 연결되고, 상기 짝수(홀수) 최종 출력신호에 응답하는 제4트랜지스터; 및
    상기 제4노드와 전원에 연결되고, 상기 이퀄라이징 계수 조절신호에 응답하여 가변된 소정의 제2전류를 흐르게 하는 제2전류원을 구비하는 것을 특징으로 하는 데이터 입력회로.
  25. 제24항에 있어서, 상기 제1 및 제2기준신호들은
    소정의 동일 레벨의 신호인 것을 특징으로 하는 데이터 입력회로.
  26. 제24항에 있어서, 상기 제1기준신호는 상기 입력신호와 반대 위상의 신호이고, 제2기준신호는 상기 최종 출력신호와 반대 위상의 신호인 것을 특징으로 하는 데이터 입력회로.
  27. 제24항에 있어서, 상기 제2전류원은
    소정 비트의 이퀄라이징 계수 조절신호 각각에 응답하여 상기 소정의 제2전 류를 가변하는 소정 개수의 제5트랜지스터들을 구비하는 것을 특징으로 하는 데이터 입력회로.
  28. 제22항에 있어서, 상기 제1 및 제2이퀄라이저들 각각은
    상기 제1(제2) 출력신호를 발생하는 제1노드와 제2노드사이에 연결되고, 상기 입력신호에 응답하는 제1트랜지스터;
    상기 제2노드와 전원에 연결되어 소정의 제1전류를 흐르게 하는 제1전류원;
    제3노드와 상기 제2노드사이에 연결되고, 제1기준신호에 응답하는 제2트랜지스터;상기 제1노드와 제4노드사이에 연결되고, 상기 제2기준신호에 응답하는 제3트랜지스터;
    상기 제3노드와 상기 제4노드사이에 연결되고, 상기 짝수(홀수) 최종 출력신호에 응답하는 제4트랜지스터;
    상기 소정 비트의 이퀄라이징 계수 조절신호에 응답하여 출력되는 제어전압의 레벨을 조절하는 전압 조절기; 및
    상기 제4노드와 전원에 연결되고, 상기 제어전압에 응답하여 가변된 소정의 제2전류를 흐르게 하는 제2전류원을 구비하는 것을 특징으로 하는 데이터 입력회로.
  29. 제28항에 있어서, 상기 제1 및 제2기준신호들은
    소정의 동일 레벨의 신호인 것을 특징으로 하는 데이터 입력회로.
  30. 제28항에 있어서, 상기 제1기준신호는 상기 입력신호와 반대 위상의 신호이고, 제2기준신호는 상기 최종 출력신호와 반대 위상의 신호인 것을 특징으로 하는 데이터 입력회로.
  31. 제28항에 있어서, 상기 제2전류원은
    상기 제어전압에 응답하여 상기 소정의 제2전류를 가변하는 제5트랜지스터를 구비하는 것을 특징으로 하는 데이터 입력회로.
  32. 제22항에 있어서, 상기 제1 및 제2샘플러들 각각은
    상기 제1(제2) 출력신호를 디지털 신호로 변환하는 비교기; 및
    상기 서로 다른 위상을 가진 적어도 2개이상의 클럭신호들 각각에 응답하여 상기 비교기로부터 출력되는 디지털 신호를 입력하여 상기 짝수(홀수) 최종 출력신호 및 상기 적어도 하나이상의 제3(제4) 출력신호를 각각 발생하는 적어도 2개이상의 레지스터들을 구비하는 것을 특징으로 하는 데이터 입력회로.
  33. 입력신호 및 이전 최종 출력신호를 입력하고, 이퀄라이징 계수 조절신호에 응답하여 이퀄라이징 계수가 가변되어 상기 입력신호의 크기 및 폭을 조절하여 제1출력신호를 발생하는 이퀄라이징 단계;
    상기 제1출력신호를 서로 다른 위상을 가진 소정 개수의 클럭신호들에 응답하여 샘플링하여 현재 최종 출력신호 및 소정 개수의 제2출력신호들을 발생하는 샘플링 단계;
    상기 현재 최종 출력신호 및 상기 소정 개수의 제2출력신호들이 입력하여 상기 입력신호에 타이밍 에러가 존재하는 것으로 판단되면 업 카운팅 신호를 발생하고, 존재하지 않는 것으로 판단되면 다운 카운팅 신호를 발생하는 이퀄라이징 계수 조절신호 제어단계; 및
    상기 업 카운팅 신호에 응답하여 업 카운팅하고, 상기 다운 카운팅 신호에 응답하여 다운 카운팅하여 상기 이퀄라이징 계수 조절신호를 가변하는 카운팅 단계를 구비하는 것을 특징으로 하는 데이터 입력방법.
  34. 제33항에 있어서, 상기 이퀄라이징 단계는
    상기 이퀄라이징 계수 조절신호에 응답하여 상기 이퀄라이징 계수를 가변하는 이퀄라이징 계수 가변 단계;
    상기 이퀄라이징 계수와 상기 이전 최종 출력신호를 곱하는 곱셈 단계; 및
    상기 입력신호와 상기 곱셈 단계의 결과 신호의 차를 증폭하여 상기 제1출력신호를 발생하는 증폭단계를 구비하는 것을 특징으로 하는 데이터 입력방법.
  35. 삭제
  36. 입력신호와 이전 짝수 및 홀수 최종 출력신호들 각각을 입력하고, 이퀄라이징 계수 조절신호에 응답하여 이퀄라이징 계수가 가변되어 상기 입력신호의 크기 및 폭을 조절하여 제1 및 제2출력신호들을 발생하는 이퀄라이징 단계;
    상기 제1 및 제2출력신호들을 서로 다른 위상을 가진 적어도 3개의 클럭신호들에 응답하여 샘플링하여 현재 짝수 최종 출력신호와 적어도 하나이상의 제3출력신호 및 현재 홀수 최종 출력신호와 적어도 하나이상의 제4출력신호를 발생하는 샘플링 단계;
    상기 현재 짝수 최종 출력신호와 상기 소정 개수의 제3출력신호들, 및 상기 현재 홀수 최종 출력신호와 상기 소정 개수의 제4출력신호들을 입력하여 상기 입력신호에 타이밍 에러가 존재하는 것으로 판단되면 업 카운팅 신호를 발생하고, 존재하지 않는 것으로 판단되면 다운 카운팅 신호를 발생하는 이퀄라이징 계수 조절신호 제어단계; 및
    상기 업 카운팅 신호에 응답하여 업 카운팅하고, 상기 다운 카운팅 신호에 응답하여 다운 카운팅하여 상기 이퀄라이징 계수 조절신호를 가변하는 카운팅 단계를 구비하는 것을 특징으로 하는 데이터 입력방법.
  37. 제36항에 있어서, 상기 이퀄라이징 단계는
    상기 이퀄라이징 계수 조절신호에 응답하여 상기 이퀄라이징 계수를 가변하는 이퀄라이징 계수 가변기;
    상기 이퀄라이징 계수와 상기 짝수(홀수) 최종 출력신호를 곱하는 곱셈단계; 및
    상기 입력신호와 상기 곱셈 단계의 결과 신호의 차를 증폭하여 상기 제1(제2) 출력신호를 발생하는 증폭단계를 구비하는 것을 특징으로 하는 데이터 입력방법.
  38. 삭제
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