CN1716214A - 判定反馈平衡输入缓冲器 - Google Patents

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Abstract

在判定反馈平衡(DFE)输入缓冲器中，完全补偿诸如符号间干扰(ISI)所造成的误差的时序与电压误差。施加补偿了可能在一定范围的运行条件下生成的时序误差TE或电压误差VE的可变平衡系数。通过这种方式，达到了精确的补偿，从而允许更高的信号可靠性及更高的电路间传送速率。判定反馈平衡(DFE)输入缓冲器包含平衡器，用来响应于可变平衡控制信号放大输入信号与过采样信号之间的电压电平差异，且生成放大输出信号。采样单元响应于采样时钟信号对放大输出信号采样以生成过采样信号。相位检测器响应于过采样信号的相位生成用于控制采样时钟信号的激活的时序的时序控制信号。平衡控制器响应于时序控制信号修改可变平衡控制信号。

Description

判定反馈平衡输入缓冲器
技术领域
本发明涉及包含判定反馈平衡(Decision Feedback Equalization，DFE)输入缓冲器的半导体设备，更具体地，涉及其中完全补偿了诸如符号间干扰(ISI)所造成的时序与电压误差的判定反馈平衡(DFE)输入缓冲器及相应的存储器设备、存储器系统、平衡器和方法。
背景技术
集成电路系统之间的通信不可避免地导致生成了在芯片间传送信号中发生的时序误差与电压误差。此类误差的共同来源为符号间干扰(inter-symbolinterference，ISI)，其由信道带宽的限制造成。为了达到高速芯片间通信，应该最小化ISI的影响。
在现有系统中采用判定反馈平衡器(DEF)输入缓冲器以减轻ISI的有害影响。然而，现有的DFE输入缓冲器不能有效地补偿由ISI引起的时序误差与电压误差，这是因为此类缓冲器中的平衡系数是固定的。
图1为显示由ISI造成的时序误差与电压误差的影响的波形图。波形A与B表示接收器电路接收的输入信号。信号B表示正常输入信号，即，在没有ISI误差的情况下接收的输入信号。信号A表示经受ISI的错误输入信号。可以看出错误输入信号A经受了时序延迟形式的时序误差TE，以及降低的输入电压形式的电压误差VE。在信号电路间传送的过程中，作为ISI的结果，既引入了时序误差TE也引入了电压误差VE。
图2为现有DFE输入缓冲器11的方框图。在现有实施方式中，平衡器10放大包含ISI分量的输入信号IN与乘以平衡系数α的奇过采样(oddoversampled)输出信号OD之间的差异，从而补偿ISI分量。作为结果，生成偶放大输出信号ed。换而言之，偶放大输出信号ed＝IN-(α*OD)，其中α*OD表示ISI分量，由此在偶放大输出信号ed中减去该ISI分量。
同时，平衡器10放大包含ISI分量的输入信号IN或INB(其中在本说明书中“xB”表示信号“x”的反转信号)与乘以平衡系数α的偶过采样(evenoversampled)输出信号ED或EDB之间的和，从而补偿ISI分量。作为结果，生成奇放大输出信号od。换而言之，奇放大输出信号od＝IN-(α*ED)，其中α*ED表示ISI分量，由此在奇放大输出信号od中减去该ISI分量。因此，平衡器10包含生成偶放大输出信号ed或edB的电路，以及生成奇放大输出信号od或odB的电路。以下参照图3描述用来生成偶输出信号ed/edB的平衡电路。用来生成奇放大输出信号od/odB的平衡电路在构造上类似于图3的电路。
响应于每个采样时钟信号c0与c90，过采样器12对偶放大输出信号ed依次采样，并且依次生成偶过采样输出信号ED与ED90。另外，响应于每个采样时钟信号c90与c180，过采样器12对奇放大输出信号od依次采样，并且依次生成第一和第二奇过采样输出信号OD90与OD。
采样时钟信号c0与c90具有90度的相位差。相位检测器14确定偶过采样输出信号ED与ED90之间的相位差，并且确定奇过采样输出信号OD与OD90之间的相位差，并且作为响应，激活上控制信号up或下控制信号dn，这些控制信号进而被传送给计数器16。相位差表示所接收的数据的数据时钟与过采样器12用来对进入的数据采样的采样时钟之间的相位关系。
当上控制信号up有效时，计数器16增加例如包含多个数字比特的计数输出信号cout。当下控制信号dn有效时，计数器16减少计数输出信号cout。
响应于计数输出信号cout，时序控制器18调整采样时钟信号(c0，c90，c180，c270)的激活时序，或者相位。例如，如果计数输出信号cout的值增加到高于先前值的值，例如00..01-＞00..10，则调整每个采样时钟信号(c0，c90，c180，c270)的激活时序，从而在比先前晚的时间上激活该信号。然而，如果计数输出信号cout的值减少到较低值，则调整每个采样时钟信号(c0，c90，c180，c270)的激活时序，从而在比先前早的时间上激活该信号。通过这种方式，由时序控制器18调整采样时钟信号(c0，c90，c180，c270)的激活时序，以补偿可能在输入信号IN与过采样器12中的采样时钟信号(c0，c90，c180，c270)之间存在的中心误差(centering error)。
响应于输入时钟信号CLK，时钟生成器20生成几个基准时钟信号(c1，c2，cn)。基准时钟信号(c1，c2，cn)分别具有不同的相位，据此生成采样时钟信号(c0，c90，c180，c270)。
图3为图2的现有DFE输入缓冲器的平衡器10部件的示意图。在平衡器10中，所接收的输入信号IN被放大以补偿输入信号IN中的电压误差。为了达到这一点，现有的平衡器具有其值预先确定的固定平衡系数α。在图3的平衡器电路中，负载晶体管P1与P2作为负载电阻运行，并且可以替换为电阻器。差分晶体管N1与N2分别接收IN与INB信号。差分晶体管N3与N4分别接收ODB与OD信号。电流源晶体管N5与N6汲取流经第一与第二差分单元的相应电流I1与I2。固定平衡系数α的值被确定为晶体管N5与N6的固定的沟道(channel)宽度相对尺寸的函数。在该电路中，电压值Vb表示值恒定的偏置电压。因为平衡系数α的值固定，所以平衡器10在恒定条件下运行，而不管是否在输入信号IN中存在时序误差TE或电压误差VE。因此，现有的平衡器电路不能准确地补偿一定范围的运行条件下的输入信号中的时序误差或电压误差。
发明内容
本发明针对包含判定反馈初始化缓冲器的半导体设备，更具体地，针对其中完全补偿了诸如符号间干扰(ISI)所造成的时序与电压误差的判定反馈平衡(DFE)输入缓冲器。通过使用调节并且补偿了可能在一定范围的运行条件下生成的某范围的时序误差TE或电压误差VE的可变平衡系数，本发明达到了这一目的。通过这种方式，达到了精确的补偿，从而允许更高的信号可靠性以及更高的电路间传送速率。
在一方面，本发明针对一种判定反馈平衡(DFE)输入缓冲器。平衡器响应于可变平衡控制信号放大输入信号与过采样信号之间的电压电平差异，该平衡器生成放大输出信号。采样单元响应于采样时钟信号对所述放大输出信号采样，以生成所述过采样信号。相位检测器响应于所述过采样信号的相位生成用于控制所述采样时钟信号的激活的时序的时序控制信号。平衡控制器响应于所述时序控制信号修改所述可变平衡控制信号。
在一种实施方式中，所述平衡器生成偶放大输出信号与奇放大输出信号，作为所述放大输出信号。所述采样单元用第一采样时钟与第二采样时钟对偶放大输出信号采样，并且作为响应，生成第一偶过采样信号与第二偶过采样信号，上述第一与第二采样时钟彼此相位相差90度。所述采样单元还用第二采样时钟与第三采样时钟对奇放大输出信号采样，并且作为响应，生成第一奇过采样信号与第二奇过采样信号，上述第二与第三采样时钟彼此相位相差90度。所述相位检测器确定在第一偶过采样信号与第二偶过采样信号之间是否存在相位差异，并且确定在第一奇过采样信号与第二奇过采样信号之间是否存在相位差异，并且作为响应，生成所述时序控制信号。可以响应于第一采样时钟、第二采样时钟、第三采样时钟以及与第三采样时钟相位相差90度的第四采样时钟中的一个，进行所述确定。
所述时序控制信号包含锁定控制信号、上控制信号以及下控制信号，当第一与第二偶过采样信号之间不存在相位差异时并且当第一与第二奇过采样信号之间不存在相位差异时，锁定控制信号有效，当第一与第二偶过采样信号之间存在相位差异时，下控制信号有效，当第一与第二奇过采样信号之间存在相位差异时，上控制信号有效。响应于上控制信号、下控制信号以及锁定控制信号的状态，所述平衡控制器调整调整所述可变平衡控制信号。
在一种实施方式中，所述平衡控制器包含：平衡控制信号生成器，用来接收上控制信号、下控制信号以及锁定控制信号，并且作为响应，生成辅助上控制信号以及辅助下控制信号，当上控制信号与下控制信号中的至少一个有效时，激活辅助上控制信号，并且当锁定控制信号有效时，激活辅助下控制信号；以及计数器，用来接收辅助上控制信号以及辅助下控制信号，并且作为响应，生成所述可变平衡控制信号，当辅助上控制信号有效时，该计数器增加可变平衡控制信号的值，并且当辅助下控制信号有效时，该计数器减少可变平衡控制信号的值。
在一种实施方式中，所述放大输出信号包含偶放大输出信号与奇放大输出信号；并且所述过采样信号包含第一偶过采样信号、第二偶过采样信号、第一奇过采样信号以及第二奇过采样信号。所述相位检测器确定在第一偶过采样信号与第二偶过采样信号之间是否存在相位差异，并且确定在第一奇过采样信号与第二奇过采样信号之间是否存在相位差异，并且作为响应，生成包含锁定控制信号、上控制信号、下控制信号的时序控制信号，当第一与第二偶过采样信号之间不存在相位差异时并且当第一与第二奇过采样信号之间不存在相位差异时，锁定控制信号有效，当第一与第二偶过采样信号之间存在相位差异时，下控制信号有效，当第一与第二奇过采样信号之间存在相位差异时，上控制信号有效。响应于上控制信号、下控制信号、锁定控制信号的状态，所述平衡控制器修改所述可变平衡控制信号。所述平衡控制器包含：平衡控制信号生成器，用来接收上控制信号、下控制信号、锁定控制信号，并且作为响应，生成辅助上控制信号、辅助下控制信号，当上控制信号与下控制信号中的至少一个有效时，激活辅助上控制信号，并且当锁定控制信号有效时，激活辅助下控制信号；以及计数器，用来接收辅助上控制信号以及辅助下控制信号，并且作为响应，生成所述可变平衡控制信号，当辅助上控制信号有效时，该计数器增加可变平衡控制信号的值，并且当辅助下控制信号有效时，该计数器减少可变平衡控制信号的值。
在一种实施方式中，所述平衡控制信号包含具有多个比特的数字信号，并且所述平衡器包含具有多个晶体管的晶体管组，响应于平衡控制信号的比特激活所述晶体管的每个，使得响应于该晶体管组的各晶体管的激活状态可变地放大所述放大输出信号。所述平衡器包含：第一晶体管，其源极与漏极之一耦合至第一电压源，而其源极与漏极中的另一个耦合至第一节点；串联耦合在第一节点与第二电压源之间的第二晶体管与第三晶体管，响应于输入信号激活第二晶体管，响应于第一基准电压激活第三晶体管；以及串联耦合在第一节点与第二电压源之间的晶体管组与第四晶体管，响应于反转过采样信号激活第四晶体管，该晶体管组包含相互并联的多个第五晶体管，响应于平衡控制信号的比特激活第五晶体管的每个，使得响应于该晶体管组的各第五晶体管的激活状态可变地放大在第一节点处提供的放大输出信号。所述晶体管组还包含多个第六晶体管，第六晶体管的每个与相应的第五晶体管串联，第六晶体管的每个响应于第一基准电压被激活。在一种实施方式中，第六晶体管具有不同的相应沟道宽度。
在一种实施方式中，所述判定反馈平衡(DFE)输入缓冲器还包含：第七晶体管，其源极与漏极之一耦合至第一电压源，而其源极与漏极中的另一个耦合至第二节点，并且其栅极耦合至第一晶体管的栅极与第二电压源；耦合在第二节点以及第二晶体管与第三晶体管之间的接合点之间的第八晶体管；以及耦合在第二节点以及第四晶体管与晶体管组之间的接合点之间的第九晶体管。在一种实施方式中，所述放大输出信号包含偶放大输出信号与奇放大输出信号，其中在第一节点处提供偶放大输出信号，以及其中在第二节点处提供偶放大输出信号的反转信号。响应于反转输入信号激活第八晶体管，并且其中响应于反转过采样信号激活第九晶体管，或者可替换地，响应于第二基准信号激活第八晶体管。
在一种实施方式中，在第一节点与第二节点处提供所述放大输出信号。
所述平衡控制信号包含具有多个比特的数字信号，并且所述平衡器包含：第一晶体管，其源极与漏极之一耦合至第一电压源，而其源极与漏极中的另一个耦合至第一节点；串联耦合在第一节点与第二电压源之间的第二晶体管与第三晶体管，响应于输入信号激活第二晶体管，响应于基准电压激活第三晶体管；以及串联耦合在第一节点与第二电压源之间的第五晶体管与第四晶体管，响应于过采样信号激活第四晶体管，响应于电压控制信号信号，第五晶体管具有可变电流汲取量；以及电压控制器，用来响应于平衡控制信号提供电压控制信号。在一种实施方式中，所述输入缓冲器还包含：第六晶体管，其源极与漏极之一耦合至第一电压源，而其源极与漏极中的另一个耦合至第二节点，并且其栅极耦合至第一晶体管的栅极与第二电压源；耦合在第二节点以及第二晶体管与第三晶体管之间的接合点之间的第七晶体管；以及耦合在第二节点以及第四晶体管与第五晶体管之间的接合点之间的第八晶体管。
在一种实施方式中，所述采样单元包含：比较器，用来将所述放大输出信号与基准电压相比较，并且生成比较信号；第一采样寄存器，用来响应于第一采样时钟信号对比较信号采样，以生成第一过采样信号；以及第二采样寄存器，用来响应于相位不同于第一采样时钟信号的第二采样时钟信号对比较信号采样，以生成第二过采样信号；其中第一与第二过采样信号组成所述过采样信号。所述相位检测器包含：第一检测寄存器，用来响应于检测器采样时钟信号对第一过采样信号采样，以生成相位检测器数据信号的第一比特；第二检测寄存器，用来响应于检测器采样时钟信号对第二过采样信号采样，以生成相位检测器数据信号的第二比特；以及解码器，用来响应于相位检测器数据信号的第一与第二比特生成时序控制信号。
在一种实施方式中，所述放大输出信号包含偶与奇放大输出信号，并且所述采样单元包含：第一比较器，用来将偶放大输出信号与基准电压相比较，并且生成第一比较信号；第一采样寄存器，用来响应于第一采样时钟信号对第一比较信号采样，以生成第一偶过采样信号；第二采样寄存器，用来响应于相位不同于第一采样时钟信号的第二采样时钟信号对第一比较信号采样，以生成第二偶过采样信号；第二比较器，用来将奇放大输出信号与基准电压相比较，并且生成第二比较信号；第三采样寄存器，用来响应于第二采样时钟信号对第二比较信号采样，以生成第一奇过采样信号；第四采样寄存器，用来响应于相位不同于第二采样时钟信号的第三采样时钟信号对第二比较信号采样，以生成第二奇过采样信号。所述相位检测器包含：第一检测寄存器，用来响应于检测器采样时钟信号对第一偶过采样信号采样，以生成相位检测器数据信号的第一比特；第二检测寄存器，用来响应于检测器采样时钟信号对第二偶过采样信号采样，以生成相位检测器数据信号的第二比特；第三检测寄存器，用来响应于检测器采样时钟信号对第二奇过采样信号采样，以生成相位检测器数据信号的第三比特；第四检测寄存器，用来响应于检测器采样时钟信号对第一奇过采样信号采样，以生成相位检测器数据信号的第四比特；以及解码器，用来响应于相位检测器数据信号生成时序控制信号。所述时序控制信号包含锁定控制信号、上控制信号、下控制信号，当所述第一与第二比特的值相等并且第三与第四比特的值相等时，锁定控制信号有效，当所述第一与第二比特的值不相等并且第三与第四比特的值相等时，下控制信号有效，当所述第一与第二比特的值相等并且第三与第四比特的值不相等时，上控制信号有效。
在一种实施方式中，所述输入缓冲器还包含采样时钟生成器，用来生成所述采样时钟信号。所述采样时钟生成器包含锁相环路与延迟锁定环路中的一个。所述采样时钟生成器还可以可选地包含：时序控制器，用来生成所述采样时钟信号；以及时钟生成器，用来接收时钟信号，并且生成被提供给时序控制器的多个内部时钟信号。
在一种实施方式中，所述平衡器包含：平衡系数控制器，用来接收所述可变平衡控制信号，并且作为响应，生成平衡系数；乘法器，用来将所述过采样输出信号乘以所述平衡系数，以生成乘积；以及差分放大器，用来从输入信号中减去所述乘积，以生成所述放大输出信号。
在一种实施方式中，所述过采样输出信号包含偶过采样信号与奇过采样信号，并且所述平衡器包含：平衡系数控制器，用来接收所述可变平衡控制信号，并且作为响应，生成平衡系数；第一乘法器，用来将所述奇过采样信号乘以所述平衡系数，以生成奇乘积；第二乘法器，用来将所述偶过采样信号乘以所述平衡系数，以生成偶乘积；第一差分放大器，用来从输入信号中减去所述奇乘积，以生成偶放大输出信号；以及第二差分放大器，用来从输入信号中减去所述偶乘积，以生成奇放大输出信号。
在另一方面，本发明针对存储器设备。该设备包含：多个可寻址存储器单元，每个单元包含数据存储元件；以及解码器，用来从外部来源接收地址，并且生成行信号与列信号，以存取所述可寻址存储器单元中的至少一个。该设备还包含判定反馈平衡(DFE)输入缓冲器。平衡器响应于可变平衡控制信号放大输入信号与过采样信号之间的电压电平差异，该平衡器生成放大输出信号。采样单元响应于采样时钟信号对所述放大输出信号采样，以生成所述过采样信号。相位检测器响应于所述过采样信号的相位生成用于控制所述采样时钟信号的激活的时序的时序控制信号。平衡控制器响应于所述时序控制信号修改所述可变平衡控制信号。
在另一方面，本发明针对存储器系统。该系统包含：存储器控制器，用来生成命令与地址信号；以及包含多个存储器设备的存储器模块，该存储器模块接收所述命令与地址信号，并且作为响应，向存储器设备存储数据并从存储器设备检索数据。每个存储器设备包含：多个可寻址存储器单元，每个单元包含数据存储元件；以及解码器，用来从外部来源接收地址，并且生成行信号与列信号，以存取所述可寻址存储器单元中的至少一个。该设备还包含判定反馈平衡(DFE)输入缓冲器。平衡器响应于可变平衡控制信号放大输入信号与过采样信号之间的电压电平差异，该平衡器生成放大输出信号。采样单元响应于采样时钟信号对所述放大输出信号采样，以生成所述过采样信号。相位检测器响应于所述过采样信号的相位生成用于控制所述采样时钟信号的激活的时序的时序控制信号。平衡控制器响应于所述时序控制信号修改所述可变平衡控制信号。
在另一方面，本发明针对响应于可变平衡控制信号放大第一与第二输入信号之间的电压电平差异的平衡器。在第一电压源与第二电压源之间提供第一电流通路，该第一电流通路包含串联的第一负载、响应于第一输入信号激活的第一晶体管、具有第一沟道宽度并且响应于偏置电压被激活的第二晶体管，该第一电流通路汲取第一电流。在第一电压源与第二电压源之间提供第二电流通路。该第二电流通路包含串联的第二负载、响应于第二输入信号激活的第三晶体管、具有相互并联的多个第四晶体管的晶体管组。响应于所述平衡控制信号的比特激活第四晶体管的每个，由此选择性地修改该晶体管组的有效第二沟道宽度，使得第二电流通路汲取响应于所述可变平衡控制信号可变的第二电流，并且使得响应于该可变第二电流可变地放大在第一负载与第一晶体管的接合点处提供的输出信号。
在一种实施方式中，第一与第二负载包含例如负载晶体管或负载电阻器。
在一种实施方式中，第一负载与第一晶体管耦合在第一输出节点处，并且第二负载与第二晶体管耦合在第二输出节点处。第五晶体管耦合在第二节点以及第一晶体管与第二晶体管接合点之间，并且响应于反转第一输入信号被激活，以及第六晶体管耦合在第一节点以及第三晶体管与晶体管组接合点之间，并且响应于反转第二输入信号被激活。
在一种实施方式中，所述晶体管组包含多个第七晶体管，第七晶体管的每个与相应的第四晶体管串联，响应于偏置电压激活第七晶体管的每个。
在另一方面，本发明针对一种用于平衡在输入缓冲器处接收的输入信号的方法。响应于可变平衡控制信号放大输入信号与过采样信号之间的电压电平差异，并且生成放大输出信号。响应于采样时钟信号对所述放大输出信号采样，以生成所述过采样信号。响应于所述过采样信号的相位生成用于控制所述采样时钟信号的激活的时序的时序控制信号。响应于所述时序控制信号修改所述可变平衡控制信号。
在一种实施方式中，所述放大输出信号包含偶放大输出信号与奇放大输出信号；并且所述过采样信号包含第一偶过采样信号、第二偶过采样信号、第一奇过采样信号以及第二奇过采样信号。通过以下操作生成所述时序控制信号：确定在第一偶过采样信号与第二偶过采样信号之间是否存在相位差异，并且确定在第一奇过采样信号与第二奇过采样信号之间是否存在相位差异，并且作为响应，生成包含锁定控制信号、上控制信号、下控制信号的时序控制信号，当第一与第二偶过采样信号之间不存在相位差异时并且当第一与第二奇过采样信号之间不存在相位差异时，锁定控制信号有效，当第一与第二偶过采样信号之间存在相位差异时，下控制信号有效，当第一与第二奇过采样信号之间存在相位差异时，上控制信号有效。
在另一种实施方式中，修改可变平衡控制信号包含：响应于上控制信号、下控制信号、锁定控制信号的状态，修改所述可变平衡控制信号。在另一种实施方式中，修改可变平衡控制信号包含：接收上控制信号、下控制信号、锁定控制信号，并且作为响应，生成辅助上控制信号、辅助下控制信号，当上控制信号与下控制信号中的至少一个有效时，激活辅助上控制信号，并且当锁定控制信号有效时，激活辅助下控制信号；以及响应于辅助上控制信号与辅助下控制信号，通过以下方式生成所述可变平衡控制信号：当辅助上控制信号有效时，增加可变平衡控制信号的值，并且当辅助下控制信号有效时，减少可变平衡控制信号的值。
附图说明
根据如附图所示的本发明优选实施方式的更详细的描述，本发明的前述以及其他目的、特征及优点将很清楚，在附图中，贯穿不同的视图，相同的标号表示相同的部件。这些附图不一定遵循比例，重点在于说明本发明的原理。
图1为显示ISI造成的时序误差与电压误差的影响的波形图。
图2为现有判定反馈平衡(DFE)输入缓冲器的方框图。
图3为图2的现有DFE输入缓冲器的平衡器10部件的示意图。
图4为根据本发明的DFE输入缓冲器的方框图。
图5为根据本发明的图4的平衡控制器22的方框图。
图6为根据本发明的图4的平衡器10’的方框图。
图7A与7B为根据本发明的图4的平衡器10’的奇偶部件的详细示意图。
图8为根据本发明的图4的平衡器10’的替换实施方式的详细示意图。
图9为根据本发明的图4的过采样器12的实施方式的方框图。
图10为根据本发明的图4的相位检测器14’的示意方框图。
图11A、11B、11C为显示根据本发明分别生成锁定控制信号lock、下控制信号dn以及上控制信号up的条件的时序图。
图12为本发明的DEF输入缓冲器的替换实施方式的方框图。
图13为根据本发明的存储器系统的方框图。
具体实施方式
图4为根据本发明的DFE输入缓冲器的方框图。在图4的实施方式中，平衡器10’放大包含ISI分量的输入信号IN与乘以可变平衡系数β的奇过采样输出信号OD(或ODB)之间的差异，从而补偿ISI分量，其中可变平衡系数β响应于平衡系数控制信号eqco的接收值确定。作为结果，生成第一偶放大输出信号ed，edB。同时，平衡器10’放大包含ISI分量的输入信号IN与乘以可变平衡系数β的偶过采样输出信号ED(或EDB)之间的差异，从而补偿ISI分量。作为结果，生成第一奇放大输出信号od，odB。由此，平衡器10’包含生成偶放大输出信号ed/edB的电路，以及生成奇放大输出信号od/odB的电路。
响应于每个采样时钟信号c0与c90，过采样器12对第一偶放大输出信号ed/edB依次采样，并且依次生成偶过采样输出信号ED与ED90。另外，响应于每个采样时钟信号c90与c180，过采样器12对第一奇放大输出信号od/odB依次采样，并且依次生成第一与第二奇过采样输出信号OD90与OD。采样时钟信号c0、c90与c180相位分别相差90度。作为补偿了ISI的信号输出奇偶过采样输出信号OD与ED。平衡器10’与过采样器12可以可选地被配置为单个、公用的电路块，或者可选地配置为独立的电路块。
相位检测器14’检测偶过采样输出信号ED与ED90之间的相位差，并且检测奇过采样输出信号OD与OD90之间的相位差，并且作为对所检测的相位差的响应，激活上控制信号up或下控制信号dn。当在偶过采样输出信号ED与ED90中或奇过采样输出信号OD与OD90中不存在相位差时，相位检测器14’还生成锁定控制信号lock。
平衡控制器22接收由相位检测器14’生成的上控制信号up、下控制信号dn、锁定控制信号lock，并且作为响应，生成平衡系数控制信号eqco。在一种实施方式中，平衡系数控制信号eqco为包含多个数字比特的数字值。当上控制信号up或下控制信号dn被激活时，平衡控制器22增加平衡系数控制信号eqco的值。上控制信号up与下控制信号dn的激活表示在输入信号IN中存在时序误差和/或电压误差。然而，当锁定控制信号lock被使能时，平衡控制器22减少平衡系数控制信号eqco的值。锁定控制信号lock的激活表示在输入信号IN中基本不存在时序误差或电压误差。通过这种方式，响应于所收到的表示在输入信号IN中是否存在时序误差或电压误差的控制信号up、dn以及lock，可变地控制与调整平衡系数控制信号eqco的值。这就允许有效准确地补偿输入信号IN中的时序误差与电压误差，这是因为响应于在输入信号IN中是否存在时序和/或电压误差而调整平衡系数控制信号eqco的值以及因而调整平衡系数β的值。
计数器16接收来自相位检测器14’的上控制信号up与下控制信号dn，并且生成当前输出信号cout，cout被提供给时序控制器18。时序控制器18还接收来自基准时钟生成器20的基准时钟信号(c1，c2，…，cn)，并且响应于计数输出信号cout，生成相位分别相差90度的采样时钟信号c0、c90、c180、c270，其中基准时钟生成器20可以包含锁相环路(phase-locked loop)或延迟锁定环路(delay-locked loop)，采样时钟信号c0、c90、c180、c270的激活时序由时序控制器18控制。本发明系统的计数器16、时序控制器18、时钟生成器20的运行与上面参照图2所述的现有实施方式基本相同。
图5为根据本发明的图4的平衡控制器22的方框图。在该实施方式中，平衡控制器22包含平衡控制信号生成器30与计数器32。平衡控制器22接收由相位检测器14’生成的上控制信号up、下控制信号dn、锁定控制信号lock。当上控制信号up或下控制信号dn有效时，平衡控制信号生成器30激活辅助上控制信号uup。当锁定控制信号lock有效时，平衡控制信号生成器30激活辅助下控制信号ddn。
响应于有效的辅助上控制信号uup，平衡控制器22中的计数器32生成增加后的平衡系数控制信号eqco。另外，响应于有效的辅助下控制信号ddn，平衡控制器22中的计数器32生成减少后的平衡系数控制信号eqco。通过这种方式，平衡系数控制信号eqco的值可变。
图6为根据本发明的图4的平衡器10’的方框图。平衡器10’包含平衡系数控制器40、第一与第二乘法器42、46以及第一与第二差分放大器44、48。平衡系数控制器40接收例如n比特宽的二进制平衡系数控制信号eqco，并且作为响应，生成平衡系数β的值。通过这种方式，平衡系数β可变，这是因为其是响应于可变平衡系数控制信号eqco生成的。因此，与现有装置相比，本发明可以准确地补偿一定范围的运行条件下所接收的输入信号中的时序或电压误差。
在平衡器10’中，在第一乘法器42处，可变平衡系数β乘以奇过采样输出信号OD，以生成奇乘积输出信号βOD。类似地，在第二乘法器46处，可变平衡系数β乘以第二偶输出信号ED，以生成偶乘积输出信号βED。第一差分放大器44提供奇乘积输出信号βOD与输入信号IN之间的差异，以生成第一偶放大输出信号ed，并且第二差分放大器48提供偶乘积输出信号βED与输入信号IN之间的差异，以生成第一奇放大输出信号od。
图7A与7B为根据本发明的图4与图6的平衡器10’的详细示意图。参照图7A，平衡器10’包含第一与第二PMOS晶体管P1、P2，以及第一至第五NMOS晶体管N1、N2、N3、N4、N5。平衡器10’还包含第六NMOS晶体管N6-1、…、N6-n的第一晶体管组(transistor bank)TB1，以及第七NMOS晶体管N7-1、…、N7-n的第二晶体管组TB2。N2与N3的输入分别为反转输入信号INB与反转奇过采样输出信号ODB。第一与第二PMOS晶体管P1、P2的每一个都作为负载电阻运行，并且预定电流I1、I2分别流过每个晶体管P1、P2。根据电流I1并根据电流I2，确定第一偶放大输出信号ed的电压电平，其中电流I1流经晶体管P1、N1(响应于输入信号IN)与N5(响应于偏置电压Vb)，电流I2流经晶体管P2与N4(响应于奇过采样输出信号OD)，且流经第一晶体管组TB1的晶体管N6-1、…、N6-n以及被选择性激活的第二晶体管组TB2的晶体管N7-1、…、N7-n。响应于可变平衡系数控制信号eqco的比特状态，第二晶体管组TB2的晶体管N7-1、…、N7-n被选择性地激活。第一晶体管组TB1与第二晶体管组TB2中的每个相应的晶体管对，例如晶体管N6-1与N7-1、晶体管N6-2与N7-2等等，根据可变平衡系数控制信号eqco相应比特的状态(有效或无效)汲取电流。通过这种方式，响应于第一电流I1与第二电流I2的相应值的放大而生成第一偶放大输出信号ed。类似地确定反转偶放大输出信号edB的电压电平。
第一晶体管组TB1的晶体管N6-1、…、N6-n响应于偏置电压Vb，第二晶体管组TB2的晶体管N7-1、…、N7-n响应于可变平衡系数控制信号eqco。第二晶体管组TB2中的每个晶体管N7-1、…、N7-n具有连接到可变平衡系数控制信号eqco的比特的相应之一的栅极。通过形成具有不同沟道宽度的第二晶体管组TB2的每个晶体管N7-1、…、N7-n，并且通过形成具有相应于第二晶体管组TB2的相应沟道宽度的不同沟道宽度的第一晶体管组TB1的每个晶体管N6-1、…、N6-n，每个相应的级联晶体管对，即晶体管N6-1与N7-1就具有各自不同的电流汲取量(current draw)。例如，通过形成第二晶体管组TB2的晶体管N7-1、…、N7-n的相应晶体管沟道宽度以具有邻近晶体管二进制倍数的电流汲取量，可变地调整第二电流I2并因而调整平衡器10’的相应平衡系数β，以具有与可变平衡系数控制信号eqco的二进制值直接相关的值。通过这种方式，实现了对系统平衡系数β的可变控制。在替换实施方式中，第一晶体管组TB1中晶体管N6-1、…、N6-n与第二晶体管组TB2中的晶体管N7-1、…、N7-n的每个的沟道宽度可以相同。在这种情况下，每个晶体管的电流汲取量相同，但是当激活附加晶体管时，总电流汲取量被改变从而获得可变系统平衡系数β。
在替换实施方式中，可以将基准值电压Vref施加于晶体管N2与N3的栅极，而不是分别施加反转输入信号INB与反转奇过采样输出信号ODB。
图7A所示平衡器电路10’被配置为生成第一偶放大输出信号ed、edB。图7B所示的类似配置的奇平衡器电路10”可以用来生成第一奇放大输出信号od、odB。为奇平衡器电路10”配备类似的第一与第二晶体管组TB1、TB2，从而响应于可变平衡系数控制信号eqco生成奇放大输出信号od、odB。
图8为根据本发明的图4的平衡器10的替换实施方式的详细示意图。在该实施方式中，单个晶体管N8串联在连接晶体管N3、N4的节点与地基准电压电平之间。电压控制信号VCO施加于晶体管N8的栅极。电压控制信号VCO可变，并且电压控制信号VCO的电压由电压控制器60响应于可变平衡系数控制信号eqco控制。例如，当可变平衡系数控制信号eqco增加时，电压控制器60通过提高电压控制信号VCO的电压电平来作出响应。另外，当可变平衡系数控制信号eqco减少时，电压控制器60通过降低电压控制信号VCO的电压电平来作出响应。根据电压控制信号VCO的可变值，可变地控制流经晶体管N8的电流。这进而允许平衡器10的作为结果的平衡系数β上的可变控制，这是因为如上所述，平衡系数β值为流经晶体管N8的电流的直接函数。
图9为根据本发明的图4的过采样器12的实施方式的方框图。过采样器12包含第一与第二比较器70、72以及第一至第四D类触发器DFF1、DFF2、DFF3、DFF4。第一比较器70接收并比较偶放大输出信号ed与基准电压Vref。当偶放大输出信号ed的电平大于基准电压Vref的电平时，第一比较器以高电平输出偶比较信号Ded至第一与第二D类触发器DFF1、DFF2。第二比较器72接收并比较奇放大输出信号od与基准电压Vref。当奇放大输出信号od的电平大于基准电压Vref的电平时，第二比较器以高电平输出奇比较信号Dod至第三与第四D类触发器DFF3、DFF4。
响应于第一采样时钟信号c0，第一D类触发器DFF1锁定存偶比较信号Ded，并且输出第一偶过采样输出信号ED。响应于第二采样时钟信号c90，第二D类触发器DFF2锁定存偶比较信号Ded，并且输出第二偶过采样输出信号ED90。通过这种方式，依次生成第一与第二偶过采样输出信号ED、ED90，这是因为过采样器12响应于相位相差90度的第一与第二采样时钟c0、c90对偶比较信号Ded两次采样。
以类似的方式，响应于第二采样时钟信号c90，第三D类触发器DFF3锁定存奇比较信号Dod，并且输出第一奇过采样输出信号OD90。响应于第三采样时钟信号c180，第四D类触发器DFF4锁定存奇比较信号Dod，并且输出第二奇过采样输出信号OD。通过这种方式，依次生成第一与第二奇过采样输出信号OD90、OD，这是因为过采样器12响应于相位相差90度的第二与第三采样时钟c90、c180对奇比较信号Dod两次采样。
图10为根据本发明的图4的相位检测器14’的实施方式的示意方框图。在该实施方式中，相位检测器14’包含第五、第六、第七、第八D类触发器DFF5、DFF6、DFF7、DFF8以及解码器80。响应于第三采样时钟c270，第五D类触发器DFF5对第一偶过采样输出信号ED采样。响应于第三采样时钟c270，第六D类触发器DFF6对第二偶过采样输出信号ED90采样。响应于第三采样时钟c270，第七D类触发器DFF7对第一奇过采样输出信号OD90采样。响应于第三采样时钟c270，第八D类触发器DFF8对第二奇过采样输出信号OD采样。虽然上述例子中相位检测器14’利用c270采样时钟来对奇偶过采样输出信号ED、ED90、OD90、OD采样，但是任意其他采样时钟，例如c0、c90或c180也可以用于该目的。可替换地，也可以使用从外部终端接收的时钟。
第五、第六、第七、第八D类触发器DFF5、DFF6、DFF7、DFF8每一个的输出数据信号data被提供给解码器80，作为响应，解码器80生成三个控制信号，即上控制信号up、下控制信号dn、锁定控制信号lock。在一种实施方式中，当采样时钟c0、c90、c180的相位超前于输入数据信号IN的相位时，解码器80激活上控制信号up。当采样时钟c0、c90、c180的相位落后于输入数据信号IN的相位时，解码器80激活下控制信号dn。当采样时钟的相位与输入数据信号IN的相位对齐时，解码器80激活锁定控制信号lock。
现在参照图11A、11B以及11C的时序图讨论图10的解码器80的运行，图11A、11B以及11C分别显示生成锁定控制信号lock、下控制信号dn、上控制信号up的条件。
例如，假定连续输入数据为‘0110’的输入数据信号(IN)，第一偶放大输出信号ed的有效值为‘0’，而第二偶放大输出信号ed的有效值为‘1’，其由平衡器(10’、10”或10)输出。另一方面，仍然假定这样的输入数据，第一奇放大输出信号od的有效值为‘1’，而第二奇放大输出信号od的有效值为‘0’，其由平衡器(10’、10”或10)输出。由此，偶输入数据ed的次序为‘01’，而奇输入数据od的次序为‘10’。相应地，参照图11A，在第三采样时钟c270的第一上升沿处，数据信号data具有值‘0011’。该数据信号data被提供给解码器80，解码器80确定第一偶过采样输出信号ED与第二偶过采样输出信号ED90具有相同值(在该例子中为‘0’)。因为第一与第二偶过采样输出信号ED、ED90中的每一个为从同一偶数据(即值为‘0’的第一偶数据ed中采样的数据，所以ED与ED90值相同。类似地，解码器80还确定第二奇过采样输出信号OD与第一奇过采样输出信号OD90具有相同值(‘1’)。因为第一与第二奇过采样输出信号OD90、OD中的每一个为从同一奇数据(即值为‘1’的第一奇数据od)中采样的数据，所以OD与OD90值相同。响应于该确定，解码器80使能锁定控制信号lock，这是因为ED、ED90两者具有相同数据值(0)，并且OD、OD90两者具有相同数据值(1)。
另外，在第三采样时钟c270的第二上升沿处，数据信号data具有值‘1100’。该数据信号data被提供给解码器80，解码器80确定第一偶过采样输出信号ED与第二偶过采样输出信号ED90具有相同值(在该例子中为‘1’)。因为第一与第二偶过采样输出信号ED、ED90中的每一个为从同一偶数据(即值为‘0’的第二偶数据ed)中采样的数据，所以ED与ED90的值相同。类似地，解码器80确定第二奇过采样输出信号OD与第一奇过采样输出信号OD90具有相同值(‘0’)。因为第一与第二奇过采样输出信号OD90、OD中的每一个为从同一奇数据(即值为‘0’的第二奇数据od)中采样的数据，所以OD与OD90值相同。响应于该确定，解码器80继续使能锁定控制信号lock，这是因为ED、ED90两者具有相同数据值(1)，并且OD、OD90两者具有相同数据值(0)。换言之，正在输出有效数据，这就确认c0时钟的上升沿位于相对于输入偶数据ed的适当位置上，例如在偶数据ed的中心，并且c180时钟的上升沿位于相对于输入奇数据od的适当位置上，例如在奇输入数据od的中心。
与图11A的输入数据不同，假定连续输入数据为‘1001’的输入数据信号(IN)，第一偶放大输出信号ed的有效值为‘1’，而第二偶放大输出信号ed的有效值为‘0’，其由平衡器(10’、10”或10)输出。在另一方面，仍然假定这样的输入数据，第一奇放大输出信号od的有效值为‘0’，而第二奇放大输出信号od的有效值为‘1’，其由平衡器(10’、10”或10)输出。由此，偶输入数据ed的次序为‘10’，而奇输入数据od的次序为‘01’。相应地，参照图11B，在第三采样时钟c270的第一上升沿处，数据信号data具有值‘1000’，尽管数据信号data的实际值应该为‘1100’。该数据信号data被提供给解码器80，解码器80确定第一偶过采样输出信号ED与第二偶过采样输出信号ED90具有不同的数据值(‘1’与‘0’)，并且还确定第一奇过采样输出信号OD90与第二奇输出信号OD具有相同的数据值(‘0’)。响应于该确定，解码器80使能下控制信号dn，以移动c0时钟的上升沿更靠向偶数据信号ed的中心。如上所述，激活下控制信号dn引起时序控制器18在较早时间激活采样时钟信号c0、c90、c180。另外，在第三采样时钟c270的第二上升沿处，数据信号data具有值‘0111’，尽管数据信号data的实际值应该为‘0011’。该数据信号data被提供给解码器80，解码器80确定第一偶过采样输出信号ED与第二偶过采样输出信号ED90具有不同的数据值(‘1’与‘0’)，并且还确定第一奇过采样输出信号OD90与第二奇输出信号OD具有相同的数据值(‘0’)。响应于该确定，解码器80继续使能下控制信号dn，以移动c0时钟的上升沿更靠向偶数据信号ed的中心。
假定连续输入数据为‘1001’的输入数据信号(IN)，如图11B，第一偶放大输出信号ed的有效值为‘1’，而第二偶放大输出信号ed的有效值为‘0’，其由平衡器(10’、10”或10)输出。另一方面，仍然假定这样的输入数据，第一奇放大输出信号od的有效值为‘0’，而第二奇放大输出信号od的有效值为‘1’，其由平衡器(10’、10”或10)输出。由此，偶输入数据ed的次序为‘10’，而奇输入数据od的次序为‘01’。相应地，参照图11C，在第三采样时钟c270的第一上升沿处，数据信号data具有值‘1110’，尽管数据信号data的实际值应该为‘1100’。该数据信号data被提供给解码器80，解码器80确定第一偶过采样输出信号ED与第二偶过采样输出信号ED90具有相同的数据值(‘1’)，并且还确定第一奇过采样输出信号OD90与第二奇输出信号OD具有不同的数据值(‘1’与‘0’)。响应于该确定，解码器80使能上控制信号up，以移动c180时钟的上升沿更靠向奇数据信号od的中心。如上所述，激活上控制信号up引起时序控制器18在较晚时间激活采样时钟信号c0、c90、c180。另外，在第三采样时钟c270的第二上升沿处，数据信号data具有值‘0001’，尽管数据信号data的实际值应该为‘0011’。该数据信号data被提供给解码器80，解码器80确定第一偶过采样输出信号ED与第二偶过采样输出信号ED90具有相同的数据值(‘0’)，并且还确定第一奇过采样输出信号OD90与第二奇输出信号OD具有不同的数据值(‘1’与‘0’)。响应于该确定，解码器80继续使能上控制信号up，以移动c180时钟的上升沿更靠向奇数据信号od的中心。如上所述，激活上控制信号up引起时序控制器18在较晚时间激活采样时钟信号c0、c90、c180。
图12为本发明的DFE输入缓冲器的替换实施方式的方框图。在该实施方式中，响应于输入信号IN，平衡器10”生成单个串行放大输出信号in，而不是由上述实施方式的平衡器10’生成的奇偶放大输出信号ed、od两者。在这种情况下，只需要如图7所示的单个的平衡电路10’。另外，随同由控制器22生成的平衡系数控制信号eqco一起，只向平衡器10”反馈单个的过采样输出信号ain1。该单个串行放大输出信号in可以例如与信号的偶分量相应。
另外，在图12的实施方式中，时序控制器18’生成多个采样时钟信号ck1、ck2、ck3、ck4，其是响应于由时钟生成器20生成的基准时钟信号c1，c2，…cn依次生成的。如上述实施方式所述，响应于计数器16的计数输出信号cout，在时序控制器18’处控制采样时钟的时序。在所示实施方式中，与上述实施方式一样，采样时钟信号ck1、ck2、ck3、ck4数目为四，并且相应于相位分别相差90度的四个时钟信号c0、c90、c180、c270。另外，在该实施方式中，包含第四采样时钟信号ck4在内的所有采样时钟信号ck1、ck2、ck3、ck4都被提供给过采样器12’，作为响应，过采样器12’提供第一至第四过采样输出信号ain1、ain2、ain3、ain4。第一至第四过采样输出信号ain1、ain2、ain3、ain4被提供给相位检测器14’，相位检测器14’执行与上面参照图10所述的相位检测器14’类似的功能，由此生成提供给平衡系数控制器22的锁定控制信号lock，以及提供给平衡系数控制器22与计数器16的上控制信号up与下控制信号dn，如上所述。
虽然图4实施方式的电路采用双倍数据速率(double data rate)方式，其利用奇偶分支交织(interleave)数据，但是在与输入缓冲器电路的处理速率能力相比输入数据速率较低的应用中，不需要时间交织方法。在该假定下，可以采用图12的配置。该配置具有单个输入分支的优点，其简化了硬件配置，并且减少了所消耗的电路面积与制造成本量。
通过这种方式，提供了一种完全补偿时序与电压误差的判定反馈平衡(DFE)缓冲器。通过在平衡器部件中利用可变平衡系数β，对于一定范围的操作条件补偿时序与电压误差。这就得到了提高了的信号可靠性与更高的可得的电路间传送速率。
本发明适用于各种类型的集成电路，包含存储器设备与存储器系统。在存储器设备实施方式中，该存储器设备包含多个可寻址存储器单元，每个单元包含数据存储元件。解码器从外部来源接收地址，并且生成行信号与列信号，以存取所述可寻址存储器单元中的至少一个。可以在存储器设备上配备判定反馈平衡器(DEF)输入缓冲器，以接收从外部、芯片外来源发送来的信号。
图13为根据本发明的存储器系统的方框图。该存储器系统包含存储器控制器100以及存储器模块300，其中存储器控制器100生成命令(COM)与地址信号(BA(bank address，体地址)与ADD)。存储器模块300包含多个存储器设备300-1、300-2，…，300-n，并且接收命令(COM)与地址信号(BA，ADD)。作为响应，存储器模块300向/从存储器设备300-1、300-2，…，300-n存储/检索数据(Din/Dout)。可以在存储器系统上配备根据本发明的判定反馈平衡器(DEF)输入缓冲器，以接收从外部、芯片外来源发送来的信号。
虽然已经参照优选实施方式具体示出并描述了本发明，但是本领域技术人员应该理解，在不脱离权利要求所定义的本发明的范围与精神的前提下可以对其进行形式与细节上的各种修改。
本发明要求2004年5月27日提交的韩国专利申请2004-37966的优先权，其内容全部引入此文作为参考。

Claims (53)

1.一种判定反馈平衡(DFE)输入缓冲器，包含：
平衡器，用来响应于可变平衡控制信号放大输入信号与过采样信号之间的电压电平差异，该平衡器生成放大输出信号；
采样单元，用来响应于采样时钟信号对所述放大输出信号采样，以生成所述过采样信号；
相位检测器，用来响应于所述过采样信号的相位生成用于控制所述采样时钟信号的激活的时序的时序控制信号；以及
平衡控制器，用来响应于所述时序控制信号修改所述可变平衡控制信号。
2.如权利要求1所述的判定反馈平衡(DFE)输入缓冲器，其中所述平衡器生成偶放大输出信号与奇放大输出信号，作为所述放大输出信号。
3.如权利要求2所述的判定反馈平衡(DFE)输入缓冲器，其中所述采样单元用第一采样时钟与第二采样时钟对偶放大输出信号采样，并且作为响应，生成第一偶过采样信号与第二偶过采样信号，所述第一与第二采样时钟彼此相位相差90度，以及其中所述采样单元用第二采样时钟与第三采样时钟对奇放大输出信号采样，并且作为响应，生成第一奇过采样信号与第二奇过采样信号，所述第二与第三采样时钟彼此相位相差90度。
4.如权利要求3所述的判定反馈平衡(DFE)输入缓冲器，其中所述相位检测器确定在第一偶过采样信号与第二偶过采样信号之间是否存在相位差异，并且确定在第一奇过采样信号与第二奇过采样信号之间是否存在相位差异，并且作为响应，生成所述时序控制信号。
5.如权利要求4所述的判定反馈平衡(DFE)输入缓冲器，其中响应于第一采样时钟、第二采样时钟、第三采样时钟以及第三采样时钟相位相差90度的第四采样时钟中的一个，所述相位检测器确定在第一偶过采样信号与第二偶过采样信号之间是否存在相位差异，并且确定在第一奇过采样信号与第二奇过采样信号之间是否存在相位差异。
6.如权利要求4所述的判定反馈平衡(DFE)输入缓冲器，其中所述时序控制信号包含锁定控制信号、上控制信号以及下控制信号，当第一与第二偶过采样信号之间不存在相位差异时并且当第一与第二奇过采样信号之间不存在相位差异时，锁定控制信号有效，当第一与第二偶过采样信号之间存在相位差异时，下控制信号有效，当第一与第二奇过采样信号之间存在相位差异时，上控制信号有效。
7.如权利要求6所述的判定反馈平衡(DFE)输入缓冲器，其中响应于上控制信号、下控制信号以及锁定控制信号的状态，所述平衡控制器调整所述可变平衡控制信号。
8.如权利要求6所述的判定反馈平衡(DFE)输入缓冲器，其中所述平衡控制器包含：
平衡控制信号生成器，用来接收上控制信号、下控制信号以及锁定控制信号，并且作为响应，生成辅助上控制信号以及辅助下控制信号，当上控制信号与下控制信号中的至少一个有效时，激活辅助上控制信号，并且当锁定控制信号有效时，激活辅助下控制信号；以及
计数器，用来接收辅助上控制信号以及辅助下控制信号，并且作为响应，生成所述可变平衡控制信号，当辅助上控制信号有效时，该计数器增加可变平衡控制信号的值，并且当辅助下控制信号有效时，该计数器减少可变平衡控制信号的值。
9.如权利要求1所述的判定反馈平衡(DFE)输入缓冲器，
其中所述放大输出信号包含偶放大输出信号与奇放大输出信号；并且其中所述过采样信号包含第一偶过采样信号、第二偶过采样信号、第一奇过采样信号以及第二奇过采样信号；
并且其中所述相位检测器确定在第一偶过采样信号与第二偶过采样信号之间是否存在相位差异，并且确定在第一奇过采样信号与第二奇过采样信号之间是否存在相位差异，并且作为响应，生成包含锁定控制信号、上控制信号以及下控制信号的时序控制信号，当第一与第二偶过采样信号之间不存在相位差异时并且当第一与第二奇过采样信号之间不存在相位差异时，锁定控制信号有效，当第一与第二偶过采样信号之间存在相位差异时，下控制信号有效，当第一与第二奇过采样信号之间存在相位差异时，上控制信号有效。
10.如权利要求9所述的判定反馈平衡(DFE)输入缓冲器，其中响应于上控制信号、下控制信号以及锁定控制信号的状态，所述平衡控制器修改所述可变平衡控制信号。
11.如权利要求9所述的判定反馈平衡(DFE)输入缓冲器，其中所述平衡控制器包含：
平衡控制信号生成器，用来接收上控制信号、下控制信号以及锁定控制信号，并且作为响应，生成辅助上控制信号以及辅助下控制信号，当上控制信号与下控制信号中的至少一个有效时，激活辅助上控制信号，并且当锁定控制信号有效时，激活辅助下控制信号；以及
计数器，用来接收辅助上控制信号以及辅助下控制信号，并且作为响应，生成所述可变平衡控制信号，当辅助上控制信号有效时，该计数器增加可变平衡控制信号的值，并且当辅助下控制信号有效时，该计数器减少可变平衡控制信号的值。
12.如权利要求1所述的判定反馈平衡(DFE)输入缓冲器，其中所述平衡控制信号包含具有多个比特的数字信号，并且其中所述平衡器包含具有多个晶体管的晶体管组，响应于平衡控制信号的比特激活所述晶体管的每个，使得响应于该晶体管组的各晶体管的激活状态可变地放大所述放大输出信号。
13.如权利要求1所述的判定反馈平衡(DFE)输入缓冲器，其中所述平衡控制信号包含具有多个比特的数字信号，并且其中所述平衡器包含：
第一晶体管，其源极与漏极之一耦合至第一电压源，而其源极与漏极中的另一个耦合至第一节点；
串联耦合在第一节点与第二电压源之间的第二晶体管与第三晶体管，响应于输入信号激活第二晶体管，响应于第一基准电压激活第三晶体管；以及
串联耦合在第一节点与第二电压源之间的晶体管组与第四晶体管，响应于反转过采样信号激活第四晶体管，该晶体管组包含相互并联的多个第五晶体管，响应于平衡控制信号的比特激活第五晶体管的每个，使得响应于该晶体管组的各第五晶体管的激活状态可变地放大在第一节点处提供的放大输出信号。
14.如权利要求13所述的判定反馈平衡(DFE)输入缓冲器，其中所述晶体管组包含多个第六晶体管，第六晶体管的每个与相应的第五晶体管串联，响应于第一基准电压激活第六晶体管的每个。
15.如权利要求13所述的判定反馈平衡(DFE)输入缓冲器，其中第五晶体管具有不同的相应沟道宽度。
16.如权利要求13所述的判定反馈平衡(DFE)输入缓冲器，还包含：
第七晶体管，其源极与漏极之一耦合至第一电压源，而其源极与漏极中的另一个耦合至第二节点，并且其栅极耦合至第一晶体管的栅极与第二电压源；
耦合在第二节点以及第二晶体管与第三晶体管之间的接合点之间的第八晶体管；以及
耦合在第二节点以及第四晶体管与晶体管组之间的接合点之间的第九晶体管。
17.如权利要求16所述的判定反馈平衡(DFE)输入缓冲器，其中所述放大输出信号包含偶放大输出信号与奇放大输出信号，其中在第一节点处提供偶放大输出信号，并且在第二节点处提供偶放大输出信号的反转信号。
18.如权利要求16所述的判定反馈平衡(DFE)输入缓冲器，其中响应于反转输入信号激活第八晶体管，并且其中响应于反转过采样信号激活第九晶体管。
19.如权利要求16所述的判定反馈平衡(DFE)输入缓冲器，其中响应于第二基准信号激活第八晶体管。
20.如权利要求13所述的判定反馈平衡(DFE)输入缓冲器，其中在第一节点与第二节点处提供所述放大输出信号。
21.如权利要求1所述的判定反馈平衡(DFE)输入缓冲器，其中所述平衡控制信号包含具有多个比特的数字信号，并且其中所述平衡器包含：
第一晶体管，其源极与漏极之一耦合至第一电压源，而其源极与漏极中的另一个耦合至第一节点；
串联耦合在第一节点与第二电压源之间的第二晶体管与第三晶体管，响应于输入信号激活第二晶体管，响应于基准电压激活第三晶体管；
串联耦合在第一节点与第二电压源之间的第五晶体管与第四晶体管，响应于过采样信号激活第四晶体管，响应于电压控制信号信号，第五晶体管具有可变电流汲取量；以及
电压控制器，用来响应于平衡控制信号提供电压控制信号。
22.如权利要求21所述的判定反馈平衡(DFE)输入缓冲器，还包含：
第六晶体管，其源极与漏极之一耦合至第一电压源，而其源极与漏极中的另一个耦合至第二节点，并且其栅极耦合至第一晶体管的栅极与第二电压源；
耦合在第二节点以及第二晶体管与第三晶体管之间的接合点之间的第七晶体管；以及
耦合在第二节点以及第四晶体管与第五晶体管之间的接合点之间的第八晶体管。
23.如权利要求1所述的判定反馈平衡(DFE)输入缓冲器，其中所述采样单元包含：
比较器，用来将所述放大输出信号与基准电压相比较，并且生成比较信号；
第一采样寄存器，用来响应于第一采样时钟信号对比较信号采样，以生成第一过采样信号；以及
第二采样寄存器，用来响应于相位不同于第一采样时钟信号的第二采样时钟信号对比较信号采样，以生成第二过采样信号；其中第一与第二过采样信号组成所述过采样信号。
24.如权利要求23所述的判定反馈平衡(DFE)输入缓冲器，其中所述相位检测器包含：
第一检测寄存器，用来响应于检测器采样时钟信号对第一过采样信号采样，以生成相位检测器数据信号的第一比特；
第二检测寄存器，用来响应于检测器采样时钟信号对第二过采样信号采样，以生成相位检测器数据信号的第二比特；以及
解码器，用来响应于相位检测器数据信号的第一与第二比特生成时序控制信号。
25.如权利要求1所述的判定反馈平衡(DFE)输入缓冲器，其中所述放大输出信号包含偶与奇放大输出信号，并且其中所述采样单元包含：
第一比较器，用来将偶放大输出信号与基准电压相比较，并且生成第一比较信号；
第一采样寄存器，用来响应于第一采样时钟信号对第一比较信号采样，以生成第一偶过采样信号；
第二采样寄存器，用来响应于相位不同于第一采样时钟信号的第二采样时钟信号对第一比较信号采样，以生成第二偶过采样信号；
第二比较器，用来将奇放大输出信号与基准电压相比较，并且生成第二比较信号；
第三采样寄存器，用来响应于第二采样时钟信号对第二比较信号采样，以生成第一奇过采样信号；以及
第四采样寄存器，用来响应于相位不同于第二采样时钟信号的第三采样时钟信号对第二比较信号采样，以生成第二奇过采样信号。
26.如权利要求25所述的判定反馈平衡(DFE)输入缓冲器，其中所述相位检测器包含：
第一检测寄存器，用来响应于检测器采样时钟信号对第一偶过采样信号采样，以生成相位检测器数据信号的第一比特；
第二检测寄存器，用来响应于检测器采样时钟信号对第二偶过采样信号采样，以生成相位检测器数据信号的第二比特；
第三检测寄存器，用来响应于检测器采样时钟信号对第一奇过采样信号采样，以生成相位检测器数据信号的第三比特；
第四检测寄存器，用来响应于检测器采样时钟信号对第二奇过采样信号采样，以生成相位检测器数据信号的第四比特；以及
解码器，用来响应于相位检测器数据信号生成时序控制信号。
27.如权利要求26所述的判定反馈平衡(DFE)输入缓冲器，其中所述时序控制信号包含锁定控制信号、上控制信号以及下控制信号，当所述第一与第二比特的值相等并且第三与第四比特的值相等时，锁定控制信号有效，当所述第一与第二比特的值不相等并且第三与第四比特的值相等时，下控制信号有效，当所述第一与第二比特的值相等并且第三与第四比特的值不相等时，上控制信号有效。
28.如权利要求1所述的判定反馈平衡(DFE)输入缓冲器，还包含采样时钟生成器，用来生成所述采样时钟信号。
29.如权利要求28所述的判定反馈平衡(DFE)输入缓冲器，其中所述采样时钟生成器包含锁相环路与延迟锁定环路中的一个。
30.如权利要求28所述的判定反馈平衡(DFE)输入缓冲器，其中所述采样时钟生成器包含：
时序控制器，用来生成所述采样时钟信号；以及
时钟生成器，用来接收时钟信号，并且生成被提供给时序控制器的多个内部时钟信号。
31.如权利要求1所述的判定反馈平衡(DFE)输入缓冲器，其中所述平衡器包含：
平衡系数控制器，用来接收所述可变平衡控制信号，并且作为响应，生成平衡系数；
乘法器，用来将所述过采样输出信号乘以所述平衡系数，以生成乘积；以及
差分放大器，用来从输入信号中减去所述乘积，以生成所述放大输出信号。
32.如权利要求1所述的判定反馈平衡(DFE)输入缓冲器，其中所述过采样输出信号包含偶过采样信号与奇过采样信号，并且其中所述平衡器包含：
平衡系数控制器，用来接收所述可变平衡控制信号，并且作为响应，生成平衡系数；
第一乘法器，用来将所述奇过采样信号乘以所述平衡系数，以生成奇乘积；
第二乘法器，用来将所述偶过采样信号乘以所述平衡系数，以生成偶乘积；
第一差分放大器，用来从输入信号中减去所述奇乘积，以生成偶放大输出信号；以及
第二差分放大器，用来从输入信号中减去所述偶乘积，以生成奇放大输出信号。
33.一种存储器设备，包含：
多个可寻址存储器单元，每个单元包含数据存储元件；
解码器，用来从外部来源接收地址，并且生成行信号与列信号，以存取所述可寻址存储器单元中的至少一个；以及
判定反馈平衡(DFE)输入缓冲器，包含：
平衡器，用来响应于可变平衡控制信号放大输入信号与过采样信号之间的电压电平差异，该平衡器生成放大输出信号；
采样单元，用来响应于采样时钟信号对所述放大输出信号采样，以生成所述过采样信号；
相位检测器，用来响应于所述过采样信号的相位生成用于控制所述采样时钟信号的激活的时序的时序控制信号；以及
平衡控制器，用来响应于所述时序控制信号修改所述可变平衡控制信号。
34.如权利要求33所述的存储器设备，
其中所述放大输出信号包含偶放大输出信号与奇放大输出信号；并且其中所述过采样信号包含第一偶过采样信号、第二偶过采样信号、第一奇过采样信号以及第二奇过采样信号；
并且其中所述相位检测器确定在第一偶过采样信号与第二偶过采样信号之间是否存在相位差异，并且确定在第一奇过采样信号与第二奇过采样信号之间是否存在相位差异，并且作为响应，生成包含锁定控制信号、上控制信号以及下控制信号的时序控制信号，当第一与第二偶过采样信号之间不存在相位差异时并且当第一与第二奇过采样信号之间不存在相位差异时，锁定控制信号有效，当第一与第二偶过采样信号之间存在相位差异时，下控制信号有效，当第一与第二奇过采样信号之间存在相位差异时，上控制信号有效。
35.如权利要求34所述的存储器设备，其中所述放大输出信号包含由所述平衡器串行输出的偶放大输出信号与奇放大输出信号。
36.如权利要求34所述的存储器设备，其中所述平衡器包含第一与第二平衡器，并且其中所述放大输出信号包含由第一平衡器输出的偶放大输出信号与由第二平衡器与偶放大输出信号并行地输出的奇放大输出信号。
37.如权利要求34所述的存储器设备，其中响应于上控制信号、下控制信号以及锁定控制信号的状态，所述平衡控制器修改所述可变平衡控制信号。
38.如权利要求34所述的存储器设备，其中所述平衡控制器包含：
平衡控制信号生成器，用来接收上控制信号、下控制信号以及锁定控制信号，并且作为响应，生成辅助上控制信号以及辅助下控制信号，当上控制信号与下控制信号中的至少一个有效时，激活辅助上控制信号，并且当锁定控制信号有效时，激活辅助下控制信号；以及
计数器，用来接收辅助上控制信号以及辅助下控制信号，并且作为响应，生成所述可变平衡控制信号，当辅助上控制信号有效时，该计数器增加可变平衡控制信号的值，并且当辅助下控制信号有效时，该计数器减少可变平衡控制信号的值。
39.如权利要求33所述的存储器设备，其中所述平衡控制信号包含具有多个比特的数字信号，并且其中所述平衡器包含具有多个晶体管的晶体管组，响应于平衡控制信号的比特激活所述晶体管的每个，使得响应于该晶体管组的各晶体管的激活状态可变地放大所述放大输出信号。
40.一种存储器系统，包含：
存储器控制器，用来生成命令与地址信号；
以及包含多个存储器设备的存储器模块，该存储器模块接收所述命令与地址信号，并且作为响应，向存储器设备存储数据并且从存储器设备检索数据，
其中每个存储器设备包含：
多个可寻址存储器单元，每个单元包含数据存储元件；
解码器，用来从外部来源接收地址，并且生成行信号与列信号，以存取所述可寻址存储器单元中的至少一个；以及
判定反馈平衡(DFE)输入缓冲器，包含：
平衡器，用来响应于可变平衡控制信号放大输入信号与过采样信号之间的电压电平差异，该平衡器生成放大输出信号；
采样单元，用来响应于采样时钟信号对所述放大输出信号采样，以生成所述过采样信号；
相位检测器，用来响应于所述过采样信号的相位生成用于控制所述采样时钟信号的激活的时序的时序控制信号；以及
平衡控制器，用来响应于所述时序控制信号修改所述可变平衡控制信号。
41.如权利要求40所述的存储器系统，
其中所述放大输出信号包含偶放大输出信号与奇放大输出信号；并且其中所述过采样信号包含第一偶过采样信号、第二偶过采样信号、第一奇过采样信号以及第二奇过采样信号；
并且其中所述相位检测器确定在第一偶过采样信号与第二偶过采样信号之间是否存在相位差异，并且确定在第一奇过采样信号与第二奇过采样信号之间是否存在相位差异，并且作为响应，生成包含锁定控制信号、上控制信号以及下控制信号的时序控制信号，当第一与第二偶过采样信号之间不存在相位差异时并且当第一与第二奇过采样信号之间不存在相位差异时，锁定控制信号有效，当第一与第二偶过采样信号之间存在相位差异时，下控制信号有效，当第一与第二奇过采样信号之间存在相位差异时，上控制信号有效。
42.如权利要求41所述的存储器系统，其中响应于上控制信号、下控制信号以及锁定控制信号的状态，所述平衡控制器修改所述可变平衡控制信号。
43.如权利要求41所述的存储器系统，其中所述平衡控制器包含：
平衡控制信号生成器，用来接收上控制信号、下控制信号以及锁定控制信号，并且作为响应，生成辅助上控制信号以及辅助下控制信号，当上控制信号与下控制信号中的至少一个有效时，激活辅助上控制信号，并且当锁定控制信号有效时，激活辅助下控制信号；以及
计数器，用来接收辅助上控制信号以及辅助下控制信号，并且作为响应，生成所述可变平衡控制信号，当辅助上控制信号有效时，该计数器增加可变平衡控制信号的值，并且当辅助下控制信号有效时，该计数器减少可变平衡控制信号的值。
44.如权利要求40所述的存储器系统，其中所述平衡控制信号包含具有多个比特的数字信号，并且其中所述平衡器包含具有多个晶体管的晶体管组，响应于平衡控制信号的比特激活所述晶体管的每个，使得响应于该晶体管组的各晶体管的激活状态可变地放大所述放大输出信号。
45.一种响应于可变平衡控制信号放大第一与第二输入信号之间的电压电平差异的平衡器，包含：
第一电压源与第二电压源之间的第一电流通路，该第一电流通路包含串联的第一负载、响应于第一输入信号激活的第一晶体管、具有第一沟道宽度并且响应于偏置电压激活的第二晶体管，该第一电流通路汲取第一电流；
第一电压源与第二电压源之间的第二电流通路，该第二电流通路包含串联的第二负载、响应于第二输入信号激活的第三晶体管、具有相互并联的多个第四晶体管的晶体管组，响应于所述平衡控制信号的比特激活第四晶体管的每个，由此选择性地修改该晶体管组的有效第二沟道宽度，使得第二电流通路汲取响应于所述可变平衡控制信号可变的第二电流，并且使得响应于该可变第二电流可变地放大在第一负载与第一晶体管的接合点处提供的输出信号。
46.如权利要求45所述的平衡器，其中第一与第二负载包含负载晶体管。
47.如权利要求45所述的平衡器，其中第一与第二负载包含负载电阻器。
48.如权利要求45所述的平衡器，其中第一负载与第一晶体管耦合在第一输出节点处，并且其中第二负载与第二晶体管耦合在第二输出节点处，另外还包含：耦合在第二节点以及第一晶体管与第二晶体管的接合点之间、并且响应于反转第一输入信号被激活的第五晶体管，以及耦合在第一节点以及第三晶体管与晶体管组之间的接合点之间、并且响应于反转第二输入信号被激活的第六晶体管。
49.如权利要求45所述的平衡器，其中所述晶体管组还包含多个第七晶体管，第七晶体管的每个与相应的第四晶体管串联，响应于偏置电压激活第七晶体管的每个。
50.一种用于平衡在输入缓冲器处接收的输入信号的方法，包含：
响应于可变平衡控制信号放大输入信号与过采样信号之间的电压电平差异，并且生成放大输出信号；
响应于采样时钟信号对所述放大输出信号采样，以生成所述过采样信号；
响应于所述过采样信号的相位生成用于控制所述采样时钟信号的激活的时序的时序控制信号；以及
响应于所述时序控制信号修改所述可变平衡控制信号。
51.如权利要求50所述的方法，
其中所述放大输出信号包含偶放大输出信号与奇放大输出信号；并且其中所述过采样信号包含第一偶过采样信号、第二偶过采样信号、第一奇过采样信号以及第二奇过采样信号；
并且其中生成时序控制信号包含：确定在第一偶过采样信号与第二偶过采样信号之间是否存在相位差异，并且确定在第一奇过采样信号与第二奇过采样信号之间是否存在相位差异，并且作为响应，生成包含锁定控制信号、上控制信号以及下控制信号的时序控制信号，当第一与第二偶过采样信号之间不存在相位差异时并且当第一与第二奇过采样信号之间不存在相位差异时，锁定控制信号有效，当第一与第二偶过采样信号之间存在相位差异时，下控制信号有效，当第一与第二奇过采样信号之间存在相位差异时，上控制信号有效。
52.如权利要求51所述的方法，其中修改可变平衡控制信号包含：响应于上控制信号、下控制信号以及锁定控制信号的状态，修改所述可变平衡控制信号。
53.如权利要求51所述的方法，其中修改可变平衡控制信号包含：
接收上控制信号、下控制信号以及锁定控制信号，并且作为响应，生成辅助上控制信号以及辅助下控制信号，当上控制信号与下控制信号中的至少一个有效时，激活辅助上控制信号，并且当锁定控制信号有效时，激活辅助下控制信号；以及
响应于辅助上控制信号与辅助下控制信号，通过以下方式生成所述可变平衡控制信号：当辅助上控制信号有效时，增加可变平衡控制信号的值，并且当辅助下控制信号有效时，减少可变平衡控制信号的值。
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