JP2009049600A - 差動信号出力装置 - Google Patents

Abstract

【課題】電源電圧の変動によって伝送信号に生じるジッタを抑制することができる差動信号出力装置を提供すること。
【解決手段】伝送データを差動信号として出力する差動信号出力装置において、伝送データを表す信号を増幅し、増幅した信号から差動信号を生成する第１差動信号生成回路４と、伝送データの基準クロックに同期し、伝送データが遷移しないビットにおいてのみ遷移するダミーデータを生成するダミーデータ生成回路３と、ダミーデータを表す信号を増幅し、増幅した信号から差動信号を生成する第２差動信号生成回路５と、を備える。
【選択図】図１

Description

本発明は、伝送データを差動信号として出力する差動信号出力装置に関し、特に、Serial-ATAやPCI Expressに代表される高速シリアル伝送を行うための送信機等に用いられる差動出力装置に関するものである。

近年、機器間、ボード間、チップ間における大容量かつ高速なデータ伝送の要求を満たすため、多くの伝送インタフェース規格に採用されている技術として、伝送データを表す信号にクロック（エンベデッドクロック）を重畳した伝送信号を送信側から送信し、受信側で受信した信号からこのクロックを抽出し、抽出したクロックに基づいて伝送データを復元する、いわゆる高速シリアル伝送が知られている。

高速シリアル伝送におけるジッタは、大きく分けてランダムジッタと、デタミニスティックジッタとの２種類に分けられる。ランダムジッタは、トランジスタ等による熱雑音及び１／ｆ雑音等のようにランダムに発生する雑音により生じるものであり、デタミニスティックジッタは、伝送データの符号間干渉等のように決定論的な要因により生じるものである。

伝送線路の周波数特性によるデタミニスティックジッタを低減する技術として、プリエンファシスが知られている。図２３に示すように、プリエンファシスは、伝送信号が変化するときの振幅を送信側で強調しておくことにより、受信側で伝送信号から復調される伝送データのエラーを抑制する技術である。

プリエンファシスを用いるものとして、伝送路に対して適切なプリエンファシスが行われるように制御されたタイマーを用いて適切な位相差を持たせた信号を２つのドライバに入力し、２つのドライバの出力を抵抗を介して加算することにより、プリエンファシスが施された所望の波形を有する伝送信号を生成するものがある（例えば、特許文献１参照）。

また、通常の振幅の伝送信号を出力するバッファと、伝送信号の振幅を強調したエンファシス信号を出力するバッファとの各内部ノードを容量を介して接続することにより、プリエンファシスを用いることによって原理的に生じるタイミングジッタを低減するものもある（例えば、特許文献２参照）。

また、送信側の出力部にインピーダンス調整機能を持たせ、送信側の回路を構成する素子のばらつきに関らず、送信側の回路の出力インピーダンスを伝送路の特性インピーダンスに整合させると共に、プリエンファシスの機能を持たせることにより、伝送路の周波数特性によるジッタを低減するものもある（例えば、特許文献３参照）。
特開２００２−５２５９７７号公報 特開２００６−１０９０９３号公報 特開２００６−６０７５１号公報

図２４は、一般的な差動信号出力装置を構成する半導体集積回路に電源を供給したときのモデルを等価回路で示している。図２４において、電源回路２３から半導体集積回路２６に供給される電源は、ＰＣＢ（Printed Circuit Board）上で安定化容量２４によって安定化が図られている。また、半導体集積回路２６を含むチップ内部においても安定化容量２５によって安定化が図られている。

また、電源を供給するラインには寄生インピーダンスが存在し、またチップをＰＣＢに実装するためのボンディングワイヤによるインピーダンスも付加される。なお、図２４に示した等価回路では、これらインピーダンスをインピーダンス２７ａ、２７ｂとして示している。

電源回路２３から供給される電流が変動すると、インピーダンス２７ａ、２７ｂによって半導体集積回路２６の電源電圧が変動してしまう。特に、ボンディングワイヤは、インダクタンス成分が大きいため、急激な消費電流の変動に対してチップ内部の電源がリンギングを起こすことがある。

さらに、近年の高速シリアル伝送は、広帯域化が進み、最高周波数では数ＧＨｚに達している。そのため、伝送データのパターンの偏りによる消費電流の変動が電源電圧に与える影響が無視できなくなっている。

図２５に、一般的な差動信号出力装置に用いられる最も簡易な出力バッファの構成を示す。図２５に示した出力バッファにおいて、「Ｈ」レベルを出力する場合には、Ｎ型のＭＯＳトランジスタ２１がオフ状態となり、Ｐ型のＭＯＳトランジスタ２２がオン状態となるため、出力電圧は電源電圧Ｖｄｄと等しくなる。一方、「Ｌ」を出力する場合には、ＭＯＳトランジスタ２１がオン状態となり、ＭＯＳトランジスタ２２がオフ状態となるため、出力電圧はグランド電圧ＧＮＤと等しくなる。

ここで、電源電圧が変動してしまうと、Ｖｄｄ−ＧＮＤ間の電位差が変動してしまい、図２６に示すように、伝送信号のパルスが立上り始める時点、または、立下り始める時点の電圧が変動するため、伝送信号のパルス幅Ｔ１、Ｔ２も変動してしまう。このようなパルス幅の変動は、ジッタとして受信側に影響を及ぼしてしまう。

このように、特許文献１乃至特許文献３に記載された何れのものにおいても、電源とグランド間の電圧差を伝送信号の振幅の基準としているため、電源電圧の変動によってジッタを低減することができなくなってしまうといった課題があった。

本発明は、従来の課題を解決するためになされたもので、電源電圧の変動によって伝送信号に生じるジッタを抑制することができる差動信号出力装置を提供することを目的としている。

本発明の差動信号出力装置は、伝送データを差動信号として出力する差動信号出力装置において、前記伝送データを表す信号を増幅し、増幅した信号から前記差動信号を生成する第１差動信号生成回路と、前記伝送データの基準クロックに同期し、前記伝送データが遷移しないビットにおいてのみ遷移するダミーデータを生成するダミーデータ生成回路と、前記ダミーデータを表す信号を増幅し、増幅した信号から差動信号を生成する第２差動信号生成回路と、を備えた構成を有している。

この構成により、本発明の差動信号出力装置は、第１差動信号生成回路で伝送データが遷移しないときに、第２差動信号生成回路でダミーデータを遷移させることによって、データを遷移させるための消費電流を伝送データのパターンの偏りによらずに一定にするため、電源電圧の変動によって伝送信号に生じるジッタを抑制することができる。

なお、前記第１差動信号生成回路は、前記伝送データを表す信号を増幅し、前記差動信号を生成するための複数のスイッチを有し、前記第２差動信号生成回路は、前記第１差動信号生成回路と同一回路によって構成されていていてもよい。

この構成により、本発明の差動信号出力装置は、第１差動信号生成回路にスイッチング電流が流れないときに、第２差動信号生成回路にスイッチング電流を流すことによって、データを遷移させるための消費電流を伝送データのパターンの偏りによらずに一定にすることができる。

また、前記ダミーデータ生成回路は、前記伝送データと前記伝送データの反転データとを１ビットずつ交互に選択することによって、前記ダミーデータを生成するようにしてもよい。

例えば、前記ダミーデータ生成回路は、前記基準クロックが入力されるＴフリップフロップを有し、前記Ｔフリップフロップの出力信号に基づいて、前記伝送データと前記伝送データの反転データとを１ビットずつ交互に選択するようにしてもよい。

また、前記伝送データは、パラレルのデータであって、前記ダミーデータ生成回路は、前記パラレルの伝送データの各ビット間において遷移しないビットにおいてのみ遷移するパラレルのダミーデータを生成し、前記差動信号出力装置は、前記パラレルの伝送データをシリアライズする第１シリアライザと、前記パラレルのダミーデータをシリアライズする第２シリアライザと、を備え、前記第１および第２差動信号生成回路は、前記第１および第２シリアライザによってそれぞれシリアライズされた伝送データとダミーデータとを表す信号を増幅して差動信号をそれぞれ生成するようにしてもよい。

ここで、前記ダミーデータ生成回路は、前記パラレルの伝送データの隣接する２ビットのうち一方を反転して前記パラレルのダミーデータを生成するようにしてもよい。

また、本発明の差動信号出力装置は、前記伝送データを１ビットずつ交互に割り当てた第１パラレルデータおよび第２パラレルデータを生成するパラレルデータ生成回路と、前記第１パラレルデータを第１シリアルデータにシリアライズする第１シリアライザと、前記第２パラレルデータを第２シリアルデータにシリアライズする第２シリアライザと、前記第１および第２シリアライザに用いられた基準クロックに同期し、前記第１シリアルデータと前記第２シリアルデータとから１ビットずつ交互に選択してシリアルの前記伝送データを生成するシリアルデータ生成回路と、を備え、前記ダミーデータ生成回路は、前記基準クロックに同期し、前記第１シリアルデータと前記第２シリアルデータの反転データとから１ビットずつ交互に選択してダミーデータを生成し、前記第１および第２差動信号生成回路は、前記シリアルデータ生成回路および前記ダミーデータ生成回路によってそれぞれ生成されたシリアルの伝送データとダミーデータとを表す信号それぞれ増幅して差動信号をそれぞれ生成するようにしてもよい。

この構成により、本発明の差動信号出力装置は、基準クロックの立上りと立下りとのタイミングで伝送データを出力することができるため、シリアルクロックの周波数の倍の伝送レートで差動信号を出力することができる。

また、前記各第１および第２差動信号生成回路は、前記差動信号を構成する反転信号の出力端と電源との接続を切り換える第１系列の複数の調整スイッチと、前記反転信号の出力端とグランドとの接続を切り換える第２系列の複数の調整スイッチと、前記差動信号を構成する正転信号の出力端と前記電源との接続を切り換える第３系列の複数の調整スイッチと、前記正転信号の出力端と前記グランドとの接続を切り換える第４系列の複数の調整スイッチと、前記各出力端間の接続を切り換える少なくとも１つのモードスイッチと、を有し、前記各調整スイッチおよびモードスイッチは、前記差動信号の振幅を切り換えるためのモード信号と、前記伝送データを表す信号との少なくとも一方に基づいて各接続を切り換えることにより、前記差動信号の振幅を変化させるようにしてもよい。

この構成により、本発明の差動信号出力装置は、スイッチによって差動信号の振幅を変化させることができるため、消費電力を低減することができる。

なお、前記モードスイッチが前記各出力端間を接続する場合には、前記伝送データを表す信号に基づいて、前記第１系列の少なくとも１つの調整スイッチと、該モードスイッチと、前記第４系列の少なくとも１つの調整スイッチとが前記電源と前記グランドとを直列に接続するか、前記第３系列の少なくとも１つの調整スイッチと、該モードスイッチと、前記第２系列の少なくとも１つの調整スイッチとが前記電源と前記グランドとを直列に接続するよう、前記各調整スイッチが各接続を切り換えるようにしてもよい。

この構成により、本発明の差動信号出力装置は、モードスイッチが各出力端間を接続するときに、電源−グランド間の直列抵抗値が高くなるため、消費電流量が少なくなり、消費電力を低減することができる。

また、前記各調整スイッチおよびモードスイッチは、前記モード信号の状態に関らず前記差動信号出力装置の出力インピーダンスを変化させないようインピーダンスが設定されていてもよい。

また、前記各調整スイッチおよびモードスイッチは、ＭＯＳトランジスタと、前記ＭＯＳトランジスタに直列に接続された抵抗とを有していてもよい。

また、前記抵抗は、可変抵抗からなり、前記調整スイッチは、前記可変抵抗の抵抗値を調整することにより、該調整スイッチのインピーダンスを調整するインピーダンス調整回路を有していてもよい。

この構成により、本発明の差動信号出力装置は、調整スイッチのオン抵抗値が温度や電源電圧等で変動し、出力インピーダンスが変動してしまうことを防止することができる。

また、前記差動信号出力装置は、半導体集積回路によって構成してもよい。

本発明は、電源電圧の変動によって伝送信号に生じるジッタを抑制することができる差動信号出力装置を提供することができる。

以下、本発明の実施の形態について、図面を参照して説明する。なお、本実施の形態においては、本発明に係る差動信号出力装置を半導体集積回路によって構成した例について説明する。

（第１の実施形態）
本発明の第１の実施の形態の差動信号出力装置を図１に示す。

図１に示すように、差動信号出力装置１は、シリアルの伝送データを生成する伝送データ生成回路２と、伝送データの基準クロックに同期し、伝送データが遷移しないビットにおいてのみ遷移するシリアルのダミーデータを生成するダミーデータ生成回路３と、伝送データを表す信号を増幅し、増幅した信号から差動信号を生成する第１差動信号生成回路４と、ダミーデータを表す信号を増幅し、増幅した信号から差動信号を生成する第２差動信号生成回路５とを備えている。

伝送データ生成回路２は、画像処理装置やデータリンク層等の論理回路等によって構成され、シリアルの伝送データをダミーデータ生成回路３および第１差動信号生成回路４に出力するようになっている。なお、伝送データ生成回路２は、入力されたパラレルの伝送データをシリアライズするシリアライザによって構成してもよい。

ダミーデータ生成回路３は、伝送データ生成回路２によって生成されたシリアルの伝送データに基づいてダミーデータを生成するようになっている。具体的には、ダミーデータ生成回路３は、図２に示すように、伝送データがビット間において遷移しない場合に遷移するパターンのダミーデータを生成するようになっている。これにより、基準クロックの全ての立上りにおいて、伝送データおよびダミーデータの何れか一方が遷移することになる。

ここで、時刻０から数えてｎ個目の基準クロックの立上りで伝送データ生成回路２によって出力される伝送データをＳ（ｎ）とし、ｎ個目の基準クロックの立上りでダミーデータ生成回路３によって出力されるダミーデータをＤ（ｎ）とする。また、Ｄ（０）＝Ｓ（０）であったとする。

ｎ＝ｋにおいてＤ（ｋ）＝Ｓ（ｋ）であるときに、ｎ＝ｋ＋１において伝送データが遷移しなかった、つまり、Ｓ（ｋ＋１）＝Ｓ（ｋ）となった場合には、ダミーデータが遷移するので、Ｄ（ｋ＋１）を以下のように表すことができる。

Ｄ（ｋ＋１）＝ｎｏｔ（Ｄ（ｋ））＝ｎｏｔ（Ｓ（ｋ））＝ｎｏｔ（Ｓ（ｋ＋１））

一方、ｎ＝ｋ＋１において伝送データが遷移した、つまり、Ｓ（ｋ＋１）＝ｎｏｔ（Ｓ（ｋ））となった場合には、ダミーデータが遷移しないので、Ｄ（ｋ＋１）を以下のように表すことができる。

Ｄ（ｋ＋１）＝Ｄ（ｋ）＝Ｓ（ｋ）＝ｎｏｔ（Ｓ（ｋ＋１））

したがって、ｎ＝ｋ＋１において伝送データが遷移した場合でも、遷移しなかった場合でも、Ｄ（ｋ＋１）＝ｎｏｔ（Ｓ（ｋ＋１））という関係が成り立つ。

また、ｎ＝ｋ＋２において伝送データがｎ＝ｋ＋１であるときから遷移しなかった、つまり、Ｓ（ｋ＋２）＝Ｓ（ｋ＋１）となった場合には、ダミーデータが遷移するので、場合には、Ｄ（ｋ＋２）を以下のように表すことができる。

Ｄ（ｋ＋２）＝ｎｏｔ（Ｄ（ｋ＋１））＝Ｓ（ｋ＋１）＝Ｓ（ｋ＋２）

一方、ｎ＝ｋ＋２において伝送データがｎ＝ｋ＋１であるときから遷移した、つまり、Ｓ（ｋ＋２）＝ｎｏｔ（Ｓ（ｋ＋１））となった場合には、ダミーデータが遷移しないので、場合には、Ｄ（ｋ＋２）を以下のように表すことができる。

Ｄ（ｋ＋２）＝Ｄ（ｋ＋１）＝ｎｏｔ（Ｓ（ｋ＋１））＝Ｓ（ｋ＋２）

したがって、ｎ＝ｋ＋２において伝送データがｎ＝ｋ＋１であるときから遷移した場合でも、遷移しなかった場合でも、Ｄ（ｋ＋２）＝Ｓ（ｋ＋２）という関係が成り立つ。

このように、Ｄ（０）＝Ｓ（０）であった場合には、以下の関係が成り立つ。

Ｄ（ｎ）＝ｎｏｔ（Ｓ（ｎ）） ・・・ｎ：奇数
＝Ｓ（ｎ） ・・・・・・・ｎ：偶数

同様に、Ｄ（０）＝ｎｏｔ（Ｓ（０））であった場合には、以下の関係が成り立つ。

Ｄ（ｎ）＝ｎｏｔ（Ｓ（ｎ）） ・・・ｎ：偶数
＝Ｓ（ｎ） ・・・・・・・ｎ：奇数

つまり、１クロックサイクル毎にＳ（ｎ）を正転および反転させていくことによって、Ｄ（ｎ）を生成することができる。

このようにダミーデータを生成するダミーデータ生成回路３の構成例を図３に示す。図３において、ダミーデータ生成回路３は、基準クロックの立上りに同期して「Ｈ」と「Ｌ」を交互に出力するＴフリップフロップ６と、シリアルの伝送データを反転するインバータ７と、Ｔフリップフロップ６の出力によってシリアルの伝送データまたはインバータ７により反転された伝送データの何れかを選択するセレクタ８とによって構成されている。

第１差動信号生成回路４は、図４に示すように、伝送データを表す差動信号を生成するための複数の信号を生成する信号生成回路２８と、これら信号を増幅する複数の増幅バッファ３５ａ乃至３５ｇと、差動信号出力回路３６とを備え、差動増幅信号を構成する反転出力信号ＯＵＴＰおよび正転出力信号ＯＵＴＭを出力するようになっている。

信号生成回路２８は、伝送データを表すデータ信号Ｄ０およびこの反転信号Ｄ０ｂと、伝送信号の振幅を強調するか否かを表すモード信号Ｄｍと、データ信号Ｄ０とモード信号Ｄｍとの論理和からなる信号Ｄ１およびこの反転信号Ｄ１ｂと、データ信号の反転信号Ｄ０ｂとモード信号Ｄｍとの論理和からなる信号Ｄ２およびこの反転信号Ｄ２ｂとを生成するようになっている。

なお、本実施の形態においては、第１差動信号生成回路４がプリエンファシス機能を有するものとし、信号生成回路２８は、伝送信号の振幅を強調するとき、すなわち、伝送データが遷移するときに、モード信号Ｄｍを「Ｌ」にし、伝送信号の振幅を強調しないとき、すなわち、データ信号が遷移しないときに、モード信号Ｄｍを「Ｈ」にするようになっている。

各増幅バッファ３５ａ乃至３５ｇ（以下、「増幅バッファ３５」と記載する。）は、図５に示すように、複数のＣＭＯＳ（Complementary Metal Oxide Semiconductor）インバータ９ａ乃至９ｄによって構成されている。ＣＭＯＳインバータ９ａ乃至９ｄは、入力側から出力側に行くほどサイズ（トランジスタのチャネル幅）が大きくなっている。

一般に、ＣＭＯＳインバータの駆動能力はサイズに比例しているため、増幅バッファ３５は、出力する信号が十分な駆動能力となるまで増幅してから出力する。このため、増幅バッファ３５を構成するＣＭＯＳインバータの数に特に制約は無く、必要に応じた数のＣＭＯＳインバータによって構成すればよい。

各ＣＭＯＳインバータ９ａ乃至９ｄ（以下、「ＣＭＯＳインバータ９」と記載する。）は、図６に示すように、Ｎ型のＭＯＳトランジスタ１０と、Ｐ型のＭＯＳトランジスタ１１とによって構成されている。なお、図６において、負荷容量１２は、次段のＣＭＯＳインバータの入力負荷や配線の寄生容量を表している。

差動信号出力回路３６は、図７に示すように、反転出力信号ＯＵＴＰの出力端と電源との間に並列に配置された第１系列の調整スイッチ５３ａ、５３ｂと、反転出力信号ＯＵＴＰの出力端とグランドとの間に並列に配置された第２系列の調整スイッチ５３ｃ、５３ｄと、正転出力信号ＯＵＴＭの出力端と電源との間に並列に配置された第３系列の調整スイッチ５３ｅ、５３ｆと、正転出力信号ＯＵＴＭの出力端とグランドとの間に並列に配置された第４系列の調整スイッチ５３ｇ、５３ｈと、反転出力信号ＯＵＴＰの出力端と正転出力信号ＯＵＴＭの出力端との間の接続を切り替えるモードスイッチ５２とを有している。

調整スイッチ５３ａは、一端が出力端に接続された抵抗５４ａと、ドレインが電源に接続され、ソースが抵抗５４ａの他端に接続され、ゲートにデータ信号の反転信号Ｄ０ｂが入力されるＰ型のＭＯＳトランジスタ５５ａとを有する。

調整スイッチ５３ｂは、一端が出力端に接続された抵抗５４ｂと、ドレインが電源に接続され、ソースが抵抗５４ｂの他端に接続され、ゲートに信号Ｄ２が入力されるＰ型のＭＯＳトランジスタ５５ｂとを有する。

調整スイッチ５３ｃは、一端が出力端に接続された抵抗５４ｃと、ドレインがグランドに接続され、ソースが抵抗５４ｃの他端に接続され、ゲートにデータ信号の反転信号Ｄ０ｂが入力されるＮ型のＭＯＳトランジスタ５５ｃとを有する。

調整スイッチ５３ｄは、一端が出力端に接続された抵抗５４ｄと、ドレインがグランドに接続され、ソースが抵抗５４ｄの他端に接続され、ゲートに信号Ｄ１ｂが入力されるＮ型のＭＯＳトランジスタ５５ｄとを有する。

調整スイッチ５３ｅは、一端が出力端に接続された抵抗５４ｅと、ドレインが電源に接続され、ソースが抵抗５４ｅの他端に接続され、ゲートにデータ信号Ｄ０が入力されるＰ型のＭＯＳトランジスタ５５ｅとを有する。

調整スイッチ５３ｆは、一端が出力端に接続された抵抗５４ｆと、ドレインが電源に接続され、ソースが抵抗５４ｆの他端に接続され、ゲートに信号Ｄ１が入力されるＰ型のＭＯＳトランジスタ５５ｆとを有する。

調整スイッチ５３ｇは、一端が出力端に接続された抵抗５４ｇと、ドレインがグランドに接続され、ソースが抵抗５４ｇの他端に接続され、ゲートにデータ信号Ｄ０が入力されるＮ型のＭＯＳトランジスタ５５ｇとを有する。

調整スイッチ５３ｈは、一端が出力端に接続された抵抗５４ｈと、ドレインがグランドに接続され、ソースが抵抗５４ｈの他端に接続され、ゲートに信号Ｄ２ｂが入力されるＮ型のＭＯＳトランジスタ５５ｈとを有する。

モードスイッチ５２は、一端が反転出力信号ＯＵＴＰの出力端に接続された抵抗５４ｉと、ドレインが抵抗５４ｉの他端に接続され、ソースが正転出力信号ＯＵＴＭの出力端に接続され、ゲートにモード信号Ｄｍが入力されるＮ型のＭＯＳトランジスタ５５ｉとを有する。

なお、以下の説明においては、発明を理解しやすくするために、ＭＯＳトランジスタ５５ａ乃至５５ｉのオン抵抗を０とし、オフ抵抗を無限大とする。また、抵抗５４ａ乃至５４ｄの各抵抗値をＲ１、抵抗５４ｅ乃至５４ｈの各抵抗値をＲ２、抵抗５４ｉの抵抗値をＲｍとする。

ここで、モード信号Ｄｍが「Ｌ」の場合には、Ｄ１＝Ｄ２ｂ＝Ｄ０かつＤ１ｂ＝Ｄ２＝Ｄ０ｂとなる。したがって、データ信号Ｄ０が「Ｈ」であれば、ＭＯＳトランジスタ５５ａ、５５ｂ、５５ｇ、５５ｈは、全てオンになり、ＭＯＳトランジスタ５５ｃ、５５ｄ、５５ｅ、５５ｆは全てオフになる。

また、ＭＯＳトランジスタ５５ｉもオフになるため、反転出力信号ＯＵＴＰは、抵抗５４ａおよび５４ｂから流れ込む電流によって「Ｈ」となり、正転出力ＯＵＴＭは、抵抗５４ｇおよび５４ｈに流れ込む電流によって「Ｌ」となる。

データ信号Ｄ０が「Ｌ」の場合にも同様であり、反転出力信号ＯＵＴＰおよび正転出力信号ＯＵＴＭは、それぞれ「Ｌ」および「Ｈ」になる。したがって、モード信号Ｄｍが「Ｌ」の場合の出力インピーダンスＲｏｕｔ０は、抵抗５４ａと抵抗５４ｂとの並列抵抗（または抵抗５４ｇと抵抗５４ｈとの並列抵抗）で決まるため、以下のようになる。

Ｒｏｕｔ０＝（Ｒ１＊Ｒ２）／（Ｒ１＋Ｒ２）

一方、モード信号Ｄｍが「Ｈ」の場合には、信号Ｄ１およびＤ２は、常に「Ｈ」であり、信号Ｄ１ｂおよびＤ２ｂは、常に「Ｌ」である。したがって、ＭＯＳトランジスタ５５ａおよび５５ｇは、オンとなり、ＭＯＳトランジスタ５５ｂ乃至５５ｆおよび５５ｈは、全てオフとなる。また、ＭＯＳトランジスタ５５ｉは、オンとなる。

例えば、データ信号Ｄ０が「Ｈ」であれば、データ信号の反転信号Ｄ０ｂが「Ｌ」であるため、電流は、抵抗５４ａから抵抗５４ｉを通って抵抗５４ｇに流れ、反転出力信号ＯＵＴＰと、正転出力信号ＯＵＴＭとは、抵抗５４ａ、５４ｉ、５４ｇによって分圧されたレベルでそれぞれ出力される。したがって、モード信号Ｄｍが「Ｈ」の場合の出力インピーダンスＲｏｕｔ１は、反転出力信号ＯＵＴＰと正転出力信号ＯＵＴＭとが差動信号を構成するため、以下のようになる。

Ｒｏｕｔ１＝（Ｒ１＊（Ｒｍ／２））／（Ｒ１＋（Ｒｍ／２））

ここで、信号Ｄ０、Ｄ０ｂ、Ｄ１、Ｄ１ｂ、Ｄ２、Ｄ２ｂ、Ｄｍと、出力信号ＯＵＴＰ、ＯＵＴＭとの関係を図８に示す。図８に示すように、出力信号ＯＵＴＰ、ＯＵＴＭの正負は、データ信号Ｄ０によって決まり、出力信号ＯＵＴＰ、ＯＵＴＭの振幅は、モード信号Ｄｍによって決まる。

一般に高速シリアル伝送においては、信号品質を確保するために、インピーダンス整合された回路を用いて差動伝送を行うことが多い。その際の受信側の回路の一例として、図９に示すようなものが挙げられる。

図９において、受信器３２は、伝送路３１の特性インピーダンスに整合するように抵抗値がＲ０の抵抗３３ａ、３３ｂを有している。これによって、伝送路３１は、入力インピーダンスＲ０で終端され、受信器３２は、差動アンプ３４で伝送信号を受信する。

一方、図８に示した差動信号出力回路３６の出力インピーダンスは、モード信号Ｄｍが「Ｈ」のときにはＲｏｕｔ０となり、モード信号Ｄｍが「Ｌ」の時にはＲｏｕｔ１となる。

そこで、Ｒｏｕｔ０＝Ｒｏｕｔ１＝Ｒ０となるようなＲ１、Ｒ２、Ｒｍを選ぶことにより、差動信号出力回路３６の出力インピーダンスを入力インピーダンスＲ０に整合させることができる。したがって、Ｒｏｕｔ０＝Ｒｏｕｔ１から、Ｒｍ＝２＊Ｒ２が導かれる。

データ信号Ｄ０が「Ｈ」であり、モード信号Ｄｍが「Ｌ」であるときには、受信側も含めた等価回路は、図１０（ａ）に示すようになる。この場合には、出力信号ＯＵＴＰ、ＯＵＴＭのレベルは、以下のようになる。

ＯＵＴＰ＝（３／４）＊Ｖｄｄ
ＯＵＴＭ＝（１／４）＊Ｖｄｄ

また、データ信号Ｄ０が「Ｈ」であり、モード信号Ｄｍが「Ｈ」であるときには、受信側も含めた等価回路は、図１０（ｂ）に示すようになる。この場合には、出力信号ＯＵＴＰ、ＯＵＴＭのレベルは、以下のようになる。

ＯＵＴＰ＝（１／４）＊（３−Ｒ１／（Ｒ１＋Ｒ２））＊Ｖｄｄ
ＯＵＴＭ＝（１／４）＊（１＋Ｒ１／（Ｒ１＋Ｒ２））＊Ｖｄｄ

従って、Ｒ１とＲ２の値を適切に選ぶことにより、モード信号Ｄｍが「Ｌ」のときの出力信号ＯＵＴＰ、ＯＵＴＭの振幅と、モード信号Ｄｍが「Ｈ」のときの出力信号ＯＵＴＰ、ＯＵＴＭの振幅とを所望の比率に設定することができる。また、振幅が抑制されているとき（モード信号Ｄｍが「Ｈ」のとき）には、電源からグランドに直列に見た抵抗値が高くなるため、電流量が低減される。

図２において、第２差動信号生成回路５は、第１差動信号生成回路４と同一に構成される。このため、第２差動信号生成回路５についての詳細な説明は、省略する。なお、第２差動信号生成回路５によって生成された反転出力信号および正転出力信号は、差動信号出力装置１から外部に出力する必要はない。

図６に示したようなＣＭＯＳインバータは、入力データの遷移が無ければ電流をほとんど流さず、消費電力が非常に小さくなる。一方、ＣＭＯＳインバータは、入力データが遷移すると、次段のＣＭＯＳインバータの入力容量に対する充放電のためにスイッチング電流を流す。

例えば、入力が「Ｈ」から「Ｌ」に遷移すると、ＭＯＳトランジスタ１０がオフ状態となり、ＭＯＳトランジスタ１１がオン状態となる。この場合には、負荷容量１２に対するチャージが起き、出力電圧が電源電圧Ｖｄｄと等しくなるまでＭＯＳトランジスタ１１を通してスイッチング電流が流れる。

逆に、入力が「Ｌ」から「Ｈ」に遷移すると、ＭＯＳトランジスタ１１がオフ状態となり、ＭＯＳトランジスタ１０がオン状態となる。この場合には、負荷容量１２に蓄えられた電荷によりスイッチング電流がＭＯＳトランジスタ１０を通して流れる。

ここで、図２４に示した等価回路で考えた場合に、入力データの遷移によってスイッチング電流が流れると、安定化容量２５によって平滑化された電流が電源回路２３から供給される。また、図１１に示すようにデータパターンが変化し、スイッチング電流が増大すると、電源回路２３から供給される電流は、ステップ状に変動したかのように見える。

この電流の変動と、インピーダンス２７ａ、２７ｂとによって、半導体集積回路２６の電源電圧が変動する。特に、インピーダンス２７ａ、２７ｂに含まれるボンディングワイヤによるインダクタンス成分によって、図１１において点線で示すように電源電圧がリンギングを起こしてしまうこともある。このＶｄｄ−ＧＮＤ間電圧差の変動は、図２６を用いて説明したように、ジッタとして受信側に影響を及ぼしてしまう。

しかしながら、差動信号出力装置１においては、伝送データの遷移によって第１差動信号生成回路４にスイッチング電流が流れるときには、ダミーデータが遷移しないため、第２差動信号生成回路５にスイッチング電流は流れない。

一方、伝送データが遷移せずに第１差動信号生成回路４にスイッチング電流が流れないときには、ダミーデータが遷移するため、第２差動信号生成回路５にスイッチング電流が流れる。

このため、図１２に示すように、差動信号出力装置１において、常に一定のスイッチング電流が流れる。これらのスイッチング電流が平滑化されると、電源回路から流れる電流が一定となり、差動信号出力装置１の電源電圧も一定に保たれる。

このように、本実施の形態の差動信号出力装置１は、第１差動信号生成回路４にスイッチング電流が流れないときに、第２差動信号生成回路５にスイッチング電流を流すことによって、データを遷移させるための消費電流を伝送データのパターンの偏りによらずに一定にするため、電源電圧の変動によって伝送信号に生じるジッタを抑制することができる。

また、差動信号出力装置１においては、電源を安定化させる容量がスイッチング電流による電源変動を抑えることができればよいので、差動信号出力装置１を構成するチップのサイズを縮小することができる。

また、差動信号出力装置１を構成する差動信号出力回路３６は、スイッチによって差動信号の振幅を変化させることができるため、消費電力を低減することができる。

また、差動信号出力回路３６は、出力信号ＯＵＴＰ、ＯＵＴＭの振幅を抑制するときに、電源−グランド間の直列抵抗値が高くなるため、差動信号出力装置１の消費電流量が少なくなり、消費電力を低減することができる。

なお、本実施の形態において、差動信号出力回路３６は、各ＭＯＳトランジスタのオン抵抗を０とし、ＭＯＳトランジスタに直列に設けた抵抗で出力インピーダンスの整合をとるものとして説明した。しかし、実際の回路においてはＭＯＳトランジスタのオン抵抗は０ではないため、差動信号出力回路３６は、使用するＭＯＳトランジスタのオン抵抗と、ＭＯＳトランジスタに直列に設けた抵抗で出力インピーダンスの整合をとるように構成する。

ここで、ＭＯＳトランジスタのオン抵抗だけで出力インピーダンスの整合をとることができる場合には、ＭＯＳトランジスタに直列に設ける抵抗を省いてもよい。

また、差動信号出力回路３６において、ＭＯＳトランジスタのオン抵抗値が温度や電源電圧等で変動し、出力インピーダンスが変動してしまうことに対応するために、図１３および図１４に示すように、ＭＯＳトランジスタに直列に設ける抵抗を可変抵抗とし、各調整スイッチが、各可変抵抗の抵抗値を調整することによって、この調整スイッチのインピーダンスを調整するインピーダンス調整回路を設けるようにしてもよい。

図１３において、調整スイッチ５３ａに対して設けられるインピーダンス調整回路５６ａは、抵抗５４ａと同一の抵抗５４ａｘと、ＭＯＳトランジスタ５５ａと同一のＭＯＳトランジスタ５５ａｘと、定電流源５７ａと、比較器５８ａと、抵抗５４ａおよび５４ａｘの抵抗値を調整する抵抗調整回路５９ａとを有している。

抵抗５４ａおよび５４ａｘは、複数の抵抗と、スイッチとが組み合わされた可変抵抗器によって構成される。なお、抵抗５４ａおよび５４ａｘは、ゲート電圧が調整されるＭＯＳトランジスタによって構成してもよい。

ＭＯＳトランジスタ５５ａｘは、ドレインが電源に接続され、ソースが抵抗５４ａｘの一端に接続され、ゲートに一定レベル「Ｈ」が入力されるように設けられている。定電流源５７ａは、抵抗５４ａｘおよびＭＯＳトランジスタ５５ａｘに一定の電流を流すように設けられている。

比較器５８ａは、抵抗５４ａｘの他端の電圧と、基準電圧とを比較するようになっている。ここで、基準電圧は、抵抗５４ａｘおよびＭＯＳトランジスタ５５ａｘのインピーダンスが所望のインピーダンスであるときの抵抗５４ａｘの他端の電圧と等しく設定されている。

抵抗調整回路５９ａは、抵抗５４ａｘの他端の電圧と、基準電圧とが等しいことを比較器５８ａの比較の結果が表すように、抵抗５４ａおよび５４ａｘの抵抗値を調整するようになっている。なお、抵抗調整回路５９ａは、抵抗５４ａおよび５４ａｘの抵抗値が常に同じになるように調整する。

調整スイッチ５３ｂ、５３ｅ、５３ｆに対して設けられるインピーダンス調整回路については、インピーダンス調整回路５６ａと同様に構成されるため、説明を省略する。

図１４において、調整スイッチ５３ｃに対して設けられるインピーダンス調整回路５６ｃは、抵抗５４ｃと同一の抵抗５４ｃｘと、ＭＯＳトランジスタ５５ｃと同一のＭＯＳトランジスタ５５ｃｘと、定電流源５７ｃと、比較器５８ｃと、抵抗５４ｃおよび５４ｃｘの抵抗値を調整する抵抗調整回路５９ｃとを有している。

抵抗５４ｃおよび５４ｃｘは、複数の抵抗と、スイッチとが組み合わされた可変抵抗器によって構成される。なお、抵抗５４ｃおよび５４ｃｘは、ゲート電圧が調整されるＭＯＳトランジスタによって構成してもよい。

ＭＯＳトランジスタ５５ｃｘは、ドレインが抵抗５４ｃｘの一端に接続され、ソースがグランドに接続され、ゲートに一定レベル「Ｈ」が入力されるように設けられている。定電流源５７ｃは、抵抗５４ｃｘおよびＭＯＳトランジスタ５５ｃｘに一定の電流を流すように設けられている。

比較器５８ｃは、抵抗５４ｃｘの他端の電圧と、基準電圧とを比較するようになっている。ここで、基準電圧は、抵抗５４ｃｘおよびＭＯＳトランジスタ５５ｃｘのインピーダンスが所望のインピーダンスであるときの抵抗５４ｃｘの他端の電圧と等しく設定されている。

抵抗調整回路５９ｃは、抵抗５４ｃｘの他端の電圧と、基準電圧とが等しいことを比較器５８ｃの比較の結果が表すように、抵抗５４ｃおよび５４ｃｘの抵抗値を調整するようになっている。なお、抵抗調整回路５９ｃは、抵抗５４ｃおよび５４ｃｘの抵抗値が常に同じになるように調整する。

調整スイッチ５３ｄ、５３ｇ、５３ｈに対して設けられるインピーダンス調整回路については、インピーダンス調整回路５６ｃと同様に構成されるため、説明を省略する。

また、本実施の形態において、第１および第２差動信号生成回路４、５がプリエンファシス機能を有するものとし、伝送信号の振幅を２段階に切り替える例について説明したが、例えば、第１および第２差動信号生成回路４、５は、PCI Express Gen2における電圧マージニング（Voltage Margining）を満たすように、伝送信号の振幅を多段階に切り替えるように構成してもよい。

例えば、伝送信号の振幅を多段階に切り替える場合は、図４に示した信号生成回路２８は、伝送データを表すデータ信号Ｄ０およびこの反転信号Ｄ０ｂと、伝送信号の振幅を選択するためにモード信号Ｄｍ１、Ｄｍ２、Ｄｍ３と、データ信号Ｄ０とモード信号Ｄｍ１との論理和からなる信号Ｄ１ｐおよびこの反転信号Ｄ１ｐｂと、データ信号の反転信号Ｄ０ｂとモード信号Ｄｍ１との論理和からなる信号Ｄ１ｍおよびこの反転信号Ｄ１ｍｂと、データ信号Ｄ０とモード信号Ｄｍ２との論理和からなる信号Ｄ２ｐおよびこの反転信号Ｄ２ｐｂと、データ信号の反転信号Ｄ０ｂとモード信号Ｄｍ２との論理和からなる信号Ｄ２ｍおよびこの反転信号Ｄ２ｍｂと、データ信号Ｄ０とモード信号Ｄｍ３との論理和からなる信号Ｄ３ｐおよびこの反転信号Ｄ３ｐｂと、データ信号の反転信号Ｄ０ｂとモード信号Ｄｍ３との論理和からなる信号Ｄ３ｍおよびこの反転信号Ｄ３ｍｂとを生成するように構成する。

なお、信号生成回路２８は、伝送信号の振幅を最も大きくする場合には、モード信号Ｄｍ１、Ｄｍ２、Ｄｍ３をそれぞれ「Ｌ」、「Ｌ」、「Ｌ」にし、伝送信号の振幅を次に大きくする場合には、モード信号Ｄｍ１、Ｄｍ２、Ｄｍ３をそれぞれ「Ｌ」、「Ｌ」、「Ｈ」にし、伝送信号の振幅を次に大きくする場合には、モード信号Ｄｍ１、Ｄｍ２、Ｄｍ３をそれぞれ「Ｌ」、「Ｈ」、「Ｈ」にし、伝送信号の振幅を最も小さくする場合には、モード信号Ｄｍ１、Ｄｍ２、Ｄｍ３をそれぞれ「Ｈ」、「Ｈ」、「Ｈ」にする。

また、各増幅バッファ３５は、これら各信号Ｄ０、Ｄ０ｂ、Ｄｍ１、Ｄｍ２、Ｄｍ３、Ｄ１ｐ、Ｄ１ｐｂ、Ｄ１ｍ、Ｄ１ｍｂ、Ｄ２ｐ、Ｄ２ｐｂ、Ｄ２ｍ、Ｄ２ｍｂ、Ｄ３ｐ、Ｄ３ｐｂ、Ｄ３ｍおよびＤ３ｍｂを増幅するように構成する。

また、差動信号出力回路３６は、図１５に示すように、反転出力信号ＯＵＴＰの出力端と電源との間に並列に配置された第１系列の調整スイッチ６３ａ、６３ｂ、６３ｃ、６３ｄと、反転出力信号ＯＵＴＰの出力端とグランドとの間に並列に配置された第２系列の調整スイッチ６３ｅ、６３ｆ、６３ｇ、６３ｈと、正転出力信号ＯＵＴＭの出力端と電源との間に並列に配置された第３系列の調整スイッチ６３ｉ、６３ｊ、６３ｋ、６３ｌと、正転出力信号ＯＵＴＭの出力端とグランドとの間に並列に配置された第４系列の調整スイッチ６３ｍ、６３ｎ、６３ｏ、６３ｐと、反転出力信号ＯＵＴＰの出力端と正転出力信号ＯＵＴＭの出力端との間の接続を切り替えるモードスイッチ６２ａ、６２ｂ、６２ｃとを有している。

調整スイッチ６３ａは、一端が出力端に接続された抵抗６４ａと、ドレインが電源に接続され、ソースが抵抗６４ａの他端に接続され、ゲートにデータ信号の反転信号Ｄ０ｂが入力されるＰ型のＭＯＳトランジスタ６５ａとを有する。

調整スイッチ６３ｂは、一端が出力端に接続された抵抗６４ｂと、ドレインが電源に接続され、ソースが抵抗６４ｂの他端に接続され、ゲートに信号Ｄ１ｍが入力されるＰ型のＭＯＳトランジスタ６５ｂとを有する。

調整スイッチ６３ｃは、一端が出力端に接続された抵抗６４ｃと、ドレインが電源に接続され、ソースが抵抗６４ｃの他端に接続され、ゲートに信号Ｄ２ｍが入力されるＰ型のＭＯＳトランジスタ６５ｃとを有する。

調整スイッチ６３ｄは、一端が出力端に接続された抵抗６４ｄと、ドレインが電源に接続され、ソースが抵抗６４ｄの他端に接続され、ゲートに信号Ｄ３ｍが入力されるＰ型のＭＯＳトランジスタ６５ｄとを有する。

調整スイッチ６３ｅは、一端が出力端に接続された抵抗６４ｅと、ドレインがグランドに接続され、ソースが抵抗６４ｅの他端に接続され、ゲートにデータ信号の反転信号Ｄ０ｂが入力されるＮ型のＭＯＳトランジスタ６５ｅとを有する。

調整スイッチ６３ｆは、一端が出力端に接続された抵抗６４ｆと、ドレインがグランドに接続され、ソースが抵抗６４ｆの他端に接続され、ゲートに信号Ｄ１ｐｂが入力されるＮ型のＭＯＳトランジスタ６５ｆとを有する。

調整スイッチ６３ｇは、一端が出力端に接続された抵抗６４ｇと、ドレインがグランドに接続され、ソースが抵抗６４ｇの他端に接続され、ゲートに信号Ｄ２ｐｂが入力されるＮ型のＭＯＳトランジスタ６５ｇとを有する。

調整スイッチ６３ｈは、一端が出力端に接続された抵抗６４ｈと、ドレインがグランドに接続され、ソースが抵抗６４ｈの他端に接続され、ゲートに信号Ｄ３ｐｂが入力されるＮ型のＭＯＳトランジスタ６５ｈとを有する。

調整スイッチ６３ｉは、一端が出力端に接続された抵抗６４ｉと、ドレインが電源に接続され、ソースが抵抗６４ｉの他端に接続され、ゲートにデータ信号Ｄ０が入力されるＰ型のＭＯＳトランジスタ６５ｉとを有する。

調整スイッチ６３ｊは、一端が出力端に接続された抵抗６４ｊと、ドレインが電源に接続され、ソースが抵抗６４ｊの他端に接続され、ゲートに信号Ｄ１ｐが入力されるＰ型のＭＯＳトランジスタ６５ｊとを有する。

調整スイッチ６３ｋは、一端が出力端に接続された抵抗６４ｋと、ドレインが電源に接続され、ソースが抵抗６４ｋの他端に接続され、ゲートに信号Ｄ２ｐが入力されるＰ型のＭＯＳトランジスタ６５ｋとを有する。

調整スイッチ６３ｌは、一端が出力端に接続された抵抗６４ｌと、ドレインが電源に接続され、ソースが抵抗６４ｌの他端に接続され、ゲートに信号Ｄ３ｐが入力されるＰ型のＭＯＳトランジスタ６５ｌとを有する。

調整スイッチ６３ｍは、一端が出力端に接続された抵抗６４ｍと、ドレインがグランドに接続され、ソースが抵抗６４ｍの他端に接続され、ゲートにデータ信号Ｄ０が入力されるＮ型のＭＯＳトランジスタ６５ｍとを有する。

調整スイッチ６３ｎは、一端が出力端に接続された抵抗６４ｎと、ドレインがグランドに接続され、ソースが抵抗６４ｎの他端に接続され、ゲートに信号Ｄ１ｍｂが入力されるＮ型のＭＯＳトランジスタ６５ｎとを有する。

調整スイッチ６３ｏは、一端が出力端に接続された抵抗６４ｏと、ドレインがグランドに接続され、ソースが抵抗６４ｏの他端に接続され、ゲートに信号Ｄ２ｍｂが入力されるＮ型のＭＯＳトランジスタ６５ｏとを有する。

調整スイッチ６３ｐは、一端が出力端に接続された抵抗６４ｐと、ドレインがグランドに接続され、ソースが抵抗６４ｐの他端に接続され、ゲートに信号Ｄ３ｍｂが入力されるＮ型のＭＯＳトランジスタ６５ｐとを有する。

モードスイッチ６２ａは、一端が反転出力信号ＯＵＴＰの出力端に接続された抵抗６４ｑと、一端が抵抗６４ｑの他端に接続された抵抗６４ｒと、ドレインが抵抗６４ｒの他端に接続され、ソースが正転出力信号ＯＵＴＭの出力端に接続され、ゲートにモード信号Ｄｍ１が入力されるＮ型のＭＯＳトランジスタ６５ｑとを有する。

モードスイッチ６２ｂは、一端が反転出力信号ＯＵＴＰの出力端に接続された抵抗６４ｓと、一端が抵抗６４ｓの他端に接続された抵抗６４ｔと、ドレインが抵抗６４ｔの他端に接続され、ソースが正転出力信号ＯＵＴＭの出力端に接続され、ゲートにモード信号Ｄｍ２が入力されるＮ型のＭＯＳトランジスタ６５ｒとを有する。

モードスイッチ６２ｃは、一端が反転出力信号ＯＵＴＰの出力端に接続された抵抗６４ｕと、一端が抵抗６４ｕの他端に接続された抵抗６４ｖと、ドレインが抵抗６４ｖの他端に接続され、ソースが正転出力信号ＯＵＴＭの出力端に接続され、ゲートにモード信号Ｄｍ３が入力されるＮ型のＭＯＳトランジスタ６５ｓとを有する。

なお、以下の説明においては、発明を理解しやすくするために、ＭＯＳトランジスタ６５ａ乃至６５ｓのオン抵抗を０とし、オフ抵抗は無限大であるとする。また、抵抗６４ａ乃至６４ｖの各抵抗値をＲとする。

このように構成した場合、差動信号出力回路３６の出力インピーダンスは、各モード信号Ｄｍ１、Ｄｍ２、Ｄｍ３の状態に関らずＲ／４となる。また、図１０を用いて説明したのと同様に、受信側も含めた等価回路を考えた場合に、図１６に示すように、モード信号Ｄｍ１、Ｄｍ２、Ｄｍ３がそれぞれ「Ｌ」、「Ｌ」、「Ｌ」の場合の伝送信号の振幅は、（１／２）Ｖｄｄとなる。

同様に、モード信号Ｄｍ１、Ｄｍ２、Ｄｍ３がそれぞれ「Ｌ」、「Ｌ」、「Ｈ」の場合の伝送信号の振幅は、（３／８）Ｖｄｄとなり、モード信号Ｄｍ１、Ｄｍ２、Ｄｍ３がそれぞれ「Ｌ」、「Ｈ」、「Ｈ」の場合の伝送信号の振幅は、（１／４）Ｖｄｄとなり、モード信号Ｄｍ１、Ｄｍ２、Ｄｍ３がそれぞれ「Ｈ」、「Ｈ」、「Ｈ」の場合の伝送信号の振幅は、（１／８）Ｖｄｄとなる。

なお、以上の説明においては、抵抗６４ａ乃至６４ｖの各抵抗値が等しいものとして説明したが、抵抗６４ａ乃至６４ｖの各抵抗値は、各段階の伝送信号の振幅に応じて決定される。

（第２の実施形態）
本発明の第２の実施の形態の差動信号出力装置を図１７に示す。なお、本実施の形態では、本発明の第１の実施の形態の差動信号出力装置１の構成要素と同一な構成要素には、同一の符号を付して説明を省略する。

図１７に示すように、差動信号出力装置１００は、パラレルの伝送データからパラレルのダミーデータを生成するダミーデータ生成回路１３と、パラレルの伝送データの基準クロックであるパラレルクロックに同期し、パラレルの伝送データをシリアライズする第１シリアライザ１４ａと、パラレルクロックに同期し、パラレルのダミーデータをシリアライズする第２シリアライザ１４ｂと、伝送データを表す信号を増幅し、増幅した信号から差動信号を生成する第１差動信号生成回路４と、ダミーデータを表す信号を増幅し、増幅した信号から差動信号を生成する第２差動信号生成回路５とを備えている。

ダミーデータ生成回路１３は、画像処理装置やデータリンク層等の論理回路等から入力されたパラレルの伝送データに基づいてパラレルのダミーデータを生成し、生成したダミーデータをパラレルクロックに同期してシリアライザ１４ｂに出力するようになっている。

具体的には、ダミーデータ生成回路１３は、図１８に示すように、インバータ１０１ａおよび１０１ｂを有し、パラレルの伝送データの隣接する２ビットのうち一方を反転してパラレルのダミーデータを生成するようになっている。

図１７において、第１シリアライザ１４ａは、パラレルクロックのＮ倍の周波数を持つシリアルクロックに同期して、入力されたパラレルの伝送データをシリアライズし、シリアルの伝送データを第１差動信号生成回路４に出力するようになっている。ここで、Ｎは、パラレルの伝送データのビット数であり、本実施の形態においては、４である。

第２シリアライザ１４ｂは、シリアルクロックに同期して、パラレルのダミーデータをシリアライズし、シリアルのダミーデータを第２差動信号生成回路５に出力するようになっている。

以上のように構成された差動信号出力装置１００について図１９を用いてその動作を説明する。図１９は、差動信号出力装置１００のタイミングチャートを示している。

パラレルの伝送データが「１０１０」である場合には、ダミーデータ生成回路１３によって生成されるダミーデータは、伝送データの２ビット目と４ビット目が反転された「１１１１」になる。

同様に、パラレルの伝送データが「００１１」である場合には、ダミーデータ生成回路１３によって生成されるダミーデータは、伝送データの２ビット目と４ビット目が反転された「０１１０」になる。

また、パラレルの伝送データが「０１００」である場合には、ダミーデータ生成回路１３によって生成されるダミーデータは、伝送データの２ビット目と４ビット目が反転された「０００１」になる。

このように、本実施の形態の差動信号出力装置１００は、伝送データが遷移する場合には、パラレルデータが遷移せず、伝送データが遷移しない場合には、パラレルデータが遷移するため、本発明の第１の実施の形態の差動信号出力装置１と同じ効果が得られる。

また、本実施の形態の差動信号出力装置１００は、パラレルのダミーデータの生成に用いるクロック周波数が伝送データの転送レートに比べて低いため、差動信号出力装置１００の処理速度に余裕を持たせることができる。

（第３の実施形態）
本発明の第３の実施の形態の差動信号出力装置を図２０に示す。なお、本実施の形態では、本発明の第１の実施の形態の差動信号出力装置１の構成要素と同一な構成要素には、同一の符号を付して説明を省略する。

図２０に示すように、差動信号出力装置１５０は、パラレルの伝送データを１ビットずつ割り当てた第１パラレルデータおよび第２パラレルデータを生成するパラレルデータ生成回路１７と、第１パラレルデータを第１シリアルデータにシリアライズする第１シリアライザ１８ａと、第２パラレルデータを第２シリアルデータにシリアライズする第２シリアライザ１８ｂと、第１シリアルデータと第２シリアルデータとを１ビットずつ交互に選択してシリアルの伝送データを生成するシリアルデータ生成回路１９ａと、第１シリアルデータを反転させるインバータ２０と、第１シリアルデータと第２シリアルデータの反転データとを１ビットずつ交互に選択してシリアルのダミーデータを生成するダミーデータ生成回路１９ｂと、伝送データを表す信号を増幅し、増幅した信号から差動信号を生成する第１差動信号生成回路４と、ダミーデータを表す信号を増幅し、増幅した信号から差動信号を生成する第２差動信号生成回路５とを備えている。

パラレルデータ生成回路１７は、図２１に示すように、パラレルの伝送データの基準クロックであるパラレルクロックに同期し、画像処理装置やデータリンク層等の論理回路等から入力されたパラレルの伝送データを１ビットずつ交互に割り当てた第１パラレルデータおよび第２パラレルデータを生成するようになっている。すなわち、第１パラレルデータは、伝送データの奇数ビットからなり、第２パラレルデータは、伝送データの偶数ビットからなる。

パラレルデータ生成回路１７は、生成した第１パラレルデータを第１シリアライザ１８ａにパラレルクロックに同期して出力すると共に、生成した第２パラレルデータを第２シリアライザ１８ｂにパラレルクロックに同期して出力するようになっている。

図２０において、第１シリアライザ１８ａは、第１パラレルデータをシリアライズし、パラレルクロックのＮ倍の周波数を持つシリアルクロックに同期して、シリアルクロックの立上りに同期して第１シリアルデータをシリアルデータ生成回路１９ａおよびダミーデータ生成回路１９ｂに出力するようになっている。ここで、Ｎは、パラレルの伝送データのビット数の半分であり、本実施の形態においては、４である。

また、第２シリアライザ１８ｂは、第２パラレルデータをシリアライズし、シリアルクロックの立下りに同期して第２シリアルデータをシリアルデータ生成回路１９ａおよびインバータ２０に出力するようになっている。

シリアルデータ生成回路１９ａは、シリアルクロックに基づいて、第１シリアルデータと第２シリアルデータを１ビットずつ交互に選択するセレクタによって構成され、セレクタによって選択されたビットよりなるシリアルの伝送データを第１差動信号生成回路４に出力するようになっている。

ダミーデータ生成回路１９ｂは、シリアルクロックに基づいて、第１シリアルデータと第２シリアルデータの反転データを１ビットずつ交互に選択するセレクタによって構成され、セレクタによって選択されたビットよりなるシリアルのダミーデータを第２差動信号生成回路５に出力するようになっている。

以上のように構成された差動信号出力装置１５０について図２２を用いてその動作を説明する。図２２は、差動信号出力装置１５０のタイミングチャートを示している。

パラレルの伝送データが「１１００１０１０」である場合には、伝送データの奇数ビットからなる第１パラレルデータは、「１０１１」となり、伝送データの偶数ビットからなる第２パラレルデータは、「１０００」となる。

同様に、パラレルの伝送データが「１００１１１０１」である場合には、伝送データの奇数ビットからなる第１パラレルデータは、「１０１０」となり、伝送データの偶数ビットからなる第２パラレルデータは、「０１１１」となる。

また、パラレルの伝送データが「００１０１１００」である場合には、伝送データの奇数ビットからなる第１パラレルデータは、「０１１０」となり、伝送データの偶数ビットからなる第２パラレルデータは、「００１０」となる。

シリアルデータ生成回路１９ａにおいては、シリアルクロックが「Ｈ」のときに、第１パラレルデータが選択され、シリアルクロックが「Ｌ」のときに、第２パラレルデータが選択されるため、シリアルデータ生成回路１９ａによって生成された伝送データは、「１１００１０１０１００１１１０１０・・・・」となる。

一方、ダミーデータ生成回路１９ｂにおいては、シリアルクロックが「Ｌ」のときに、第１パラレルデータが選択され、シリアルクロックが「Ｈ」のときに、第２パラレルデータの反転データが選択されるため、ダミーデータ生成回路１９ｂによって生成された伝送データは、「１００１１１１１１１００１００００・・・・」となる。

このように、本実施の形態の差動信号出力装置１５０は、伝送データが遷移する場合には、パラレルデータが遷移せず、伝送データが遷移しない場合には、パラレルデータが遷移するため、本発明の第１の実施の形態の差動信号出力装置１と同じ効果が得られる。

また、差動信号出力装置１５０は、シリアルクロックの立上りと立下りとのタイミングで伝送データを出力するため、シリアルクロックの周波数の倍の伝送レートで差動信号を出力することができる。

本発明の第１の実施の形態の差動信号出力装置のブロック図である。 本発明の第１の実施の形態の差動信号出力装置のタイミングチャートである。 本発明の第１の実施の形態の差動信号出力装置を構成するダミーデータ生成回路のブロック図である。 本発明の第１の実施の形態の差動信号出力装置を構成する第１差動信号生成回路のブロック図である。 図４に示した第１差動信号生成回路を構成する増幅バッファのブロック図である。 図５に示した増幅バッファを構成するＣＭＯＳインバータのブロック図である。 図４に示した第１差動信号生成回路を構成する差動信号出力回路のブロック図である。 図７に示した差動信号出力回路のタイミングチャートである。 図７に示した差動信号出力回路と受信器とのブロック図である。 図７に示した差動信号出力回路の受信側も含めた等価回路のブロック図である。 従来の差動信号出力装置における伝送データと、スイッチング電流と、電源電圧との関係を表すグラフである。 本発明の第１の実施の形態の差動信号出力装置における伝送データと、スイッチング電流と、電源電圧との関係を表すグラフである。 図７に示した差動信号出力回路にインピーダンス調整回路を設けた場合の差動信号出力回路の一部のブロック図である。 図１３に示した差動信号出力回路の他の一部のブロック図である。 図７に示した差動信号出力回路に対して、伝送信号の振幅を多段階に切り替えられるように構成したもののブロック図である。 図１５に示した差動信号出力回路の各入力信号に対する出力信号の振幅を示す概念図である。 本発明の第２の実施の形態の差動信号出力装置のブロック図である。 本発明の第２の実施の形態の差動信号出力装置を構成するダミーデータ生成回路のブロック図である。 本発明の第２の実施の形態の差動信号出力装置のタイミングチャートである。 本発明の第３の実施の形態の差動信号出力装置のブロック図である。 本発明の第３の実施の形態の差動信号出力装置を構成するパラレルデータ生成回路のブロック図である。 本発明の第３の実施の形態の差動信号出力装置のタイミングチャートである。 プリエンファシスによって得られる出力波形を示す概念図である。 一般的な差動信号出力装置を構成する半導体集積回路に電源を供給したモデルの等価回路のブロック図である。 一般的な差動信号出力装置に用いられる最も簡易な出力バッファのブロック図である。 図２５に示す出力バッファにおいて電源電圧が変動したときの出力波形を示す概念図である。

符号の説明

１、１００、１５０ 差動信号出力装置
２ 伝送データ生成回路
３ ダミーデータ生成回路
４ 第１差動信号生成回路
５ 第２差動信号生成回路
６ Ｔフリップフロップ
７、２０、１０１ａ、１０１ｂ インバータ
８ セレクタ
９、９ａ〜９ｄ ＣＭＯＳインバータ
１０、１１、２１、２２、５５ａ〜５５ｉ、５５ａｘ、５５ｃｘ、６５ａ〜６５ｓ ＭＯＳトランジスタ
１２ 負荷容量
１３、１９ｂ ダミーデータ生成回路
１４ａ、１８ａ 第１シリアライザ
１４ｂ、１８ｂ 第２シリアライザ
１７、１９ｂ パラレルデータ生成回路
１９ａ シリアルデータ生成回路
２３ 電源回路
２４、２５ 安定化容量
２６ 半導体集積回路
２７ａ、２７ｂ インピーダンス
２８ 信号生成回路
３１ 伝送路
３２ 受信器
３３ａ、３３ｂ、５４ａ〜５４ｉ、５４ａｘ、５４ｃｘ、６４ａ〜６４ｖ 抵抗
３４ 差動アンプ
３５、３５ａ〜３５ｇ 増幅バッファ
３６ 差動信号出力回路
５２、６２ａ、６２ｂ、６２ｃ モードスイッチ
５３ａ〜５３ｈ、６３ａ〜６３ｐ 調整スイッチ
５６ａ、５６ｃ インピーダンス調整回路
５７ａ、５７ｃ 定電流源
５８ａ、５８ｃ 比較器
５９ａ、５９ｃ 抵抗調整回路

Claims (13)

1. 伝送データを差動信号として出力する差動信号出力装置において、
   前記伝送データを表す信号を増幅し、増幅した信号から前記差動信号を生成する第１差動信号生成回路と、
   前記伝送データの基準クロックに同期し、前記伝送データが遷移しないビットにおいてのみ遷移するダミーデータを生成するダミーデータ生成回路と、
   前記ダミーデータを表す信号を増幅し、増幅した信号から差動信号を生成する第２差動信号生成回路と、を備えたことを特徴とする差動信号出力装置。
2. 前記第１差動信号生成回路は、前記伝送データを表す信号を増幅し、前記差動信号を生成するための複数のスイッチを有し、
   前記第２差動信号生成回路は、前記第１差動信号生成回路と同一回路によって構成されていることを特徴とする請求項１に記載の差動信号出力装置。
3. 前記ダミーデータ生成回路は、前記伝送データと前記伝送データの反転データとを１ビットずつ交互に選択することによって、前記ダミーデータを生成することを特徴とする請求項１または請求項２に記載の差動信号出力装置。
4. 前記ダミーデータ生成回路は、前記基準クロックが入力されるＴフリップフロップを有し、前記Ｔフリップフロップの出力信号に基づいて、前記伝送データと前記伝送データの反転データとを１ビットずつ交互に選択することを特徴とする請求項３に記載の差動信号出力装置。
5. 前記伝送データは、パラレルのデータであって、
   前記ダミーデータ生成回路は、前記パラレルの伝送データの各ビット間において遷移しないビットにおいてのみ遷移するパラレルのダミーデータを生成し、
   前記差動信号出力装置は、
   前記パラレルの伝送データをシリアライズする第１シリアライザと、
   前記パラレルのダミーデータをシリアライズする第２シリアライザと、を備え、
   前記第１および第２差動信号生成回路は、前記第１および第２シリアライザによってそれぞれシリアライズされた伝送データとダミーデータとを表す信号を増幅して差動信号をそれぞれ生成することを特徴とする請求項１または請求項２に記載の差動信号出力装置。
6. 前記ダミーデータ生成回路は、前記パラレルの伝送データの隣接する２ビットのうち一方を反転して前記パラレルのダミーデータを生成することを特徴とする請求項５に記載の差動信号出力装置。
7. 前記差動信号出力装置は、
   前記伝送データを１ビットずつ交互に割り当てた第１パラレルデータおよび第２パラレルデータを生成するパラレルデータ生成回路と、
   前記第１パラレルデータを第１シリアルデータにシリアライズする第１シリアライザと、
   前記第２パラレルデータを第２シリアルデータにシリアライズする第２シリアライザと、
   前記第１および第２シリアライザに用いられた基準クロックに同期し、前記第１シリアルデータと前記第２シリアルデータとから１ビットずつ交互に選択してシリアルの前記伝送データを生成するシリアルデータ生成回路と、を備え、
   前記ダミーデータ生成回路は、前記基準クロックに同期し、前記第１シリアルデータと前記第２シリアルデータの反転データとから１ビットずつ交互に選択してダミーデータを生成し、
   前記第１および第２差動信号生成回路は、前記シリアルデータ生成回路および前記ダミーデータ生成回路によってそれぞれ生成されたシリアルの伝送データとダミーデータとを表す信号それぞれ増幅して差動信号をそれぞれ生成することを特徴とする請求項１または請求項２に記載の差動信号出力装置。
8. 前記各第１および第２差動信号生成回路は、
   前記差動信号を構成する反転信号の出力端と電源との接続を切り換える第１系列の複数の調整スイッチと、
   前記反転信号の出力端とグランドとの接続を切り換える第２系列の複数の調整スイッチと、
   前記差動信号を構成する正転信号の出力端と前記電源との接続を切り換える第３系列の複数の調整スイッチと、
   前記正転信号の出力端と前記グランドとの接続を切り換える第４系列の複数の調整スイッチと、
   前記各出力端間の接続を切り換える少なくとも１つのモードスイッチと、を有し、
   前記各調整スイッチおよびモードスイッチは、前記差動信号の振幅を切り換えるためのモード信号と、前記伝送データを表す信号との少なくとも一方に基づいて各接続を切り換えることにより、前記差動信号の振幅を変化させることを特徴とする請求項１乃至請求項７の何れかに記載の差動信号出力装置。
9. 前記モードスイッチが前記各出力端間を接続する場合には、前記伝送データを表す信号に基づいて、前記第１系列の少なくとも１つの調整スイッチと、該モードスイッチと、前記第４系列の少なくとも１つの調整スイッチとが前記電源と前記グランドとを直列に接続するか、前記第３系列の少なくとも１つの調整スイッチと、該モードスイッチと、前記第２系列の少なくとも１つの調整スイッチとが前記電源と前記グランドとを直列に接続するよう、前記各調整スイッチが各接続を切り換えることを特徴とする請求項８に記載の差動信号出力装置。
10. 前記各調整スイッチおよびモードスイッチは、前記モード信号の状態に関らず前記差動信号出力装置の出力インピーダンスを変化させないようインピーダンスが設定されていることを特徴とする請求項８または請求項９に記載の差動信号出力装置。
11. 前記各調整スイッチおよびモードスイッチは、ＭＯＳトランジスタと、前記ＭＯＳトランジスタに直列に接続された抵抗とを有することを特徴とする請求項８乃至請求項１０の何れかに記載の差動信号出力装置。
12. 前記抵抗は、可変抵抗からなり、
    前記調整スイッチは、前記可変抵抗の抵抗値を調整することにより、該調整スイッチのインピーダンスを調整するインピーダンス調整回路を有することを特徴とする請求項１１に記載の差動信号出力装置。
13. 請求項１乃至請求項１２の何れかに記載の差動信号出力装置を備えた半導体集積回路。

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