WO2022269954A1 - データ伝送回路 - Google Patents

Abstract

データ伝送回路における消費電力または消費電流を低減しながら、電源ノイズを抑制する。　データ伝送回路は、第１および第２の駆動回路と、動作状態制御回路とを備える。第１の駆動回路は、クロック信号に同期して遷移の有無を生じる第１のデータを駆動する。第２の駆動回路は、クロック信号に同期して第１のデータが遷移しないタイミングにおいて遷移する第２のデータを駆動する。動作状態制御回路は、第１および第２の駆動回路の動作状態を個別に制御する。

Description

データ伝送回路

　本技術は、データ伝送回路に関する。詳しくは、データをドライバにより駆動して伝送するデータ伝送回路に関する。

　データ伝送速度の高速化に伴い、インターフェースのデータ伝送回路における出力部であるドライバの設計においては、波形品質を悪化させないように設計することが重要である。波形品質を決める要素の一つにジッタ特性があり、ジッタ特性を悪化させる要素の一つとして電源のノイズが挙げられる。電源ノイズを抑制するために電源とグランドとの間に回路とは並列に容量が挿入されるが、これによって高周波ノイズの抑制は可能ではあるが、低周波ノイズを抑制することが難しい。そこで、データパターンに依存して発生する低周波ノイズを除去するための技術としてノイズキャンセル回路が提案されている（例えば、特許文献１参照。）。

特開２００５－３１８２６４号公報

　上述の従来技術では、メインのドライバに加えて、メインのドライバと同等の電流を流すダミードライバを用いる。すなわち、メインのドライバが動作していないタイミングでダミードライバを動作させることによって、データパターンに依存した電源ノイズをキャンセルしている。しかしながら、この従来技術では、ダミードライバにおいてメインのドライバと同等の電流を流すため、消費電力が単純に２倍になってしまい、消費電力が増大するという問題がある。

　本技術はこのような状況に鑑みて生み出されたものであり、データ伝送回路における消費電力を低減しながら、電源ノイズを抑制することを目的とする。

　本技術は、上述の問題点を解消するためになされたものであり、その第１の側面は、クロック信号に同期して遷移の有無を生じる第１のデータを駆動する第１の駆動回路と、上記クロック信号に同期して上記第１のデータが遷移しないタイミングにおいて遷移する第２のデータを駆動する第２の駆動回路と、上記第１および第２の駆動回路の動作状態を個別に制御する動作状態制御回路とを具備するデータ伝送回路である。これにより、第１および第２の駆動回路の動作状態を個別に制御して、要求されるジッタ特性に合わせて消費電力を削減するという作用をもたらす。

　また、この第１の側面において、入力されたパラレルデータを上記クロック信号に同期して遷移の有無を生じる第１のシリアルデータに変換して上記第１のデータとして生成し、上記クロック信号に同期して上記第１のデータが遷移しないタイミングにおいて遷移する第２のシリアルデータを上記第２のデータとして生成するデータ生成回路をさらに具備してもよい。これにより、第１および第２の駆動回路に第１および第２のデータを供給するという作用をもたらす。

　また、この第１の側面において、上記第２の駆動回路は、複数のドライバを備え、上記動作状態制御回路は、上記第２の駆動回路の上記複数のドライバのうち動作するドライバの数を制御することにより上記第２の駆動回路の動作状態を制御するようにしてもよい。これにより、第２の駆動回路の動作するドライバの数を制御して、要求されるジッタ特性に合わせて消費電力を削減するという作用をもたらす。

　また、この第１の側面において、上記第１の駆動回路は、複数のドライバを備え、上記動作状態制御回路は、上記第１の駆動回路の複数のドライバの各々に対する動作の有無をビットパターンにより示す第１の制御信号と、上記第２の駆動回路の複数のドライバの各々に対する動作の有無をビットパターンにより示す第２の制御信号とを生成するようにしてもよい。この場合において、上記第２の制御信号は、上記第１の制御信号のビットパターンの少なくとも一部を所定方向にビットシフトしたものとしてもよい。

　また、この第１の側面において、上記第２の制御信号における上記ビットシフトのシフト量は、整数の値により表わされるものであってもよく、また、整数とは異なる小数の値により表わされるものであってもよい。

　また、この第１の側面において、上記動作状態制御回路は、上記第２の駆動回路の複数のドライバによる所望の終端抵抗に応じて上記第２の制御信号を生成するようにしてもよい。また、上記動作状態制御回路は、さらに上記第２の駆動回路の複数のドライバにおける所望の消費電流に基づいて上記第２の制御信号を生成するようにしてもよい。

　また、この第１の側面において、上記第２の駆動回路は、少なくとも１つの段において複数のドライバを備えて直列に多段接続されたドライバ群を備え、上記第２の制御信号は、上記第２の駆動回路の任意の段における複数のドライバについて上記第１の制御信号の対応するビットパターンの少なくとも一部を所定方向にビットシフトしたものであってもよい。

　また、この第１の側面において、上記第２の駆動回路の複数のドライバは、あるドライバの終端抵抗を基準として他のドライバの終端抵抗の値が２の累乗倍であるようにしてもよい。また、上記第２の駆動回路の複数のドライバは、少なくとも一部のドライバの終端抵抗の値が互いに同じであるようにしてもよい。

　また、この第１の側面において、上記第２の駆動回路は、内部のドライバに電流を供給する複数の電流源を備え、上記動作状態制御回路は、上記第２の駆動回路の上記複数の電流源のうち動作する電流源の数を制御することにより上記第２の駆動回路の動作状態を制御するようにしてもよい。これにより、第２の駆動回路の動作する電流源の数を制御して、要求されるジッタ特性に合わせて消費電力を削減するという作用をもたらす。

本技術の第１の実施の形態におけるデータ伝送回路の構成例を示す図である。 本技術の第１の実施の形態におけるドライバ１１１の構成例を示す図である。 本技術の第１の実施の形態における動作状態制御回路１４０による動作状態制御例を示す図である。 本技術の第１の実施の形態における終端抵抗コードメインテーブル１４１の一例を示す図である。 本技術の第１の実施の形態における終端抵抗コードダミーテーブル１４２の一例を示す図である。 本技術の第１の実施の形態における動作状態制御回路１４０による動作タイミング例を示す図である。 本技術の第１の実施の形態の変形例における動作状態制御回路１４０による動作状態制御例（ビットシフトなし）を示す図である。 本技術の第１の実施の形態の変形例における動作状態制御回路１４０による動作状態制御例（１ビットシフト）を示す図である。 本技術の第２の実施の形態におけるドライバ１２１の構成例を示す図である。 本技術の第２の実施の形態におけるサーモメータコードによる制御例を示す図である。 本技術の第２の実施の形態における動作状態制御回路１４０による動作状態制御例（ビットシフトなし）を示す図である。 本技術の第２の実施の形態における動作状態制御回路１４０による動作状態制御例（１ビットシフト）を示す図である。 本技術の第２の実施の形態における終端抵抗コードダミーと電流削減率との対応関係例を示す図である。 本技術の第２の実施の形態における終端抵抗コードダミーに応じてビットシフト数を変更した場合の電流削減率の例を示す図である。 本技術の第３の実施の形態におけるビットシフト数と終端抵抗コードとの関係例を示す図である。 本技術の第３の実施の形態における動作状態制御回路１４０による動作状態制御例を示す図である。 本技術の第４の実施の形態におけるメイン駆動回路１１０およびダミー駆動回路１２０の構成例を示す図である。 本技術の第５の実施の形態におけるデータ伝送回路の構成例を示す図である。

　以下、本技術を実施するための形態（以下、実施の形態と称する）について説明する。説明は以下の順序により行う。
　１．第１の実施の形態（バイナリコードによりドライバの数を制御する例）
　２．第２の実施の形態（サーモメータコードによる制御例）
　３．第３の実施の形態（小数ビットシフトの例）
　４．第４の実施の形態（多段接続ドライバへの適用例）
　５．第５の実施の形態（電流源の数を制御する例）

　＜１．第１の実施の形態＞
　［データ伝送回路］
　図１は、本技術の第１の実施の形態におけるデータ伝送回路の構成例を示す図である。このデータ伝送回路は、外部の装置との間のインターフェースの出力部であり、メイン駆動回路１１０と、ダミー駆動回路１２０と、データ生成回路１３０と、動作状態制御回路１４０とを備える。

　メイン駆動回路１１０は、外部の装置に対してデータを出力する回路である。このメイン駆動回路１１０は、データ生成回路１３０から信号線１３９を介して供給されるデータを駆動する。

　また、メイン駆動回路１１０は、動作状態制御回路１４０から信号線１４９を介して供給される終端抵抗コードメインに従って、動作状態を変化させて終端抵抗の調整を行う。この第１の実施の形態において、メイン駆動回路１１０は、複数のドライバ１１１を備え、動作するドライバ１１１の数を変化させることにより終端抵抗の調整を行う。なお、メイン駆動回路１１０は、特許請求の範囲に記載の第１の駆動回路の一例である。

　ダミー駆動回路１２０は、メイン駆動回路１１０の電源ノイズを低減するためのダミーの駆動回路である。このダミー駆動回路１２０は、データ生成回路１３０から信号線１３８を介して供給されるダミーデータを駆動する。このダミーデータは、信号線１３９のデータが遷移しないタイミングにおいて、遷移する。

　また、ダミー駆動回路１２０は、動作状態制御回路１４０から信号線１４８を介して供給される終端抵抗コードダミーに従って、動作状態を変化させて、メイン駆動回路１１０とは独立に終端抵抗の調整を行う。この第１の実施の形態において、ダミー駆動回路１２０は、複数のドライバ１２１を備え、動作するドライバ１２１の数を変化させることにより終端抵抗の調整を行う。なお、ダミー駆動回路１２０は、特許請求の範囲に記載の第２の駆動回路の一例である。

　データ生成回路１３０は、入力されるパラレルデータをクロック信号に同期してシリアル信号に変換して、信号線１３９を介してデータとして供給するものである。このシリアル化されたデータは、クロック信号に同期して、遷移するか遷移しないかの何れかの状態をとる。

　また、このデータ生成回路１３０は、シリアル化されたデータが遷移しないタイミングにおいて遷移するダミーデータを、信号線１３８を介して供給する。すなわち、信号線１３９のデータと信号線１３８のダミーデータは、クロック信号に同期して、何れか一方のみが遷移する。これにより、データパターンに依存した電源ノイズをキャンセルすることができる。

　動作状態制御回路１４０は、メイン駆動回路１１０およびダミー駆動回路１２０の動作状態を個別に制御するものである。この動作状態制御回路１４０は、終端抵抗の設定に従って、メイン駆動回路１１０における終端抵抗コードメインを決定する。また、動作状態制御回路１４０は、終端抵抗の設定および消費電流削減の設定に従って、ダミー駆動回路１２０における終端抵抗コードダミーを決定する。そして、信号線１４９を介してメイン駆動回路１１０に終端抵抗コードメインを供給し、信号線１４８を介してダミー駆動回路１２０に終端抵抗コードダミーを供給する。これにより、メイン駆動回路１１０およびダミー駆動回路１２０のそれぞれにおいて動作状態が個別に制御される。すなわち、メイン駆動回路１１０においてはデータを出力するために最適な終端抵抗の調整が行われるとともに、ダミー駆動回路１２０においては電源ノイズが許容される範囲内で消費電流を削減することができる。なお、ダミー駆動回路１２０における消費電力はダミー駆動回路１２０に流れる電流に比例するため、消費電流削減は消費電力削減と同等の用語として用いてよい。

　図２は、本技術の第１の実施の形態におけるドライバ１１１の構成例を示す図である。

　上述のように、この第１の実施の形態では、メイン駆動回路１１０は複数のドライバ１１１を備える。複数のドライバ１１１の各々には、信号線１３９を介してデータが共通に供給される。

　同図ではＮ台のドライバ１１１を備えることを想定し、それぞれを区別する場合には、ドライバ１１１－１、１１１－２、…、１１１－Ｎなどと称することがある。この例では、ドライバ１１１の各々の抵抗値が２進数により重み付けされていることを想定する。すなわち、ドライバ１１１－Ｎの抵抗値をＲとすると、ドライバ１１１－（Ｎ－１）の抵抗値は２Ｒ、…、ドライバ１１１－２の抵抗値は２^{（Ｎ－２）}Ｒ、ドライバ１１１－１の抵抗値は２^{（Ｎ－１）}Ｒである。

　動作状態制御回路１４０から信号線１４９を介して供給される終端抵抗コードメインは、ドライバ１１１の数Ｎに対応してＮビットからなり、このビットパターンの各ビットがドライバ１１１に１ビットずつ供給される。この終端抵抗コードメインの各ビットは、対応するドライバ１１１の動作状態を制御し、例えば、「１」であればそのドライバ１１１を動作させるように制御し、「０」であればそのドライバ１１１を動作させないように制御する。これにより、終端抵抗コードメインに応じて動作させるドライバ１１１の数を制御して、動作するドライバ１１１の合成抵抗により得られる終端抵抗を調整する。

　上述のように、ドライバ１１１の各々の抵抗値は２進数により重み付けされているため、終端抵抗コードメインはバイナリコードとして表わされる。すなわち、メイン駆動回路１１０のドライバ１１１はバイナリコードにより制御される。

　なお、ここではメイン駆動回路１１０の構成例について示したが、ダミー駆動回路１２０も同様に複数のドライバ１２１から構成され、バイナリコードにより制御される。ただし、ダミー駆動回路１２０は伝送対象となるデータの出力を行わない。

　［動作状態制御］
　図３は、本技術の第１の実施の形態における動作状態制御回路１４０による動作状態制御例を示す図である。

　この例では、ドライバ１１１およびドライバ１２１をそれぞれ５台ずつ備えることを想定する。上述のように、ドライバ１１１の各々の抵抗値は２進数により重み付けされており、ドライバ１１１－５の抵抗値をＲとすると、ドライバ１１１－４の抵抗値は２Ｒ、ドライバ１１１－３の抵抗値は４Ｒ、ドライバ１１１－２の抵抗値は８Ｒ、ドライバ１１１－１の抵抗値は１６Ｒとして表わされる。また、ドライバ１２１についても同様であり、ドライバ１２１－５の抵抗値はＲ、ドライバ１２１－４の抵抗値は２Ｒ、ドライバ１２１－３の抵抗値は４Ｒ、ドライバ１２１－２の抵抗値は８Ｒ、ドライバ１２１－１の抵抗値は１６Ｒとして表わされる。そして、動作状態制御回路１４０からの５ビットずつの終端抵抗コードメインおよび終端抵抗コードダミーによってドライバ１１１およびドライバ１２１の動作状態をそれぞれ制御する。

　動作状態制御回路１４０は、終端抵抗コードメインテーブル１４１および終端抵抗コードダミーテーブル１４２を備える。動作状態制御回路１４０は、終端抵抗の設定によって終端抵抗コードメインテーブル１４１を参照して、対応する終端抵抗コードメインを出力する。また、動作状態制御回路１４０は、終端抵抗の設定および消費電流削減の設定によって終端抵抗コードダミーテーブル１４２を参照して、対応する終端抵抗コードダミーを出力する。

　図４は、本技術の第１の実施の形態における終端抵抗コードメインテーブル１４１の一例を示す図である。

　この終端抵抗コードメインテーブル１４１は、メイン駆動回路１１０の終端抵抗値（Ω）に対応する終端抵抗コードメインを保持するテーブルである。動作状態制御回路１４０は、入力された終端抵抗設定に相当する終端抵抗値に対応する終端抵抗コードメインを、終端抵抗コードメインテーブル１４１から読み出す。読み出された５ビットの終端抵抗コードメインは、５台のドライバ１１１の対応する各々に１ビットずつ供給されて、ドライバ１１１の動作状態の制御に用いられる。

　メイン駆動回路１１０の終端抵抗は、使用される半導体プロセスのばらつきによって、設計値から変化するおそれがある。そこで、メイン駆動回路１１０には複数のドライバ１１１を用意して、動作するドライバ１１１の数を終端抵抗コードメインによって制御することにより、終端抵抗を調整する。

　図５は、本技術の第１の実施の形態における終端抵抗コードダミーテーブル１４２の一例を示す図である。

　この終端抵抗コードダミーテーブル１４２は、ダミー駆動回路１２０の終端抵抗値（Ω）に対応する終端抵抗コードダミーを保持するテーブルである。この終端抵抗コードダミーテーブル１４２は、一例として３通りの終端抵抗コードダミーを保持する。第１の終端抵抗コードダミーは、終端抵抗コードメインテーブル１４１と同様のものである。第２の終端抵抗コードダミーは、第１の終端抵抗コードダミーのビットパターンを１ビット右シフトしたものである。第３の終端抵抗コードダミーは、第２の終端抵抗コードダミーのビットパターンをさらに１ビット右シフトしたものである。終端抵抗コードダミーのビットパターンを右方向にビットシフトするに従って、終端抵抗の値は増加するため、消費される電流は削減される。

　動作状態制御回路１４０は、入力された終端抵抗設定および消費電流削減設定に相当する終端抵抗値に対応する終端抵抗コードメインを、終端抵抗コードダミーテーブル１４２から読み出す。読み出された５ビットの終端抵抗コードダミーは、５台のドライバ１２１の対応する各々に１ビットずつ供給されて、ドライバ１２１の動作状態の制御に用いられる。

　ダミー駆動回路１２０は、メイン駆動回路１１０の電源ノイズを低減するためのダミーであり、伝送対象となるデータを直接出力するものではない。したがって、ドライバ１２１の動作状態を制御することにより、メイン駆動回路１１０とは独立してダミー駆動回路１２０の消費電流を削減することができる。ただし、動作するドライバ１２１の数を減らすに従って電源ノイズは増加していくことになるため、許容できる電源ノイズのレベルを満たすように消費電流削減設定を行う必要がある。

　この例では、終端抵抗コードメインテーブル１４１および終端抵抗コードダミーテーブル１４２から終端抵抗コードを読み出すことを想定したが、終端抵抗コードの設定方法はこれに限定されるものではない。例えば、Ｉ２Ｃ（Inter-Integrated Circuit）やＩ３Ｃ（Improved Inter-Integrated Circuit）などのインターフェースにより終端抵抗コードを外部から設定するようにしてもよい。また、終端抵抗コードの計算式をハードウェアにより実装するようにしてもよい。

　［動作タイミング］
　図６は、本技術の第１の実施の形態における動作状態制御回路１４０による動作タイミング例を示す図である。

　データ生成回路１３０は、入力されるパラレルデータをシリアル信号の「データ」として供給するとともに、シリアル化された「データ」が遷移しないタイミングにおいて遷移する「ダミーデータ」を供給する。メイン駆動回路１１０は「データ」を駆動し、ダミー駆動回路１２０は「ダミーデータ」を駆動するため、それぞれが遷移するタイミングにおいて電流が流れる。

　この第１の実施の形態においては、消費電流削減設定によりダミー駆動回路１２０の動作するドライバ１２１の数を制御できるため、「データ」が遷移しないタイミングの「消費電流」を削減することができる。動作するドライバ１２１の数を減らした場合、「電源電圧」の電源ノイズは完全にキャンセルされずに増加するおそれがあるが、動作状態制御回路１４０に対する消費電流削減設定により、許容できる電源ノイズのレベルを満たすように予め設定することができる。

　このように、本技術の第１の実施の形態によれば、ダミー駆動回路１２０の動作するドライバ１２１の数を独立して制御できるため、要求されるジッタ特性に合わせて消費電力を削減することができる。インターフェースにおいては低速なデータレートから高速なデータレートをカバーすることが多い。そのため、高速なデータレートではジッタ特性を優先し、低速なデータレートでは消費電力を優先するなど、データレートに合わせてビットシフトする量を変更することを可能にすることで、過剰設計を防ぎ、低消費電力を実現することができる。

　メイン駆動回路１１０は、データ伝送を行うため、終端抵抗を例えば５０Ωなどに合わせる必要があるため、電力削減を目的として、動作するドライバ１１１の数を変更することができない。一方、ダミー駆動回路１２０はデータ伝送を行う必要がなく、動作するドライバ１２１の数を変更しても電源ノイズのキャンセル量に影響するだけである。そのため、ダミー駆動回路１２０のみ動作するドライバ１２１の数を減らすことにより、ノイズキャンセルなしの状態と比較して、ジッタ特性を改善しつつ低消費電力を実現することができる。

　［変形例］
　上述の第１の実施の形態では、終端抵抗コードダミーテーブル１４２から終端抵抗コードダミーを読み出すことによりビットシフトを実現していたが、ビットシフトの実現例はこれに限定されない。ここでは、スイッチを設けることによりビットシフトを実現する例について説明する。

　図７および図８は、本技術の第１の実施の形態の変形例における動作状態制御回路１４０による動作状態制御例を示す図である。

　この変形例では、ドライバ１２１の入力側にスイッチ１４５を設けることによりビットシフトを行う。スイッチ１４５はドライバ１２１の各々の一方の入力に接続され、それぞれを区別する場合にはスイッチ１４５－１、１４５－２、…、１４５－Ｎなどと称する。

　スイッチ１４５－１は、ビットシフト指示に従って、終端抵抗コード＜０＞または＜１＞の何れか一方を選択してドライバ１２１－１の一方の入力に供給する。スイッチ１４５－２は、ビットシフト指示に従って、終端抵抗コード＜１＞または＜２＞の何れか一方を選択してドライバ１２１－２の一方の入力に供給する。スイッチ１４５－３は、ビットシフト指示に従って、終端抵抗コード＜２＞または＜３＞の何れか一方を選択してドライバ１２１－３の一方の入力に供給する。スイッチ１４５－４は、ビットシフト指示に従って、終端抵抗コード＜３＞または＜４＞の何れか一方を選択してドライバ１２１－４の一方の入力に供給する。スイッチ１４５－５は、ビットシフト指示に従って、終端抵抗コード＜４＞または＜５＞の何れか一方を選択してドライバ１２１－５の一方の入力に供給する。

　スイッチ１４５に入力されるビットシフト指示は、ビットシフトの制御を指示する制御信号である。この例ではビットシフトの有無を指示することを想定しているが、ビットシフトするビット数を指示するようにしてもよい。

　図７はビットシフトを行わない場合の例であり、図８は１ビットシフトを行う場合の例である。すなわち、上述の第１の実施の形態の終端抵抗コードダミーテーブル１４２において「ビットシフトなし」と「１ビットシフト」の切換えを行うことと同様の動作を行うものである。

　このように、本技術の第１の実施の形態の変形例によれば、スイッチ１４５を切り換えることにより、ダミー駆動回路１２０の動作するドライバ１２１の数を独立して制御して、要求されるジッタ特性に合わせて消費電力を削減することができる。

　＜２．第２の実施の形態＞
　上述の第１の実施の形態では、ドライバ１１１およびドライバ１２１はバイナリコードにより制御されることを想定していたが、終端抵抗コードはそれ以外のコード体系を用いるようにしてもよい。この第２の実施の形態では、ドライバ１１１およびドライバ１２１の一部においてサーモメータコードを用いる例について説明する。

　［データ伝送回路］
　図９は、本技術の第２の実施の形態におけるドライバ１２１の構成例を示す図である。

　この第２の実施の形態におけるダミー駆動回路１２０は、一例として、６台のドライバ１２１を備え、ドライバ１２１－１乃至１２１－３の各々の抵抗値が等しく、ドライバ１２１－４乃至１２１－６の各々の抵抗値が２進数により重み付けされていることを想定する。例えば、ドライバ１２１－６の抵抗値をＲとすると、ドライバ１２１－５の抵抗値は２Ｒ、ドライバ１２１－４の抵抗値は４Ｒ、ドライバ１２１－１乃至１２１－３の各々の抵抗値は１６Ｒとして表わされる。

　すなわち、ドライバ１２１－４乃至１２１－６については、上述の第１の実施の形態と同様にバイナリコードにより制御されるが、ドライバ１２１－１乃至１２１－３については、サーモメータコードにより制御される。サーモメータコード（thermometer code）とは、連続する０および連続する１により表現されるコードである。

　なお、ここではダミー駆動回路１２０の構成例について示したが、メイン駆動回路１１０も同様に複数のドライバ１１１から構成され、バイナリコードおよびサーモメータコードにより制御される。

　図１０は、本技術の第２の実施の形態におけるサーモメータコードによる制御例を示す図である。

　この例では、終端抵抗コードダミーの下位３ビットとドライバ１２１－１乃至１２１－３の動作状態との関係例を示している。すなわち、終端抵抗コードダミー＜０＞が「０」であればドライバ１２１－１は動作せず、終端抵抗コードダミー＜０＞が「１」であればドライバ１２１－１は動作する。終端抵抗コードダミー＜１＞が「０」であればドライバ１２１－２は動作せず、終端抵抗コードダミー＜１＞が「１」であればドライバ１２１－２は動作する。終端抵抗コードダミー＜２＞が「０」であればドライバ１２１－３は動作せず、終端抵抗コードダミー＜２＞が「１」であればドライバ１２１－３は動作する。すなわち、終端抵抗コードダミーの値が大きくなるに従って、動作するドライバ１２１の数は１つずつ増えていく。

　このように、本技術の第２の実施の形態によれば、終端抵抗コードダミーのＬＳＢ側の下位ビット部分においてサーモメータコードを用いることにより、終端抵抗の線形性（ＤＮＬ：Differential Non-Linearity）を担保することができる。

　この例ではドライバ１２１の一部について各々の抵抗値が等しい場合について説明したが、全てのドライバ１２１の抵抗値を等しくして全体をサーモメータコードにより制御してもよい。ただし、その場合、２進重み付けした場合と比較してドライバ１２１の数が増加し、専有面積も増加するおそれがある。

　この第２の実施の形態においては、上述の第１の実施の形態と同様に、終端抵抗コードメインテーブル１４１および終端抵抗コードダミーテーブル１４２を用いることにより、終端抵抗コードのビットシフトを実現することができる。また、以下に説明するように、上述の第１の実施の形態の変形例と同様に、スイッチを設けることによりビットシフトを実現するようにしてもよい。

　図１１および図１２は、本技術の第２の実施の形態における動作状態制御回路１４０による動作状態制御例を示す図である。

　この例では、上述の第１の実施の形態の変形例と同様に、ドライバ１２１の入力側にスイッチ１４５を設けることによりビットシフトを行う。図１１はビットシフトを行わない場合の例であり、図１２は１ビットシフトを行う場合の例である。

　［変形例］
　上述の第２の実施の形態のようにサーモメータコードを用いた場合、終端抵抗の線形性を担保できる反面、消費電流の削減効率が十分でない事態が生じ得る。これに対し、終端抵抗コードに応じてビットシフト数を変更することにより、終端抵抗コードの広範囲で一定の電流削減率を実現することが想定される。

　図１３は、本技術の第２の実施の形態における終端抵抗コードダミーと電流削減率との対応関係例を示す図である。

　ここで電流削減率は、ビットシフトを行わない場合の消費電流を基準として、ビットシフトを行った場合の消費電流の削減率（％）を示す。この関係例によれば、終端抵抗コードダミーが「２０」のとき、所望の電流削減率が「９０％」であれば２ビットシフト、所望の電流削減率が「８０％」であれば４ビットシフト、所望の電流削減率が「７０％」であれば６ビットシフトすればよいことがわかる。

　図１４は、本技術の第２の実施の形態における終端抵抗コードダミーに応じてビットシフト数を変更した場合の電流削減率の例を示す図である。

　この図に示すように、終端抵抗コードダミーが増えるに従ってビットシフト数を増やすことにより、ある程度一定の電流削減率を実現することができる。例えば、所望の電流削減率が「９０％」であれば、終端抵抗コードダミーが「１５」程度までは１ビットシフト、終端抵抗コードダミーが「２４」程度までは２ビットシフト、終端抵抗コードダミーが「２４」を超えるときには３ビットシフトをそれぞれ選択する。

　また、所望の電流削減率が「８０％」であれば、終端抵抗コードダミーが「８」程度までは１ビットシフト、終端抵抗コードダミーが「１２」程度までは２ビットシフト、終端抵抗コードダミーが「１７」程度までは３ビットシフト、終端抵抗コードダミーが「２２」程度までは４ビットシフト、終端抵抗コードダミーが「２７」程度までは５ビットシフトをそれぞれ選択する。

　同様に、所望の電流削減率が「７０％」であれば、終端抵抗コードダミーが「５」程度までは１ビットシフト、終端抵抗コードダミーが「８」程度までは２ビットシフト、終端抵抗コードダミーが「１１」程度までは３ビットシフト、終端抵抗コードダミーが「１５」程度までは４ビットシフト、終端抵抗コードダミーが「１８」程度までは５ビットシフト、終端抵抗コードダミーが「２１」程度までは６ビットシフト、終端抵抗コードダミーが「２５」程度までは７ビットシフト等をそれぞれ選択する。

　このように、本技術の第２の実施の形態の変形例によれば、終端抵抗コードダミー毎にビットシフト数を適切に変更することにより、サーモメータコードにより制御する場合でも、終端抵抗コードダミーに対して一定の電流削減を実現することができる。

　＜３．第３の実施の形態＞
　上述の第１の実施の形態では、整数値のビットシフト数を想定したが、このビットシフト数は小数であってもよい。この第３の実施の形態では、小数のビットシフトの実現例について説明する。終端抵抗コードダミーが終端抵抗コードメインより小さくなるように終端抵抗コードダミーを設定することにより、ドライバ１２１の台数構成を変更することなく、小数ビットシフトを実現することが可能である。また、より小さい抵抗値のドライバ１２１を追加することによっても、小数ビットシフトを実現することが可能である。

　［小数ビットシフト］
　図１５は、本技術の第３の実施の形態におけるビットシフト数と終端抵抗コードとの関係例を示す図である。

　この例では、終端抵抗コードメインが「２６」の場合を想定する。この場合、１ビットシフトした終端抵抗コードダミーは「１３」になる。そして、終端抵抗コードダミーを「１６」に設定したときには、約０．７ビットシフト相当の終端抵抗を実現することができる。

　これを式で表すと、ビットシフト数ｘは次式により得られる。
　　ｘ＝ｌｏｇ_1/2（終端抵抗コードダミー／終端抵抗コードメイン）
上式において、終端抵抗コードダミーが「１３」のときには、
　　ｘ＝ｌｏｇ_1/2（１３／２６）＝１（ビットシフト）
また、終端抵抗コードダミーが「１６」のときには、
　　ｘ＝ｌｏｇ_1/2（１６／２６）＝０．７０４４（ビットシフト）
となる。

　［動作状態制御］
　図１６は、本技術の第３の実施の形態における動作状態制御回路１４０による動作状態制御例を示す図である。

　同図におけるａに示すように、終端抵抗コードメインが「２６」の場合、ビットシフトしないときには終端抵抗コードダミーはそのまま「２６」である。また、同図におけるｂに示すように、０．７ビットシフトを実現するためには、終端抵抗コードダミーは「１６」とすればよい。

　このように、本技術の第３の実施の形態によれば、終端抵抗コードの小数ビットシフトを実現することができる。

　＜４．第４の実施の形態＞
　上述の第１の実施の形態では、メイン駆動回路１１０およびダミー駆動回路１２０のドライバ１１１および１２１の段数として１段を想定したが、これらは複数段であってもよい。

　ドライバ１１１および１２１が複数段で構成される場合、前段から見たときの負荷が大きく見えるため、少しずつ負荷が大きくなるように直列に多段接続することになる。この場合、直列に多段接続されるドライバ１１１および１２１の中でいずれの段においても、上述の実施の形態による動作状態制御は適用可能である。

　図１７は、本技術の第４の実施の形態におけるメイン駆動回路１１０およびダミー駆動回路１２０の構成例を示す図である。

　この例では、メイン駆動回路１１０およびダミー駆動回路１２０は、それぞれ３段のドライバ１１１－Ａ乃至Ｃおよび１２１－Ａ乃至Ｃを備える。この場合、ドライバ１２１－Ｂのみをビットシフト、ドライバ１２１－Ｃのみをビットシフト、または、ドライバ１２１－ＢおよびＣをビットシフトの何れを適用してもよい。

　このように、本技術の第４の実施の形態によれば、ドライバ１１１および１２１が複数段で構成される場合に任意の段において上述の実施の形態による動作状態制御を適用することができる。

　＜５．第５の実施の形態＞
　上述の第１の実施の形態では、動作するドライバ１２１の台数を変化させることによりダミー駆動回路１２０の消費電流を制御していたが、ダミー駆動回路１２０の消費電流制御はこれに限定されない。この第５の実施の形態では、電流源に流れる量を変化させることによりダミー駆動回路１２０の消費電流を制御する。

　［データ伝送回路］
　図１８は、本技術の第５の実施の形態におけるデータ伝送回路の構成例を示す図である。

　この第５の実施の形態におけるデータ伝送回路は、上述の第１の実施の形態と同様に、メイン駆動回路１１０と、ダミー駆動回路１２０と、データ生成回路１３０と、動作状態制御回路１４０とを備える。

　この第５の実施の形態においてダミー駆動回路１２０は、ドライバ１２１と、電流源１２８とを備える。電流源１２８は、電源（ＶＤＤ）またはグランド（ＧＮＤ）とドライバ１２１との間に挿入され、電流を調整可能に構成される。この電流源１２８はＮ個設けられ、終端抵抗コードダミーの各ビットによりそれぞれの動作状態が制御され、電源から流れる電流値が制御される。

　Ｎ個の電流源１２８は、それぞれ２進数により重み付けされた抵抗値に相当する電流量を供給する。すなわち、電流源１２８－１の電流量を抵抗値Ｒ相当とすると、電流源１２８－２は２Ｒ相当、…、電流源１２８－Ｎは２^{（Ｎ－１）}Ｒ相当である。

　ここで、終端抵抗コードメインと終端抵抗コードダミーが等しいときにドライバ１１１とドライバ１２１に流れる電流量が同じであれば、電流源１２８の数はいくつであっても構わない。また、終端抵抗コードメインと終端抵抗コードダミーが等しいときにドライバ１１１とドライバ１２１に流れる電流量が同じであれば、電流源１２８の構成はどのようなものであっても構わない。

　また、電源とグランドの両方でノイズキャンセルするために、電流源１２８はドライバ１２１の上下に設けることが望ましいが、電源側またはグランド側の何れか一方に設けるようにしてもよい。

　また、電流源１２８は、終端抵抗コードダミーを使用して電流量を調整できるものであればどのような構成でもよい。すなわち、終端抵抗コードダミーをＤ／Ａ変換してアナログ信号によって電流源１２８を制御するようにしてもよい。また、電流源１２８の代わりに抵抗の並列数を終端抵抗コードダミーによって制御するようにしてもよい。

　このように、本技術の第５の実施の形態によれば、終端抵抗コードダミーに従って動作する電流源１２８の数を制御できるため、要求されるジッタ特性に合わせて消費電力を削減することができる。

　なお、上述の実施の形態は本技術を具現化するための一例を示したものであり、実施の形態における事項と、特許請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、特許請求の範囲における発明特定事項と、これと同一名称を付した本技術の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本技術は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。

　なお、本明細書に記載された効果はあくまで例示であって、限定されるものではなく、また、他の効果があってもよい。

　なお、本技術は以下のような構成もとることができる。
（１）クロック信号に同期して遷移の有無を生じる第１のデータを駆動する第１の駆動回路と、
　前記クロック信号に同期して前記第１のデータが遷移しないタイミングにおいて遷移する第２のデータを駆動する第２の駆動回路と、
　前記第１および第２の駆動回路の動作状態を個別に制御する動作状態制御回路と
を具備するデータ伝送回路。
（２）入力されたパラレルデータを前記クロック信号に同期して遷移の有無を生じる第１のシリアルデータに変換して前記第１のデータとして生成し、前記クロック信号に同期して前記第１のデータが遷移しないタイミングにおいて遷移する第２のシリアルデータを前記第２のデータとして生成するデータ生成回路をさらに具備する前記（１）に記載のデータ伝送回路。
（３）前記第２の駆動回路は、複数のドライバを備え、
　前記動作状態制御回路は、前記第２の駆動回路の前記複数のドライバのうち動作するドライバの数を制御することにより前記第２の駆動回路の動作状態を制御する
前記（１）または（２）に記載のデータ伝送回路。
（４）前記第１の駆動回路は、複数のドライバを備え、
　前記動作状態制御回路は、前記第１の駆動回路の複数のドライバの各々に対する動作の有無をビットパターンにより示す第１の制御信号と、前記第２の駆動回路の複数のドライバの各々に対する動作の有無をビットパターンにより示す第２の制御信号とを生成し、
　前記第２の制御信号は、前記第１の制御信号のビットパターンの少なくとも一部を所定方向にビットシフトしたものである
前記（３）に記載のデータ伝送回路。
（５）前記第２の制御信号における前記ビットシフトのシフト量は、整数の値により表わされる
前記（４）に記載のデータ伝送回路。
（６）前記第２の制御信号における前記ビットシフトのシフト量は、整数とは異なる小数の値により表わされる
前記（４）に記載のデータ伝送回路。
（７）前記動作状態制御回路は、前記第２の駆動回路の複数のドライバによる所望の終端抵抗に応じて前記第２の制御信号を生成する
前記（４）から（６）のいずれかに記載のデータ伝送回路。
（８）前記動作状態制御回路は、さらに前記第２の駆動回路の複数のドライバにおける所望の消費電流に基づいて前記第２の制御信号を生成する
前記（７）に記載のデータ伝送回路。
（９）前記第２の駆動回路は、少なくとも１つの段において複数のドライバを備えて直列に多段接続されたドライバ群を備え、
　前記第２の制御信号は、前記第２の駆動回路の任意の段における複数のドライバについて前記第１の制御信号の対応するビットパターンの少なくとも一部を所定方向にビットシフトしたものである
前記（４）から（８）のいずれかに記載のデータ伝送回路。
（１０）前記第２の駆動回路の複数のドライバは、あるドライバの終端抵抗を基準として他のドライバの終端抵抗の値が２の累乗倍である
前記（３）から（９）のいずれかに記載のデータ伝送回路。
（１１）前記第２の駆動回路の複数のドライバは、少なくとも一部のドライバの終端抵抗の値が互いに同じである
前記（３）から（１０）のいずれかに記載のデータ伝送回路。
（１２）前記第２の駆動回路は、内部のドライバに電流を供給する複数の電流源を備え、
　前記動作状態制御回路は、前記第２の駆動回路の前記複数の電流源のうち動作する電流源の数を制御することにより前記第２の駆動回路の動作状態を制御する
前記（１）または（２）に記載のデータ伝送回路。

　１１０　メイン駆動回路
　１１１　ドライバ
　１２０　ダミー駆動回路
　１２１　ドライバ
　１２８　電流源
　１３０　データ生成回路
　１４０　動作状態制御回路
　１４１　終端抵抗コードメインテーブル
　１４２　終端抵抗コードダミーテーブル
　１４５　スイッチ

Claims (12)

1. 　クロック信号に同期して遷移の有無を生じる第１のデータを駆動する第１の駆動回路と、
   　前記クロック信号に同期して前記第１のデータが遷移しないタイミングにおいて遷移する第２のデータを駆動する第２の駆動回路と、
   　前記第１および第２の駆動回路の動作状態を個別に制御する動作状態制御回路と
   を具備するデータ伝送回路。
2. 　入力されたパラレルデータを前記クロック信号に同期して遷移の有無を生じる第１のシリアルデータに変換して前記第１のデータとして生成し、前記クロック信号に同期して前記第１のデータが遷移しないタイミングにおいて遷移する第２のシリアルデータを前記第２のデータとして生成するデータ生成回路をさらに具備する請求項１記載のデータ伝送回路。
3. 　前記第２の駆動回路は、複数のドライバを備え、
   　前記動作状態制御回路は、前記第２の駆動回路の前記複数のドライバのうち動作するドライバの数を制御することにより前記第２の駆動回路の動作状態を制御する
   請求項１記載のデータ伝送回路。
4. 　前記第１の駆動回路は、複数のドライバを備え、
   　前記動作状態制御回路は、前記第１の駆動回路の複数のドライバの各々に対する動作の有無をビットパターンにより示す第１の制御信号と、前記第２の駆動回路の複数のドライバの各々に対する動作の有無をビットパターンにより示す第２の制御信号とを生成し、
   　前記第２の制御信号は、前記第１の制御信号のビットパターンの少なくとも一部を所定方向にビットシフトしたものである
   請求項３記載のデータ伝送回路。
5. 　前記第２の制御信号における前記ビットシフトのシフト量は、整数の値により表わされる
   請求項４記載のデータ伝送回路。
6. 　前記第２の制御信号における前記ビットシフトのシフト量は、整数とは異なる小数の値により表わされる
   請求項４記載のデータ伝送回路。
7. 　前記動作状態制御回路は、前記第２の駆動回路の複数のドライバによる所望の終端抵抗に応じて前記第２の制御信号を生成する
   請求項４記載のデータ伝送回路。
8. 　前記動作状態制御回路は、さらに前記第２の駆動回路の複数のドライバにおける所望の消費電流に基づいて前記第２の制御信号を生成する
   請求項７記載のデータ伝送回路。
9. 　前記第２の駆動回路は、少なくとも１つの段において複数のドライバを備えて直列に多段接続されたドライバ群を備え、
   　前記第２の制御信号は、前記第２の駆動回路の任意の段における複数のドライバについて前記第１の制御信号の対応するビットパターンの少なくとも一部を所定方向にビットシフトしたものである
   請求項４記載のデータ伝送回路。
10. 　前記第２の駆動回路の複数のドライバは、あるドライバの終端抵抗を基準として他のドライバの終端抵抗の値が２の累乗倍である
    請求項３記載のデータ伝送回路。
11. 　前記第２の駆動回路の複数のドライバは、少なくとも一部のドライバの終端抵抗の値が互いに同じである
    請求項３記載のデータ伝送回路。
12. 　前記第２の駆動回路は、内部のドライバに電流を供給する複数の電流源を備え、
    　前記動作状態制御回路は、前記第２の駆動回路の前記複数の電流源のうち動作する電流源の数を制御することにより前記第２の駆動回路の動作状態を制御する
    請求項１記載のデータ伝送回路。

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