JP2002043944A - Ｄａ変換器およびそれを用いた液晶駆動装置 - Google Patents

Ｄａ変換器およびそれを用いた液晶駆動装置

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Abstract

(57)【要約】 【課題】 ＤＡ変換器およびそれを用いた液晶駆動装置
において、表示の多階調化等により必要とされる電圧数
が増えても、回路構成素子数の急激な増加を抑え、製造
コストの増大を抑えるとともに、装置を小型化する。 【解決手段】 ＤＡ変換器１０は、Ｎビットのデジタル
信号を２N 通りのアナログ信号に変換するＤＡ変換器で
あって、基準電圧を２A ＋１通りの電圧レベルで発生す
る基準電圧発生回路１８、上記デジタル信号のＡビット
に従って電圧レベルが隣接する２つの基準電圧を選択す
る基準電圧選択回路１６ａ、上記２つの基準電圧の電圧
レベルの間に予め設定された２N-A −１個の補間電圧か
ら、上記デジタル信号のＮ−Ａビットに従って補間電圧
を１つ選択する生成電圧選択回路１６ｂ、上記補間電圧
を上記２つの基準電圧に基づき線形補間により生成する
ボルテージフォロア回路１７を具備する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、液晶駆動装置等に
用いられるＤＡ変換器およびそれを用いた液晶駆動装置
に関するものである。
【０００２】
【従来の技術】ＤＡ（デジタル−アナログ）変換器は、
外部から入力されたデジタル信号をアナログ信号に変換
するものである。例えば、アクティブマトリクス方式の
液晶表示装置の液晶駆動装置等では、ＤＡ変換器を用い
て、外部から入力された表示データとしてのデジタル信
号をアナログ信号に変換して液晶表示部へと伝達するよ
うになっている。このようなＤＡ変換器として、ＭＯＳ
トランジスタ構成のオペアンプを備えたものがある。
【０００３】図１０および図１１に、上記のような液晶
駆動装置に用いられる、デジタル信号で与えられた表示
データをアナログ電圧に変換して出力するＤＡ変換器１
００の例の詳細な構成を示す。
【０００４】このＤＡ変換器１００は、ＤＡ変換回路で
ある選択回路１０６（本発明に係るＤＡ変換器１０（図
９）の選択回路１６に相当）、出力回路であるボルテー
ジフォロア回路１０７（図９のボルテージフォロア１７
に相当）、基準電圧発生回路１０８（図９の基準電圧発
生回路１８に相当）により構成されている。図１０に示
す例は、６ビットのデジタル信号（Ｂｉｔ５〜Ｂｉｔ
０）に対応して６４通りのアナログ電圧を出力する、６
４階調の液晶駆動装置に用いられるＤＡ変換器の構成を
示している。また、図１１は、基準電圧発生回路１０８
および選択回路１０６のＶ48からＶ64の部分（図１０の
要部Ｂ）の拡大図である。そして、図１０に示される基
準電圧発生回路１０８および選択回路１０６の回路構成
は、図１１に示される構成パターンが繰り返されたもの
となっている。
【０００５】上記基準電圧発生回路１０８は、デジタル
信号で与えられる表示データに従って、複数（この例で
は６４通り）の基準電圧を発生するものである。上記選
択回路１０６は、この基準電圧のうちの１つを選択して
出力するものであり、ＭＯＳトランジスタによるスイッ
チで構成されている。なお、このスイッチの詳しい構成
は後述する。
【０００６】上記ボルテージフォロア回路１０７は、選
択回路１０６により選択された電圧を、液晶駆動信号と
して液晶駆動電圧出力端子（図９の液晶駆動電圧出力端
子１７ｔに相当）から液晶表示素子へ出力するものであ
る。
【０００７】上記基準電圧発生回路１０８は、通常、複
数の液晶駆動電圧出力端子に対して共通に使用される。
【０００８】一方、選択回路１０６およびボルテージフ
ォロア回路１０７は、１つの液晶駆動電圧出力端子あた
り各々１回路が使用される。また、カラー表示の場合
は、この液晶駆動電圧出力端子は、各色に対応して使用
されるので、その場合は、選択回路１０６およびボルテ
ージフォロア回路１０７は、画素ごとに、１つの色あた
り各々１回路が使用される。すなわち、液晶パネル（図
５の液晶パネル２１に相当）内の全画素数がＮであれ
ば、赤、緑、青の各色用の液晶駆動電圧出力端子をそれ
ぞれＲ，Ｇ，Ｂに添え字ｎ（ｎ＝１，２，…，Ｎ）を付
して表すとすると、この液晶駆動電圧出力端子として
は、Ｒ1 ，Ｇ1 ，Ｂ1 ，Ｒ2 ，Ｇ2 ，Ｂ2 ，…，ＲN ，
ＧN ，ＢN があり、そのため、３Ｎ個の選択回路１０６
およびボルテージフォロア回路１０７が必要になる。
【０００９】以下に、この液晶駆動装置に用いられるＤ
Ａ変換器１００の構成および動作について詳しく述べ
る。
【００１０】基準電圧発生回路１０８は、６４個の抵抗
素子が直列に接続された構成を有しており、その両端の
端子には、液晶駆動電圧の最大値Ｖ64の電圧と最小値Ｖ
0 の電圧とがそれぞれ入力される。このため、各抵抗素
子の間からは、６４通りの電圧（Ｖ0 〜Ｖ63）が、接続
された抵抗素子の抵抗値に応じた比率で発生する。そし
て、基準電圧発生回路１０８から発生したこれら６４通
りの電圧は、選択回路１０６に入力される。
【００１１】選択回路１０６では、６ビットのデジタル
信号からなる表示データにより、入力された６４通りの
電圧のうちの１つが選択されて出力されるように、ＭＯ
Ｓトランジスタによる上記スイッチが配置されている。
すなわち、６ビットのデジタル信号からなる表示データ
のそれぞれ（Ｂｉｔ０〜Ｂｉｔ５）に応じて、上記スイ
ッチがオン・オフされ、これにより、入力された６４通
りの電圧のうちの１つが選択されて出力される。以下に
この様子を説明する。
【００１２】すなわち、６ビットのデジタル信号は、Ｂ
ｉｔ５がＭＳＢ（most significnatbit）であり、Ｂｉ
ｔ０がＬＳＢ（least significnat bit ）である。上記
スイッチは、２個で１組のスイッチ対を構成している。
よって、Ｂｉｔ０に対しては３２組のスイッチ対（６４
個のスイッチ）がある。Ｂｉｔ１に対しては１６組のス
イッチ対（３２個のスイッチ）がある。以下、Ｂｉｔご
とに個数が２分の１になり、Ｂｉｔ５では１組のスイッ
チ対（２個のスイッチ）となる。したがって、選択回路
１０６には、合計で、１＋２＋２2 ＋２3 ＋２4 ＋２5
＝６３組のスイッチ対（１２６個のスイッチ）が存在す
る。
【００１３】１つのスイッチ対の上記２個のスイッチ
は、該当するＢｉｔが「０」のときには、図中、上のス
イッチがオフとなり、下のスイッチがオンとなるように
動作する。逆に、該当するＢｉｔが「１」のときには、
図中、上のスイッチがオンとなり、下のスイッチがオフ
となるように動作する。例えば、図１０に示した例で
は、（Ｂｉｔ５，Ｂｉｔ４，…，Ｂｉｔ０）が「１１１
１１１」であり、全てのスイッチにおいて上のスイッチ
がオン、下のスイッチがオフとなっており、選択回路１
０６の出力端からはＶ63の電圧が出力される。また、例
えば、（Ｂｉｔ５，Ｂｉｔ４，…，Ｂｉｔ０）が「００
０００１」であれば、選択回路１０６の出力端からはＶ
1 の電圧が出力される。
【００１４】ボルテージフォロア回路１０７は、選択回
路１０６から出力されたアナログ電圧と同じ電圧を、よ
り低い内部抵抗による液晶駆動信号として、液晶駆動電
圧出力端子から出力するものである。
【００１５】
【発明が解決しようとする課題】近年、液晶表示装置の
高精細化および多階調化によって、液晶駆動装置の回路
規模が増大する方向にある。一方、液晶表示装置の用途
が拡大するにつれて、市場からは、より低価格の液晶表
示装置が望まれるようになってきており、液晶駆動装置
の規模を削減して製造コストの低減を図ることが強く望
まれている。しかも、携帯性から、液晶駆動装置を含む
液晶表示装置の小型化の要求が強く、液晶駆動装置の規
模の削減が重要になってきている。
【００１６】しかしながら、上記従来のＤＡ変換器１０
０では、それが液晶表示装置の液晶駆動装置として用い
られた場合には、表示する階調数が増えるに従って、そ
の回路を構成している素子の数が急激に増加する。例え
ば、６ビットのデジタル信号で６４階調表示を行う液晶
駆動装置の場合、まず、基準電圧発生回路１０８に６４
個の抵抗素子が必要である。また、選択回路１０６を構
成するスイッチが、１つの画素につき１２６個必要であ
る。同様に、８ビットのデジタル信号で２５６階調表示
を行う液晶駆動装置の場合には、基準電圧発生回路１０
８に２５６個の抵抗素子が必要であり、選択回路１０６
を構成するスイッチが１つの画素につき５１０個必要で
ある。すなわち、１＋２＋２2 ＋２3 ＋…＋２7 ＝２５
５組のスイッチ対であるため５１０個のスイッチとな
る。さらに、カラー表示を行う場合には、色は３通り
（赤、緑、青）あるので、上記の抵抗素子およびスイッ
チの必要個数はそれぞれ３倍になる。
【００１７】このように、従来技術による液晶駆動装置
では、表示する色数の増加すなわち多階調化のために必
要な電圧数が増加するにつれて、その回路構成素子数が
急激に増加する。また、表示を高精細化するにつれて、
その回路構成素子数が急激に増加する。そのため、液晶
駆動装置の製造コストが急激に増大し、また、液晶駆動
装置を集積回路化した場合のチップサイズが増大するた
め小型化が困難であるという問題がある。
【００１８】本発明は、上記の問題点を解決するために
なされたもので、その目的は、必要とされる電圧数が増
えても、回路構成素子（抵抗素子やスイッチ）の数の急
激な増加を抑えることができ、その結果、製造コストの
増大を抑えるとともに、小型化できるＤＡ変換器を提供
することにある。
【００１９】また、他の目的は、表示の多階調化および
高精細化を図っても、回路構成素子の数の急激な増加を
抑えることができ、その結果、製造コストの増大を抑え
るとともに、小型化できる液晶駆動装置を提供すること
にある。
【００２０】
【課題を解決するための手段】本発明のＤＡ変換器は、
上記の課題を解決するために、電圧レベルが互いに異な
る基準電圧を発生し、デジタル信号に従い上記基準電圧
に基づいて出力電圧を出力することによって、上記デジ
タル信号をアナログ信号に変換するＤＡ変換器におい
て、上記基準電圧を発生する基準電圧発生手段と、電圧
レベルが隣接する２つの上記基準電圧を、これら２つの
基準電圧の電圧レベルの間に上記出力電圧の電圧レベル
を含むように選択する基準電圧選択手段と、上記２つの
基準電圧の電圧レベルの間にあらかじめ設定されている
複数の電圧レベルから上記出力電圧の電圧レベルを選択
する生成電圧選択手段と、上記生成電圧選択手段によっ
て選択された上記電圧レベルの電圧を、上記２つの基準
電圧に基づいて上記出力電圧として生成する電圧生成手
段とを具備することを特徴としている。
【００２１】このＤＡ変換器は、例えば、抵抗素子によ
る分割にて互いに異なる基準電圧を発生し、Ｎビットの
デジタル信号に従いスイッチをオン・オフして上記基準
電圧に基づいて２N 通りの出力電圧を出力することによ
って、上記デジタル信号をアナログ信号に変換するもの
である。
【００２２】上記の構成により、基準電圧発生手段が発
生した基準電圧から、基準電圧選択手段が電圧レベルが
隣接する２つの基準電圧を選択し、電圧生成手段が上記
２つの基準電圧に基づいて、これら２つの基準電圧の間
に電圧レベルを持つ電圧（補間電圧）を出力電圧として
生成する。しかも、上記２つの基準電圧の間にはあらか
じめ出力電圧として選択可能な複数の電圧レベルが設定
されており、これら複数の電圧レベルの何れか１つを生
成電圧選択手段が選択して、電圧生成手段が生成すべき
出力電圧を決定する。
【００２３】このように、上記ＤＡ変換器では、基準電
圧発生手段が発生する基準電圧に基づき、基準電圧発生
手段が発生していない電圧レベルの補間電圧をつくり出
す。その結果、基準電圧発生手段で発生した電圧（基準
電圧）に加え、基準電圧発生手段で発生させていない他
の電圧（補間電圧）をも、出力電圧として出力すること
ができる。さらに、上記ＤＡ変換器では、補間電圧の電
圧レベルを、隣接する基準電圧の間にあらかじめ設定さ
れている複数の電圧レベルから選択することができる。
【００２４】よって、上記ＤＡ変換器によれば、出力電
圧に必要な電圧レベルの一部を補間によって生成できる
ため、基準電圧発生手段で発生する電圧の数を、必要と
される電圧数よりも大幅に減らすことができる。したが
って、基準電圧発生手段の素子、例えば抵抗素子の数
を、従来の技術に比べて著しく減少させることができ
る。さらに、基準電圧発生手段から発生される基準電圧
の数が少ないので、基準電圧を選択する基準電圧選択手
段の素子、例えばオン・オフするためのスイッチ素子の
数を、従来の技術に比べて著しく減少させることができ
る。
【００２５】それゆえ、上記ＤＡ変換器によれば、必要
とされる出力電圧数が増えても、抵抗やスイッチ等の回
路構成素子の数の急激な増加を抑えることができ、その
結果、製造コストの増大を抑えるとともに、小型化する
ことが可能となる。
【００２６】本発明のＤＡ変換器は、上記の課題を解決
するために、さらに、上記基準電圧発生手段が、上記基
準電圧を２A ＋１（Ａ＝１，２，…）通りの電圧レベル
で発生するものであり、上記デジタル信号が、上記２つ
の基準電圧を上記基準電圧選択手段に対して指定するＡ
ビットの基準電圧選択ビットを含むことを特徴としてい
る。
【００２７】上記の構成により、さらに、デジタル信号
のＡビットを基準電圧選択ビットとして、基準電圧発生
手段が発生する電圧レベルが隣接する２つの基準電圧を
選択するために使用する。これにより、Ａビットの基準
電圧選択ビットによって２A通りに上記２つの基準電圧
を指定できる。
【００２８】これにより、基準電圧発生手段によって２
A ＋１（Ａ＝１，２，…）通りの基準電圧を発生させ、
デジタル信号のＡビット（基準電圧選択ビット）によっ
て基準電圧選択手段に対して上記２つの基準電圧を２A
通りに指定することができる。したがって、基準電圧発
生手段およびデジタル信号を効率よく利用できる。
【００２９】本発明のＤＡ変換器は、上記の課題を解決
するために、さらに、上記電圧生成手段は、上記出力電
圧を上記２つの基準電圧に基づく線形補間によって生成
するものであることを特徴としている。
【００３０】上記の構成により、さらに、電圧生成手段
は、基準電圧以外の電圧レベルの電圧を、基準電圧選択
手段によって選択された上記２つの基準電圧に基づく線
形補間によって生成する。よって、補間のための演算が
単純であるため、電圧生成手段の実現が容易である。ま
た、液晶駆動装置に上記ＤＡ変換器を適用する場合に、
線形補間は階調レベルに対応した電圧レベルの生成に好
適である。
【００３１】本発明のＤＡ変換器は、上記の課題を解決
するために、さらに、上記デジタル信号が、上記出力電
圧の電圧レベルを上記生成電圧選択手段に対して指定す
るＢ（Ｂ＝２，３，…）ビットの生成電圧選択ビットを
含み、上記電圧生成手段が、上記２つの基準電圧の一方
に対して２C 倍（Ｃ＝１，２，…，Ｂ−１）の重み付け
を行う重み付け手段を備えていることを特徴としてい
る。
【００３２】上記の構成により、さらに、デジタル信号
のＢビットを生成電圧選択ビットとして、出力電圧の電
圧レベルを指定するために使用する。これにより、Ｂビ
ットの生成電圧選択ビットによって２B 通りに出力電圧
を指定できる。よって、基準電圧の一方をそのまま出力
電圧とする場合に１通りを割り当てても、上記２つの基
準電圧の間にあらかじめ設定されている複数の電圧レベ
ルから、２B −１通りに補間電圧を指定できる。すなわ
ち、上記２つの基準電圧の間において、補間電圧を２B
−１通りに選択できる。
【００３３】また、電圧生成手段は、上記２つの基準電
圧の一方に対して２C 倍の重み付けを行う重み付け手段
を備えているため、上記２つの基準電圧を両端とする重
み付け平均を演算することによって、上記２つの基準電
圧の間に２B −１個の補間電圧を生成することができ
る。
【００３４】例えば、生成電圧選択ビットを２ビットと
すると、電圧生成手段で生成する電圧を４通りに指定で
きる。そして、基準電圧をＶ0 ，Ｖ4 とすると、電圧生
成手段は、重み付け手段によってＶ0 あるいはＶ4 に対
して２倍の重み付けができるため、基準電圧Ｖ0 ，Ｖ4
に基づいて重み付き平均を演算して、（Ｖ0 ×３＋
Ｖ 4 ）／４＝Ｖ1 ，（Ｖ0 ×２＋Ｖ4 ×２）／４＝
Ｖ2 ，（Ｖ0 ＋Ｖ4 ×３）／４＝Ｖ3 を、基準電圧Ｖ0
およびＶ4 の間に生成することができる。すなわち、基
準電圧Ｖ0 とＶ4 との間を均等に４分割する電圧とし
て、３つの補間電圧Ｖ1 ，Ｖ2 ，Ｖ3 を生成することが
できる。
【００３５】このように、デジタル信号のＢビット（生
成電圧選択ビット）によって生成電圧選択手段に対して
出力電圧の電圧レベルを２B 通りに指定し、電圧生成手
段によって上記２つの基準電圧に基づき重み付き平均を
演算することにより２B 通りに出力電圧を生成すること
ができる。
【００３６】よって、上記ＤＡ変換器によれば、生成電
圧発生手段およびデジタル信号を効率よく利用できる。
また、補間のための演算が単純であるため、電圧生成手
段の実現が容易である。また、液晶駆動装置に上記ＤＡ
変換器を適用する場合に、線形補間は階調レベルに対応
した電圧レベルの生成に好適である。
【００３７】本発明のＤＡ変換器は、上記の課題を解決
するために、さらに、上記デジタル信号が上記基準電圧
選択ビットと上記生成電圧選択ビットとからなり、か
つ、上記生成電圧選択ビットが２ビットであることを特
徴としている。
【００３８】上記デジタル信号をＡ＋Ｂ＝Ｎビットとす
ると、Ｂが２であるため、Ａ＝Ｎ−２となる。この場
合、上記ＤＡ変換器は、Ｎビットのデジタル信号を２N
通りのアナログ信号に変換するＤＡ変換器であって、上
記基準電圧発生手段は、基準電圧を２N-2 ＋１通りの電
圧レベルで発生する。また、上記基準電圧選択手段は、
デジタル信号のＮ−２ビットに従って電圧レベルが隣接
する２つの基準電圧を選択する。また、生成電圧選択手
段は、上記２つの基準電圧の電圧レベルの間にあらかじ
め設定された２2 −１＝３個（１個は一方の基準電圧を
そのまま出力する場合に割り当てる）の補間電圧から、
１つを上記デジタル信号の２ビットに従って選択する。
そして、上記電圧生成手段は、上記２つの基準電圧に基
づき、上記２つの基準電圧の一方に対して２倍の重み付
けを行って、重み付け平均の演算を行うことにより上記
補間電圧を生成する。
【００３９】例えば、６ビットのデジタル信号に従って
６４階調の表示を行う液晶駆動装置に搭載するＤＡ変換
器の場合、基準電圧発生手段が４階調おきに相当する１
７通りの電圧（Ｖ0 ，Ｖ4 ，Ｖ8 ，…，Ｖ60，Ｖ64）を
発生し、１６区間（Ｖ4(a+1)とＶ4aとの間（ａ＝０，
１，…，１５））に、それぞれ３つの補間電圧を生成し
て補間することができる。
【００４０】よって、上記ＤＡ変換器によれば、出力電
圧に必要な電圧レベルの一部を補間によって生成できる
ため、基準電圧発生手段で発生する電圧の数を、必要と
される電圧数よりも大幅に減らすことができる。したが
って、基準電圧発生手段の例えば抵抗素子の数、および
基準電圧選択手段の例えばスイッチ素子の数を、従来の
技術に比べて著しく減少させることができる。
【００４１】本発明のＤＡ変換器は、上記の課題を解決
するために、さらに、上記基準電圧発生手段は、複数の
抵抗素子を互いに接続し、これらの抵抗素子の間の接続
部から上記基準電圧を発生させる抵抗分圧回路であるこ
とを特徴としている。
【００４２】上記の構成により、さらに、基準電圧発生
手段は、複数の抵抗素子を互いに接続し、これらの抵抗
素子の間の接続部から基準電圧を発生させる。例えば、
２A個の抵抗素子を直列に接続して、２A ＋１（Ａ＝
１，２，…）通りの基準電圧を発生させ、デジタル信号
のＡビット（基準電圧選択ビット）によって基準電圧選
択手段に対して上記２つの基準電圧を２A 通りに指定す
ることができる。
【００４３】したがって、抵抗素子の抵抗値を自由に設
定できるため、基準電圧の設定の自由度を増大させるこ
とができるとともに、基準電圧発生手段をより簡単な構
成とすることができる。
【００４４】また、本発明の液晶駆動装置は、上記の課
題を解決するために、上記ＤＡ変換器を搭載したことを
特徴としている。
【００４５】上記の構成により、上記ＤＡ変換器を搭載
することによって、上記液晶駆動装置は、表示の多階調
化および高精細化を図っても、回路構成素子の数の急激
な増加を抑えることができ、その結果、製造コストの増
大を抑えるとともに、小型化することが可能になる。
【００４６】通常、上記ＤＡ変換器を液晶駆動装置に搭
載する場合、基準電圧選択手段を液晶駆動出力端子ごと
に設ける必要がある。特にカラー表示の液晶駆動装置の
場合、液晶駆動出力端子を表示データＲ，Ｇ，Ｂそれぞ
れの表示ごとに設ける必要がある。
【００４７】よって、液晶駆動装置の中でも回路規模の
大きい、基準電圧選択手段の規模の削減は、チップサイ
ズの大幅な縮小を可能とし、これに伴うコスト削減に大
きく寄与する。加えて、液晶駆動装置の回路規模の縮小
は、これを搭載する液晶表示装置の小型化につながる。
したがって、色数増加のための多階調化および画素数増
加による高分解能化を含めて高品位な液晶表示装置を実
現することができる。さらに、液晶表示装置を小型化す
ることがきる。
【００４８】
【発明の実施の形態】本発明の実施の一形態について図
１から図９に基づいて説明すれば、以下のとおりであ
る。
【００４９】本実施の形態に係るＤＡ変換器１０（図
１，図９）は、ＭＯＳトランジスタ構成のオペアンプを
備えており、特に、アクティブマトリクス方式の液晶表
示装置の液晶駆動装置等に使用することができるもので
ある。
【００５０】まず、図５から図９を参照しながら、上記
ＤＡ変換器１０を備えた液晶表示装置の構成、その液晶
表示装置の液晶パネルの構成、その液晶駆動波形、およ
びその液晶表示装置に設けられているソースドライバの
構成について説明する。
【００５１】図５に、アクティブマトリクス方式の代表
例であるＴＦＴ（薄膜トランジスタ）方式の液晶表示装
置２０のブロック構成を示す。
【００５２】この液晶表示装置２０は、液晶表示部と、
それを駆動する液晶駆動回路（液晶駆動装置）とに分か
れる。液晶表示部は、ＴＦＴ方式の液晶パネル２１を備
えており、液晶パネル２１には、図示しない液晶表示素
子と、後述する対向電極（共通電極）２６とが設けられ
ている。
【００５３】一方、この液晶駆動回路は、それぞれＩＣ
（integrated circuit）からなるソースドライバ２２お
よびゲートドライバ２３と、コントローラ２４と、液晶
駆動電源２５とを備えている。コントローラ２４は、ソ
ースドライバ２２に表示データＤおよび制御信号Ｓ１を
入力するとともに、ゲートドライバ２３に制御信号Ｓ２
を入力する。これにより、コントローラ２４は、ゲート
ドライバ２３に垂直同期信号を入力するとともに、ソー
スドライバ２２およびゲートドライバ２３に水平同期信
号を入力する。
【００５４】外部から入力された表示データは、コント
ローラ２４を通してデジタル信号でソースドライバ２２
へ上記表示データＤとして入力される。ソースドライバ
２２は、入力された表示データを時分割で内部にラッチ
し、その後、コントローラ２４から入力される上記水平
同期信号に同期してＤＡ変換を行う。そして、ＤＡ変換
によって得られた、階調表示用のアナログ電圧（階調表
示電圧）を、液晶駆動電圧出力端子１７ｔ（図９、後
述）から、ソース信号ライン３４（図６、後述）を介し
て、その液晶駆動電圧出力端子１７ｔに対応した、液晶
パネル２１の液晶表示素子（図示せず）へそれぞれ出力
する。
【００５５】図６に、上記液晶パネル２１の構成を示
す。液晶パネル２１には、画素電極３１、画素容量３
２、画素への電圧印加をオン・オフする素子としてのＴ
ＦＴ３３、ソース信号ライン３４、ゲート信号ライン３
５、対向電極２６が設けられている。なお、図中の領域
Ａは１画素分の液晶表示素子を示す。
【００５６】ソース信号ライン３４には、ソースドライ
バ２２（図５）から、表示対象の画素の明るさに応じた
階調表示電圧が与えられる。ゲート信号ライン３５に
は、ゲートドライバ２３（図５）から、図６において縦
方向に並んだＴＦＴ３３が順次オンするように走査信号
が与えられる。そして、オン状態のＴＦＴ３３を通し
て、該ＴＦＴ３３のドレインに接続された画素電極３１
にソース信号ライン３４の電圧が印加され、対向電極２
６との間の画素容量３２に蓄積されることによって、液
晶の光透過率が変化して、画素の表示が行われる。
【００５７】ここで、図７および図８に、上記液晶パネ
ル２１の液晶駆動波形の例を示す。図７および図８に
は、ソースドライバ２２の駆動波形ｐ２２ａ，ｐ２２
ｂ、ゲートドライバ２３の駆動波形ｐ２３ａ，ｐ２３
ｂ、対向電極２６の電位ｐ２６ａ，ｐ２６ｂ、画素電極
３１の電圧波形ｐ３１ａ，ｐ３１ｂをそれぞれ示してあ
る。また、液晶材料に印加される電圧は、画素電極３１
と対向電極２６との電位差であり、両図中には斜線で示
している。
【００５８】例えば、図７では、ゲートドライバ２３の
駆動波形ｐ２３ａにより、ＨｉｇｈレベルのときＴＦＴ
３３がオンし、ソースドライバ２２の駆動波形ｐ２２ａ
と対向電極２６の電位ｐ２６ａとの差が画素電極３１に
印加される。このあと、ゲートドライバ２３の駆動波形
ｐ２３ａはＬｏｗレベルとなり、ＴＦＴ３３はオフ状態
となる。このとき、画素では、画素容量３２があるた
め、電圧波形ｐ３１ａのように上述の電圧が維持され
る。また、図８は、図７の場合と比べて液晶材料への印
加電圧が低い場合であるが、この点を除き図７の場合と
同様に動作することを示している。
【００５９】このように、上記液晶表示装置２０では、
液晶パネル２１の液晶材料に印加する電圧をアナログ電
圧として変化させることにより、画素の光透過率をアナ
ログ的に変えて、多階調表示を実現している。したがっ
て、表示可能な階調数は、液晶材料に印加されるアナロ
グ電圧の選択肢の数により決定される。
【００６０】図９に、上記ソースドライバ２２のブロッ
ク図の一例を示す。入力されたデジタル信号の表示デー
タは、Ｒ（赤），Ｇ（緑），Ｂ（青）ごとの表示データ
ＤＲ，ＤＧ，ＤＢとなっており、この表示データは、一
旦、入力ラッチ回路１１にてラッチされたあと、スター
トパルスＳＰが入力されるとともにクロックＣＫにより
シフトするシフトレジスタ１２の動作に合わせて、時分
割でサンプリングメモリ１３に記憶され、その後、水平
同期信号（図示せず）に基づいてホールドメモリ１４に
一括転送される。Ｓはカスケード出力である。基準電圧
発生回路（基準電圧発生手段）１８は、参照電圧ＶＲに
基づき、各レベルの基準電圧を発生する。上記ホールド
メモリ１４の表示データは、レベルシフタ回路１５を通
して、選択回路（ＤＡ（デジタル−アナログ）変換回
路）１６へ送られ、そこで、上記基準電圧発生回路１８
からの各レベルの基準電圧を基にアナログ電圧に変換さ
れる。そして、出力回路であるボルテージフォロア回路
（電圧生成手段）１７により、液晶駆動電圧出力端子１
７ｔから、階調表示電圧として、各液晶表示素子（図示
せず。なお、図６の領域Ａ参照）へ出力される。
【００６１】ここで、上記の選択回路１６、ボルテージ
フォロア回路１７、基準電圧発生回路１８によって、上
記ＤＡ変換器１０が構成されている。そして、液晶表示
装置２０においては、このＤＡ変換器１０を用いて上記
のように液晶駆動回路を構成し、それによって、上述の
ように、上記液晶パネル２１に表示するデジタルデータ
（各色の表示データＤＲ，ＤＧ，ＤＢ）をＤＡ変換器１
０によりＤＡ変換して、各液晶表示素子に印加するよう
になっている。
【００６２】以下、図１から図４を参照しながら、上記
ＤＡ変換器１０について詳細に説明する。
【００６３】まず、図１を用いて、選択回路（選択手
段）１６、ボルテージフォロア回路（出力手段）１７、
基準電圧発生回路（基準電圧発生手段）１８の構成を説
明する。なお、上記回路以外にも、液晶表示での輝度調
整を行う回路を設けることもできる。
【００６４】図１に示した上記ＤＡ変換器１０は、６ビ
ットの表示データから６４階調表示に必要な６４通りの
アナログ電圧を出力する構成例である。なお、表示デー
タは、Ｂｉｔ５がＭＳＢであり、Ｂｉｔ０がＬＳＢであ
る。
【００６５】図１に示すように、上記ＤＡ変換器１０に
は、抵抗分圧回路による基準電圧発生回路１８が設けら
れている。すなわち、基準電圧発生回路１８は、複数の
抵抗素子を互いに接続し、これらの抵抗素子の間の接続
部から基準電圧を発生させる抵抗分圧回路である。この
基準電圧発生回路１８は、１６個の抵抗素子が直列に接
続された構成であり、その一方の端子には、液晶駆動電
圧の最大値（Ｖ64）が、別の端子には最小値（Ｖ0 ）の
電圧が入力される。これにより、各抵抗の端子からは、
１７通りの電圧（Ｖ0 ，Ｖ4 ，Ｖ8 ，…，Ｖ60，Ｖ64）
が、上記抵抗素子の抵抗値に応じた比率で発生すること
になる。なお、この１７通りの電圧は、液晶駆動電圧と
しては、４階調おきの電圧に相当するものである。
【００６６】つぎに、選択回路１６の回路構成および入
出力関係について説明する。
【００６７】図１に示すように、上記ＤＡ変換器１０に
は、３つの出力を持つ選択回路１６が設けられている。
この選択回路１６は、６ビットからなる表示データ（デ
ジタル表示信号）に従って、該当する電圧を、基準電圧
発生回路１８から入力された１７通りの電圧の中から、
１つもしくは２つの電圧を選択して出力するものであ
る。この選択回路１６は、例えばＭＯＳトランジスタや
トランスミッションゲート等のアナログスイッチによっ
て構成できる。そして、各スイッチは、２個のスイッチ
で１組のスイッチ対として構成され、６ビットの表示デ
ータに基づき、２つの入力信号の一方を選択して出力す
る。
【００６８】ここで、上記選択回路１６は、表示データ
のＢｉｔ５〜２（基準電圧選択ビット）に基づいて、電
圧レベルが隣接する２つの基準電圧を選択する基準電圧
選択回路１６ａ（基準電圧選択手段）（ＳＷ（５）〜Ｓ
Ｗ（２））と、表示データのＢｉｔ１，０（生成電圧選
択ビット）に基づいて、上記基準電圧選択回路１６ａで
選択された２つの基準電圧の間で補間電圧の電圧レベル
（すなわち、階調）を選択する生成電圧選択回路（生成
電圧選択手段）１６ｂ（ＳＷ（１），ＳＷ（０））とを
備えて構成されている。
【００６９】図１では、各スイッチ対をＳＷ（ｘ、ｙ）
のように表すこととする。ここで、ｘは図中の横の位置
を示すものであり、右から順に、０，１，２，…，５の
ように付され、Ｂｉｔの番号に一致する。また、ｙは図
中の縦の位置を示すものであり、下から順に、１，２，
…のように付される。また、１つのスイッチ対に含まれ
る２個のスイッチのうち、図中の上側のスイッチにＵ
を、下側のスイッチにＤをそれぞれ付して区別すること
とする。例えば、右から４個目、下から２個目のスイッ
チ対は、ＳＷ（３，２）のように表記される。また、そ
のスイッチ対のうちの上側のスイッチはＳＷ（３，２）
Ｕと表記され、下側のスイッチはＳＷ（３，２）Ｄと表
記される。
【００７０】また、右から所定個目のスイッチ対を総称
して、２つ目の数字を付さずに表記することとする。例
えば、右から４個目のスイッチ対は、ＳＷ（３，１），
ＳＷ（３，２），ＳＷ（３，３）であるが、これらは、
ＳＷ（３）のように総称される。また、右から所定個目
の全スイッチ対における上側のスイッチを総称して、２
つ目の数字を付さずに表記することとする。例えば、右
から４個目のスイッチ対のうちの上側のスイッチは、Ｓ
Ｗ（３，１）Ｕ，ＳＷ（３，２）Ｕ，ＳＷ（３，３）Ｕ
であるが、これらは、ＳＷ（３）Ｕのように総称され
る。下側についても同様である。
【００７１】各ビットにおけるスイッチの配置関係につ
いて説明する。
【００７２】６ビットの表示データのうち、Ｂｉｔ５
（ＭＳＢ）により動作するスイッチ対は、９組、すなわ
ちＳＷ（５，１）〜ＳＷ（５，９）からなっており、そ
れぞれは２個のスイッチＵとＤとで構成されている。
【００７３】ＳＷ（５，１）Ｄの一端にはＶ0 が、ＳＷ
（５，１）Ｕの一端にはＶ32が入力されている。また、
このＳＷ（５，１）ＤおよびＳＷ（５，１）Ｕの他の一
端は、互いに接続されて共通端子となっている。ＳＷ
（５，２）Ｄの一端にはＶ4 が、ＳＷ（５，２）Ｕの一
端にはＶ36が入力されている。また、このＳＷ（５，
２）ＤおよびＳＷ（５、２）Ｕの他の一端は、互いに接
続されて共通端子となっている。以下、同様に、ＳＷ
（５，ｎ）Ｄの一端にはＶ4(n-1)が、ＳＷ（５，ｎ）Ｕ
の一端にはＶ4(n-1)+32 が入力されている。また、この
ＳＷ（５，ｎ）ＤおよびＳＷ（５，ｎ）Ｕの他の一端
は、互いに接続されて共通端子となっている。なお、ｎ
＝１，２，…，９である。
【００７４】これらのスイッチ対ＳＷ（５）は連動して
おり、Ｂｉｔ５が「０」の時には、下側のスイッチであ
るＳＷ（５）Ｄが導通（ＯＮ）し、逆に、上側のスイッ
チであるＳＷ（５）Ｕが非導通（ＯＦＦ）となる。一
方、Ｂｉｔ５が「１」の時には、下側のスイッチである
ＳＷ（５）Ｄが非導通（ＯＦＦ）となり、逆に、上側の
スイッチであるＳＷ（５）Ｕが導通（ＯＮ）する。
【００７５】つぎに、Ｂｉｔ４により動作するスイッチ
対は、５組、すなわちＳＷ（４，１）〜ＳＷ（４，５）
からなっており、上記同様、それぞれは２個のスイッチ
ＵおよびＤで構成されている。
【００７６】ＳＷ（４，１）Ｄの一端にはＳＷ（５，
１）の共通端子が接続され、ＳＷ（４，１）Ｕの一端に
はＳＷ（５，５）の共通端子が接続されている。また、
このＳＷ（４，１）ＤおよびＳＷ（４，１）Ｕの他の一
端は、互いに接続されて共通端子となっている。以下、
同様に、ＳＷ（４，ｍ）Ｄの一端にはＳＷ（５，ｍ）の
共通端子が接続され、ＳＷ（４，ｍ）Ｕの一端にはＳＷ
（５，ｍ＋４）の共通端子が接続されている。また、こ
のＳＷ（４，ｍ）ＤおよびＳＷ（４，ｍ）Ｕの他の一端
は、互いに接続されて共通端子となっている。なお、ｍ
＝１，２，…，５である。
【００７７】これらのスイッチ対ＳＷ（４）は連動して
おり、Ｂｉｔ４が「０」の時には、下側のスイッチであ
るＳＷ（４）Ｄが導通（ＯＮ）し、逆に、上側のスイッ
チであるＳＷ（４）Ｕが非導通（ＯＦＦ）となる。一
方、Ｂｉｔ４が「１」の時には、下側のスイッチである
ＳＷ（４）Ｄが非導通（ＯＦＦ）となり、逆に、上側の
スイッチであるＳＷ（４）Ｕが導通（ＯＮ）する。
【００７８】つぎに、Ｂｉｔ３により動作するスイッチ
対は、３組、すなわちＳＷ（３，１）〜ＳＷ（３，３）
からなっており、上記同様、それぞれは２個のスイッチ
ＵおよびＤで構成されている。
【００７９】ＳＷ（３，１）Ｄの一端にはＳＷ（４，
１）の共通端子が接続され、ＳＷ（３，１）Ｕの一端に
はＳＷ（４，３）の共通端子が接続されている。また、
このＳＷ（３，１）ＤおよびＳＷ（３，１）Ｕの他の一
端は、互いに接続されて共通端子となっている。以下、
同様に、ＳＷ（３，ｋ）Ｄの一端にはＳＷ（４，ｋ）の
共通端子が接続され、ＳＷ（３，ｋ）Ｕの一端にはＳＷ
（４，ｋ＋２）の共通端子が接続されている。また、こ
のＳＷ（３，ｋ）ＤおよびＳＷ（３，ｋ）Ｕの他の一端
は、互いに接続されて共通端子となっている。なお、ｋ
＝１，２，３である。
【００８０】これらのスイッチ対ＳＷ（３）は連動して
おり、Ｂｉｔ３が「０」の時には、下側のスイッチであ
るＳＷ（３）Ｄが導通（ＯＮ）し、逆に、上側のスイッ
チであるＳＷ（３）Ｕが非導通（ＯＦＦ）となる。一
方、Ｂｉｔ３が「１」の時には、下側のスイッチである
ＳＷ（３）Ｄが非導通（ＯＦＦ）となり、逆に、上側の
スイッチであるＳＷ（３）Ｕが導通（ＯＮ）する。
【００８１】つぎに、Ｂｉｔ２により動作するスイッチ
対は、２組、すなわちＳＷ（２，１），ＳＷ（２，２）
からなっており、上記同様、それぞれは２個のスイッチ
ＵおよびＤで構成されている。
【００８２】ＳＷ（２，１）Ｄの一端にはＳＷ（３，
１）の共通端子が接続され、ＳＷ（２，１）Ｕの一端に
はＳＷ（３，２）の共通端子が接続されている。また、
このＳＷ（２，１）ＤおよびＳＷ（２，１）Ｕの他の一
端は、互いに接続されて共通端子となっている。
【００８３】また、ＳＷ（２，２）Ｄの一端にはＳＷ
（３，２）の共通端子が接続され、ＳＷ（２，２）Ｕの
一端にはＳＷ（３，３）の共通端子が接続されている。
また、このＳＷ（２，２）ＤおよびＳＷ（２，２）Ｕの
他の一端は、互いに接続されて共通端子となっている。
【００８４】言い換えれば、ＳＷ（２，ｊ）Ｄの一端に
はＳＷ（３，ｊ）の共通端子が接続され、ＳＷ（２，
ｊ）Ｕの一端にはＳＷ（３，ｊ＋１）の共通端子が接続
されている。また、このＳＷ（２，ｊ）ＤおよびＳＷ
（２，ｊ）Ｕの他の一端は、互いに接続されて共通端子
となっている。なお、ｊ＝１，２である。
【００８５】これらのスイッチ対ＳＷ（２）は連動して
おり、Ｂｉｔ２が「０」の時には、下側のスイッチであ
るＳＷ（２）Ｄが導通（ＯＮ）し、逆に、上側のスイッ
チであるＳＷ（２）Ｕが非導通（ＯＦＦ）となる。一
方、Ｂｉｔ２が「１」の時には、下側のスイッチである
ＳＷ（２）Ｄが非導通（ＯＦＦ）となり、逆に、上側の
スイッチであるＳＷ（２）Ｕが導通（ＯＮ）する。
【００８６】つぎに、Ｂｉｔ１により動作するスイッチ
対は、１組、すなわちＳＷ（１，１）からなっており、
上記同様、２個のスイッチＵおよびＤで構成されてい
る。
【００８７】ＳＷ（１，１）Ｄの一端にはＳＷ（２，
１）の共通端子が接続され、ＳＷ（１，１）Ｕの一端に
はＳＷ（２，２）の共通端子が接続されている。また、
このＳＷ（１，１）ＤおよびＳＷ（１，１）Ｕの他の一
端は、互いに接続されて共通端子となっており、さら
に、ボルテージフォロア回路１７の入力端子ＩＮ1 に接
続されている。
【００８８】このスイッチ対ＳＷ（１，１）は連動して
おり、Ｂｉｔ１が「０」の時には、下側のスイッチであ
るＳＷ（１，１）Ｄが導通（ＯＮ）し、逆に、上側のス
イッチであるＳＷ（１，１）Ｕが非導通（ＯＦＦ）とな
る。一方、Ｂｉｔ１が「１」の時には、下側のスイッチ
であるＳＷ（１，１）Ｄが非導通（ＯＦＦ）となり、逆
に、上側のスイッチであるＳＷ（１，１）Ｕが導通（Ｏ
Ｎ）する。
【００８９】最後に、Ｂｉｔ０（ＬＳＢ）により動作す
るスイッチ対は、１組すなわちＳＷ（０，１）からなっ
ており、上記同様、このスイッチ対は、２個のスイッチ
ＵおよびＤで構成されている。
【００９０】ＳＷ（０，１）Ｄの一端にはＳＷ（２，
１）の共通端子が接続され、ＳＷ（０，１）Ｕの一端に
はＳＷ（２、２）の共通端子が接続されている。また、
このＳＷ（０，１）ＤおよびＳＷ（０，１）Ｕの他の一
端は、互いに接続されて共通端子となっており、さら
に、ボルテージフォロア回路１７の入力端子ＩＮ2 に接
続されている。
【００９１】このスイッチ対ＳＷ（０，１）は連動して
おり、Ｂｉｔ１が「０」の時には、下側のスイッチであ
るＳＷ（０，１）Ｄが導通（ＯＮ）し、逆に、上側のス
イッチであるＳＷ（０，１）Ｕが非導通（ＯＦＦ）とな
る。一方、Ｂｉｔ１が「１」の時には、下側のスイッチ
であるＳＷ（０，１）Ｄが非導通（ＯＦＦ）となり、逆
に、上側のスイッチであるＳＷ（０，１）Ｕが導通（Ｏ
Ｎ）する。
【００９２】また、上記ＳＷ（２，１）の共通端子は、
上記のようにＳＷ（１，１）ＤおよびＳＷ（０，１）Ｄ
の一端に接続されるとともに、ボルテージフォロア回路
１７の入力端子ＩＮ3 にも接続されている。
【００９３】ここで、図４は、上記選択回路１６の動作
をまとめたものである。同図は、６ビットの表示データ
と、選択回路１６の出力（ＩＮ1 ，ＩＮ2 ，ＩＮ3 に入
力される電圧）およびボルテージフォロア回路１７の出
力電圧Ｖout （後述）との関係を表す。
【００９４】図４に示されるように、選択回路１６の出
力、すなわち、ボルテージフォロア回路１７の入力端子
（ＩＮ3 ，ＩＮ2 ，ＩＮ1 ）への入力電圧（ＶＩＮ3 ，
ＶＩＮ2 ，ＶＩＮ1 ）は、表示データの下位２ビット
（Ｂｉｔ１，Ｂｉｔ０）（生成電圧選択ビット）によっ
て、つぎのように整理できる。すなわち、表示データの
下位２ビットが（０，０）の時には入力端子（ＩＮ3 ，
ＩＮ2 ，ＩＮ1 ）へは（Ｖ4a，Ｖ4a，Ｖ4a）が、（０，
１）の時には（Ｖ4a，Ｖ4(a+1)，Ｖ4a）が、（１，０）
の時には（Ｖ4a，Ｖ4a，Ｖ4(a+1)）が、（１，１）の時
には（Ｖ4a，Ｖ4( a+1)，Ｖ4(a+1)）が入力される。ここ
で、ａは表示データの上位４ビット（Ｂｉｔ５〜Ｂｉｔ
２）（基準電圧選択ビット）で表される値であり、この
例では、ａ＝０，１，…，１５の値をとる。
【００９５】つづいて、ボルテージフォロア回路１７に
ついて説明する。
【００９６】このボルテージフォロア回路１７は、図４
に示したように、３つ入力端子（ＩＮ3 ，ＩＮ2 ，ＩＮ
1 ）への入力電圧（ＶＩＮ3 ，ＶＩＮ2 ，ＶＩＮ1 ）か
ら、以下の関係の出力電圧Ｖout を出力端子ＯＵＴより
出力するものである。
【００９７】Ｖout ＝（ＶＩＮ3 ＋ＶＩＮ2 ＋ＶＩＮ1
×２）／４ここで、上記のように、入力端子ＩＮ1 への
入力は２倍の重み付けがなされている。
【００９８】よって、ボルテージフォロア回路１７の入
出力関係は以下のとおりである。すなわち、入力電圧
（ＶＩＮ3 ，ＶＩＮ2 ，ＶＩＮ1 ）が、 （Ｖ4a，Ｖ4a，Ｖ4a）の時、Ｖout ＝Ｖ4a …（１） （Ｖ4a，Ｖ4(a+1)，Ｖ4a）の時、Ｖout ＝［Ｖ4a×３＋Ｖ4(a+1)］／４ …（２） （Ｖ4a，Ｖ4a，Ｖ4(a+1)）の時、Ｖout ＝［Ｖ4a×２＋Ｖ4(a+1)×２］／４ …（３） （Ｖ4a，Ｖ4(a+1)，Ｖ4(a+1)）の時、Ｖout ＝［Ｖ4a＋Ｖ4(a+1)×３］／４ …（４） が、出力電圧として出力されることになる。なお、入力
電圧（ＶＩＮ3 ，ＶＩＮ2 ，ＶＩＮ1 ）が、 （Ｖ4(a+1)，Ｖ4(a+1)，Ｖ4(a+1)）の時、Ｖout ＝Ｖ4(a+1) …（５） が、出力電圧として出力される。
【００９９】これは、表示データの基準電圧選択ビット
に基づいて、基準電圧発生回路１８（図１）が有する基
準電圧から選択された基準電圧Ｖ4aおよびＶ4(a+1)の電
圧間を均等に４分割する電圧レベルの電圧を線形補間に
よって生成して、基準電圧Ｖ 4aとＶ4(a+1)との間を補間
することを表している。例えば、ボルテージフォロア回
路１７は、ａ＝０とすると、Ｖ0 （式（１）に相当）と
Ｖ4 （式（５）に相当）との間を４分割する電圧とし
て、３つの電圧Ｖ1 ，Ｖ2 ，Ｖ3 （式（２），（３），
（４）に相当）を生成できる。そして、ボルテージフォ
ロア回路１７は、生成電圧選択回路１６ｂから入力電圧
（ＶＩＮ3 ，ＶＩＮ2 ，ＶＩＮ1 ）として供給された基
準電圧の組み合わせに応じて、電圧Ｖ0 ，Ｖ1 ，Ｖ2 ，
Ｖ3 の内の何れか一つを出力電圧Ｖout として出力す
る。
【０１００】このように、上記ボルテージフォロア回路
１７は、基準電圧Ｖ64からＶ0 の間にある１６区間（Ｖ
4(a+1)とＶ4aとの間（ａ＝０，１，…，１５））に、そ
れぞれ３つの電圧（補間電圧）を生成して補間すること
ができる。よって、この補間により、基準電圧Ｖ64から
Ｖ0 の間の抵抗分割により生成した１７の電圧レベルか
ら、６４階調表示に必要な６４通りのアナログ電圧を６
ビットの表示データ（４ビットの基準電圧選択ビット、
２ビットの生成電圧選択ビット）に基づいて出力するこ
とができる。
【０１０１】ここで、上記のような出力電圧Ｖout を出
力するためのボルテージフォロア回路１７の一例である
ボルテージフォロア回路（電圧生成手段）１７Ａについ
て説明する。
【０１０２】図２に示すように、上記ボルテージフォロ
ア回路１７Ａでは、ＩＮ1 （２つ共通），ＩＮ2 ，ＩＮ
3 は各々同相入力端子である。また、／ＩＮ1 （２つ共
通），／ＩＮ2 ，／ＩＮ3 は各々逆相入力端子であり互
いに接続されて共通になっている。
【０１０３】トランジスタＮ１〜Ｎ８は、Ｎ１とＮ２、
Ｎ３とＮ４、Ｎ５とＮ６、Ｎ７とＮ８が各々差動対を形
成するとともに、各々のソースが接続されて各々定電流
源として動作するトランジスタＮ９〜Ｎ１２を介して接
地されている。
【０１０４】トランジスタＮ９〜Ｎ１２は、各々の差動
対トランジスタの動作電流を供給するものであり、入力
端子Ｉｎｆからの入力電圧ＶＩｎｆにより各トランジス
タＮ９〜Ｎ１２に共通の電流が流れることになる。
【０１０５】トランジスタＮ１，Ｎ３，Ｎ５，Ｎ７のド
レインは互いに接続され、カレントミラー回路を構成し
ているＰチャンネルＭＯＳトランジスタＰ１のドレイン
と接続されている。一方、トランジスタＮ２，Ｎ４，Ｎ
６，Ｎ８のドレインは互いに接続され、前記カレントミ
ラー回路を構成しダイオード接続されているＰチャンネ
ルＭＯＳトランジスタＰ２のドレインと接続される。そ
して、トランジスタＰ１およびＰ２は、ソースが電源に
接続されている。
【０１０６】出力端子ＯＵＴが設けられており、これは
ＰチャンネルＭＯＳトランジスタＰ３と、これに動作電
流を供給する定電流源として動作するＮチャンネルＭＯ
ＳトランジスタＮ１３とで構成されている。
【０１０７】トランジスタＰ３のドレインはトランジス
タＮ１３を介して接地され、Ｐ３のソースは電源に接続
されている。また、トランジスタＮ２，Ｎ４，Ｎ６，Ｎ
８のゲートとトランジスタＰ３のドレインとは互いに接
続され、出力端子ＯＵＴとなっている。トランジスタＰ
３のゲートは、先述のトランジスタＰ１のドレインと接
続されている。また、トランジスタＮ１３のゲートは、
トランジスタＮ９〜Ｎ１２のゲートと共通である。
【０１０８】ここで、定電流源として動作するＮチャネ
ルＭＯＳトランジスタＮ９〜Ｎ１３の各々を流れる電流
は等しく、これをＩとする。また、差動対を形成するＮ
チャネルＭＯＳトランジスタＮ１〜Ｎ８の特性は似通っ
ており、全て同一の伝達コンダクタンスｇｍを持つ。
【０１０９】なお、上記トランジスタＮ１，Ｎ２，Ｎ９
による差動対と上記トランジスタＮ３，Ｎ４，Ｎ１０に
よる差動対の各々の同相入力端子が共通な入力端子ＩＮ
1 に接続されることにより、入力端子ＩＮ1 に入力され
る基準電圧（入力電圧ＶＩＮ 1 ）は入力端子ＩＮ2 およ
び入力端子ＩＮ3 に入力される基準電圧（入力電圧ＶＩ
Ｎ2 および入力電圧ＶＩＮ3 ）に対して２倍の重み付け
が行われている。
【０１１０】ここで、動作の説明を容易にするために、
まず、ボルテージフォロア回路１７Ａから出力回路（ト
ランジスタＰ３およびＮ１３）を切り離した状態につい
て説明する。
【０１１１】入力端子ＩＮ1 （２つ共通）には入力電圧
ＶＩＮ1 が入力され、一方、入力端子／ＩＮ1 （２つ共
通）には共通電圧Ｖｄが入力されているとすると、Ｎチ
ャネルＭＯＳトランジスタＮ１（Ｎ３も同じ）のドレイ
ン電流ｉ1 （ｉ3 も同じ）、およびＮ２（Ｎ４も同じ）
のドレイン電流ｉ2 （ｉ4 も同じ）は、次式で表わされ
る。
【０１１２】ｉ1 ＝ｉ3 ＝（Ｉ／２）＋ｇｍ（Ｖｄ−Ｖ
ＩＮ1 ）＝（Ｉ／２）＋ｇｍ・△ｖａ ｉ2 ＝ｉ4 ＝（Ｉ／２）−ｇｍ（Ｖｄ−ＶＩＮ1 ）＝
（Ｉ／２）−ｇｍ・△ｖａ ここで、△ｖａ＝Ｖｄ−ＶＩＮ1 同様に、入力端子ＩＮ2 には入力電圧ＶＩＮ2 が入力さ
れ、一方、入力端子／ＩＮ2 には共通電圧Ｖｄが入力さ
れているとすると、ＮチャネルＭＯＳトランジスタＮ５
のドレイン電流ｉ5 、およびＮ６のドレイン電流ｉ
6 は、次式で表わされる。
【０１１３】ｉ5 ＝（Ｉ／２）＋ｇｍ（Ｖｄ−ＶＩ
Ｎ2 ）＝（Ｉ／２）＋ｇｍ・△ｖｂ ｉ6 ＝（Ｉ／２）−ｇｍ（Ｖｄ−ＶＩＮ2 ）＝（Ｉ／
２）−ｇｍ・△ｖｂ ここで、△ｖｂ＝Ｖｄ−ＶＩＮ2 同様に、入力端子ＩＮ3 には入力電圧ＶＩＮ3 が入力さ
れ、一方、入力端子／ＩＮ3 には共通電圧Ｖｄが入力さ
れているとすると、ＮチャネルＭＯＳトランジスタＮ７
のドレイン電流ｉ7 、およびＮ８のドレイン電流ｉ
8 は、次式で表わされる。
【０１１４】ｉ7 ＝（Ｉ／２）＋ｇｍ（Ｖｄ−ＶＩ
Ｎ3 ）＝（Ｉ／２）＋ｇｍ・△ｖｃ ｉ8 ＝（Ｉ／２）−ｇｍ（Ｖｄ−ＶＩＮ3 ）＝（Ｉ／
２）−ｇｍ・△ｖｃ ここで、△ｖｃ＝Ｖｄ−ＶＩＮ3 これらの式より、能動負荷回路１７ｐを構成するＰチャ
ンネルＭＯＳトランジスタＰ１のドレイン電流ＩＬ1 、
およびＰチャンネルＭＯＳトランジスタＰ２のドレイン
電流ＩＬ2 は、それぞれ次式となる。
【０１１５】 ＩＬ1 ＝ｉ1 ＋ｉ3 ＋ｉ5 ＋ｉ7 ＝２Ｉ＋ｇｍ（△ｖａ＋△ｖａ＋△ｖｂ＋△ｖｃ） …（Ａ） ＩＬ2 ＝ｉ2 ＋ｉ4 ＋ｉ6 ＋ｉ8 ＝２Ｉ−ｇｍ（△ｖａ＋Δｖａ＋Δｖｂ＋△ｖｃ） …（Ｂ） 上記の式（Ａ），（Ｂ）より、ＩＬ1 およびＩＬ2 は、
４つの差動対の各々の差動増幅の結果を重畳した結果で
あることがわかる。そして、能動負荷回路１７ｐを構成
するトランジスタＰ１およびＰ２がカレントミラー回路
を構成していることから、この増幅回路が通常の増幅動
作を行っている動作範囲においては、この２つの負荷電
流ＩＬ1 とＩＬ2 は等しくなる。
【０１１６】よって、上記の式（Ａ）, （Ｂ）におい
て、ＩＬ1 ＝ＩＬ2 とおくと、次式が得られる。
【０１１７】△ｖａ＋△ｖａ＋△ｖｂ＋△ｖｃ＝０ すなわち、 （Ｖｄ−ＶＩＮ1）＋（Ｖｄ−ＶＩＮ1） ＋（Ｖｄ−ＶＩＮ2）＋（Ｖｄ−ＶＩＮ3）＝０ …（Ｃ） となる。
【０１１８】この式は、通常のオペアンプ回路のイマジ
ナリ・ショートの関係式を、本発明の回路に拡張した結
果を与える。なお、この関係は、図２の差動増幅回路
は、あらかじめ適当なバイアス状態で動作するよう設定
されており、その動作点付近において、小振幅信号を増
幅する通常の増幅動作範囲にあることを前提にしてい
る。
【０１１９】よって、上記の式（Ｃ）から、 Ｖｄ＝（ＶＩＮ1 ×２＋ＶＩＮ2 ＋ＶＩＮ3 ）／４ となる。
【０１２０】この式は、共通化された逆相入力端子の入
力電圧Ｖｄは、３つの同相入力端子ＩＮ1 ，ＩＮ2 ，Ｉ
Ｎ3 の入力電圧に対して、ＩＮ1 の入力電圧に２倍の重
み付けを行って求めた平均値を与えることを示してい
る。
【０１２１】そして、図２に示すボルテージフォロア回
路１７Ａは、差動増幅回路の共通化した逆相入力端子／
ＩＮ1 ，／ＩＮ2 ，／ＩＮ3 に、該差動増幅回路自身の
出力信号を帰還したものである。よって、図２のボルテ
ージフォロア回路１７Ａの出力電圧Ｖout は、次式のよ
うに表わされる。
【０１２２】 Ｖout ＝（ＶＩＮ1 ×２＋ＶＩＮ2 ＋ＶＩＮ3 ）／４ …（Ｄ） この式（Ｄ）は、３つの同相入力端子ＩＮ1 ，ＩＮ2 ，
ＩＮ3 の入力電圧の１つに２倍の重み付けを行って、３
つの入力電圧ＶＩＮ1 ，ＶＩＮ2 ，ＶＩＮ3 の平均値を
与えることを示している。
【０１２３】また、上記のような出力電圧Ｖout を出力
するためのボルテージフォロア回路１７の他の例である
ボルテージフォロア回路（電圧生成手段）１７Ｂについ
て説明する。
【０１２４】図３に示すように、上記ボルテージフォロ
ア回路１７Ｂは、上記ボルテージフォロア回路１７Ａ
（図２）と比較して、２倍の重み付けを行う差動対部
（トランジスタＮ１とＮ２，Ｎ３とＮ４）および定電流
源部（トランジスタＮ９，Ｎ１０）を変形して１つにま
とめた構成である。よって、動作は基本的に同じである
ため、説明は省略する。
【０１２５】以上のように、図２および図３で説明した
ボルテージフォロア回路１７Ａ，１７Ｂに、図４に示し
た表示データに対応した基準電圧の組（１つ、もしくは
隣接する２つの値）を入力することで、上記の式（１）
〜（４）の電圧を補間もしくはそのまま生成して出力電
圧Ｖout として出力できる。
【０１２６】すなわち、上記ボルテージフォロア回路１
７は、入力信号への重み付けを行う回路を備えており、
複数の同相入力端子に対して同時に異なる複数の電圧を
入力することで、異なる信号の重み付け平均を求めて出
力端子から出力するとともに、複数の同相入力端子に対
して同時に全て同じ電圧を入力することで、入力された
電圧と同じ電圧を出力端子から出力する。
【０１２７】よって、上記ボルテージフォロア回路１７
を使用したＤＡ変換器１０では、基準電圧発生回路１８
が発生した電圧に加えて、補間により生成した電圧を出
力することができるため、基準電圧発生回路１８で発生
させる電圧数を大幅に削減できる。
【０１２８】したがって、上記基準電圧発生回路１８を
構成する抵抗素子数を大幅に削減できる。そして、基準
電圧発生回路１８から出力される電圧数が減少したこと
で、基準電圧発生回路１８から電圧を選択する選択回路
１６のスイッチ素子数も大幅に減少させることができ
る。
【０１２９】さらに、上記選択回路１６は、液晶駆動出
力端子ごとに設けることから、選択回路１６の回路削減
は、液晶駆動回路のチップサイズの大幅な縮小を促し、
コスト低減を実現する。特にカラー表示の液晶駆動回路
の場合、液晶駆動出力端子は表示データＲ，Ｇ，Ｂそれ
ぞれの表示ごとに設ける必要である。それゆえ、液晶駆
動回路の中でも回路規模の大きい、この選択回路１６の
規模の削減は、チップサイズの大幅な縮小を可能とし、
これに伴うコスト削減に大きく寄与する。加えて、液晶
駆動回路ＩＣの縮小は、これを搭載する液晶表示装置の
小型化につながる。
【０１３０】それゆえ、今後、ますます強まるさらなる
画素数増加による高分解能化、ならびに多階調化を含め
た高品位な表示装置を実現し、この表示装置の携帯性の
追及からの小型化に対応するに当たり、本発明は絶大な
る効果を発揮するものである。
【０１３１】なお、本願出願人は、「特願平１０−３５
７９５３号（出願日：平成１０年１２月１６日）『ＤＡ
変換器およびそれを用いた液晶駆動装置』」において、
電圧が隣接する２つの基準電圧を選択し、該基準電圧の
平均値の電圧を生成して補間することによって、抵抗素
子やスイッチ素子の数を削減したＤＡ変換器を提案して
いる。具体的には、図１２に示すように、このＤＡ変換
器記１１０は、１レベルおきの電圧を発生する抵抗分圧
回路である基準電圧発生回路１１８と、１つあるいは隣
接する２つの基準電圧を選択する選択回路１１６と、１
つの基準電圧そのままの電圧あるいは２つの基準電圧の
平均値の電圧を生成して出力するボルテージフォロア回
路１１７とを備えている。
【０１３２】本実施の形態に係るＤＡ変換器１０（図
１）によれば、上記ＤＡ変換器記１１０（図１２）に対
しても、発生する必要のある基準電圧の数がほぼ半減す
る。そのため、基準電圧発生回路１８を構成する抵抗素
子数、および選択回路１６を構成するスイッチ素子数を
ほぼ半減させることができる。
【０１３３】なお、本実施の形態は本発明の範囲を限定
するものではなく、本発明の範囲内で種々の変更が可能
である。
【０１３４】例えば、本実施の形態では、Ｎビットのデ
ジタル信号に基づいて２N 通りのアナログ信号に変換す
るＤＡ変換器であって、ボルテージフォロア回路１７に
２倍（２1 ）の重み付け回路を１つ設けることにより、
２(N-1) ＋１通りのアナログ信号を基に、これらのアナ
ログレベルの間を補間したレベルを生成することで、２
N 通りのアナログレベルを発生するＤＡ変換器１０につ
いて説明した。
【０１３５】しかし、上記ＤＡ変換器１０は、ボルテー
ジフォロア回路１７に２m 倍（ｍ＝１，２，…）の重み
付けを行う回路を備えることで、２[N-(m+1)] ＋１通り
のアナログ電圧を基に、これらのアナログレベルの間を
補間して、２N 通りのアナログレベルを生成することが
できる。例えば、４倍（２2 ）の重み付け回路１つと、
２倍（２1 ）の重み付け回路１つとを付加することによ
り、Ｎビットのデジタル信号に基づいて２N 通りのアナ
ログ信号に変えるＤＡ変換器であって、２(N-3 ) ＋１通
りのアナログ電圧を基に、これらのアナログレベルの間
を補間したレベルを生成して、２N 通りのアナログレベ
ルを発生するＤＡ変換器を実現できる。さらに、ボルテ
ージフォロア回路１７は、８倍（２3 ）の重み付けを行
う回路を付加した回路構成も可能である。
【０１３６】この点、上記ボルテージフォロア回路１７
は、図２，図３に示した回路構成から明らかなように、
Ｑ倍（Ｑ＝２，３，…）の重み付けを行うには、該当す
る差動対部（図２ではトランジスタＮ１とＮ２，Ｎ３と
Ｎ４に相当）および定電流源部（図２ではトランジスタ
Ｎ９，Ｎ１０に相当）をＱ個並列に設置することで容易
に実現できる。
【０１３７】さらに、ボルテージフォロア回路１７にお
ける補間方法は、線形補間に限定されない。すなわち、
入力端子に付加する重み付けを変えることにより、線形
補間以外の補間電圧を発生する方法は、上記動作原理か
ら容易に導くことが可能である。
【０１３８】また、本実施の形態では、上記のように補
間を行うＤＡ変換器１０を液晶駆動回路に適用した例に
ついて説明したが、上記ＤＡ変換器１０は、他の半導体
装置および他の方式の表示駆動装置においても有効なも
のである。
【０１３９】最後に、本発明は、以下のように構成する
こともできる。
【０１４０】本発明に係るＤＡ変換器は、互いに異なる
基準電圧を発生し、Ｎビットのデジタル信号に従い前記
基準電圧に基づいて、２N 通りのアナログ信号に変える
ＤＡ変換器において、２[N-(m+1)] ＋１（ｍ＝１，２，
…）通りの互いに異なる基準電圧を発生する基準電圧発
生手段（基準電圧発生回路１８）と、前記デジタル信号
の入力を受けると、前記２[N-(m+1)] ＋１通りの基準電
圧の中から前記入力されたデジタル信号に対応した基準
電圧の組を選択し、その選択された組の各基準電圧を出
力する選択手段（選択回路１６）と、前記選択手段より
出力された基準電圧が入力され、その入力された基準電
圧に対して、２m 倍の重み付けを行う手段を含んで、前
記入力された基準電圧の平均値を出力する出力手段（ボ
ルテージフォロア回路１７）とを備えて構成されていて
もよい。
【０１４１】上記ＤＡ変換器は、Ｎビットのデジタル信
号に従い前記基準電圧に基づいて、２N 通りのアナログ
信号に変えるＤＡ変換器において、２(N-2) ＋１通りの
互いに異なる基準電圧を発生する基準電圧発生手段（基
準電圧発生回路１８）と、前記デジタル信号の入力を受
けると、前記２(N-2) ＋１通りの基準電圧の中から前記
入力されたデジタル信号に対応した基準電圧の組を選択
し、その選択された組の各基準電圧を出力する選択手段
（選択回路１６）と、前記選択手段より出力された基準
電圧が入力され、その入力された基準電圧に対して２倍
の重み付けを行う手段および１倍の重み付けを行う手段
を含んで、前記入力された基準電圧の平均値を出力する
出力手段（ボルテージフォロア回路１７）とを備えて構
成されていてもよい。
【０１４２】上記ＤＡ変換器は、前記基準電圧発生手段
が、複数の抵抗素子をお互いに接続し、これら抵抗素子
の間の接続部から複数の電圧を発生させる抵抗分圧回路
であってもよい。
【０１４３】上記ＤＡ変換器は、入力されたデジタル信
号に対応して電圧の組を選択し、その選択された組の各
基準電圧を出力する選択手段（選択回路１６）と、前記
選択手段により出力された基準電圧が複数の差動増幅回
路の差動入力端子に供給されるＤＡ変換器であって、差
動対の内の複数の入力端子が共通に接続され、基準電圧
をＱ倍に重み付けする手段（ボルテージフォロア回路１
７）を備えて構成されていてもよい。
【０１４４】本発明に係る液晶表示装置駆動装置は、上
記ＤＡ変換器を一部に含んでなるものであってもよい。
【０１４５】
【発明の効果】本発明のＤＡ変換器は、以上のように、
基準電圧を発生する基準電圧発生手段と、電圧レベルが
隣接する２つの上記基準電圧を、これら２つの基準電圧
の電圧レベルの間に出力電圧の電圧レベルを含むように
選択する基準電圧選択手段と、上記２つの基準電圧の電
圧レベルの間にあらかじめ設定されている複数の電圧レ
ベルから上記出力電圧の電圧レベルを選択する生成電圧
選択手段と、上記生成電圧選択手段によって選択された
上記電圧レベルの電圧を、上記２つの基準電圧に基づい
て上記出力電圧として生成する電圧生成手段とを具備す
る構成である。
【０１４６】それゆえ、上記ＤＡ変換器では、基準電圧
発生手段が発生する基準電圧に基づき、基準電圧発生手
段が発生していない電圧レベルの補間電圧をつくり出す
ことができる。その結果、基準電圧発生手段で発生した
電圧（基準電圧）に加え、基準電圧発生手段で発生させ
ていない他の電圧（補間電圧）をも、出力電圧として出
力することができる。さらに、上記ＤＡ変換器では、補
間電圧の電圧レベルを、隣接する基準電圧の間にあらか
じめ設定されている複数の電圧レベルから選択すること
ができる。
【０１４７】よって、上記ＤＡ変換器によれば、出力電
圧に必要な電圧レベルの一部を補間によって生成できる
ため、基準電圧発生手段で発生する電圧の数を、必要と
される電圧数よりも大幅に減らすことができる。したが
って、基準電圧発生手段の素子数および基準電圧選択手
段の素子数を、従来の技術に比べて著しく減少させるこ
とができるという効果を奏する。
【０１４８】それゆえ、上記ＤＡ変換器によれば、必要
とされる出力電圧数が増えても、抵抗やスイッチ等の回
路構成素子の数の急激な増加を抑えることができ、その
結果、製造コストの増大を抑えるとともに、小型化する
ことが可能となるという効果を奏する。
【０１４９】本発明のＤＡ変換器は、以上のように、さ
らに、上記基準電圧発生手段が、上記基準電圧を２A ＋
１（Ａ＝１，２，…）通りの電圧レベルで発生するもの
であり、上記デジタル信号が、上記２つの基準電圧を上
記基準電圧選択手段に対して指定するＡビットの基準電
圧選択ビットを含む構成である。
【０１５０】それゆえ、さらに、基準電圧発生手段によ
って２A ＋１（Ａ＝１，２，…）通りの基準電圧を発生
させ、デジタル信号のＡビット（基準電圧選択ビット）
によって基準電圧選択手段に対して上記２つの基準電圧
を２A 通りに指定することができる。したがって、基準
電圧発生手段およびデジタル信号を効率よく利用できる
という効果を奏する。
【０１５１】本発明のＤＡ変換器は、以上のように、さ
らに、上記電圧生成手段は、上記出力電圧を上記２つの
基準電圧に基づく線形補間によって生成するものであ
る。
【０１５２】それゆえ、さらに、電圧生成手段は、基準
電圧以外の電圧レベルの電圧を、基準電圧選択手段によ
って選択された上記２つの基準電圧に基づく線形補間に
よって生成する。よって、補間のための演算が単純であ
るため、電圧生成手段の実現が容易であるという効果を
奏する。また、液晶駆動装置に上記ＤＡ変換器を適用す
る場合に、線形補間は階調レベルに対応した電圧レベル
の生成に好適であるという効果を奏する。
【０１５３】本発明のＤＡ変換器は、以上のように、さ
らに、上記デジタル信号が、上記出力電圧の電圧レベル
を上記生成電圧選択手段に対して指定するＢ（Ｂ＝２，
３，…）ビットの生成電圧選択ビットを含み、上記電圧
生成手段が、上記２つの基準電圧の一方に対して２C 倍
（Ｃ＝１，２，…，Ｂ−１）の重み付けを行う重み付け
手段を備えている構成である。
【０１５４】それゆえ、さらに、デジタル信号のＢビッ
ト（生成電圧選択ビット）によって生成電圧選択手段に
対して出力電圧の電圧レベルを２B 通りに指定し、電圧
生成手段によって上記２つの基準電圧に基づき重み付き
平均を演算することにより２ B 通りに出力電圧を生成す
ることができる。
【０１５５】よって、上記ＤＡ変換器によれば、生成電
圧発生手段およびデジタル信号を効率よく利用できると
いう効果を奏する。また、補間のための演算が単純であ
るため、電圧生成手段の実現が容易であるという効果を
奏する。また、液晶駆動装置に上記ＤＡ変換器を適用す
る場合に、線形補間は階調レベルに対応した電圧レベル
の生成に好適であるという効果を奏する。
【０１５６】本発明のＤＡ変換器は、以上のように、さ
らに、上記デジタル信号が上記基準電圧選択ビットと上
記生成電圧選択ビットとからなり、かつ、上記生成電圧
選択ビットが２ビットである。
【０１５７】それゆえ、上記ＤＡ変換器によれば、出力
電圧に必要な電圧レベルの一部を補間によって生成でき
るため、基準電圧発生手段で発生する電圧の数を、必要
とされる電圧数よりも大幅に減らすことができる。した
がって、基準電圧発生手段の例えば抵抗素子の数、およ
び基準電圧選択手段の例えばスイッチ素子の数を、従来
の技術に比べて著しく減少させることができるという効
果を奏する。
【０１５８】本発明のＤＡ変換器は、以上のように、さ
らに、上記基準電圧発生手段が、複数の抵抗素子を互い
に接続し、これらの抵抗素子の間の接続部から上記基準
電圧を発生させる抵抗分圧回路である。
【０１５９】それゆえ、さらに、基準電圧発生手段は、
複数の抵抗素子を互いに接続し、これらの抵抗素子の間
の接続部から基準電圧を発生させる。したがって、抵抗
素子の抵抗値を自由に設定できるため、基準電圧の設定
の自由度を増大させることができるとともに、基準電圧
発生手段をより簡単な構成とすることができるという効
果を奏する。
【０１６０】また、本発明の液晶駆動装置は、以上のよ
うに、上記ＤＡ変換器を搭載した構成である。
【０１６１】それゆえ、上記ＤＡ変換器を搭載すること
によって、上記液晶駆動装置は、表示の多階調化および
高精細化を図っても、回路構成素子の数の急激な増加を
抑えることができ、その結果、製造コストの増大を抑え
るとともに、小型化することが可能になる。
【０１６２】よって、液晶駆動装置の中でも回路規模の
大きい、基準電圧選択手段の規模の削減は、チップサイ
ズの大幅な縮小を可能とし、これに伴うコスト削減に大
きく寄与する。加えて、液晶駆動装置の回路規模の縮小
は、これを搭載する液晶表示装置の小型化につながる。
したがって、色数増加のための多階調化および画素数増
加による高分解能化を含めて高品位な液晶表示装置を実
現することができるという効果を奏する。さらに、液晶
表示装置を小型化することがきるという効果を奏する。
【図面の簡単な説明】
【図１】本発明の一実施の形態に係るＤＡ変換器の構成
の概略を示す回路図である。
【図２】図１に示したＤＡ変換器のボルテージフォロア
回路の一例を示す回路図である。
【図３】図１に示したＤＡ変換器のボルテージフォロア
回路の他の例を示す回路図である。
【図４】図１に示したＤＡ変換器における表示データと
出力電圧との関係を示す説明図である。
【図５】図１に示したＤＡ変換器を備えた液晶表示装置
の構成の概略を示すブロック図である。
【図６】図５に示した液晶表示装置の液晶パネルの構成
を示す回路図である。
【図７】図５に示した液晶表示装置の液晶駆動波形を示
す説明図である。
【図８】図５に示した液晶表示装置の液晶駆動波形を示
す説明図である。
【図９】図５に示した液晶表示装置に設けられているソ
ースドライバの構成の概略を示すブロック図である。
【図１０】従来のＤＡ変換器の構成を示す回路図であ
る。
【図１１】図１０に示したＤＡ変換器の要部を示す回路
図である。
【図１２】従来のＤＡ変換器の構成を示す回路図であ
る。
【符号の説明】
１０ ＤＡ変換器 １６ａ 基準電圧選択回路（基準電圧選択手段） １６ｂ 生成電圧選択回路（生成電圧選択手段） １７，１７Ａ，１７Ｂ ボルテージフォロア回路（電圧
生成手段） １８ 基準電圧発生回路（基準電圧発生手段） Ｂｉｔ０，１ 生成電圧選択ビット Ｂｉｔ２〜５ 基準電圧選択ビット
フロントページの続き Ｆターム(参考） 2H093 NC03 NC24 NC26 NC49 ND06 ND42 ND49 ND52 ND53 ND54 5C006 AA22 AF83 BB15 BB16 BC13 BF25 BF43 FA43 FA51 FA56 5C080 AA10 BB05 DD22 DD27 EE29 FF11 JJ02 JJ03 JJ04 JJ05 5J022 AB02 BA06 CA08 CB02 CB07 CD02 CE08 CE09 CF08 CF09 CG01

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】電圧レベルが互いに異なる基準電圧を発生
    し、デジタル信号に従い上記基準電圧に基づいて出力電
    圧を出力することによって、上記デジタル信号をアナロ
    グ信号に変換するＤＡ変換器において、 上記基準電圧を発生する基準電圧発生手段と、 電圧レベルが隣接する２つの上記基準電圧を、これら２
    つの基準電圧の電圧レベルの間に上記出力電圧の電圧レ
    ベルを含むように選択する基準電圧選択手段と、 上記２つの基準電圧の電圧レベルの間にあらかじめ設定
    されている複数の電圧レベルから上記出力電圧の電圧レ
    ベルを選択する生成電圧選択手段と、 上記生成電圧選択手段によって選択された上記電圧レベ
    ルの電圧を、上記２つの基準電圧に基づいて上記出力電
    圧として生成する電圧生成手段とを具備することを特徴
    とするＤＡ変換器。
  2. 【請求項２】上記基準電圧発生手段が、上記基準電圧を
    ２A ＋１（Ａ＝１，２，…）通りの電圧レベルで発生す
    るものであり、 上記デジタル信号が、上記２つの基準電圧を上記基準電
    圧選択手段に対して指定するＡビットの基準電圧選択ビ
    ットを含むことを特徴とする請求項１に記載のＤＡ変換
    器。
  3. 【請求項３】上記電圧生成手段は、上記出力電圧を上記
    ２つの基準電圧に基づく線形補間によって生成するもの
    であることを特徴とする請求項２に記載のＤＡ変換器。
  4. 【請求項４】上記デジタル信号が、上記出力電圧の電圧
    レベルを上記生成電圧選択手段に対して指定するＢ（Ｂ
    ＝２，３，…）ビットの生成電圧選択ビットを含み、 上記電圧生成手段が、上記２つの基準電圧の一方に対し
    て２C 倍（Ｃ＝１，２，…，Ｂ−１）の重み付けを行う
    重み付け手段を備えていることを特徴とする請求項３に
    記載のＤＡ変換器。
  5. 【請求項５】上記デジタル信号が上記基準電圧選択ビッ
    トと上記生成電圧選択ビットとからなり、かつ、上記生
    成電圧選択ビットが２ビットであることを特徴とする請
    求項４に記載のＤＡ変換器。
  6. 【請求項６】上記基準電圧発生手段は、複数の抵抗素子
    を互いに接続し、これらの抵抗素子の間の接続部から上
    記基準電圧を発生させる抵抗分圧回路であることを特徴
    とする請求項１から５の何れか１項に記載のＤＡ変換
    器。
  7. 【請求項７】請求項１から６の何れか１項に記載のＤＡ
    変換器を搭載したことを特徴とする液晶駆動装置。
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