JP4627078B2 - デジタルアナログ変換回路とデータドライバ及び表示装置 - Google Patents

Description

本発明は、デジタルアナログ変換回路とデータドライバ及びそれを用いた表示装置に関する。

近時、表示装置は、薄型、軽量、低消費電力を特徴とする液晶表示装置（ＬＣＤ）が幅広く普及し、携帯電話機（モバイルフォン、セルラフォン）やＰＤＡ（パーソナルデジタルアシスタント）、ノートＰＣ等のモバイル機器の表示部に多く利用されてきた。しかし最近では液晶表示装置の大画面化や動画対応の技術も高まり、モバイル用途だけでなく据置型の大画面表示装置や大画面液晶テレビも実現可能になってきている。これらの液晶表示装置としては、高精細表示が可能なアクティブマトリクス駆動方式の液晶表示装置が利用されている。

はじめに、図２１を参照して、アクティブマトリクス駆動方式の液晶表示装置の典型的な構成について概説しておく。なお、図２１には、液晶表示部の１画素に接続される主要な構成が、等価回路によって模式的に示されている。

一般に、アクティブマトリクス駆動方式の液晶表示装置の表示部９６０は、透明な画素電極９６４及び薄膜トランジスタ（ＴＦＴ）９６３をマトリックス状に配置した半導体基板（例えばカラーＳＸＧＡパネルの場合、１２８０×３画素列×１０２４画素行）と、面全体に１つの透明な電極９６７を形成した対向基板と、これら２枚の基板を対向させて間に液晶を封入した構造からなる。液晶は容量性を有し、画素電極９６４と電極９６７との間に容量９６５をなす。また、液晶の容量性を補助するための補助容量９６６を更に備えることが多い。

上記液晶表示装置は、スイッチング機能を持つＴＦＴ９６３のオン・オフを走査信号により制御し、ＴＦＴ９６３がオンとなるときに、映像データ信号に対応した階調信号電圧が画素電極９６４に印加され、各画素電極９６４と対向基板電極９６７との間の電位差により液晶の透過率が変化し、ＴＦＴ９６３がオフとされた後も該電位差を液晶容量９６５及び補助容量９６６で一定期間保持することで画像を表示するものである。

半導体基板上には、各画素電極９６４へ印加する複数のレベル電圧（階調信号電圧）を送るデータ線９６２と、走査信号を送る走査線９６１とが格子状に配線され（上記カラーＳＸＧＡパネルの場合、データ線は１２８０×３本、走査線は１０２４本）、走査線９６１及びデータ線９６２は、互いの交差部に生じる容量や対向基板電極との間に挟まれる液晶容量等により、大きな容量性負荷となっている。

なお、走査信号はゲートドライバ９７０より走査線９６１に供給され、また各画素電極９６４への階調信号電圧の供給はデータドライバ９８０よりデータ線９６２を介して行われる。またゲートドライバ９７０及びデータドライバ９８０は、表示コントローラー９５０によって制御され、それぞれ必要なクロックＣＬＫ、制御信号等が表示コントローラー９５０より供給され、映像データは、データドライバ９８０に供給される。なお現在では、映像データはデジタルデータが主流となっている。電源回路９４０は、ゲートドライバ９７０、データドライバ９８０に駆動電源を供給する。

１画面分のデータの書き換えは、１フレーム期間（１／６０・秒）で行われ、各走査線で１画素行毎（ライン毎）、順次、選択され、選択期間内に、各データ線より階調信号電圧が供給される。

ゲートドライバ９７０は、少なくとも２値の走査信号を供給すればよいのに対し、データドライバ９８０は、データ線を階調数に応じた多値レベルの階調信号電圧で駆動することが必要とされる。このため、データドライバ９８０は、映像データを階調信号電圧に変換するデコーダと、その階調信号電圧をデータ線９６２に増幅出力する演算増幅器を含むデジタルアナログ変換回路（ＤＡＣ）を備えている。

携帯電話端末、ノートＰＣ、モニタ、液晶ＴＶ等において、高画質化（多色化）が進んでいる。少なくともＲＧＢ各６ビット映像データ（２６万色）、さらには８ビット映像データ（２６８０万色）以上の需要が高まっている。

このため、多ビット映像データに対応した階調信号電圧を出力するデータドライバは、多階調電圧出力とともに、階調に対応した非常に高精度な電圧出力が求められるようになってきている。多階調電圧に対応して発生する参照電圧（基準電圧）を増大させると、参照電圧発生回路の素子数、入力映像信号に対応した参照電圧を選択するデコーダ回路のスイッチトランジスタの素子数を増大させることになる。

後記特許文献１には、内挿技術を利用して、参照電圧数及びスイッチトランジスタ数を削減する技術が提案されている。図２３は、特許文献１（図１０）に開示されるデータドライバのデジタルアナログ変換回路の選択回路の構成を示す図である。この構成は、２入力の出力アンプ回路（内挿アンプ）を用いる。内挿アンプには、ＯＵＴ１（Ｖｎ）、ＯＵＴ２（Ｖｎ＋２）が入力され、２つの入力を１：１に内分した電圧を出力する。入力８ビットを６ビットと２ビットに分割し、６ビットの信号をデコードするデコーダにトーナメント方式のデコーダ（トーナメント１、２、３）を用いている。８ビットの表示データについて、６ビット（Ｄ０Ｐ、Ｄ０Ｎ、Ｄ１Ｐ、Ｄ１Ｎ、Ｄ２Ｐ、Ｄ２Ｎ、Ｄ３Ｐ、Ｄ３Ｎ、Ｄ４Ｐ、Ｄ４Ｎ、Ｄ５Ｐ、Ｄ５Ｎ）の入力階調を次の３つのブロック（Ａ、Ｂ、Ｃ）に分割する。

Ｖ（０）、Ｖ（８）、・・・Ｖ（０＋８ｎ）、・・・Ｖ（２４８）、Ｖ（２５６）を、トーナメント１でデコードする。Ｖ（２）、Ｖ（６）、Ｖ（２＋４ｎ）、・・・Ｖ（２５０）、Ｖ（２５４）をトーナメント２でデコードする。Ｖ（４）、Ｖ（４＋８ｎ）、・・・、Ｖ（２５２）をトーナメント３でデコードする。

トーナメント１、トーナメント２およびトーナメント３で６ビット入力の第１のデコーダ（１ｓｔデコーダ）を構成する。

第１のデコーダの出力ＶＡ、ＶＢ、ＶＣはＤ０Ｎ、Ｄ０Ｐを切換え信号とする選択回路を通して２ビット（Ｄ６Ｐ、Ｄ６Ｎ、Ｄ７Ｐ、Ｄ７Ｎ）の第２のデコーダ（２ｎｄデコーダ）に入力され、２つの出力ＯＵＴ１（Ｖｎ）、ＯＵＴ２（Ｖｎ＋２）を得ている。なお、Ｄ０Ｎ、Ｄ０Ｐは、１ｓｔデコーダと２ｎｄデコーダの両方に入力されている。

選択回路は、トーナメント１、２、３の出力ＶＡ、ＶＢ、ＶＣのそれぞれから１つの出力を選択して、第２デコーダに入力する。

第２デコーダの２つの出力ＯＵＴ１（Ｖｎ）、ＯＵＴ２（Ｖｎ＋２）は、不図示の２入力の出力アンプ回路（内挿アンプ）に入力される。

この回路は、内挿アンプを用いて、参照電圧（階調電圧）の数を約１／２とするものである。

図２４（Ａ）は、図２３におけるトーナメント１の構成を示す図であり、図２４（Ｂ）はトーナメント３の構成を示す図である。図２４（Ａ）において、トーナメント１では、階調電圧０＋８ｎ（Ｖ００、Ｖ０８、Ｖ１６、・・・Ｖ２４８、Ｖ２５６）を入力し、６ビットの表示データ（Ｄ０Ｐ、Ｄ０Ｎ、Ｄ１Ｐ、Ｄ１Ｎ、Ｄ２Ｐ、Ｄ２Ｎ、Ｄ３Ｐ、Ｄ３Ｎ、Ｄ４Ｐ、Ｄ４Ｎ、Ｄ５Ｐ、Ｄ５Ｎ）をデコードして出力ＶＡを得る。トーナメント２では、階調電圧２＋４ｎ（２、６、１０、１４、・・・２５０、２５４）を入力し、６ビットの表示データ（Ｄ０Ｐ、Ｄ０Ｎ、Ｄ１Ｐ、Ｄ１Ｎ、Ｄ２Ｐ、Ｄ２Ｎ、Ｄ３Ｐ、Ｄ３Ｎ、Ｄ４Ｐ、Ｄ４Ｎ、Ｄ５Ｐ、Ｄ５Ｎ）をデコードして出力ＶＢを得る。トーナメント３では、階調電圧４＋８ｎ（Ｖ０４、Ｖ１２、Ｖ２０、・・・Ｖ２４４、Ｖ２５２）を入力し、５ビットの表示データ（Ｄ１Ｐ、Ｄ１Ｎ、Ｄ２Ｐ、Ｄ２Ｎ、Ｄ３Ｐ、Ｄ３Ｎ、Ｄ４Ｐ、Ｄ４Ｎ、Ｄ５Ｐ、Ｄ５Ｎ）をデコードして出力ＶＣを得る。

なお、データドライバは、通常、液晶の劣化を防ぐため、液晶パネルの対向基板電極の電圧ＶＣＯＭに対して、正と負の電圧を交互に印加する交流駆動が行われる。そのため、正極駆動と負極駆動の階調電圧信号が出力される。図２２（Ａ）は、ノーマリホワイトの液晶における印加電圧と透過率の関係を示す図である。図２２（Ｂ）は、図２２（Ａ）の特性をもつ液晶を駆動する液晶表示装置の階調とデータドライバの出力電圧（液晶の印加電圧）の関係を示す図である。図２２（Ｂ）では、０階調で液晶印加電圧が最も高いとき、透過率が最も低く（黒表示）、階調が上がるにつれて液晶印加電圧が低下し、透過率は上昇し、白表示に近づく。液晶印加電圧と透過率の関係及び階調とデータドライバの出力電圧の関係は、図２２（Ａ）、（Ｂ）に示すように非線形な特性になっている。正極駆動におけるデータドライバの出力電圧は、例えば、階調２５５（８ビット）に対応したＶＣＯＭから階調０に対応した高位側電源電圧ＶＤＤまでの範囲とされ、負極駆動では、データドライバの出力電圧は、階調２５５に対応してＶＣＯＭから階調０に対応した低位側電源電圧（負電源電圧）ＶＳＳまでの範囲とされる。

特開２００１−０３４２３４号公報 特開２０００−１８３７４７号公報 特開２００２−０４３９４４号公報

液晶テレビ等の普及により、多階調化が進み（８乃至１０ビット以上）、デコード回路の面積増により、ドライバのコスト増大を招いている。

図２３、図２４に示したように、特許文献１に開示されたデータドライバのデジタルアナログ変換回路の構成は、参照電圧の数を必要とされる個数の１／２とし、スイッチ数の削減を図る構成であるが、トーナメント１はＶ（０＋８ｎ）（ｎ＝０、１、・・・、３２）の３３個の参照電圧を入力し６ビットでデコードし、トーナメント２はＶ（２＋４ｎ）（ｎ＝０、１、・・・、６３）の６４個の参照電圧を入力し６ビットでデコードし、トーナメント３はＶ（４＋８ｎ）（ｎ＝０、１、３１）の３２個の参照電圧を入力し５ビットでデコードする構成とされ、トーナメント１、２のそれぞれの構成が相違している。また、トーナメント１、３は、８倍の参照電圧の組み合わせ（Ｖ（０＋８ｎ）、Ｖ（４＋８ｎ））、トーナメント２は４倍の参照電圧の組み合わせ（Ｖ（２＋４ｎ））を入力するという制約が課せられている。したがって、トーナメント１、２、トーナメント３の構成が、８の倍数の組み合わせ、４の倍数の組み合わせから外れると、異なる構成としなければならない。この場合、多ビットＤＡＣでは、回路が複雑化する。

またトーナメント１、２の各々からＶＡ、ＶＢを介してＯＵＴ１（Ｖｎ）又はＯＵＴ２（Ｖｎ＋２）に到るパスには、入力８ビットに対して、スイッチが９段直列に挿入されている。直列に挿入されるスイッチの段数が増えると、スイッチのオン抵抗が無視できなくなる。選択する参照電圧によりスイッチのオン抵抗は異なるが、そのオン抵抗の差が増大すると、画質に与える影響も無視できない。また、スイッチのオン抵抗を下げるためにスイッチサイズを大きくすると、デコーダ面積が増大するという問題が生じる。

したがって、本発明の目的は、入力デジタル信号の多ビット化に対して、参照電圧数の増大を抑止し、高分解能を実現しながら、スイッチのオン抵抗の増大を抑止するデジタルアナログ変換回路を提供することにある。

また、本発明の他の目的は、多ビット化に対して参照電圧の数の増大を抑制し、省面積（低コスト）を実現可能とし、画質の向上を図るデータドライバを提供することにある。

本発明の他の目的は、上記データドライバを用いることにより、画質の向上を図り、低消費電力、コスト低減を可能とする表示装置を提供することにある。

本願で開示される発明は、前記課題を解決するため、概略以下の構成とされる。

本発明の１つの側面(アスペクト)に係るデジタルアナログ変換回路は、第１の電圧を電圧範囲の一端とし、相隣る参照電圧が２×単位電圧分、離間している所定個の第１の参照電圧群と、
前記第１の電圧から単位電圧離間した電圧を電圧範囲の一端とし、相隣る参照電圧が互いに２×単位電圧、離間している所定個の第２の参照電圧群と、
前記第１の電圧から２×単位電圧離間した電圧を電圧範囲の一端とし、相隣る参照電圧が互いに２×単位電圧、離間している所定個の第３の参照電圧群と、
前記第１の参照電圧群の電圧範囲の一端の電圧から、入力デジタル信号で指定される前記第１の参照電圧群における所定番目の参照電圧を選択する第１の選択回路と、
前記第２の参照電圧群の電圧範囲の一端の電圧から、前記入力デジタル信号で指定される前記第２の参照電圧群における前記所定番目の参照電圧を選択する第２の選択回路と、
前記第３の参照電圧群の電圧範囲の一端の電圧から、前記入力デジタル信号で指定される前記第３の参照電圧群における前記所定番目の参照電圧を選択する第３の選択回路と、
前記第１乃至第３の選択回路でそれぞれ選択された電圧を受け、重複も含めて予め定められた所定個を選択して出力する第４の選択回路と、
前記第４の選択回路で選択された所定個の電圧を受け前記所定個の電圧に所定の演算を施した結果を出力する演算回路と、
を備え、
前記第１乃至第３の選択回路は同一構成とされ、
前記第１乃至第３の選択回路で選択された参照電圧は互いに単位電圧離間している。

本発明の１つの側面に係るデジタルアナログ変換回路は、第１乃至第（２×ｈ＋１）（ただし、ｈは所定の正整数）の参照電圧について、
（２×ｊ−１）番目の（ただし、ｊは１乃至ｈ所定の正整数）のｈ個の参照電圧からなる第１の参照電圧群と、
（２×ｊ）番目のｈ個の参照電圧からなる第２の参照電圧群と、
（２×ｊ＋１）番目のｈ個の参照電圧からなる第３の参照電圧群と、
にグループ化し、
前記第１の参照電圧群を受け入力デジタル信号に基づき第１の参照電圧を選択する第１の選択回路と、
前記第２の参照電圧群を受け前記入力デジタル信号に基づき第２の参照電圧を選択する第２の選択回路と、
前記第３の参照電圧群を受け前記入力デジタル信号に基づき第３の参照電圧を選択する第３の選択回路と、
前記第１乃至第３の選択回路でそれぞれ選択された参照電圧を受け、入力デジタル信号に基づき、重複も含めて少なくとも２個を選択して出力する第４の選択回路と、
前記第４の選択回路で選択された少なくとも２個の参照電圧を受け少なくとも２個の参照電圧の演算結果を出力する増幅回路と、
を備え、
前記第１乃至第３の選択回路は同一構成とされる。

本発明において、前記第１乃至第３の選択回路には前記入力デジタル信号の最上位ビットを含む所定の上位ビットが入力され、前記第４の選択回路には前記入力デジタル信号の最下位ビットを含む所定の下位ビットが入力される。本発明において、前記所定の上位ビットと前記所定の下位ビットは互いに重複するビットを含まない構成とされる。

本発明において、前記入力デジタル信号の所定の上位ビットのうち所定のビットフィールドを入力してデコードするプリデコーダを備え、前記第１乃至第３の選択回路には、前記プリデコーダでデコードされた信号と前記入力デジタル信号の所定の上位ビットのうち所定のビットフィールドを除くビット信号が入力される。

本発明において、前記増幅回路が、前記第４の選択回路で選択された少なくとも２個の参照電圧を内挿した電圧、又は、前記２個の参照電圧の一方を出力する。前記第４の選択回路で選択された少なくとも２個の参照電圧が同一の（重複する）場合、前記増幅回路は、同一の該参照電圧を出力する。

本発明において、前記増幅回路が、前記第４の選択回路で選択された２個の参照電圧を含めて少なくとも第１、第２の入力端子に受け、前記第１、第２の入力端子の電圧を内挿した電圧、又は、前記２個の参照電圧の一方を出力する。前記第４の選択回路で選択された少なくとも２個の参照電圧が同一の（重複する）場合、前記増幅回路は、同一の該参照電圧を出力する。

本発明において、前記増幅回路が、前記第４の選択回路で選択された２個の参照電圧を重複も含めて第１、第２、第３の入力端子に受け、前記第１、第２、第３の入力端子の電圧を所定の係数で重み付け演算した電圧を出力する。前記第４の選択回路で選択された少なくとも２個の参照電圧が同一の（重複する）場合、前記増幅回路は、同一の該参照電圧を出力する。

本発明において、前記第１乃至第（２×ｈ＋１）の参照電圧の電圧範囲と異なる第１の電圧範囲の参照電圧群を備え、前記第１の電圧範囲の参照電圧群を入力し前記入力デジタル信号に応じて２つの電圧を選択する第５の選択回路を備えている。本発明において、前記第１乃至第（２×ｈ＋１）の参照電圧の電圧範囲、第１の電圧範囲と異なる第２の電圧範囲の参照電圧群を備え、前記第２の電圧範囲の参照電圧群を入力し前記入力デジタル信号に応じて２つの電圧を選択する第６の選択回路を備えている。

本発明において、前記第１乃至第（２×ｈ＋１）の参照電圧に対して、前記入力デジタル信号の値に対応して、４×ｈのレベルの電圧を出力する。

本発明において、前記第１乃至第（２×ｈ＋１）の参照電圧に対して、前記入力デジタル信号の値に対応して、８×ｈのレベルの電圧を出力する。

本発明において、ｈが２＾ｍ−１＜ｈ≦２＾ｍ（＾は冪乗を表す）の場合、前記第１乃至第３の選択回路には入力デジタル信号の上位ｍビットが入力され、ｈ個の参照電圧の１つを選択する。

本発明において、前記第４の選択回路は、前記第１乃至第３の選択回路で選択された３個の参照電圧のうち２つを重複も含めて、前記入力デジタル信号の下位２ビットで選択する。

本発明によれば、入力映像信号に対応した入力デジタル信号を受け、前記入力デジタル信号に対応した電圧を出力する、本発明に係るデジタルアナログ変換回路を備え、前記入力デジタル信号に対応した電圧でデータ線を駆動するデータドライバが提供される。

本発明によれば、データ線と走査線の交差部に画素スイッチと表示素子を含む単位画素を備え、前記走査線でオンとされた画素スイッチを介して前記データ線の信号が表示素子に書き込まれる表示装置であって、
前記データ線を駆動するデータドライバとして、前記データドライバを備えた表示装置が提供される。

本発明によれば、一の方向に互いに平行に延在された複数本のデータ線と、
前記一の方向に直交する方向に互いに平行に延在された複数本の走査線と、
前記複数本のデータ線と前記複数本の走査線の交差部にマトリクス状に配置された複数の画素電極と、
を備え、
前記複数の画素電極のそれぞれに対応して、ドレイン及びソースの一方の入力が対応する前記画素電極に接続され、
前記ドレイン及びソースの他方の入力が対応する前記データ線に接続され、ゲートが対応する前記走査線に接続されている、複数のトランジスタを有し、
前記複数の走査線に対して走査信号をそれぞれ供給するゲートドライバと、
前記複数のデータ線に対して入力データに対応した階調信号をそれぞれ供給するデータドライバと、
を備え、前記データドライバは前記データドライバよりなる。

本発明のデジタルアナログ変換回路によれば、多ビット化に対して参照電圧の数の増大を抑制することができる。

また、本発明のデータドライバによれば、多ビット化に対して参照電圧の数の増大を抑制し、省面積（低コスト）を実現可能とし、画質の向上を図ることができる。

さらに、本発明の表示装置によれば、上記データドライバを用いることにより、画質の向上を図り、低消費電力、コスト低減を可能としている。

上記した本発明についてさらに詳細に説述すべく添付図面を参照して以下に説明する。図１は、本発明の一実施例のデジタルアナログ変換回路（ＤＡＣ）の構成を示す図である。特に制限されないが、図１に示すデジタルアナログ変換回路は、増幅回路と組み合わせることで、液晶表示パネル等のデータ線を駆動するデータドライバに適用して好適とされる。

図１を参照すると、本実施例のデジタルアナログ変換回路においては、不図示の参照電圧発生回路から出力される第１乃至第（２×ｈ＋１）（ただし、ｈは所定の正整数）の参照電圧Ｖｒ１〜Ｖｒ（２×ｈ＋１）（ただし、Ｖｒ１＜Ｖｒ２、・・・・＜Ｖｒ（２ｈ）＜Ｖｒ（２ｈ＋１））について、（２×ｊ−１）番目（ただし、ｊは１〜ｈの所定の正整数）のｈ個の参照電圧からなる第１の参照電圧グループ２１と、（２×ｊ）番目のｈ個の参照電圧からなる第２の参照電圧グループ２２と、（２×ｊ＋１）番目のｈ個の参照電圧からなる第３の参照電圧グループ２３とにグループ化されている。そして、参照電圧を入力デジタル信号に基づき選択するデコーダ１０と、増幅回路３０と、を備えている。なお、第１乃至第（２×ｈ＋１）の参照電圧Ｖｒ１〜Ｖｒ（２×ｈ＋１）は、後述される図２０の参照電圧発生回路２０から出力される。

デコーダ１０は、
（ａ）第１の参照電圧グループ２１のｈ個の参照電圧Ｖｒ１、Ｖｒ３、…、Ｖｒｋ、…、Ｖｒ（２ｈ−１）を受け、入力デジタル信号の第１のビットグループ（Ｄｎ〜Ｄ（ｍ−１））に基づき１つの参照電圧Ｖｒｋを選択する第１のサブデコーダ（本発明の第１の選択回路）１１_１と、
（ｂ）第２の参照電圧グループ２２のｈ個の参照電圧Ｖｒ２、Ｖｒ４、…、Ｖｒ（ｋ＋１）、…、Ｖｒ（２ｈ）を受け、入力デジタル信号の第１のビットグループ（Ｄｎ〜Ｄ（ｍ−１））に基づき１つの参照電圧Ｖｒ（ｋ＋１）を選択する第２のサブデコーダ（本発明の第２の選択回路）１１_２と、
（ｃ）第３の参照電圧グループ２３のｈ個の参照電圧Ｖｒ３、Ｖｒ５、…、Ｖｒ（ｋ＋２）、…、Ｖｒ（２ｈ＋１）を受け、入力デジタル信号の第１のビットグループ（Ｄｎ〜Ｄ（ｍ−１））に基づき１つの参照電圧Ｖｒ（ｋ＋２）を選択する第３のサブデコーダ（本発明の第３の選択回路）１１_３と、
（ｄ）第１、第２、第３のサブデコーダ１１_１、１１_２、１１_３でそれぞれ選択された参照電圧Ｖｒｋ、Ｖｒ（ｋ＋１）、Ｖｒ（ｋ＋２）を受け、入力デジタル信号の第２のビットグループ（Ｄ０〜Ｄ（ｎ−１））に基づき、重複も含めて少なくとも２個Ｖｏ１、Ｖｏ２を選択して出力する第４のサブデコーダ（本発明の第４の選択回路）１３と、
を備えている。

本実施例において、（２ｈ＋１）個の参照電圧Ｖｒ１、Ｖｒ２、Ｖｒ３、…、Ｖｒ（２ｈ）、Ｖｒ（２ｈ＋１）に関して、第１乃至第３の参照電圧グループ２１、２２、２３への分割において、第１、第３の参照電圧グループ２１、２３のｊ番目（ｊ＝１〜ｈ）の参照電圧Ｖｒ（２ｊ−１）、Ｖｒ（２ｊ＋１）は、互いに２つの参照電圧の間隔（電位差）分ずれており、第２の参照電圧グループ２２のｊ番目の電圧Ｖ（２ｊ）は、第１の参照電圧グループ２１と第３の参照電圧グループ２３のｊ番目の参照電圧Ｖｒ（２ｊ−１）、Ｖｒ（２ｊ＋１）の中間の参照電圧とされる。

本実施例において、第１〜第３のサブデコーダ１１_１〜１１_３は、同一構成とされ（本明細書および添付図面では添字を省略し参照符号１１で参照される場合もある）、ｍビットの入力デジタル信号のうち第１のビットグループＤｎ〜Ｄ（ｍ−１）（ただし、０＜ｎ＜ｍ−１）の値に応じて、第１〜第３の参照電圧グループ２１、２２、２３ごとにそれぞれ１個の参照電圧を選択する。

第１のビットグループＤｎ〜Ｄ（ｍ−１）のビット列の値に応じて、第１のサブデコーダ１１_１で第１の参照電圧グループ２１のｊ番目（１≦ｊ≦ｈ）の参照電圧Ｖｒ（２ｊ−１）を選択するとき、第２、第３のサブデコーダ１１_２、１１_３では、それぞれ、第２、第３の参照電圧グループ２２、２３のｊ番目の電圧Ｖｒ（２ｊ）、Ｖｒ（２ｊ＋１）を選択する。ここで、ｋ＝２ｊ−１とすると、図１に示すように、第１、第２、第３のサブデコーダ１１_１、１１_２、１１_３からは、相隣る３つの参照電圧Ｖｒｋ、Ｖｒ（ｋ＋１）、Ｖｒ（ｋ＋２）が選択出力される。

第４のサブデコーダ１３は、ｍビットの入力デジタル信号のうち、下位ビットをなす第２のビットグループＤ０〜Ｄ（ｎ−１）（Ｄ０はＬＳＢ（Ｌｅａｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ））のビット列の値に応じて、第１、第２、第３のサブデコーダ１１_１、１１_２、１１_３でそれぞれ選択された、３個の参照電圧Ｖｒｋ、Ｖｒ（ｋ＋１）、Ｖｒ（ｋ＋２）から、同一の又は相隣る２個の参照電圧Ｖｏ１、Ｖｏ２を選択し、増幅回路３０のＰ個（ただし、Ｐは２以上の所定の整数）の入力端子Ｔ１・・・ＴＰ個に出力する。

相隣る３つの参照電圧（Ｖｒｋ、Ｖｒ（ｋ＋１）、Ｖｒ（ｋ＋２））を入力する第４のサブデコーダ１３では、２つの電圧（Ｖｏ１、Ｖｏ２）として、
同一参照電圧対（Ｖｒｋ、Ｖｒｋ）、（Ｖｒ（ｋ＋１）、Ｖｒ（ｋ＋１））、（Ｖｒ（ｋ＋２）、Ｖｒ（ｋ＋２））、
隣接参照電圧対（Ｖｒｋ、Ｖｒ（ｋ＋１））、（Ｖｒ（ｋ＋１）、Ｖｒｋ）、（Ｖｒｋ（ｋ＋１）、Ｖｒ（ｋ＋２））、（Ｖｒｋ（ｋ＋２）、Ｖｒ（ｋ＋１））
のうちのいずれか１組を選択出力する。

増幅回路３０は、第４のサブデコーダ１３から出力された電圧Ｖｏ１、Ｖｏ２を受け、重複も含めて入力端子Ｔ１〜ＴＰに受け、入力端子Ｔ１〜ＴＰに入力された電圧に関して所定の演算結果（合成電圧）を出力する。本実施例では、増幅回路３０は内挿アンプよりなる。

本実施例では、増幅回路（内挿アンプ）３０には、隣接参照電圧、又は同一参照電圧がＶｏ１、Ｖｏ２として、端子Ｔ１〜ＴＰに入力され、隣接参照電圧間の電位差を２分割以上で内分した複数レベル（例えば後述するように４レベル）を生成することを可能としている。内挿アンプは、複数の入力端子の電圧の重み付け加算する任意の演算増幅回路で構成してもよい。

図２は、本発明の第２の実施例の構成を示す図である。図２を参照すると、本実施例は、図１の第１ビットグループＤｎ〜Ｄ（ｍ−１）の一部のビット信号を、プリデコーダ回路１４でプリデコードしてサブデコーダ１１_１〜１１_３に入力する。

本実施例は、第１ビットグループの一部の信号をプリデコードしてサブデコーダ１１_１〜１１_３に入力する構成としたことにより、図１に示した実施例と比較して、サブデコーダ１１_１〜１１_３のスイッチトランジスタ数を削減している。なお、図２において、図１と同一構成の要素には同一の参照符号が付されている。

図２において、第１、第２、第３のサブデコーダ１２_１、１２_２、１２_３は同一構成とされ（本明細書および添付図面では添字を省略し参照符号１２で参照される場合もある）、第１ビットグループＤｎ〜Ｄ（ｍ−１）のうち所定のビットをプリデコーダ１４でプリデコードした信号と、第１ビットグループＤｎ〜Ｄ（ｍ−１）の残りのビット信号とを入力し、それぞれ、第１、第２、第３の参照電圧グループ２１、２２、２３のｈ個の参照電圧から、１個を選択する。

第１、第２、第３のサブデコーダ１２_１、１２_２、１２_３からそれぞれ選択出力された電圧Ｖｒｋ、Ｖｒ（ｋ＋１）、Ｖｒ（ｋ＋２）は第４のサブデコーダ１３に入力され、前記第１の実施例と同様にして、第４のサブデコーダ１３は、２つの出力信号Ｖｏ１、Ｖｏ２を重複も含めて増幅回路３０の複数の入力端子Ｔ１〜ＴＰに供給する。増幅回路３０は、図１の前記第１の実施例と同様、内挿アンプからなる。

図３（Ａ）は、図２のプリデコーダ１４の構成の一例を示す図である。図３（Ｂ）は、図３（Ａ）の回路の動作を示す真理値表である。図３のプリデコーダ１４は、第１ビットグループＤｎ〜Ｄ（ｍ−１）の２ビットＤ（ｘ＋１）、Ｄｘを入力しデコードした４ビットの信号ＬＮ１、ＬＮ２、ＬＮ３、ＬＮ４を出力する。なお、図３（Ａ）には、Ｎｃｈトランジスタで構成した場合の回路構成が示されている。なお、本明細書では、信号表記として、ＤｘＢは、Ｄｘの反転（相補）信号を表す。

図３（Ａ）を参照すると、プリデコーダ１４は、Ｄｘ（図２との対応ではＤｘ＝Ｄｎ）とその１ビット上位のＤ（ｘ＋１）を入力しＬＮ１を出力する否定論理和回路ＮＯＲ１と、Ｄ（ｘ＋１）とＤｘＢ（Ｄｘの相補信号）を入力しＬＮ２を出力するＮＯＲ２と、ＤｘとＤ（ｘ＋１）Ｂを入力しＬＮ３を出力するＮＯＲ３と、ＤｘＢとＤ（ｘ＋１）Ｂを入力しＬＮ４を出力するＮＯＲ４とを備えている。（Ｄ（ｘ＋１）、Ｄｘ）＝（Ｌｏｗ、Ｌｏｗ）、（Ｌｏｗ、Ｈｉｇｈ）、（Ｈｉｇｈ、Ｌｏｗ）、（Ｈｉｇｈ、Ｈｉｇｈ）に応じて、ＬＮ１、ＬＮ２、ＬＮ３、ＬＮ４がそれぞれＨｉｇｈとされる。プリデコーダ１４でデコードされた信号ＬＮ１、ＬＮ２、ＬＮ３、ＬＮ４を受けるサブデコーダ１２（Ｎｃｈトランジスタ構成）では、ＬＮ１、ＬＮ２、ＬＮ３、ＬＮ４のうちＨｉｇｈの信号にゲートが接続するＮｃｈトランジスタスイッチがオンする。

図４（Ａ）は、図２のプリデコーダ１４の構成を示す図であり、Ｐｃｈトランジスタで構成した場合の図である。図４（Ｂ）は、図４（Ａ）の回路の動作を示す真理値表である。図４に示す例は、第１ビットグループＤｎ〜Ｄ（ｍ−１）の２ビットＤ（ｘ＋１）、Ｄｘを入力しデコードした４ビットの信号ＬＰ１、ＬＰ２、ＬＰ３、ＬＰ４を出力する。

図４（Ａ）を参照すると、Ｄｘの相補信号ＤｘＢと１ビット上位のＤ（ｘ＋１）の相補信号Ｄ（ｘ＋１）Ｂを入力しＬＰ１を出力する否定論理積回路ＮＡＮＤ１と、ＤｘとＤ（ｘ＋１）Ｂを入力しＬＰ２を出力するＮＡＮＤ２と、ＤｘＢとＤ（ｘ＋１）とを入力しＬＰ３を出力するＮＡＮＤ３と、ＤｘとＤ（ｘ＋１）を入力しＬＰ４を出力するＮＯＲ４とを備えている。（Ｄ（ｘ＋１）、Ｄｘ）＝（Ｌｏｗ、Ｌｏｗ）、（Ｌｏｗ、Ｈｉｇｈ）、（Ｈｉｇｈ、Ｌｏｗ）、（Ｈｉｇｈ、Ｈｉｇｈ）に応じて、ＬＰ１、ＬＰ２、ＬＰ３、ＬＰ４がそれぞれＬｏｗとされる。プリデコーダ１４でデコードされた信号ＬＰ１、ＬＰ２、ＬＰ３、ＬＰ４を受けるサブデコーダ１２（Ｐｃｈトランジスタ構成）では、ＬＰ１、ＬＰ２、ＬＰ３、ＬＰ４のうちＬｏｗの信号にゲートが接続するＰｃｈトランジスタスイッチがオンする。

図５（Ａ）は、図１又は図２を参照して説明した実施例に関して具体的な動作仕様の一例を表形式でまとめて示した図である。図５（Ｂ）は、図１又は図２の増幅回路（内挿アンプ）３０を示している。図５に示す例は、図１又は図２において、ｍ＝８、ｎ＝２、ｈ＝６４（＝２＾６）とし、２ｈ＋１＝２＊６４＋１＝１２９としている。

図５（Ａ）において、レベル欄（０〜２５５）は、増幅回路（内挿アンプ）３０の出力電圧レベルであり、デコーダ１０への８ビットのデジタル入力信号に対応して、０〜２５５の２５６レベルが出力可能とされる。

図５（Ａ）のＶｒｅｆは、レベルと参照電圧との対応を示している。例えば図１又は図２の第１の参照電圧グループ２１の１番目の参照電圧Ｖｒ１はレベル０に対応し、図１又は図２の第２の参照電圧グループ２２の１番目の参照電圧Ｖｒ２はレベル２に対応し、図１又は図２の第３の参照電圧グループ２３の１番目の参照電圧Ｖｒ３（第１の参照電圧グループ２１の２番目の参照電圧）はレベル４に対応している。

Ｔ１、Ｔ２は、増幅回路（内挿アンプ）３０の２つの入力端子である。図５（Ｂ）を参照すると、増幅回路（内挿アンプ）３０は、２つの正転入力端子Ｔ１、Ｔ２（電圧はＶ（Ｔ１）、Ｖ（Ｔ２））にＶｏ１、Ｖｏ２がそれぞれ接続され、出力端が反転入力端子に接続されたボルテージフォロワ構成とされ、出力端子電圧Ｖｏｕｔは、Ｖｏｕｔ＝｛Ｖ（Ｔ１）＋Ｖ（Ｔ２）｝／２で与えられる。

図５（Ａ）のＤ７−Ｄ２は、図１又は図２のＤ（ｍ−１）−Ｄｎに対応し、上位８−２＝６ビット、図５（Ａ）のＤ１、Ｄ０は、図１又は図２のＤ（ｎ−１）−Ｄ０に対応し下位２ビットである。

図５（Ａ）に示すように、４つの連続するレベルよりなる区間に対応して、隣接する２つの参照電圧を割当て、１つの区間の端のレベル（下位から４つ目のレベル）に対して隣の区間の最低レベルの１つの参照電圧を共有し、レベル０〜２５５の総数２５６の電圧レベルに対して、参照電圧の個数を２×ｈ＋１＝２×６４＋１＝１２９個でまかなっている。

より詳細には、図５（Ａ）を参照すると、レベル０〜３の区間（第１区間）には、参照電圧Ｖｒ１、Ｖｒ２が割当てられ、この第１の区間の端のレベル３は、隣の第２の区間（レベル４〜７）に属する最低レベルの参照電圧Ｖｒ３と、第１の区間の参照電圧Ｖｒ２の内挿で生成される。したがって、レベル０〜３に対して、第１ビットグループ（Ｄ７−Ｄ２）に基づき、第１、第２、第３のサブデコーダ１１_１、１１_２、１１_３で、参照電圧の３つ組（Ｖｒ１、Ｖｒ２、Ｖｒ３）を選択して、第４のサブデコーダ１３に入力し、第４のサブデコーダ１３は第２ビットグループ（Ｄ１、Ｄ０）に基づき、重複も含めて２つを選択する。

より詳しくは、（Ｄ１、Ｄ０）＝（０、０）のとき、第４のサブデコーダ１３で（Ｖｏ１、Ｖｏ２）＝（Ｖ（Ｔ１）、Ｖ（Ｔ２））＝（Ｖｒ１、Ｖｒ１）を選択し、増幅回路（内挿アンプ）３０は、Ｖｏｕｔ＝（Ｖｒ１＋Ｖｒ１）／２＝Ｖｒ１を出力する。

（Ｄ１、Ｄ０）＝（０、１）のとき、第４のサブデコーダ１３で（Ｖｏ１、Ｖｏ２）＝（Ｖ（Ｔ１）、Ｖ（Ｔ２））＝（Ｖｒ２、Ｖｒ１）を選択し、増幅回路（内挿アンプ）３０は、Ｖｒ１とＶｒ２の中間レベルＶｏｕｔ＝（Ｖｒ２＋Ｖｒ１）／２を出力する。

（Ｄ１、Ｄ０）＝（１、０）のとき、第４のサブデコーダ１３で（Ｖｏ１、Ｖｏ２）＝（Ｖ（Ｔ１）、Ｖ（Ｔ２））＝（Ｖｒ２、Ｖｒ２）を選択し、増幅回路（内挿アンプ）３０は、Ｖｏｕｔ＝（Ｖｒ２＋Ｖｒ２）／２＝Ｖｒ２を出力する。

（Ｄ１、Ｄ０）＝（１、１）のとき、第４のサブデコーダ１３で（Ｖｏ１、Ｖｏ２）＝（Ｖ（Ｔ１）、Ｖ（Ｔ２））＝（Ｖｒ３、Ｖｒ２）を選択し、増幅回路（内挿アンプ）３０は、Ｖｒ２とＶｒ３の中間レベルＶｏｕｔ＝（Ｖｒ３＋Ｖｒ２）／２を出力する。

同様にして、レベル４〜７の第２の区間には参照電圧Ｖｒ４、Ｖｒ５が割当てられ、この区間の端のレベル７は、隣の第３の区間（レベル８〜１１）の参照電圧Ｖｒ５と、第２の区間の参照電圧Ｖｒ４の内挿で生成される。したがってレベル４〜７に対して、第１ビットグループ（Ｄ７−Ｄ２）に基づき、第１、第２、第３のサブデコーダ１１_１、１１_２、１１_３で参照電圧の３つ組（Ｖｒ３、Ｖｒ４、Ｖｒ５）を選択して、第４のサブデコーダ１３に入力し、第４のサブデコーダ１３は、第２ビットグループ（Ｄ１、Ｄ０）に基づき、重複も含めて２つを選択する。

より詳しくは、（Ｄ１、Ｄ０）＝（０、０）のとき、第４のサブデコーダ１３で（Ｖｏ１、Ｖｏ２）＝（Ｖ（Ｔ１）、Ｖ（Ｔ２））＝（Ｖｒ３、Ｖｒ３）を選択し、増幅回路（内挿アンプ）３０は、Ｖｏｕｔ＝（Ｖｒ３＋Ｖｒ３）／２＝Ｖｒ３を出力する。

（Ｄ１、Ｄ０）＝（０、１）のとき、第４のサブデコーダ１３で（Ｖｏ１、Ｖｏ２）＝（Ｖ（Ｔ１）、Ｖ（Ｔ２））＝（Ｖｒ４、Ｖｒ３）を選択し、増幅回路（内挿アンプ）３０は、Ｖｒ３とＶｒ４の中間レベルＶｏｕｔ＝（Ｖｒ４＋Ｖｒ３）／２を出力する。

（Ｄ１、Ｄ０）＝（１、０）のとき、第４のサブデコーダ１３で（Ｖｏ１、Ｖｏ２）＝（Ｖ（Ｔ１）、Ｖ（Ｔ２））＝（Ｖｒ４、Ｖｒ４）を選択し、増幅回路（内挿アンプ）３０は、Ｖｏｕｔ＝（Ｖｒ４＋Ｖｒ４）／２＝Ｖｒ４を出力する。

（Ｄ１、Ｄ０）＝（１、１）のとき、第４のサブデコーダ１３で（Ｖｏ１、Ｖｏ２）＝（Ｖ（Ｔ１）、Ｖ（Ｔ２））＝（Ｖｒ５、Ｖｒ４）を選択し、増幅回路（内挿アンプ）３０は、Ｖｒ４とＶｒ５の中間レベルＶｏｕｔ＝（Ｖｒ５＋Ｖｒ４）／２を出力する。

レベル２５２〜２５５の第６４の区間には、参照電圧Ｖｒ１２７、Ｖｒ１２８が割当てられ、この区間の端のレベル２５５は、隣の参照電圧Ｖｒ１２９（Ｖｒ１２９は、ｈ＝６４の場合の最上位の参照電圧Ｖｒ（２ｈ＋１）＝Ｖｒ（２×６４＋１）である）と、第６４の区間内の参照電圧Ｖｒ１２８の内挿で生成される。したがって、レベル２５２〜２５５に対して、第１ビットグループ（Ｄ７−Ｄ２）に基づき、第１、第２、第３のサブデコーダ１１_１、１１_２、１１_３で、参照電圧の３つ組（Ｖｒ１２７、Ｖｒ１２８、Ｖｒ１２９）を選択して、第４のサブデコーダ１３に入力し、第４のサブデコーダ１３は第２ビットグループ（Ｄ１、Ｄ０）に基づき、重複も含めて２つを選択する。

より詳しくは、（Ｄ１、Ｄ０）＝（０、０）のとき、第４のサブデコーダ１３で（Ｖｏ１、Ｖｏ２）＝（Ｖ（Ｔ１）、Ｖ（Ｔ２））＝（Ｖｒ１２７、Ｖｒ１２７）を選択し、増幅回路（内挿アンプ）３０は、Ｖｏｕｔ＝（Ｖｒ１２７＋Ｖｒ１２７）／２＝Ｖｒ１２７を出力する。

（Ｄ１、Ｄ０）＝（０、１）のとき、第４のサブデコーダ１３で（Ｖｏ１、Ｖｏ２）＝（Ｖ（Ｔ１）、Ｖ（Ｔ２））＝（Ｖｒ１２８、Ｖｒ１２７）を選択し、増幅回路（内挿アンプ）３０は、Ｖｒ１２７とＶｒ１２８の中間レベルＶｏｕｔ＝（Ｖｒ１２８＋Ｖｒ１２７）／２を出力する。

（Ｄ１、Ｄ０）＝（１、０）のとき、第４のサブデコーダ１３で（Ｖｏ１、Ｖｏ２）＝（Ｖ（Ｔ１）、Ｖ（Ｔ２））＝（Ｖｒ１２８、Ｖｒ１２８）を選択し、増幅回路（内挿アンプ）３０は、Ｖｏｕｔ＝（Ｖｒ１２８＋Ｖｒ１２８）／２＝Ｖｒ１２８を出力する。

（Ｄ１、Ｄ０）＝（１、１）のとき、第４のサブデコーダ１３で（Ｖｏ１、Ｖｏ２）＝（Ｖ（Ｔ１）、Ｖ（Ｔ２））＝（Ｖｒ１２９、Ｖｒ１２８）を選択し、増幅回路（内挿アンプ）３０は、Ｖｒ１２８とＶｒ１２９の中間レベルＶｏｕｔ＝（Ｖｒ１２９＋Ｖｒ１２８）／２を出力する。

図６は、図５に示した実施例（ｍ＝８、ｎ＝２、ｈ＝６４）において、図１の第１、第２、第３のサブデコーダ１１_１、１１_２、１１_３の構成の一例を示す図である。なお、前述したように、第１、第２、第３のサブデコーダ１１_１、１１_２、１１_３は同一構成とされる。図６では、図１の第１ビットグループＤｎ〜Ｄ（ｍ−１）を６ビット（Ｄ２、Ｄ２Ｂ、・・・Ｄ７、Ｄ７Ｂ）として、参照電圧を下位ビット（Ｄ２、Ｄ２Ｂ）側から上位ビット（Ｄ７、Ｄ７Ｂ）へ向かって順次選択する。

図６では、図面の都合上、３つの参照電圧を１組としてｈ個の参照電圧が１つのサブデコーダ回路に入力される構成として示されているが、
第１の参照電圧グループ２１（Ｖｒ１、Ｖｒ３、…、Ｖｒｋ、・・・、Ｖｒ１２５、Ｖｒ１２７）、第２の参照電圧グループ２２（Ｖｒ２、Ｖｒ４、…、Ｖｒ（ｋ＋１）、…、Ｖｒ１２６、Ｖｒ１２８）、第３の参照電圧グループ２３（Ｖｒ３、Ｖｒ５、…、Ｖｒ（ｋ＋２）、…、Ｖｒ１２７、Ｖｒ１２９）に対応して図６のサブデコーダ１１を３つ備え、第１乃至第３のサブデコーダ１１_１〜１１_３から、Ｖｒｋ、Ｖｒ（ｋ＋１）、Ｖｒ（ｋ＋２）がそれぞれ出力される。

第１のサブデコーダ１１_１は、トーナメント構成とされ、第１ビットグループの下位ビット（Ｄ２、Ｄ２Ｂ）にそれぞれ接続するＮｃｈトランジスタスイッチにより、第１の参照電圧グループ２１の隣接する２つの参照電圧（Ｖｒ１、Ｖｒ３）、（Ｖｒ５、Ｖｒ７）、・・・（Ｖｒ１２５、Ｖｒ１２７）の一方を選択し、（Ｄ３、Ｄ３Ｂ）にそれぞれ接続するＮｃｈトランジスタスイッチでは、１ビット下位の（Ｄ２、Ｄ２Ｂ）にそれぞれ接続するＮｃｈトランジスタスイッチで選択された２つの参照電圧の一方を選択し、以下、上位のビットに接続するＮｃｈトランジスタスイッチでは、１ビット下位で選択された２つの参照電圧の一方を選択し、（Ｄ７、Ｄ７Ｂ）に接続するＮｃｈトランジスタスイッチでは、１つ下位のビット（Ｄ６、Ｄ６Ｂ）に接続するＮｃｈトランジスタスイッチで選択された２つの参照電圧の一方の参照電圧Ｖｒｋを出力する。第２、第３のサブデコーダ１１_２、１１_３も同様にして、第１ビットグループ（Ｄ２、Ｄ２Ｂ、・・・、Ｄ７、Ｄ７Ｂ）に基づき、第２、第３の参照電圧グループ２２、２３から１つの参照電圧Ｖｒ（ｋ＋１）、Ｖｒ（ｋ＋２）をそれぞれ出力する。なお、例えばＤ２に接続するＮｃｈトランジスタスイッチは、Ｄ２がゲートに接続され、Ｄ２がＨｉｇｈのときオンし、Ｌｏｗのときオフする。Ｄ２Ｂに接続するＮｃｈトランジスタスイッチは、Ｄ２Ｂがゲートに接続され、Ｄ２ＢがＬｏｗのときオンし、Ｈｉｇｈのときオフする。

図６に示したサブデコーダ１１のトランジスタスイッチの総数は１２６個である。また、図６に示したサブデコーダ１１においては、第１ビットグループの下位ビット（例えばＤ２、Ｄ２Ｂ）に接続するＮｃｈトランジスタスイッチは電圧レベルの近い参照電圧を選択する構成とされている。かかる構成により、Ｎｃｈトランジスタスイッチの一部は大きなドレイン耐圧（ドレイン−基板間の耐圧）を要しない。したがって耐圧に応じて、トランジスタスイッチサイズを小さくして、回路面積を削減することも可能である。

図７は、図５に示した実施例（ｍ＝８、ｎ＝２、ｈ＝６４）において、図２の第１、第２、第３のサブデコーダ１２_１、１２_２、１２_３の構成を示す図である（第１、第２、第３のサブデコーダ１２_１、１２_２、１２_３は同一構成である）。

図２の第１ビットグループ（Ｄ２、Ｄ２Ｂ、・・・Ｄ７、Ｄ７Ｂ）のうち、下位２ビット（Ｄ２、Ｄ２Ｂ、Ｄ３、Ｄ３Ｂ）は、プリデコーダ１４に入力され（図３の（Ｄｘ、ＤｘＢ、Ｄ（ｘ＋１）、Ｄ（ｘ＋１）Ｂ）、参照電圧を、プリデコーダ１４の出力信号ＬＮ１〜ＬＮ４を用いて選択し、ＬＮ１〜ＬＮ４で選択された１６個の参照電圧を、第１ビットグループの上位ビット（Ｄ５、Ｄ５Ｂ）、（Ｄ６、Ｄ６Ｂ）、（Ｄ７、Ｄ７Ｂ）を用いてトーナメント方式で（Ｄ５、Ｄ５Ｂ）から（Ｄ７、Ｄ７Ｂ）に向かって順次選択する。

なお、図７では、図面作成の都合で、３つの参照電圧を１組としてｈ個の参照電圧がサブデコーダ１２に入力される構成として示されているが、第１の参照電圧グループ２１（Ｖｒ１、Ｖｒ３、…、Ｖｒｋ、・・・、Ｖｒ１２５、Ｖｒ１２７）、第２の参照電圧グループ２２（Ｖｒ２、Ｖｒ４、…、Ｖｒ（ｋ＋１）、…、Ｖｒ１２６、Ｖｒ１２８）、第３の参照電圧グループ２３（Ｖｒ３、Ｖｒ５、…、Ｖｒ（ｋ＋２）、…、Ｖｒ１２７、Ｖｒ１２９）に対応して図７のサブデコーダ１２を３つ備え、第１乃至第３のサブデコーダ１２_１〜１２_３のそれぞれからＶｒｋ、Ｖｒ（ｋ＋１）、Ｖｒ（ｋ＋２）が出力される。

第１ビットグループ（Ｄ２、Ｄ２Ｂ、・・・Ｄ７、Ｄ７Ｂ）の下位２ビット（Ｄ２、Ｄ２Ｂ、Ｄ３、Ｄ３Ｂ）に基づき、図２のプリデコーダ１４の出力ＬＮ１、ＬＮ２、ＬＮ３、ＬＮ４はいずれか１つがＨｉｇｈとなり、第１のサブデコーダ１２_１では、第１の参照電圧グループ２１の連続する４つ参照電圧（Ｖｒ１、Ｖｒ３、Ｖｒ５、Ｖｒ７）、（Ｖｒ９、Ｖｒ１１、Ｖｒ１３、Ｖｒ１５）、・・・（Ｖｒ１２１、Ｖｒ１２３、Ｖｒ１２５、Ｖｒ１２７）の一つを選択する。

（Ｄ４、Ｄ４Ｂ）にそれぞれ接続するＮｃｈトランジスタスイッチでは、ＬＮ１、ＬＮ２、ＬＮ３、ＬＮ４にそれぞれ接続するＮｃｈトランジスタスイッチで選択された、２つの隣接する４つ組の参照電圧の各１つ（例えば、参照電圧（Ｖｒ１、Ｖｒ３、Ｖｒ５、Ｖｒ７）のうちの選択された１つと、参照電圧（Ｖｒ９、Ｖｒ１１、Ｖｒ１３、Ｖｒ１５）のうちの選択された１つ）の一方を選択する。

（Ｄ５、Ｄ５Ｂ）にそれぞれ接続するＮｃｈトランジスタスイッチでは、（Ｄ４、Ｄ４Ｂ）にそれぞれ接続するＮｃｈトランジスタスイッチで選択された２つの参照電圧の一方を選択し、（Ｄ６、Ｄ６Ｂ）にそれぞれ接続するＮｃｈトランジスタスイッチでは、（Ｄ５、Ｄ５Ｂ）にそれぞれ接続するＮｃｈトランジスタスイッチで選択された２つの参照電圧の一方を選択し、（Ｄ７、Ｄ７Ｂ）にそれぞれ接続するＮｃｈトランジスタスイッチでは、（Ｄ６、Ｄ６Ｂ）にそれぞれ接続するＮｃｈトランジスタスイッチで選択された２つの参照電圧の一方の参照電圧Ｖｒｋを出力する。第２、第３のサブデコーダ１２_２、１２_３も同様にして、第１ビットグループ（Ｄ２、Ｄ２Ｂ、・・・、Ｄ７、Ｄ７Ｂ）に基づき、第２、第３の参照電圧グループ２２、２３から１つの参照電圧Ｖｒ（ｋ＋１）、Ｖｒ（ｋ＋２）をそれぞれ出力する。図７に示したサブデコーダ１２のトランジスタ総数は９４個である。また、図７に示したサブデコーダ１２においても、第１ビットグループの下位ビットに接続されるＮｃｈトランジスタスイッチの一部は大きなドレイン耐圧（ドレイン−基板間の耐圧）を用いることを要しなくしている。したがって耐圧に応じて、トランジスタスイッチサイズを小さくして、回路面積を削減することも可能である。

図８は、図５に示した実施例（ｍ＝８、ｎ＝２、ｈ＝６４）において、図１又は図２の第４のサブデコーダ１３の構成を示す図である。図８において、Ｖｒｋ、Ｖｒ（ｋ＋１）、Ｖｒ（ｋ＋２）は、第１乃至第３のサブデコーダ１１_１〜１１_３（１２_１〜１２_３）で選択され第４のサブデコーダ１３に入力される参照電圧である。Ｖ（Ｔ１）、Ｖ（Ｔ２）は増幅回路３０の入力端子Ｔ１、Ｔ２の電圧である。

図８を参照すると、Ｖ（Ｔ１）は、Ｄ１Ｂに接続するＮｃｈトランジスタスイッチと、Ｄ０Ｂに接続するＮｃｈトランジスタスイッチを介してＶｒｋに接続され、Ｄ１Ｂに接続するＮｃｈトランジスタスイッチと、Ｄ０に接続するＮｃｈトランジスタスイッチを介してＶｒ（ｋ＋１）に接続されており、さらにＶ（Ｔ１）は、Ｄ１に接続するＮｃｈトランジスタスイッチと、Ｄ０Ｂに接続するＮｃｈトランジスタスイッチを介してＶｒ（ｋ＋１）に接続され、Ｄ１に接続するＮｃｈトランジスタスイッチと、Ｄ０に接続するＮｃｈトランジスタスイッチを介してＶｒ（ｋ＋２）に接続されている。Ｖ（Ｔ２）は、Ｄ１に接続するＮｃｈトランジスタスイッチを介してＶｒ（ｋ＋１）に接続され、Ｄ１Ｂに接続するＮｃｈトランジスタスイッチを介してＶｒｋに接続されている。

かかる構成の第４のサブデコーダ１３において、
（Ｄ１、Ｄ０）＝（０、０）のとき、（Ｖ（Ｔ１）、Ｖ（Ｔ２））＝（Ｖｒｋ、Ｖｒｋ）が出力される。

（Ｄ１、Ｄ０）＝（０、１）のとき、（Ｖ（Ｔ１）、Ｖ（Ｔ２））＝（Ｖｒ（ｋ＋１）、Ｖｒｋ）が出力される。

（Ｄ１、Ｄ０）＝（１、０）のとき、（Ｖ（Ｔ１）、Ｖ（Ｔ２））＝（Ｖｒ（ｋ＋１）、Ｖｒ（ｋ＋１））が出力される。

（Ｄ１、Ｄ０）＝（１、１）のとき、（Ｖ（Ｔ１）、Ｖ（Ｔ２））＝（Ｖｒ（ｋ＋２）、Ｖｒ（ｋ＋１））が出力される。

図９は、図５に示した実施例における図２の回路１２の構成を示す図であり、図７のＮｃｈトランジスタをＰｃｈトランジスタで構成したものである。図９に示すように、（Ｄ２、Ｄ２Ｂ、Ｄ３、Ｄ３Ｂ）に基づきプリデコーダ１４（図４の（Ｄｘ、ＤｘＢ、Ｄ（ｘ＋１）、Ｄ（ｘ＋１）Ｂ）の出力ＬＰ１、ＬＰ２、ＬＰ３、ＬＰ４はいずれか１つがＨｉｇｈとなり、サブデコーダ１２_１では、連続する４つ参照電圧（Ｖｒ１、Ｖｒ３、Ｖｒ５、Ｖｒ７）、（Ｖｒ９、Ｖｒ１１、Ｖｒ１３、Ｖｒ１５）、・・・（Ｖｒ１２１、Ｖｒ１２３、Ｖｒ１２５、Ｖｒ１２７）の一つを選択する。（Ｄ４、Ｄ４Ｂ）に接続するＮｃｈトランジスタスイッチでは、ＬＰ１、ＬＰ２、ＬＰ３、ＬＰ４で選択された、２つの隣接する４つ組の参照電圧の各１つ（例えば、参照電圧（Ｖｒ１、Ｖｒ３、Ｖｒ５、Ｖｒ７）のうちの選択された１つと、参照電圧（Ｖｒ９、Ｖｒ１１、Ｖｒ１３、Ｖｒ１５）のうちの選択された１つ）の一方を選択する。（Ｄ５、Ｄ５Ｂ）に接続するＰｃｈトランジスタスイッチでは、（Ｄ４、Ｄ４Ｂ）に接続するＰｃｈトランジスタスイッチによって選択された２つの参照電圧の一方を選択し、（Ｄ６、Ｄ６Ｂ）に接続するＰｃｈトランジスタスイッチでは、（Ｄ５、Ｄ５Ｂ）に接続するＰｃｈトランジスタスイッチで選択された２つの参照電圧の一方を選択し、（Ｄ７、Ｄ７Ｂ）に接続するＰｃｈトランジスタスイッチでは、（Ｄ６、Ｄ６Ｂ）に接続するＰｃｈトランジスタスイッチで選択された２つの参照電圧の一方の参照電圧Ｖｒｋを選択し出力する。第２、第３のサブデコーダ１２_２、１２_３も同様にして、第１ビットグループ（Ｄ２、Ｄ２Ｂ、・・・、Ｄ７、Ｄ７Ｂ）に基づき、第２、第３の参照電圧グループ２２、２３から１つの参照電圧Ｖｒ（ｋ＋１）、Ｖｒ（ｋ＋２）をそれぞれ出力する。この場合、サブデコーダ１２のＰｃｈトランジスタスイッチの総数は９４個である。

図１０は、図５（Ｂ）の増幅回路（内挿アンプ）３０の構成を示す図である（なお同様な構成が特許文献２の図５に開示されている）。図１０に示すように、共通接続されたソースが電流源１１３に接続され、ゲートが端子Ｔ１（電圧Ｖ（Ｔ１））と出力端子３（出力端子電圧Ｖｏｕｔ）にそれぞれ接続されたＮｃｈトランジスタ１０１、１０２よりなる第１の差動対と、共通接続されたソースが電流源１１４に接続されゲートが端子Ｔ２（電圧Ｖ（Ｔ２））と出力端子３にそれぞれ接続されたＮｃｈトランジスタ１０３、１０４よりなる第２の差動対と、Ｎｃｈトランジスタ１０１、１０３の共通接続されたドレインと電源ＶＤＤ間に接続されたＰｃｈトランジスタ１１１と、Ｎｃｈトランジスタ１０２、１０４の共通接続されたドレインと電源ＶＤＤ間に接続され、ゲートとドレインが接続されるとともに、ゲートがＰｃｈトランジスタ１１１のゲートに接続されたＰｃｈトランジスタ１１２と、Ｐｃｈトランジスタ１１１のドレインとＮｃｈトランジスタ１０１、１０３の共通接続されたドレインとの接続点が入力端に接続され、出力端が出力端子３に接続された増幅段１０９と、を備えている。Ｐｃｈトランジスタ１１１、１１２はカレントミラーを構成している。Ｎｃｈトランジスタ１０１、１０２、１０３、１０４は同一サイズとされ、電流源１１３、１１４の電流値が等しい。Ｎｃｈトランジスタ１０１、１０２、１０３、１０４のドレイン電流はＩＤ１、ＩＤ２、ＩＤ３、ＩＤ４は以下で与えられる。

ＩＤ１＝（β／２）（Ｖ（Ｔ１）−ＶＴＨ））＾２ ・・・（１）
ＩＤ２＝（β／２）（Ｖｏｕｔ−ＶＴＨ））＾２ ・・・（２）
ＩＤ３＝（β／２）（Ｖ（Ｔ２）−ＶＴＨ））＾２ ・・・（３）
ＩＤ４＝（β／２）（Ｖｏｕｔ−ＶＴＨ））＾２ ・・・（４）

ただし、βは利得係数であり、β（＝μ（Ｗ／Ｌ）（εｘ／ｔｏｘ）、ただしμは電子の実効移動度、εｘはゲート絶縁膜の誘電率、ｔｏｘはゲート絶縁膜の膜厚、Ｗはチャネル幅、Ｌはチャネル長）、ＶＴＨは閾値電圧である。

電流ＩＤ２＋ＩＤ４はカレントミラーの入力側のＰｃｈトランジスタ１１２に流れる電流（入力電流）であり、電流ＩＤ１＋ＩＤ３はカレントミラー回路の出力側のＰｃｈトランジスタ１１１に流れる電流（出力電流）であり、カレントミラー回路の入力電流が出力電流に等しくなるように制御される。

ＩＤ１＋ＩＤ３＝ＩＤ２＋ＩＤ４ ・・・（５）

式（１）乃至（４）の括弧内を展開して式（５）に代入し、ＶＴＨの一次項に関して両辺を等しいとして、Ｖ（Ｔ１）＋Ｖ（Ｔ２）＝２×Ｖｏｕｔ、すなわち、
Ｖｏｕｔ＝｛Ｖ（Ｔ１）＋Ｖ（Ｔ２）｝／２ ・・・（６）
となる。あるいは、第１、第２の差動対の相互コンダクタンスをｇｍとして、ＩＤ１−ＩＤ２＝ｇｍ（Ｖ（Ｔ１）−Ｖｏｕｔ）、ＩＤ３−ＩＤ４＝ｇｍ（Ｖ（Ｔ２）−Ｖｏｕｔ）を式（５）に代入することで式（６）が導かれる。

図１１は、ＤＡＣのスイッチの数を本実施例と比較してまとめたものである。図２３、図２４の構成の場合、図１１（Ａ）に示すように、８ビットでは、１ｓｔデコーダのトーナメント１、トーナメント２、トーナメント３は、１２６、１２６、６２となり、２ｎｄデコーダは１２となり計３２６個となる。１０ビットでは、１ｓｔデコーダのトーナメント１、トーナメント２、トーナメント３は、５１０、５１０、２５４となり、２ｎｄデコーダは１２となり計１２８６個となる。

図５の実施例において、図１、図６、図８の構成の場合、図１１（Ｂ）に示すように、８ビットでは、回路１１は、１２６、回路１３は８個であり、１２６×３＋８＝３８６個となる。１０ビットでは、回路１１は５１０、回路１３は８個であり、５１０×３＋８＝１５３８個となる。

図５の実施例において、プリデコーダを備えた図２、図７、図８の構成の場合、図１１（Ｃ）に示すように、８ビットでは、回路１１は、９４、回路１３は８個であり、９４×３＋８＝２９０個となる。１０ビットでは、回路１１は３８２、回路１３は８個であり、３８２×３＋８＝１１５４個となる。

図１の実施例の場合、特許文献１と較べてトランジスタスイッチ素子数は増加するが、プリコデーダを備えた図２の実施例では、トランジスタスイッチ素子数は削減され、省面積が実現できる。

また、図６の構成の場合、ｍ＝８、ｎ＝２に対して、第１のサブデコーダ１１_１、図８の第４のサブデコーダ１３において、第１の参照電圧グループ２１からＶｒｋとして選択出力され、Ｖ（Ｔ１）／Ｖ（Ｔ２）として選択されるパスに直列に挿入されるトランジスタスイッチの総数は最大８個である。同様にして第２のサブデコーダ１１_２、第４のサブデコーダ１３において、第２の参照電圧グループ２２からＶｒ（ｋ＋１）として選択出力され、Ｖ（Ｔ１）／Ｖ（Ｔ２）として選択されるパスに直列に挿入されるスイッチの数は最大８個である。同様にして第３のサブデコーダ１１_３、第４のサブデコーダ１３において、第３の参照電圧グループ２３からＶｒ（ｋ＋２）として選択出力され、Ｖ（Ｔ１）／Ｖ（Ｔ２）として選択されるパスに直列に挿入されるトランジスタスイッチの個数は、最大８個である。

また、図７の構成の場合、ｍ＝８、ｎ＝２に対して、第１のサブデコーダ１２_１、図８の第４のサブデコーダ１３において、第１の参照電圧グループ２１からＶｒｋとして選択出力され、Ｖ（Ｔ１）／Ｖ（Ｔ２）として選択されるパスに直列に挿入されるスイッチの数は最大７個である。同様にして、第２のサブデコーダ１２_２、第４のサブデコーダ１３において、第２の参照電圧グループ２２からＶｒ（ｋ＋１）として選択出力され、Ｖ（Ｔ１）／Ｖ（Ｔ２）として選択されるパスに直列に挿入されるスイッチの数は最大７個である。第３のサブデコーダ１２_３、第４のサブデコーダ１３において、第３の参照電圧グループ２３からＶｒ（ｋ＋２）として選択出力され、Ｖ（Ｔ１）／Ｖ（Ｔ２）として選択されるパスに直列に挿入されるトランジスタスイッチの個数は最大７個である。

図１２（Ａ）は、図１又は図２に示した実施例について図５とは異なる動作仕様を説明する図である。本実施例は、図１において、ｍ＝８、ｎ＝３、ｈ＝３２（２ｈ＋１＝６５、したがって参照電圧はＶｒ１〜Ｖ６５）とした場合である。図１２（Ｂ）は、図１、図２の増幅回路（内挿アンプ）３０の構成を示している。

図１２（Ａ）のレベル（０〜２５５）は、増幅回路（内挿アンプ）３０の出力電圧レベルであり、０〜２５５の２５６レベルが出力可能とされる。

図１２（Ａ）のＶｒｅｆは、レベル（増幅回路（内挿アンプ）３０の出力電圧レベル）と参照電圧との対応を示している。例えば第１の参照電圧グループ２１の１番目の参照電圧Ｖｒ１はレベル０に対応し、第２の参照電圧グループ２２の１番目の参照電圧Ｖｒ２はレベル４に対応し、第３の参照電圧グループ２３の１番目の参照電圧Ｖｒ３（第１の参照電圧グループ２１の２番目の参照電圧）はレベル８に対応している。

図１２（Ａ）のＴ１、Ｔ２、Ｔ３は、増幅回路３０の入力端子である。

図１２（Ａ）のＤ７−Ｄ３は、図１又は図２のＤ（ｍ−１）−Ｄｎ、すなわち上位８−３＝５ビット、Ｄ２−Ｄ０は、図１又は図２のＤ（ｎ−１）−Ｄ０、すなわち下位３ビットである。

図１又は図２の第４のサブデコーダ１３は、Ｖｏ１、Ｖｏ２を増幅回路（内挿アンプ）３０の３つの端子Ｔ１、Ｔ２、Ｔ３に出力する。増幅回路（内挿アンプ）３０は、３つの端子Ｔ１、Ｔ２、Ｔ３の電圧をＶ（Ｔ１）、Ｖ（Ｔ２）、Ｖ（Ｔ３）として、（Ｖ（Ｔ１）＋Ｖ（Ｔ２）＋２×Ｖ（Ｔ３））／４の電圧を出力する。

図１２（Ａ）に示す例では、８つの連続するレベルよりなる区間に対応して、連続する２つの参照電圧を割当て、１つの区間の端のレベル（８つ目のレベル）に対して隣の区間の１つの参照電圧を共有し、０〜２５５の２５６のレベルに対して参照電圧を、１／４の６４＋１＝６５としている。

レベル０〜７の第１の区間には、参照電圧Ｖｒ１、Ｖｒ２が割当てられ、第１の区間の上側の３つのレベル５、６、７では、第２の区間（レベル８〜１５）の参照電圧Ｖｒ３と、第１の区間の参照電圧Ｖｒ２の内挿で生成される。したがって、レベル０〜７に対して、第１ビットグループ（Ｄ７−Ｄ３）に基づき、第１、第２、第３のサブデコーダ１１１、１１２、１１３で、３つの連続ステップの参照電圧（Ｖｒ１、Ｖｒ２、Ｖｒ３）を選択して、第４のサブデコーダ１３に入力し、第４のサブデコーダ１３は、第２ビットグループ（Ｄ２、Ｄ１、Ｄ０）に基づき、２つの電圧Ｖｏ１、Ｖｏ２（Ｖｏ１、Ｖｏ２が同一電圧も含む）を選択し、Ｖｏ１、Ｖｏ２を重複も含めて、増幅回路３０の３つの入力端子Ｔ１、Ｔ２、Ｔ３に出力する。

より詳しくは、（Ｄ２、Ｄ１、Ｄ０）＝（０、０、０）のとき、第４のサブデコーダ１３で（Ｖ（Ｔ１）、Ｖ（Ｔ２）、Ｖ（Ｔ３））＝（Ｖｒ１、Ｖｒ１、Ｖｒ１）を選択し、増幅回路（内挿アンプ）３０は、Ｖｏｕｔ＝（Ｖｒ１＋Ｖｒ１＋２×Ｖｒ１）／４＝Ｖｒ１を出力する。

（Ｄ２、Ｄ１、Ｄ０）＝（０、０、１）のとき、第４のサブデコーダ１３で、（Ｖ（Ｔ１）、Ｖ（Ｔ２）、Ｖ（Ｔ３））＝（Ｖｒ２、Ｖｒ１、Ｖｒ１）を選択し、増幅回路（内挿アンプ）３０は、Ｖｏｕｔ＝（Ｖｒ２＋Ｖｒ１＋２×Ｖｒ１）／４＝Ｖｒ１＋（Ｖｒ２−Ｖｒ１）／４を出力する。

（Ｄ２、Ｄ１、Ｄ０）＝（０、１、０）で第４のサブデコーダ１３で、（Ｖ（Ｔ１）、Ｖ（Ｔ２）、Ｖ（Ｔ３））＝（Ｖｒ１、Ｖｒ１、Ｖｒ２）を選択し、増幅回路（内挿アンプ）３０は、Ｖｏｕｔ＝（Ｖｒ１＋Ｖｒ１＋２×Ｖｒ２）／４＝Ｖｒ１＋（Ｖｒ２−Ｖｒ１）／２を出力する。

（Ｄ２、Ｄ１、Ｄ０）＝（０、１、１）で第４のサブデコーダ１３で、（Ｖ（Ｔ１）、Ｖ（Ｔ２）、Ｖ（Ｔ３））＝（Ｖｒ２、Ｖｒ１、Ｖｒ２）を選択し、増幅回路（内挿アンプ）３０は、Ｖｏｕｔ＝（Ｖｒ２＋Ｖｒ１＋２×Ｖｒ２）／４＝Ｖｒ１＋（Ｖｒ２−Ｖｒ１）×３／４を出力する。

（Ｄ２、Ｄ１、Ｄ０）＝（１、０、０）で第４のサブデコーダ１３で、（Ｖ（Ｔ１）、Ｖ（Ｔ２）、Ｖ（Ｔ３））＝（Ｖｒ２、Ｖｒ２、Ｖｒ２）を選択し、増幅回路（内挿アンプ）３０は、Ｖｏｕｔ＝（Ｖｒ２＋Ｖｒ２＋２×Ｖｒ２）／４=Ｖｒ２を出力する。

（Ｄ２、Ｄ１、Ｄ０）＝（１、０、１）で第４のサブデコーダ１３で（Ｖ（Ｔ１）、Ｖ（Ｔ２）、Ｖ（Ｔ３））＝（Ｖｒ３、Ｖｒ２、Ｖｒ２）を選択し、増幅回路（内挿アンプ）３０は、Ｖｏｕｔ＝（Ｖｒ３＋Ｖｒ２＋２×Ｖｒ２）／４＝Ｖｒ２＋（Ｖｒ３−Ｖｒ２）／４を出力する。

（Ｄ２、Ｄ１、Ｄ０）＝（１、１、０）で第４のサブデコーダ１３で、（Ｖ（Ｔ１）、Ｖ（Ｔ２）、Ｖ（Ｔ３））＝（Ｖｒ２、Ｖｒ２、Ｖｒ３）を選択し、増幅回路（内挿アンプ）３０は、Ｖｏｕｔ＝（Ｖｒ２＋Ｖｒ２＋２×Ｖｒ３）／４＝Ｖｒ２＋（Ｖｒ３−Ｖｒ２）／２を出力する。

（Ｄ２、Ｄ１、Ｄ０）＝（１、１、１）で第４のサブデコーダ１３で、（Ｖ（Ｔ１）、Ｖ（Ｔ２）、Ｖ（Ｔ３））＝（Ｖｒ３、Ｖｒ２、Ｖｒ３）を選択し、増幅回路（内挿アンプ）３０は、Ｖｏｕｔ＝（Ｖｒ３＋Ｖｒ２＋２×Ｖｒ３）／４＝Ｖｒ２＋（Ｖｒ３−Ｖｒ２）×３／４を出力する。

レベル２４８〜２５５の第３２区間には参照電圧Ｖｒ６３、Ｖｒ６４が割当てられ、第３２区間の上側の３つのレベル２５３、２５４、２５５では、電圧Ｖｒ６５と、第３２区間の参照電圧Ｖｒ６４の内挿で生成される。

第１ビットグループ（Ｄ７−Ｄ３）に基づき、第１、第２、第３のサブデコーダ１１_１、１１_２、１１_３で、３つの連続ステップの参照電圧（Ｖｒ６３、Ｖｒ６４、Ｖｒ６５）を選択して、第４のサブデコーダ１３に入力し、第４のサブデコーダ１３は第２ビットグループ（Ｄ２、Ｄ１、Ｄ０）に基づき、２つの電圧Ｖｏ１、Ｖｏ２（Ｖｏ１、Ｖｏ２が同一電圧も含む）を選択し、Ｖｏ１、Ｖｏ２を重複も含めて、増幅回路３０の３つの入力端子Ｔ１、Ｔ２、Ｔ３に出力する。

より詳しくは、（Ｄ２、Ｄ１、Ｄ０）＝（０、０、０）のとき、第４のサブデコーダ１３で、（Ｖ（Ｔ１）、Ｖ（Ｔ２）、Ｖ（Ｔ３））＝（Ｖｒ６３、Ｖｒ６３、Ｖｒ６３）を選択し、増幅回路（内挿アンプ）３０は、Ｖｏｕｔ＝（Ｖｒ６３＋Ｖｒ６３＋２×Ｖｒ６３）／４＝Ｖｒ６３を出力する。

（Ｄ２、Ｄ１、Ｄ０）＝（０、０、１）のとき、第４のサブデコーダ１３で、（Ｖ（Ｔ１）、Ｖ（Ｔ２）、Ｖ（Ｔ３））＝（Ｖｒ６４、Ｖｒ６３、Ｖｒ６３）を選択し、増幅回路（内挿アンプ）３０は、Ｖｏｕｔ＝（Ｖｒ６４＋Ｖｒ６３＋２×Ｖｒ６３）／４＝Ｖｒ６３＋（Ｖｒ６４−Ｖｒ６３）／４を出力する。

（Ｄ２、Ｄ１、Ｄ０）＝（０、１、０）のとき、第４のサブデコーダ１３で、（Ｖ（Ｔ１）、Ｖ（Ｔ２）、Ｖ（Ｔ３））＝（Ｖｒ６３、Ｖｒ６３、Ｖｒ６４）を選択し、増幅回路（内挿アンプ）３０は、Ｖｏｕｔ＝（Ｖｒ６３＋Ｖｒ６３＋２×Ｖｒ６４）／４＝Ｖｒ６３＋（Ｖｒ６４−Ｖｒ６３）／２を出力する。

（Ｄ２、Ｄ１、Ｄ０）＝（０、１、１）のとき、第４のサブデコーダ１３で、（Ｖ（Ｔ１）、Ｖ（Ｔ２）、Ｖ（Ｔ３））＝（Ｖｒ６４、Ｖｒ６３、Ｖｒ６４）を選択し、増幅回路（内挿アンプ）３０は、Ｖｏｕｔ＝（Ｖｒ６４＋Ｖｒ６３＋２×Ｖｒ６４）／４＝Ｖｒ６３＋（Ｖｒ６４−Ｖｒ６３）×３／４を出力する。

（Ｄ２、Ｄ１、Ｄ０）＝（１、０、０）のとき、第４のサブデコーダ１３で、（Ｖ（Ｔ１）、Ｖ（Ｔ２）、Ｖ（Ｔ３））＝（Ｖｒ６４、Ｖｒ６４、Ｖｒ６４）を選択し、増幅回路（内挿アンプ）３０は、Ｖｏｕｔ＝（Ｖｒ６４＋Ｖｒ６４＋２×Ｖｒ６４）／４=Ｖｒ６４を出力する。

（Ｄ２、Ｄ１、Ｄ０）＝（１、０、１）のとき、第４のサブデコーダ１３で（Ｖ（Ｔ１）、Ｖ（Ｔ２）、Ｖ（Ｔ３））＝（Ｖｒ６５、Ｖｒ６４、Ｖｒ６４）を選択し、増幅回路（内挿アンプ）３０は、Ｖｏｕｔ＝（Ｖｒ６５＋Ｖｒ６４＋２×Ｖｒ６４）／４＝Ｖｒ６４＋（Ｖｒ６５−Ｖｒ６４）／４を出力する。

（Ｄ２、Ｄ１、Ｄ０）＝（１、１、０）のとき、第４のサブデコーダ１３で（Ｖ（Ｔ１）、Ｖ（Ｔ２）、Ｖ（Ｔ３））＝（Ｖｒ６４、Ｖｒ６４、Ｖｒ６５）を選択し、増幅回路（内挿アンプ）３０は、Ｖｏｕｔ＝（Ｖｒ６４＋Ｖｒ６４＋２×Ｖｒ６５）／４＝Ｖｒ６４＋（Ｖｒ６５−Ｖｒ６４）／２を出力する。

（Ｄ２、Ｄ１、Ｄ０）＝（１、１、１）のとき、第４のサブデコーダ１３で（Ｖ（Ｔ１）、Ｖ（Ｔ２）、Ｖ（Ｔ３））＝（Ｖｒ６５、Ｖｒ６４、Ｖｒ６５）を選択し、増幅回路（内挿アンプ）３０は、Ｖｏｕｔ＝（Ｖｒ６５＋Ｖｒ６４＋２×Ｖｒ６５）／４＝Ｖｒ６４＋（Ｖｒ６５−Ｖｒ６４）×３／４を出力する。

図１３は、図１２の実施例（ｍ＝８、ｎ＝３、ｈ＝３２）において、図１の第１乃至第３サブデコーダ１１_１〜１１_３の構成（同一構成）を示す図である。

図１３に示すように、サブデコーダ１１は、図１の第１ビットグループを（Ｄ３、Ｄ３Ｂ、…Ｄ７、Ｄ７Ｂ）として、参照電圧を下位ビット（Ｄ３、Ｄ３Ｂ）側から上位ビット（Ｄ７、Ｄ７Ｂ）へ向かって順次選択するトーナメント型デコーダで構成される。

なお、図１３では、図面作成の都合で、３つの参照電圧を１組として、ｈ個の参照電圧がサブデコーダ１１に入力される構成として示されているが、第１の参照電圧グループ２１（Ｖｒ１、Ｖｒ３、…、Ｖｒｋ、・・・、Ｖｒ６１、Ｖｒ６３）、第２の参照電圧グループ２２（Ｖｒ２、Ｖｒ４、…、Ｖｒ（ｋ＋１）、…、Ｖｒ６２、Ｖｒ６４）、第３の参照電圧グループ２３（Ｖｒ３、Ｖｒ５、…、Ｖｒ（ｋ＋２）、…、Ｖｒ６３、Ｖｒ６５）に対応して、図１２のサブデコーダ１１を３つ備え、第１乃至第３のサブデコーダ１１_１〜１１_３のそれぞれからＶｒｋ、Ｖｒ（ｋ＋１）、Ｖｒ（ｋ＋２）が出力される。

第１のサブデコーダ１１_１では、第１ビットグループの下位側ビット（Ｄ３、Ｄ３Ｂ）に接続するＮｃｈトランジスタスイッチで、第１の参照電圧グループ２１において連続する２つの参照電圧（Ｖｒ１、Ｖｒ３）、（Ｖｒ５、Ｖｒ７）、・・・（Ｖｒ６１、Ｖｒ６３）の一方を選択し、上位ビット（Ｄ４、Ｄ４Ｂ）に接続するＮｃｈトランジスタスイッチでは（Ｄ３、Ｄ３Ｂ）に接続するＮｃｈトランジスタスイッチで選択された２つの参照電圧の一方を選択し、以下、上位のビットでは、１つ下位のビットに接続するＮｃｈトランジスタスイッチで選択された２つの参照電圧の一方を選択し、（Ｄ７、Ｄ７Ｂ）に接続するＮｃｈトランジスタスイッチでは、１つ下位のビット（Ｄ６、Ｄ６Ｂ）に接続するＮｃｈトランジスタスイッチで選択された２つの参照電圧の一方を選択しＶｒｋを出力する。このとき、同様にして、第２、第３のサブデコーダ１１_２、１１_３では、第１ビットグループに基づき、それぞれ、Ｖｒ（ｋ＋１）、Ｖｒ（ｋ＋２）を選択出力する。この場合、サブデコーダ１１のトランジスタスイッチの総数は６２個である。

図１４は、図１２の実施例（ｍ＝８、ｎ＝３、ｈ＝３２）において、図２のサブデコーダ１２_１〜１２_３の構成（同一構成）を示す図である。

図２の第１ビットグループＤｎ〜Ｄ（ｍ−１）は、（Ｄ３、Ｄ３Ｂ、・・・Ｄ７、Ｄ７Ｂ）である。このうち下位２ビット（Ｄ３、Ｄ３Ｂ、Ｄ４、Ｄ４Ｂ）は、図３の（Ｄｘ、ＤｘＢ、Ｄ（ｘ＋１）、Ｄ（ｘ＋１）Ｂ）として、プリデコーダ１４に入力される。サブデコーダ１２は、参照電圧を、プリデコーダ１４でプリデコードされた信号ＬＮ１〜ＬＮ４から、第１ビットグループの上位ビット（Ｄ５、Ｄ５Ｂ）、（Ｄ６、Ｄ６Ｂ）、（Ｄ７、Ｄ７Ｂ）へ向かって順次選択する。

なお、図１４では、図面作成の都合で、連続する３つの参照電圧を１組として、ｈ個の参照電圧がサブデコーダ１２に入力される構成として示されているが、第１の参照電圧グループ２１（Ｖｒ１、Ｖｒ３、…、Ｖｒｋ、・・・、Ｖｒ６１、Ｖｒ６３）、第２の参照電圧グループ２２（Ｖｒ２、Ｖｒ４、…、Ｖｒ（ｋ＋１）、…、Ｖｒ６２、Ｖｒ６４）、第３の参照電圧グループ２３（Ｖｒ３、Ｖｒ５、…、Ｖｒ（ｋ＋２）、…、Ｖｒ６３、Ｖｒ６５）に対応して図１４のサブデコーダ１２を３つ備え、第１乃至第３のサブデコーダ１２_１〜１２_３のそれぞれからＶｒｋ、Ｖｒ（ｋ＋１）、Ｖｒ（ｋ＋２）が出力される。

図１４を参照すると、（Ｄ３、Ｄ３Ｂ、Ｄ４、Ｄ４Ｂ）に基づきプリデコーダ１４の出力ＬＮ１、ＬＮ２、ＬＮ３、ＬＮ４はいずれか１つがＨｉｇｈとなり、第１のサブデコーダ１２_１では、第１の参照電圧グループ２１において連続する４つ参照電圧（Ｖｒ１、Ｖｒ３、Ｖｒ５、Ｖｒ７）、（Ｖｒ９、Ｖｒ１１、Ｖｒ１３、Ｖｒ１５）、・・・（Ｖｒ５７、Ｖｒ５９、Ｖｒ６１、Ｖｒ６３）の一つを選択する。（Ｄ５、Ｄ５Ｂ）に接続するＮｃｈトランジスタスイッチでは、ＬＮ１、ＬＮ２、ＬＮ３、ＬＮ４で選択された、２つの隣接する４つ組の参照電圧の各１つ（例えば、参照電圧（Ｖｒ１、Ｖｒ３、Ｖｒ５、Ｖｒ７）のうちの選択された１つと、参照電圧（Ｖｒ９、Ｖｒ１１、Ｖｒ１３、Ｖｒ１５）のうちの選択された１つ）の一方を選択する。（Ｄ６、Ｄ６Ｂ）に接続するＮｃｈトランジスタスイッチでは、（Ｄ５、Ｄ５Ｂ）に接続するＮｃｈトランジスタスイッチで選択された２つの参照電圧の一方を選択し、（Ｄ７、Ｄ７Ｂ）に接続するＮｃｈトランジスタスイッチでは、（Ｄ６、Ｄ６Ｂ）に接続するＮｃｈトランジスタスイッチで選択された２つの参照電圧の一方の参照電圧Ｖｒｋを選択し出力する。同様にして、第２、第３のサブデコーダ１２_２、１２_３では、プリデコーダ１４の出力ＬＮ１、ＬＮ２、ＬＮ３、ＬＮ４と、（Ｄ５、Ｄ５Ｂ、・・・Ｄ７、Ｄ７Ｂ）に基づき、それぞれ、Ｖｒ（ｋ＋１）、Ｖｒ（ｋ＋２）を選択出力する。この場合、サブデコーダ１２のトランジスタスイッチの総数は４６個である。

図１５は、図１２に示した実施例（ｍ＝８、ｎ＝３、ｈ＝３２）において、図１又は図２の第４のサブデコーダ１３の構成を示す図である。図１５を参照すると、Ｖ（Ｔ１）は、Ｄ２Ｂに接続するＮｃｈトランジスタスイッチと、Ｄ０Ｂに接続するＮｃｈトランジスタスイッチを介してＶｒｋに接続され、Ｄ２Ｂに接続するＮｃｈトランジスタスイッチと、Ｄ０に接続するＮｃｈトランジスタスイッチを介してＶｒ（ｋ＋１）に接続され、Ｄ２に接続するＮｃｈトランジスタスイッチと、Ｄ０Ｂに接続するＮｃｈトランジスタスイッチを介してＶｒ（ｋ＋１）に接続され、Ｄ２に接続するＮｃｈトランジスタスイッチと、Ｄ０に接続するＮｃｈトランジスタスイッチを介してＶｒ（ｋ＋２）に接続されている。

Ｖ（Ｔ２）は、Ｄ２Ｂに接続するＮｃｈトランジスタスイッチを介してＶｒｋに接続され、Ｄ２に接続するＮｃｈトランジスタスイッチを介してＶｒ（ｋ＋１）に接続されている。

Ｖ（Ｔ３）は、Ｄ２Ｂに接続するＮｃｈトランジスタスイッチと、Ｄ１Ｂに接続するＮｃｈトランジスタスイッチを介してＶｒｋに接続され、Ｄ２Ｂに接続するＮｃｈトランジスタスイッチと、Ｄ１に接続するＮｃｈトランジスタスイッチを介してＶｒ（ｋ＋１）に接続され、Ｄ２に接続するＮｃｈトランジスタスイッチと、Ｄ１Ｂに接続するＮｃｈトランジスタスイッチを介してＶｒ（ｋ＋１）に接続され、Ｄ２に接続するＮｃｈトランジスタスイッチと、Ｄ１に接続するＮｃｈトランジスタスイッチを介してＶｒ（ｋ＋２）に接続されている。

より詳しくは、（Ｄ２、Ｄ１、Ｄ０）＝（０、０、０）のとき、（Ｖ（Ｔ１）、Ｖ（Ｔ２）、Ｖ（Ｔ３））＝（Ｖｒｋ、Ｖｒｋ、Ｖｒｋ）が出力される。

（Ｄ２、Ｄ１、Ｄ０）＝（０、０、１）のとき、（Ｖ（Ｔ１）、Ｖ（Ｔ２）、Ｖ（Ｔ３））＝（Ｖｒ（ｋ＋１）、Ｖｒｋ、Ｖｒｋ）が出力される。

（Ｄ２、Ｄ１、Ｄ０）＝（０、１、０）のとき、（Ｖ（Ｔ１）、Ｖ（Ｔ２）、Ｖ（Ｔ３））＝（Ｖｒｋ、Ｖｒｋ、Ｖｒ（ｋ＋１））が出力される。

（Ｄ２、Ｄ１、Ｄ０）＝（０、１、１）のとき、（Ｖ（Ｔ１）、Ｖ（Ｔ２）、Ｖ（Ｔ３））＝（Ｖｒ（ｋ＋１）、Ｖｒｋ、Ｖｒ（ｋ＋１））が出力される。

（Ｄ２、Ｄ１、Ｄ０）＝（１、０、０）のとき、（Ｖ（Ｔ１）、Ｖ（Ｔ２）、Ｖ（Ｔ３））＝（Ｖｒ（ｋ＋１）、Ｖｒ（ｋ＋１）、Ｖｒ（ｋ＋１））が出力される。

（Ｄ２、Ｄ１、Ｄ０）＝（１、０、１）のとき、（Ｖ（Ｔ１）、Ｖ（Ｔ２）、Ｖ（Ｔ３））＝（Ｖｒ（ｋ＋２）、Ｖｒ（ｋ＋１）、Ｖｒ（ｋ＋１））が出力される。

（Ｄ２、Ｄ１、Ｄ０）＝（１、１、０）のとき、（Ｖ（Ｔ１）、Ｖ（Ｔ２）、Ｖ（Ｔ３））＝（Ｖｒ（ｋ＋１）、Ｖｒ（ｋ＋１）、Ｖｒ（ｋ＋２））が出力される。

（Ｄ２、Ｄ１、Ｄ０）＝（１、１、１）のとき、（Ｖ（Ｔ１）、Ｖ（Ｔ２）、Ｖ（Ｔ３））＝（Ｖｒ（ｋ＋２）、Ｖｒ（ｋ＋１）、Ｖｒ（ｋ＋２））が出力される。

図１２の実施例（ｍ＝８、ｎ＝３、ｈ＝３２）において、図１の第１のサブデコーダ１１_１が図１３、第４のサブデコーダ１３が図１５の場合、第１の参照電圧グループ２１からＶｒｋとして選択出力され、Ｖ（Ｔ１）／Ｖ（Ｔ２）として選択されるパスに直列に挿入されるトランジスタスイッチの総数は最大７個である。同様にして第２のサブデコーダ１１_２、第４のサブデコーダ１３において、第２の参照電圧グループ２２からＶｒ（ｋ＋１）として選択出力され、Ｖ（Ｔ１）／Ｖ（Ｔ２）として選択されるパスに直列に挿入されるスイッチの数は最大７個である。同様にして第３のサブデコーダ１１_３、第４のサブデコーダ１３において、第３の参照電圧グループ２３からＶｒ（ｋ＋２）として選択出力され、Ｖ（Ｔ１）／Ｖ（Ｔ２）として選択されるパスに直列に挿入されるトランジスタスイッチの個数は、最大７個である。

また、図１２の実施例（ｍ＝８、ｎ＝３、ｈ＝３２）において、図２の第１のサブデコーダ１２_１が図１４、第４のサブデコーダ１３が図１５の場合、第１の参照電圧グループ２１からＶｒｋとして選択出力され、Ｖ（Ｔ１）／Ｖ（Ｔ２）として選択されるパスに直列に挿入されるスイッチの数は最大６個である。同様にして、第２のサブデコーダ１２_２、第４のサブデコーダ１３において、第２の参照電圧グループ２２からＶｒ（ｋ＋１）として選択出力され、Ｖ（Ｔ１）／Ｖ（Ｔ２）として選択されるパスに直列に挿入されるスイッチの数は最大６個である。第３のサブデコーダ１２_３、第４のサブデコーダ１３において、第２の参照電圧グループ２２からＶｒ（ｋ＋２）として選択出力され、Ｖ（Ｔ１）／Ｖ（Ｔ２）として選択されるパスに直列に挿入されるトランジスタスイッチの個数は最大６個である。

図１６は、図１２（Ｂ）の増幅回路の構成を示す図である（図１６と同様な構成が特許文献３の図２に開示されている）。共通接続されたソースが電流源２０７に接続され、ゲートが端子Ｔ１（電圧Ｖ（Ｔ１））と出力端子３（出力端子電圧Ｖｏｕｔ）にそれぞれ接続されたＮｃｈトランジスタ２０１、２０２よりなる第１の差動対と、共通接続されたソースが電流源２０８（電流値は電流源２０７の電流値Ｉと等しい）に接続されゲートがＴ２（電圧Ｖ（Ｔ２））と出力端子３にそれぞれ接続されたＮｃｈトランジスタ２０３、２０４よりなる第２の差動対と、共通接続されたソースが電流源２０９（電流値は電流源２０７の電流値Ｉの２倍）に接続されゲートがＴ２（電圧Ｖ（Ｔ３））と出力端子３にそれぞれ接続されたＮｃｈトランジスタ２０５、２０６（ゲート幅は２Ｗ）よりなる第３の差動対と、を備え、Ｎｃｈトランジスタ２０１、２０３、２０５の共通接続されたドレインと電源ＶＤＤ間に接続されたＰｃｈトランジスタ２１０と、Ｎｃｈトランジスタ２０２、２０４、２０６の共通接続されたドレインと電源ＶＤＤ間に接続され、ゲートとドレインが接続されるとともに、ゲートがＰｃｈトランジスタ２１０のゲートに接続されるＰｃｈトランジスタ２１１とを備え、Ｐｃｈトランジスタ２１０のドレインとＮｃｈトランジスタ２０１、２０３、２０５の共通接続されたドレインとの接続点が入力端に接続され、出力端が出力端子３に接続されている増幅段２１２を備えている。Ｐｃｈトランジスタ２１０、２１１はカレントミラーを構成する。Ｎｃｈトランジスタ２０１、２０２、２０３、２０４の利得係数をβとすると、Ｎｃｈトランジスタ２０５、２０６利得係数は２βとなる。したがって、トランジスタ２０１〜２０６のドレイン電流ＩＤ１、ＩＤ２、ＩＤ３、ＩＤ４、ＩＤ５、ＩＤ６は以下で与えられる。

ＩＤ１＝（β／２）（Ｖ（Ｔ１）−ＶＴＨ））＾２ ・・・（７）
ＩＤ２＝（β／２）（Ｖｏｕｔ−ＶＴＨ））＾２ ・・・（８）
ＩＤ３＝（β／２）（Ｖ（Ｔ２）−ＶＴＨ））＾２ ・・・（９）
ＩＤ４＝（β／２）（Ｖｏｕｔ−ＶＴＨ））＾２ ・・・（１０）
ＩＤ５＝２（β／２）（Ｖ（Ｔ３）−ＶＴＨ））＾２ ・・・（１１）
ＩＤ６＝２（β／２）（Ｖｏｕｔ−ＶＴＨ））＾２ ・・・（１２）

電流ＩＤ２＋ＩＤ４＋ＩＤ６はカレントミラーの入力側のＰｃｈトランジスタ２１１に流れる電流（入力電流）であり、電流ＩＤ１＋ＩＤ３＋ＩＤ５はカレントミラー回路の出力側のＰｃｈトランジスタ１１１に流れる電流（出力電流）である。カレントミラー回路の入力電流が出力電流に等しくなる。

ＩＤ１＋ＩＤ３＋ＩＤ５＝ＩＤ２＋ＩＤ４＋ＩＤ６ ・・・（１３）

式（７）乃至（１２）の括弧内を展開して式（１３）に代入し、ＶＴＨの一次項に関して両辺を等しいとして、
Ｖ（Ｔ１）＋Ｖ（Ｔ２）＋２×Ｖ（Ｔ３）＝４×Ｖｏｕｔ、すなわち、出力端子電圧Ｖｏｕｔは、
Ｖｏｕｔ＝｛Ｖ（Ｔ１）＋Ｖ（Ｔ２）＋２×Ｖ（Ｔ３）｝／４ ・・・（１４）
となる。

図１７（Ａ）は、図１又は図２に示した実施例の動作仕様の別の例を説明する図である。この実施例は、図１、図２において、ｍ＝８、ｎ＝２、ｈ＝６２とした場合である。図１７（Ｂ）は、増幅回路３０を説明する図である。Ｖｏｕｔ＝｛Ｖ（Ｔ１）＋Ｖ（Ｔ２）｝／２を出力する。図２２を参照して説明したように、正極及び負極駆動において、２５６階調（８ビット）に対して、階調０及び階調２５５の両端側の領域では、ドライバ出力電圧の１階調あたりの電圧変化量は、他の中間調の区間よりも、大きい（γ特性）。異なる２つの参照電圧の内挿出力により生成される階調電圧は、２つの参照電圧間の電位差が大きいと、増幅回路３０を構成する素子のばらつきに依存して、出力誤差が増大する場合がある。そこで本実施例では、この両端参照電圧グループを、第１乃至第３の参照電圧グループ２１、２２、２３とは別途用意している。

図１７（Ａ）に示すように、Ｖｒ１、Ｖｒ２、Ｖｒ３、・・はレベル４、６、８、１０に対応している。Ｖｒｊは、レベル２×（ｊ−１）＋４に対応しており、Ｖｒ１２３、１２４、Ｖｒ１２５（＝Ｖｒ（２×ｈ＋１））はレベル２４８、２５０、２５２に対応する。

レベル０、１、２、３のＶｒｅｆは、第４の参照電圧グループ２４（Ｖｒｄ１、Ｖｒｄ２、Ｖｒｄ３、Ｖｒｄ４）の各電圧とされる。すなわち、レベル０、１、２、３では、増幅回路（内挿アンプ）３０の入力端子（Ｔ１、Ｔ２）に、（Ｖ（Ｔ１）、Ｖ（Ｔ２））＝（Ｖｒｄ１、Ｖｒｄ１）、（Ｖｒｄ２、Ｖｒｄ２）、（Ｖｒｄ３、Ｖｒｄ３）、（Ｖｒｄ４、Ｖｒｄ４）がそれぞれ入力される。増幅回路３０は、入力電圧レベルＶ（Ｔ１）（＝Ｖ（Ｔ２））と同一の出力電圧レベルＶｏｕｔ＝（Ｖ（Ｔ１）＋Ｖ（Ｔ２））／２＝Ｖ（Ｔ１）（＝Ｖｒｄ１、Ｖｒｄ２、Ｖｒｄ３、Ｖｒｄ４）を出力する。

レベル２５２、２５３、２５４、２５５のＶｒｅｆは、第５の参照電圧グループ２５（Ｖｒ１２５、Ｖｒｄ５、Ｖｒｄ６、Ｖｒｄ７）の各電圧とされる。但し、Ｖｒ１２５は第３の参照電圧グループと共有される。レベル２５２、２５３、２５４、２５５では、増幅回路（内挿アンプ）３０の入力端子（Ｔ１、Ｔ２）に、（Ｖ（Ｔ１）、Ｖ（Ｔ２））＝（Ｖｒ１２５、Ｖｒ１２５）、（Ｖｒｄ５、Ｖｒｄ５）、（Ｖｒｄ６、Ｖｒｄ６）、（Ｖｒｄ７、Ｖｒｄ７）が入力される。増幅回路（内挿アンプ）３０は、入力電圧レベルＶ（Ｔ１）（＝Ｖ（Ｔ２））と同一の出力電圧レベルＶｏｕｔ＝（Ｖ（Ｔ１）＋Ｖ（Ｔ２））／２＝Ｖ（Ｔ１）（＝Ｖｒ１２５、Ｖｒｄ５、Ｖｒｄ６、Ｖｒｄ７）を出力する。

レベル４〜７の区間には参照電圧Ｖｒ１、Ｖｒ２が割当てられ、この区間の端のレベル７は、隣の区間（レベル８〜１１）の参照電圧Ｖｒ３と、この区間の参照電圧Ｖｒ２の内挿で生成される。したがってレベル４〜７に対して、第１ビットグループ（Ｄ７−Ｄ２）に基づき、サブデコーダ１１_１、１１_２、１１_３で、３つの連続ステップの参照電圧（Ｖｒ１、Ｖｒ２、Ｖｒ３）を選択して、第４のサブデコーダ１３に入力し、第４のサブデコーダ１３は第２ビットグループ（Ｄ１、Ｄ０）に基づき、重複も含めて２つを選択する。

より詳しくは、（Ｄ０、Ｄ１）＝（０、０）のとき、第４のサブデコーダ１３で（Ｖ（Ｔ１）、Ｖ（Ｔ２））＝（Ｖｒ１、Ｖｒ１）を選択し、増幅回路（内挿アンプ）３０は、Ｖｏｕｔ＝（Ｖｒ１＋Ｖｒ１）／２＝Ｖｒ１を出力する。

（Ｄ０、Ｄ１）＝（０、１）のとき、第４のサブデコーダ１３で（Ｖ（Ｔ１）、Ｖ（Ｔ２））＝（Ｖｒ２、Ｖｒ１）を選択し、増幅回路（内挿アンプ）３０は、Ｖｒ１とＶｒ２の中間レベルＶｏｕｔ＝（Ｖｒ２＋Ｖｒ１）／２を出力する。

（Ｄ０、Ｄ１）＝（１、０）のとき第４のサブデコーダ１３で（Ｖ（Ｔ１）、Ｖ（Ｔ２））＝（Ｖｒ２、Ｖｒ２）を選択し、増幅回路（内挿アンプ）３０は、Ｖｏｕｔ＝（Ｖｒ２＋Ｖｒ２）／２＝Ｖｒ２を出力する。

（Ｄ０、Ｄ１）＝（１、１）のとき、第４のサブデコーダ１３で（Ｖ（Ｔ１）、Ｖ（Ｔ２））＝（Ｖｒ３、Ｖｒ２）を選択し、増幅回路（内挿アンプ）３０は、Ｖｒ２とＶｒ３の中間レベルＶｏｕｔ＝（Ｖｒ３＋Ｖｒ２）／２を出力する。

レベル８〜１１の区間には参照電圧Ｖｒ３、Ｖｒ４が割当てられ、この区間の端のレベル１１は、隣の区間（レベル１２〜１５）の参照電圧Ｖｒ５と、この区間の参照電圧Ｖｒ４の内挿で生成される。したがってレベル８〜１１に対して、第１ビットグループ（Ｄ７−Ｄ２）に基づき、サブデコーダ１１_１、１１_２、１１_３で、３つの連続ステップの参照電圧（Ｖｒ３、Ｖｒ４、Ｖｒ５）を選択して、第４のサブデコーダ１３に入力し、第４のサブデコーダ１３は第２ビットグループ（Ｄ１、Ｄ０）に基づき、重複も含めて２つを選択する。

より詳しくは、（Ｄ０、Ｄ１）＝（０、０）のとき、第４のサブデコーダ１３で（Ｖ（Ｔ１）、Ｖ（Ｔ２））＝（Ｖｒ３、Ｖｒ３）を選択し、増幅回路（内挿アンプ）３０は、Ｖｏｕｔ＝（Ｖｒ３＋Ｖｒ３）／２＝Ｖｒ３を出力する。

（Ｄ０、Ｄ１）＝（０、１）のとき、第４のサブデコーダ１３で（Ｖ（Ｔ１）、Ｖ（Ｔ２））＝（Ｖｒ４、Ｖｒ３）を選択し、増幅回路（内挿アンプ）３０は、Ｖｒ３とＶｒ４の中間レベルＶｏｕｔ＝（Ｖｒ４＋Ｖｒ３）／２を出力する。

（Ｄ０、Ｄ１）＝（１、０）のとき、第４のサブデコーダ１３で（Ｖ（Ｔ１）、Ｖ（Ｔ２））＝（Ｖｒ４、Ｖｒ４）を選択し、増幅回路（内挿アンプ）３０は、Ｖｏｕｔ＝（Ｖｒ４＋Ｖｒ４）／２＝Ｖｒ４を出力する。

（Ｄ０、Ｄ１）＝（１、１）のとき、第４のサブデコーダ１３で（Ｖ（Ｔ１）、Ｖ（Ｔ２））＝（Ｖｒ５、Ｖｒ４）を選択し、増幅回路（内挿アンプ）３０は、Ｖｒ４とＶｒ５の中間レベルＶｏｕｔ＝（Ｖｒ５＋Ｖｒ４）／２を出力する。

レベル２４８〜２５１の区間には、参照電圧Ｖｒ１２３、Ｖｒ１２４が割当てられ、この区間の端のレベル２５１は、隣の参照電圧Ｖｒ１２５と、この区間の参照電圧Ｖｒ１２４の内挿で生成される。したがってレベル２４８〜２５１に対して、第１ビットグループ（Ｄ７−Ｄ２）に基づき、サブデコーダ１１_１、１１_２、１１_３で、３つの連続ステップの参照電圧（Ｖｒ１２３、Ｖｒ１２４、Ｖｒ１２５）を選択して、第４のサブデコーダ１３に入力し、第４のサブデコーダ１３は第２ビットグループ（Ｄ１、Ｄ０）に基づき、重複も含めて２つを選択する。

より詳しくは、（Ｄ０、Ｄ１）＝（０、０）のとき、第４のサブデコーダ１３で（Ｖ（Ｔ１）、Ｖ（Ｔ２））＝（Ｖｒ１２３、Ｖｒ１２３）を選択し、増幅回路（内挿アンプ）３０は、Ｖｏｕｔ＝（Ｖｒ１２３＋Ｖｒ１２３）／２＝Ｖｒ１２３を出力する。

（Ｄ０、Ｄ１）＝（０、１）のとき、第４のサブデコーダ１３で（Ｖ（Ｔ１）、Ｖ（Ｔ２））＝（Ｖｒ１２４、Ｖｒ１２３）を選択し、増幅回路（内挿アンプ）３０は、Ｖｒ１２３とＶｒ１２４の中間レベルＶｏｕｔ＝（Ｖｒ１２４＋Ｖｒ１２３）／２を出力する。

（Ｄ０、Ｄ１）＝（１、０）のとき、第４のサブデコーダ１３で（Ｖ（Ｔ１）、Ｖ（Ｔ２））＝（Ｖｒ１２４、Ｖｒ１２４）を選択し、増幅回路（内挿アンプ）３０は、Ｖｏｕｔ＝（Ｖｒ１２４＋Ｖｒ１２４）／２＝Ｖｒ１２４を出力する。

（Ｄ０、Ｄ１）＝（１、１）のとき、第４のサブデコーダ１３で（Ｖ（Ｔ１）、Ｖ（Ｔ２））＝（Ｖｒ１２５、Ｖｒ１２４）を選択し、増幅回路（内挿アンプ）３０は、Ｖｒ１２４とＶｒ１２５の中間レベルＶｏｕｔ＝（Ｖｒ１２５＋Ｖｒ１２４）／２を出力する。

図１８は、図１７に示した仕様のＤＡＣの構成を示す図である。図１８において、（Ｖｒ１、Ｖｒ３、…Ｖｒ１２１、Ｖｒ１２３）の参照電圧グループ２１、（Ｖｒ２、Ｖｒ４、…Ｖｒ１２２、Ｖｒ１２４）の参照電圧グループ２２、（Ｖｒ３、Ｖｒ５、…Ｖｒ１２３、Ｖｒ１２５）の参照電圧グループ２３は、デコーダ１２１、１２２、１２３にそれぞれ入力される。サブデコーダ１２_１、１２_２、１２_３には、図２の構成と同様、第１ビットグループをプリデコーダ１４でデコードした信号と上位ビットが入力され、ｈ個の参照電圧の中から１つを選択する。

図１９は、図１８のサブデコーダ１２_１、１２_２、１２_３の構成（同一構成）を示す図であり、スイッチをＮｃｈトランジスタで構成した場合である。図１９を参照すると、サブデコーダ１２は、図７に示したｈ＝６４（２＾６）構成のサブデコーダ１２において、図７の下端と上端のＶｒ１、Ｖｒ１２７に接続し、ＬＮ１、ＬＮ４でそれぞれオン・オフ制御されるＮｃｈスイッチトランジスタを削除して構成される。

より詳しくは、図１９を参照すると、サブデコーダ１２において、Ｖｒ１、Ｖ２、Ｖｒ３は、図３のプリデコーダ１４でデコーダされた信号ＬＮ２、ＬＮ３、ＬＮ４がそれぞれＨｉｇｈのときオンされるＮｃｈトランジスタスイッチに接続されている。

次の４つの参照電圧Ｖｒ４、Ｖｒ５、Ｖｒ６、Ｖｒ７は、図３のプリデコーダ１４でデコーダされた信号ＬＮ１、ＬＮ２、ＬＮ３、ＬＮ４がそれぞれＨｉｇｈのときオンされるＮｃｈトランジスタスイッチに接続されている。４つの参照電圧Ｖｒ１１１、Ｖｒ１１３、Ｖｒ１１５、Ｖｒ１１７は、図３のプリデコーダ１４でデコーダされた信号ＬＮ１、ＬＮ２、ＬＮ３、ＬＮ４がそれぞれＨｉｇｈのときオンされるＮｃｈトランジスタスイッチに接続されている。Ｖｒ１１９、Ｖｒ１２１、Ｖｒ１２３は、図３のプリデコーダ１４でデコーダされた信号ＬＮ２、ＬＮ３、ＬＮ４がそれぞれＨｉｇｈのときオンされるＮｃｈトランジスタスイッチに接続されている。

（Ｄ４、Ｄ４Ｂ）にそれぞれ接続されるＮｃｈトランジスタスイッチは、ＬＮ１、ＬＮ２、ＬＮ３、ＬＮ４で選択された、２つの隣接する３つ組と４つ組の参照電圧の各１つ、例えば、参照電圧（Ｖｒ１、Ｖｒ３、Ｖｒ５）のうちの選択された１つと、参照電圧（Ｖｒ７、Ｖｒ９、Ｖｒ１１、Ｖｒ１３）のうちの選択された１つの一方、（Ｖｒ１１１、Ｖｒ１１３、Ｖｒ１１５、Ｖｒ１１７）のうちの選択された１つと（Ｖｒ１１９、Ｖｒ１２１、Ｖｒ１２３）のうちの選択された１つのうちの選択された１つの一方を選択する。

（Ｄ５、Ｄ５Ｂ）にそれぞれ接続されるＮｃｈトランジスタスイッチは、（Ｄ４、Ｄ４Ｂ）にそれぞれ接続されるＮｃｈトランジスタスイッチで選択された２つの参照電圧の一方を選択し、（Ｄ６、Ｄ６Ｂ）にそれぞれ接続されるＮｃｈトランジスタスイッチは、（Ｄ５、Ｄ５Ｂ）にそれぞれ接続されるＮｃｈトランジスタスイッチで選択された２つの参照電圧の一方を選択し、（Ｄ７、Ｄ７Ｂ）にそれぞれ接続されるＮｃｈトランジスタスイッチでは、（Ｄ６、Ｄ６Ｂ）にそれぞれ接続されるＮｃｈトランジスタスイッチで選択された２つの参照電圧の一方の参照電圧Ｖｒｋを選択し出力する。このサブデコーダ１２のトランジスタスイッチの総数は９０個である。

サブデコーダ１２_１において、（Ｄ３、Ｄ２）＝（０、０）のとき、ＬＮ１がＨｉｇｈとなり、Ｖｒ７、Ｖｒ１５、Ｖｒ２３、…Ｖｒ１１９が選択され、（Ｄ３、Ｄ２）＝（０、１）のとき、ＬＮ２がＨｉｇｈとなり、Ｖｒ１、Ｖｒ９、Ｖｒ１７、・・・Ｖｒ１２１が選択され、（Ｄ３、Ｄ２）＝（１、０）のとき、ＬＮ３がＨｉｇｈとなり、Ｖｒ３、Ｖｒ１１、…Ｖｒ１２３が選択され、（Ｄ３、Ｄ２）＝（１、１）のとき、ＬＮ４がＨｉｇｈとなり、Ｖｒ５、Ｖｒ１３、…Ｖｒ１１７が選択される。

サブデコーダ１２_１、１２_２、１２_３からの出力Ｖｒｋ、Ｖｒ（ｋ＋１）、Ｖｒ（ｋ＋２）は第４のサブデコーダ１３に入力され、第４のサブデコーダ１３は同一電圧を含む２つの電圧ＶＯ１、ＶＯ２が選択され、増幅回路３０の端子Ｔ１、Ｔ２に入力される。

第４の参照電圧グループ２４（Ｖｒｄ１、Ｖｒｄ２、Ｖｒｄ３、Ｖｒｄ４）は、第５のサブデコーダ４１に入力される。第５のサブデコーダ４１は、第１ビットグループ（Ｄ７−Ｄ２）のうち（Ｄ３−Ｄ２）を入力するプリデコーダ１４の出力（ＬＮ１、ＬＮ２、ＬＮ３、ＬＮ４）と、第１ビットグループ（Ｄ７−Ｄ２）のうちの（Ｄ７−Ｄ４）と、第２ビットグループ（Ｄ１、Ｄ０）を入力し、第１ビットグループ（Ｄ７−Ｄ２）が”００００００”のとき、Ｖｒｄ１、Ｖｒｄ２、Ｖｒｄ３、Ｖｒｄ４の中から、第２ビットグループ（Ｄ１、Ｄ０）によって１つを選択し、Ｖｏ３、Ｖｏ４として出力し、増幅回路３０の端子Ｔ１、Ｔ２に入力する。

第５のサブデコーダ４１は、第１ビットグループ（Ｄ７−Ｄ２）が“０００００１”〜“１１１１１１”の場合、第２ビットグループ（Ｄ１、Ｄ０）の値にかかわらず、出力Ｖｏ３、Ｖｏ４と、Ｖｒｄ１、Ｖｒｄ２、Ｖｒｄ３、Ｖｒｄ４と間のパスをオフ状態とする。

第５の参照電圧グループ２５（Ｖｒ１２５、Ｖｒｄ５、Ｖｒｄ６、Ｖｒｄ７）は、第６のサブデコーダ４２に入力される。第６のサブデコーダ４２は、第１ビットグループ（Ｄ７−Ｄ２）のうち（Ｄ３−Ｄ２）を入力するプリデコーダ１４の出力（ＬＮ１、ＬＮ２、ＬＮ３、ＬＮ４）と、第１ビットグループ（Ｄ７−Ｄ２）のうちの（Ｄ７−Ｄ４）と、第２ビットグループ（Ｄ１、Ｄ０）を入力し、第１ビットグループ（Ｄ７−Ｄ２）が”１１１１１１”のとき活性化され、第２ビットグループ（Ｄ１、Ｄ０）で１つを選択、Ｖｏ５、Ｖｏ６として出力し、増幅回路３０の端子Ｔ１、Ｔ２に入力する。第６のサブデコーダ４２においては、第１ビットグループ（Ｄ７−Ｄ２）が“００００００”〜“１１１１１０”の場合、第２ビットグループＤ１、Ｄ０の値にかかわらず、出力Ｖｏ５、Ｖｏ６と、Ｖｒ１２５、Ｖｒｄ５、Ｖｒｄ６、Ｖｒｄ７間のパスはオフ状態とされる。

図２０は、前述したデコーダ１０と増幅回路３０を備えたデータドライバの構成を示す図である。図２０は、データドライバの要部をブロックにて示したものである。図２０を参照すると、このデータドライバは、ラッチアドレスセレクタ７０と、ラッチ８０と、レベルシフタ９０と、参照電圧発生回路２０と、デコーダ１０と、増幅回路３０とを含んで構成される。

ラッチアドレスセレクタ７０は、クロック信号ＣＬＫに基づき、データラッチのタイミングを決定する。ラッチ８０は、ラッチアドレスセレクタ７０で決定されたタイミングに基づいて、映像デジタルデータをラッチし、ＳＴＢ信号（ストローブ信号）に応じて、一斉に、レベルシフタ９０を介してデコーダ１０にデータを出力する。ラッチアドレスセレクタ７０及びラッチ８０はロジック回路で、一般に低電圧（０Ｖ〜３．３Ｖ）で構成される。

参照電圧発生回路２０は、図２０（Ｂ）に示すように、少なくともＶｒ１〜Ｖｒ（２ｈ＋１）の（２ｈ＋１）個の参照電圧を生成し、（Ｖｒ１、Ｖｒ３、Ｖｒ（２ｈ−１））が第１参照電圧グループ、（Ｖｒ２、Ｖｒ４、Ｖｒ（２ｈ））が第２参照電圧グループ、（Ｖｒ３、Ｖｒ５、Ｖｒ（２ｈ＋１））が第３参照電圧グループを構成し、第１乃至第３のサブデコーダに供給される。図１７（Ａ）の実施例の場合には、更に参照電圧Ｖｒｄ１〜Ｖｒｄ７が参照電圧発生回路２０で生成され、第５の参照電圧グループ（Ｖｒｄ１、Ｖｒｄ２、Ｖｒｄ３、Ｖｒｄ４）及び第６の参照電圧グループ（Ｖｒ（２ｈ＋１）、Ｖｒｄ５、Ｖｒｄ６、Ｖｒｄ７）を構成し、デコーダ１０内の第５及び第６のサブデコーダ（図１８参照）にそれぞれ供給される。デコーダ１０は入力されたデジタルデータに対応した、複数の参照電圧を選択して、増幅回路３０の入力端子Ｔ１〜ＴＰに供給する。増幅回路３０は、入力電圧Ｖ（Ｔ１）〜Ｖ（ＴＰ）を合成（内挿）した電圧を出力する。

なお、上記の特許文献の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

本発明の一実施例の構成を示す図である。 本発明の別の実施例の構成を示す図である。 図２のプリデコーダ１４の構成の一例を示す図である。 図２のプリデコーダ１４の構成の別の例を示す図である。 （Ａ）は図１又は図２の具体例を説明する図、（Ｂ）は増幅回路を説明する図である。 図５の具体例における図１のサブデコーダ１１の構成を示す図である。 図５の具体例における図２のサブデコーダ１２の構成の一例を示す図である。 図５の具体例における図１又は図２のサブデコーダ１３の構成を示す図である。 図５の実施例における図２のサブデコーダ１２の構成の別の例を示す図である。 図５の実施例における図１又は図２の増幅回路３０の構成の一例を示す図である。 比較例（図２３）と図１、図２の実施例のスイッチの数を例示する図である。 （Ａ）は図１又は図２の別の具体例を説明する図、（Ｂ）は増幅回路を説明する図である。 図１２の具体例における図１のサブデコーダ１１の構成を示す図である。 図１２の具体例における図２のサブデコーダ１２の構成を示す図である。 図１２の具体例における図１１又は図２のサブデコーダ１３の構成を示す図である。 図１２の実施例における図１又は図２の増幅回路３０の構成の一例を示す図である。 （Ａ）は図１又は図２の別の具体例を説明する図、（Ｂ）は増幅回路を説明する図である。 図１２の具体例におけるＤＡＣの構成を示す図である。 図１２の具体例における図２のサブデコーダ１１の構成を示す図である。 本実施例のデータドライバの構成を示す図である。 アクティブマトリクス型液晶表示装置の構成を示す図である。 （Ａ）は液晶印加電圧と透過率、（Ｂ）は階調とデータドライバ出力電圧の関係を示す図である。 特許文献１の構成を示す図である。 特許文献１の構成を示す図である。

符号の説明

３ 出力端子
１０ デコーダ
１１、１１_１〜１１_３、１２、１２_１〜１２_３ 第１〜第３サブデコーダ
１３ 第４のサブデコーダ
１４ プリデコーダ
２１〜２３ 第１〜第３の参照電圧グループ
２４、２５ 第４、第５の参照電圧グループ
２０ 参照電圧発生回路
３０ 増幅回路
４１ 第５のサブデコーダ
４２ 第６のサブデコーダ
７０ ラッチアドレスセレクタ
８０ ラッチ
９０ レベルシフタ
１０１〜１０４、２０１〜２０６ Ｎｃｈトランジスタ
１０９、２１２ 増幅段
１１１、１１２、２１０、２１１ Ｐｃｈトランジスタ
１１３、１１４、２０７〜２０９ 電流源
９４０ 電源回路
９５０ 表示コントローラー
９６０ 表示部
９６１ 走査線
９６２ データ線
９６３ 薄膜トランジスタ（ＴＦＴ）
９６４ 画素電極
９６５ 容量
９６６ 補助容量
９６７ 対向基板電極
９７０ ゲートドライバ
９８０ データドライバ
Ｄｎ〜Ｄ（ｍ−１） 第１ビットグループ
Ｄ０〜Ｄ（ｎ−１） 第２ビットグループ
ＮＡＮＤ１〜ＮＡＮＤ４ 否定論理積回路
ＮＯＲ１〜ＮＯＲ４ 否定論理和回路
Ｔ１、Ｔ２、Ｔ３ 増幅回路の入力端子
Ｖｒ１〜Ｖｒ（２ｈ＋１）、Ｖｒ１〜Ｖｒ１２９、Ｖｒｄ１〜Ｖｒｄ７ 参照電圧
Ｖｒｋ、Ｖｒ（ｋ＋１）、Ｖｒ（ｋ＋２） サブデコーダでの選択電圧

Claims (19)

1. 第１の電圧を電圧範囲の一端とし、相隣る参照電圧が２×単位電圧分、離間している所定個の第１の参照電圧群と、
   前記第１の電圧から単位電圧離間した電圧を電圧範囲の一端とし、相隣る参照電圧が互いに２×単位電圧、離間している所定個の第２の参照電圧群と、
   前記第１の電圧から２×単位電圧離間した電圧を電圧範囲の一端とし、相隣る参照電圧が互いに２×単位電圧、離間している所定個の第３の参照電圧群と、
   前記第１の参照電圧群の電圧範囲の一端の電圧から、入力デジタル信号で指定される前記第１の参照電圧群における所定番目の参照電圧を選択する第１の選択回路と、
   前記第２の参照電圧群の電圧範囲の一端の電圧から、前記入力デジタル信号で指定される前記第２の参照電圧群における前記所定番目の参照電圧を選択する第２の選択回路と、
   前記第３の参照電圧群の電圧範囲の一端の電圧から、前記入力デジタル信号で指定される前記第３の参照電圧群における前記所定番目の参照電圧を選択する第３の選択回路と、
   前記第１乃至第３の選択回路でそれぞれ選択された電圧を受け、重複も含めて予め定められた所定個を選択して出力する第４の選択回路と、
   前記第４の選択回路で選択された所定個の電圧を受け前記所定個の電圧に所定の演算を施した結果を出力する演算回路と、
   を備え、
   前記第１乃至第３の選択回路は同一構成とされ、
   前記第１乃至第３の選択回路で選択された参照電圧は互いに単位電圧離間している、ことを特徴とするデジタルアナログ変換回路。
2. 第１乃至第（２×ｈ＋１）（ただし、ｈは所定の正整数）の参照電圧について、
   （２×ｊ−１）番目（ただし、ｊは１乃至ｈ所定の正整数）のｈ個の参照電圧からなる第１の参照電圧群と、
   （２×ｊ）番目のｈ個の参照電圧からなる第２の参照電圧群と、
   （２×ｊ＋１）番目のｈ個の参照電圧からなる第３の参照電圧群と、
   にグループ化し、
   前記第１の参照電圧群を受け入力デジタル信号に基づき第１の参照電圧を選択する第１の選択回路と、
   前記第２の参照電圧群を受け前記入力デジタル信号に基づき第２の参照電圧を選択する第２の選択回路と、
   前記第３の参照電圧群を受け前記入力デジタル信号に基づき第３の参照電圧を選択する第３の選択回路と、
   前記第１乃至第３の選択回路でそれぞれ選択された参照電圧を受け、入力デジタル信号に基づき、重複も含めて少なくとも２個を選択して出力する第４の選択回路と、
   前記第４の選択回路で選択された少なくとも２個の参照電圧を受け少なくとも２個の参照電圧の演算結果を出力する増幅回路と、
   を備え、
   前記第１乃至第３の選択回路は同一構成とされる、ことを特徴とするデジタルアナログ変換回路。
3. 前記第１の選択回路が、前記入力デジタル信号に基づき、前記第１の参照電圧群のｐ番目、すなわち、第（２×ｐ−１）（ただし、ｐは１乃至ｈのいずれかの整数）の参照電圧を選択するとき、
   前記第２の選択回路は、前記入力デジタル信号に基づき、前記第２の参照電圧群のｐ番目、すなわち、第２×ｐの参照電圧を選択し、
   前記第３の選択回路は、前記入力デジタル信号に基づき、前記第３の参照電圧群のｐ番目、すなわち第（２×ｐ＋１）番目の参照電圧を選択する、ことを特徴とする請求項２記載のデジタルアナログ変換回路。
4. 前記第１乃至第３の選択回路には前記入力デジタル信号の最上位ビットを含む所定の上位ビットが入力され、
   前記第４の選択回路には前記入力デジタル信号の最下位ビットを含む所定の下位ビットが入力される、ことを特徴とする請求項２又は３記載のデジタルアナログ変換回路。
5. 前記第１乃至第３の選択回路には前記入力デジタル信号の最上位ビットを含む所定の上位ビットが入力され、
   前記第４の選択回路には前記入力デジタル信号の最下位ビットを含む所定の下位ビットが入力され、
   前記所定の上位ビットと前記所定の下位ビットは互いに重複するビットを含まない、ことを特徴とする請求項２又は３記載のデジタルアナログ変換回路。
6. 前記入力デジタル信号の所定の上位ビットのうち所定のビット群を入力してデコードするプリデコーダを備え、
   前記第１乃至第３の選択回路には、前記プリデコーダでデコードされた信号と前記入力デジタル信号の所定の上位ビットのうち前記所定のビット群を除くビット信号が入力される、ことを特徴とする請求項２又は３記載のデジタルアナログ変換回路。
7. 前記増幅回路が、前記第４の選択回路で重複も含めて選択された２個の参照電圧を内挿した電圧、又は前記２個の参照電圧の一方を出力する、ことを特徴とする請求項２又は３記載のデジタルアナログ変換回路。
8. 前記増幅回路が、前記第４の選択回路で重複も含めて選択された２個の参照電圧を第１、第２の入力端子に受け、前記第１、第２の入力端子に受けた２個の参照電圧を内挿した電圧、又は前記２個の参照電圧の一方を出力する、ことを特徴とする請求項２又は３に記載のデジタルアナログ変換回路。
9. 前記第４の選択回路で重複も含めて選択された参照電圧が同一の場合、前記増幅回路は、同一の参照電圧と同一電圧を出力する、ことを特徴とする請求項７又は８記載のデジタルアナログ変換回路。
10. 前記増幅回路が、前記第４の選択回路で選択された２個の参照電圧を重複も含めて第１、第２、第３の入力端子に受け、前記第１、第２、第３の入力端子の電圧を所定の係数で重み付け演算した電圧を出力する、ことを特徴とする請求項２又は３に記載のデジタルアナログ変換回路。
11. 前記第１乃至第（２×ｈ＋１）の参照電圧の電圧範囲と異なる第１の電圧範囲の参照電圧群を備え、
    前記第１の電圧範囲の参照電圧群を入力し前記入力デジタル信号に応じて２つの電圧を選択する第５の選択回路を備えている、ことを特徴とする請求項２又は３記載のデジタルアナログ変換回路。
12. 前記第１乃至第（２×ｈ＋１）の参照電圧の電圧範囲と異なり前記第１の電圧範囲と異なる第２の電圧範囲の参照電圧群を備え、
    前記第２の電圧範囲の参照電圧群を入力し前記入力デジタル信号に応じて２つの電圧を選択する第６の選択回路を備えている、ことを特徴とする請求項１１記載のデジタルアナログ変換回路。
13. 前記第１乃至第（２×ｈ＋１）の参照電圧に対して、前記入力デジタル信号の値に対応して、４×ｈ個のレベルの電圧を出力する、ことを特徴とする請求項２又は３記載のデジタルアナログ変換回路。
14. 前記第１乃至第（２×ｈ＋１）の参照電圧に対して、前記入力デジタル信号の値に対応して、８×ｈ個のレベルの電圧を出力する、ことを特徴とする請求項２又は３記載のデジタルアナログ変換回路。
15. ｈが２＾（ｍ−１）＜ｈ≦２＾ｍ（ただし、＾は冪乗を表す）の場合、前記第１乃至第３の選択回路には入力デジタル信号の上位ｍビットが入力され、ｈ個の参照電圧の１つを選択する、ことを特徴とする請求項２又は３記載のデジタルアナログ変換回路。
16. 前記第４の選択回路は、前記第１乃至第３の選択回路で選択された３個の参照電圧のうち２つを重複も含めて前記入力デジタル信号の下位２ビットで選択する、ことを特徴とする請求項２又は３記載のデジタルアナログ変換回路。
17. 入力映像信号に対応した入力デジタル信号を受け、前記入力デジタル信号に対応した電圧を出力する、請求項１乃至１６のいずれか一に記載のデジタルアナログ変換回路を備え、前記入力デジタル信号に対応した電圧でデータ線を駆動するデータドライバ。
18. データ線と走査線の交差部に画素スイッチと表示素子を含む単位画素を備え、前記走査線でオンとされた画素スイッチを介して前記データ線の信号が表示素子に書き込まれる表示装置であって、
    前記データ線を駆動するデータドライバとして、請求項１７記載の前記データドライバを備えた表示装置。
19. 一の方向に互いに平行に延在された複数本のデータ線と、
    前記一の方向に直交する方向に互いに平行に延在された複数本の走査線と、
    前記複数本のデータ線と前記複数本の走査線の交差部にマトリクス状に配置された複数の画素電極と、
    を備え、
    前記複数の画素電極のそれぞれに対応して、ドレイン及びソースの一方の入力が対応する前記画素電極に接続され、
    前記ドレイン及びソースの他方の入力が対応する前記データ線に接続され、ゲートが対応する前記走査線に接続されている、複数のトランジスタを有し、
    前記複数の走査線に対して走査信号をそれぞれ供給するゲートドライバと、
    前記複数のデータ線に対して入力データに対応した階調信号をそれぞれ供給するデータドライバと、
    を備え、
    前記データドライバは、請求項１７記載の前記データドライバよりなる、ことを特徴とする表示装置。

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