JP4661324B2 - デジタルアナログ回路とデータドライバ及び表示装置 - Google Patents

Description

本発明は、デジタルアナログ回路とデータドライバ及びそれを用いた表示装置に関する。

近時、表示装置は、薄型、軽量、低消費電力を特徴とする液晶表示装置（ＬＣＤ）が幅広く普及し、携帯電話機（モバイルフォン、セルラフォン）やＰＤＡ（パーソナルデジタルアシスタント）、ノートＰＣ等のモバイル機器の表示部に多く利用されてきた。しかし最近では液晶表示装置の大画面化や動画対応の技術も高まり、モバイル用途だけでなく据置型の大画面表示装置や大画面液晶テレビも実現可能になってきている。これらの液晶表示装置としては、高精細表示が可能なアクティブマトリクス駆動方式の液晶表示装置が利用されている。はじめに、図１７を参照して、アクティブマトリクス駆動方式の液晶表示装置の典型的な構成について概説しておく。なお、図１７には、液晶表示部の１画素に接続される主要な構成が、等価回路によって模式的に示されている。

一般に、アクティブマトリクス駆動方式の液晶表示装置の表示部９６０は、透明な画素電極９６４及び薄膜トランジスタ（ＴＦＴ）９６３をマトリックス状に配置した半導体基板（例えばカラーＳＸＧＡパネルの場合、１２８０×３画素列×１０２４画素行）と、面全体に１つの透明な電極９６６を形成した対向基板と、これら２枚の基板を対向させて間に液晶を封入した構造からなる。

スイッチング機能を持つＴＦＴ９６３のオン・オフを走査信号により制御し、ＴＦＴ９６３がオンとなるときに、映像データ信号に対応した階調信号電圧が画素電極９６４に印加され、各画素電極９６４と対向基板電極９６６との間の電位差により液晶の透過率が変化し、ＴＦＴ９６３がオフとされた後も該電位差を液晶容量９６５で一定期間保持することで画像を表示するものである。

半導体基板上には、各画素電極９６４へ印加する複数のレベル電圧（階調信号電圧）を送るデータ線９６２と、走査信号を送る走査線９６１とが格子状に配線され（上記カラーＳＸＧＡパネルの場合、データ線は１２８０×３本、走査線は１０２４本）、走査線９６１及びデータ線９６２は、互いの交差部に生じる容量や対向基板電極との間に挟まれる液晶容量等により、大きな容量性負荷となっている。

なお、走査信号はゲートドライバ９７０より走査線９６１に供給され、また各画素電極９６４への階調信号電圧の供給はデータドライバ９８０よりデータ線９６２を介して行われる。またゲートドライバ９７０及びデータドライバ９８０は表示コントローラー９４０で制御され、それぞれ必要なクロックCLK、制御信号、電源電圧等が表示コントローラー９４０より供給され、映像データはデータドライバ９８０に供給される。なお現在では、映像データはデジタルデータが主流となっている。

１画面分のデータの書き換えは、１フレーム期間（１／６０・秒）で行われ、各走査線で１画素行毎（ライン毎）、順次、選択され、選択期間内に、各データ線より階調信号電圧が供給される。

なお、ゲートドライバ９７０は、少なくとも２値の走査信号を供給すればよいのに対し、データドライバ９８０は、データ線を階調数に応じた多値レベルの階調信号電圧で駆動することが必要とされる。このため、データドライバ９８０は、映像データを階調信号電圧に変換するデコーダと、その階調信号電圧をデータ線９６２に増幅出力する演算増幅器よりなるデジタルアナログ変換回路（ＤＡＣ）を備えている。

また、近時、液晶表示装置において、高画質化（多色化）が進み、少なくとも２６万色（ＲＧＢ各６ビット映像データ）、さらには２６８０万色（ＲＧＢ各８ビット映像データ）以上の需要が高まっている。

このため、多ビット映像データに対応した階調信号電圧を出力するデータドライバは、ＤＡＣの回路規模が増加し、それによりデータドライバＬＳＩのチップ面積が増加し、コスト高を招く要因となってきている。この問題について、以下に詳しく説明する。

図１８は、図１７のデータドライバ９８０の一般的な構成例を示した図であり、データドライバ９８０の要部をブロックにて示したものである。図１８を参照すると、データドライバ９８０は、ラッチアドレスセレクタ９８１と、ラッチ９８２と、階調電圧発生回路９８３と、デコーダ９８４と、バッファ回路９８５を含んで構成される。

ラッチアドレスセレクタ９８１は、クロック信号ＣＬＫに基づき、データラッチのタイミングを決定する。ラッチ９８２は、ラッチアドレスセレクタ９８１で決定されたタイミングに基づいて、映像デジタルデータをラッチし、ＳＴＢ信号（ストローブ信号）に応じて、一斉に、各デコーダ９８４にデータを出力する。階調電圧発生回路９８３は、映像データに対応した階調数の階調電圧を生成する。デコーダ９８４は、入力されたデータに対応した階調電圧を１つ選択して出力する。バッファ回路９８５は、デコーダ９８４から出力された階調電圧を入力し、電流増幅して出力電圧Ｖｏｕｔとして出力する。

例えば６ビット映像データが入力される場合、階調数は６４であり、階調電圧発生回路９８３は、６４レベルの階調電圧を生成する。デコーダ９８４は、６４レベルの階調電圧から１個の階調電圧を選択する回路構成とされる。

一方、８ビット映像データが入力される場合、階調数は２５６となり、階調電圧発生回路９８３は、２５６レベルの階調電圧を生成し、デコーダ９８４は、２５６レベルの階調電圧から１個の階調電圧を選択する回路構成とされる。

このように、映像データが多ビット化すると、階調電圧発生回路９８３やデコーダ９８４の回路規模が増大する。例えば６ビットから８ビットに増加した場合、回路規模は、４倍以上となる。したがって、映像データの多ビット化によりデータドライバＬＳＩのチップ面積が増加してコスト高となる。

これに対して、多ビット化してもデータドライバＬＳＩのチップ面積の増加を抑えるようにした構成が、後記特許文献１に提案されている。図１９は、後記特許文献１に提案されている構成の一例（後記特許文献１の第４図に対応する）である。

図１９を参照すると、このデータドライバは、図１８に示したものとは、階調電圧発生回路９８６、デコーダ９８７、及びバッファ回路９８８の構成が異なっている。図１９の階調電圧発生回路９８６は、２階調おきに階調電圧を生成し、デコーダ９８７の階調電源線数を、図１８のデコーダ９８４の約１／２に減らしている。デコーダ９８７は、映像データに応じて、２つの階調電圧を選択してバッファ回路９８８に出力する。バッファ回路９８８は、入力された２つの階調電圧、及び、２つの階調電圧の中間の階調電圧を増幅出力することができる。

後記特許文献１に記載される構成は、２つの階調電圧を入力し２つの階調電圧の一方とその中間電圧を出力するバッファ回路９８８を具備することで、デコーダ９８７の階調電圧線数を半分に削減し、デコーダ９８７の回路規模を削減し、省面積化すなわち低コスト化の実現を目指すものである。したがって、映像データ信号の多ビット化に対して、データドライバＬＳＩのチップ面積の増加をある程度抑えることができる。

なお、バッファ回路９８８に好適な差動増幅器として、後記特許文献１の第５（Ｂ）図に示すような構成が提案されている。後記特許文献１の第５（Ｂ）図に示す構成では、差動対の出力が、ダイオード接続されたカレントミラーの入力端となっており、差動増幅器として機能しない構成であると思料されるが、後記特許文献１に提案されている差動増幅器の特徴は、図２０に示すような差動増幅器であるものと推量される（本発明者の検討による）。また図２０は、後記特許文献２の第５図において差動対を２つ備えた構成の差動増幅器と同等である。

図２０を参照すると、第１差動対をなすトランジスタ９０１、９０２のそれぞれと並列に、第２差動対をなすトランジスタ９０３、９０４が接続されており、各差動対は、共通の電流源９０７で駆動される。トランジスタ９０１、９０３のゲートにはそれぞれ階調電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）が入力され、トランジスタ９０２、９０４のゲートは共通接続されて差動増幅器の出力電圧Ｖｏｕｔが帰還入力されている。また、第１及び第２の差動対の出力対はカレントミラー（９１１、９１２）の入力端及び出力端にそれぞれ接続され、第１及び第２の差動対の共通の出力信号に応じた増幅動作を行うものである。

このような構成の差動増幅器は、
・電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）が同一入力電圧のときに、出力電圧Ｖｏｕｔは入力電圧と等しく、
・電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）が異なるときに、出力電圧Ｖｏｕｔは電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）の中間電圧となる。

特開２００１−３４２３４公報（第４図） 米国特許第５３９６２４５号明細書（第５図）

図２０に示した差動増幅器は、２つの入力電圧（Ｖ（Ｔ１）、Ｖ（Ｔ２））の中間の電圧を出力する場合、２つの入力値の電圧差が大きくなると、中間の電圧にならず、２つの入力電圧の一方の電圧値寄りにずれる、という課題（第１の課題）がある、ことが指摘されている（上記特許文献１の第１３頁、段落［０１１３］の記載参照）。

また図１９のデータドライバは、図２０の差動増幅器を用いた場合、デコーダ９８７の階調電圧線数を減らすことができるのは、図１８のデコーダ９８４の１／２が限界で、それ以上階調電圧数を削減して省面積化を図ることができないという課題がある。

したがって、本発明の目的は、２つの電圧の電圧差が広がっても、高い電圧精度で出力電圧を出力することができるデジタルアナログ変換回路を提供することにある。

また、本発明の他の目的は、上記デジタルアナログ変換回路を用いて、デコーダの階調電圧線数を大幅に削減することを可能とするとともに、階調電圧を選択するデコーダの素子数を大幅に削減する省面積のデータドライバを提供することができる。

さらに、本発明の他の目的は、低コスト化を達成し、データドライバの実装における狭額縁化も可能とする表示装置を提供することにある。

本願で開示される発明は、概略以下の構成とされる。

本発明の１つのアスペクトに係るデジタルアナログ変換回路は、互いに電圧値が異なる複数（ｍ個）の参照電圧を入力し、データ入力端子より入力されたデジタルデータ信号を選択信号として、前記ｍ個の参照電圧から、同一又は異なる参照電圧を２つ選択して１つの端子に順次出力するデコーダと、前記１つの端子に順次供給される２つの電圧を入力し、前記２つの電圧を、予め定められた所定の外分比で外分した電圧を出力端子から出力する増幅回路と、を備え、前記デジタルデータ信号の値に応じて、最大でｍの２乗個の互いに異なる電圧レベルが前記出力端子から出力可能とされてなる。

本発明の１つのアスペクトに係るデジタルアナログ変換回路は、互いに電圧値が異なる複数の参照電圧を出力する参照電圧発生回路と、入力された複数ビットのデジタルデータ信号のうち、制御信号に基づき、偶数及び奇数ビットの一方を出力し、つづいて、前記偶数及び奇数ビットの他方を出力するように制御するデータ入力制御回路と、前記参照電圧発生回路から出力される複数の参照電圧のうち、前記データ入力制御回路からの出力信号に応じて、重複も含めて、順次、第１、第２の電圧を選択し、該選択した第１、第２の電圧を１つの端子へ順次出力するデコーダと、前記デコーダより出力される前記第１、第２の電圧を、前記１つの端子より順次入力し、前記第１、第２の電圧に対して予め定められた外分比で外分してなる出力電圧を出力端子より出力する増幅回路と、を備えている。

本発明において、前記データ入力制御回路は、前記偶数又は奇数ビットの一方を反転して出力する構成とされる。

本発明において、前記データ入力制御回路には、前記複数ビットのデジタルデータ信号の偶数及び奇数ビットが並列に入力される構成としてもよいし、前記複数ビットのデジタルデータ信号の偶数及び奇数ビットの一方が入力され、つづいて前記偶数及び奇数ビットの他方が入力される構成としてもよい。

本発明において、前記デコーダは、前記データ入力制御回路から出力される１つの出力信号に対して前記出力信号の正転信号と反転信号を制御端子にそれぞれ入力しオン・オフ制御される２つのスイッチを少なくとも備え、前記２つをスイッチの一端は、互いに異なる参照電圧供給端子に、直接に又は他のスイッチを介して、それぞれ接続され、前記２つをスイッチの他端は、前記１つの端子に、直接に又は他のスイッチを介して接続される構成としてもよい。

本発明において、前記デコーダが、前記複数の参照電圧を出力する前記参照電圧発生回路の各電圧供給端子と、前記１つの端子との間にそれぞれ接続され、前記データ入力制御回路からの偶数ビットに基づいてそれぞれオン・オフ制御される複数のスイッチよりなるスイッチ群と、前記データ入力制御回路からの奇数ビットに基づいてそれぞれオン・オフ制御される複数のスイッチよりなるスイッチ群とが共有されてなる構成としてもよい。

本発明において、前記増幅回路は、容量素子とスイッチを含み、前記１つの端子より順次供給される前記第１、第２の電圧を、前記容量素子及びスイッチの接続切替により演算して出力する構成としてもよい。

本発明において、前記増幅回路は、出力対が共通に負荷回路に接続され、それぞれに対応する電流源で駆動される複数の差動対と、前記負荷回路と前記複数の差動対の出力対の共通接続点の少なくとも１つに入力端が接続され、前記出力端が、前記出力端子に接続された増幅段と、を有し、前記１つの端子に一端が接続されたスイッチと、前記スイッチの他端と基準電圧端子との間に接続された容量と、を備え、前記複数の差動対の入力対の一方は前記スイッチの他端に共通に接続され、前記複数の差動対のうち所定個の差動対の入力対の他方は前記１つの端子に接続され、残りの差動対の入力対の他方は前記出力端子に接続されている構成としてもよい。

本発明において、前記増幅回路が、出力対が共通に負荷回路に接続され、それぞれに対応する電流源で駆動される第１、第２の差動対を有し、前記負荷回路と前記第１、第２の差動対の出力対の共通接続点の少なくとも１つに入力端が接続され、前記出力端が、前記出力端子に接続された増幅段を有し、前記１つの端子に一端が接続された第１のスイッチと、前記第１のスイッチの他端と基準電圧端子との間に接続された容量と、を備え、前記第１、第２の差動対の入力対の一方は前記第１のスイッチの他端に共通接続され、前記第１の差動対の入力対の他方と、前記出力端子と前記１つの端子との間にそれぞれ第２、第３のスイッチを備え、前記第１の差動対の入力対の他方は前記出力端子に接続されている構成としてもよい。

本発明において、前記増幅回路により出力される電圧レベル数が、前記複数の参照電圧の２乗個である。

本発明において、前記デコーダは、互いに電圧値が異なる第１乃至第ｍ（＝２^Ｋ（２のＫ乗）、ただし、Ｋは所定の正整数）の参照電圧を入力し、前記第１乃至第２^Ｋの参照電圧に関する４^Ｋ（４のＫ乗）個の組み合わせの電圧対のうちのいずれかの対を選択して前記１つの端子から出力し、最大で４^Ｋ個の異なる電圧レベルが、前記出力端子から出力可能とされてなる。

本発明において、外分比が１：２とされ、前記出力電圧と前記第２の電圧の和が、前記第１の電圧の２倍となり、前記デコーダは、互いに電圧値が異なる第１乃至第ｍ（＝２^Ｋ（２のＫ乗）、ただし、Ｋは所定の正整数）の参照電圧を入力し、
前記第１乃至第２^Ｋの参照電圧は、等間隔の第１乃至第４^Ｋ（４のＫ乗）の電圧レベルのうち、それぞれ、
｛１＋Σ^K-1 _X=0 （ε_X・４^X）｝ （ただし、ε_Xは１、２をとる）
番目のレベルとされ、
２Kビットデータにより、第１のレベルから第４^Ｋのレベルまでの計４^Ｋ個の互いに異なるレベルの電圧が前記出力端子より出力される。

本発明の他のアスペクトに係るデータドライバは、入力されたデジタルデータ信号に基づきデータ線を駆動するデータドライバにおいて、前記デジタルアナログ変換器を備えている。

本発明の他のアスペクトに係る表示装置は、上記本発明に係るデジタルアナログ変換器を含むデータドライバと、表示パネルと、を備え、前記データドライバの出力信号に基づき、前記表示パネルのデータ線を駆動する。

本発明の他のアスペクトに係る表示装置は、一の方向に互いに平行に延在された複数本のデータ線と、前記一の方向に直交する方向に互いに平行に延在された複数本の走査線と、前記複数本のデータ線と前記複数本の走査線の交差部にマトリクス状に配置された複数の画素電極と、を備え、前記複数の画素電極のそれぞれに対応して、ドレイン及びソースの一方が対応する前記画素電極に接続され、前記ドレイン及びソースの他方が対応する前記データ線に接続され、ゲートが対応する前記走査線に接続されている、複数のトランジスタを有し、前記複数の走査線に対して走査信号をそれぞれ供給するゲートドライバと、前記複数のデータ線に対して入力データに対応した階調信号をそれぞれ供給するデータドライバと、を備えている。前記データドライバは、本発明に係るデータドライバよりなる。

本発明において、ｎビットの映像データを、ＲＧＢ（赤、緑、青）ごとに、それぞれ、ｍビット（ただし、ｎ＜ｍ）の映像データに対応させるためのデータ変換テーブルと、前記ｎビットの映像データを入力し、前記データ変換テーブルを参照して、前記ｍビットの映像データに変換し、前記データドライバに出力するデータ変換回路と、を更に備えた構成としてもよい。

本発明のデジタルアナログ変換回路によれば、２つの電圧の電圧差が広がっても高い電圧精度で出力電圧を出力することができる。

また本発明によれば、デコーダの階調電圧線数を、従来技術のものよりも更に大幅に削減することができ、また階調電圧を選択するデコーダの素子数を大幅に削減する省面積のデータドライバを提供することができる。

そして、本発明のデータドライバを用いた表示装置では、低コスト化のみならずデータドライバの実装における狭額縁化も可能となる。

上記した本発明についてさらに詳細に説述すべく、添付図面を参照して、本発明の実施形態について説明する。図１は本発明の第１の実施形態に係るデジタルアナログ変換回路（ＤＡＣ）の構成を示す図である。図１を参照すると、このＤＡＣは、２Ｋビットデジタルデータに基づき最大で４^Ｋ個の電圧レベルを出力可能なＤＡＣであり、参照電圧発生回路１００、デコーダ２００、データ入力制御回路３００、演算増幅回路５００を備えて構成されている。

参照電圧発生回路１００は、２^Ｋ個の参照電圧（Ｖ（１）、Ｖ（２）、…、Ｖ（２^Ｋ））を生成し、デコーダ２００に入力する。参照電圧発生回路１００は、例えば両端に所定の電圧が供給された抵抗ストリングで構成し、抵抗ストリングの各タップから電圧を取り出す構成などを用いることができる。また各タップからボルテージフォロワ構成のアンプ等で増幅出力してもよい。

データ入力制御回路３００には、２Ｋビットのデジタルデータ信号（Ｂ（２Ｋ），Ｂ（２Ｋ−１），…，Ｂ３，Ｂ２，Ｂ１）が入力され、２Ｋビットのデジタルデータ信号の偶数番目のビット信号（Ｂ（２Ｋ），…，Ｂ４，Ｂ２）のグループと、奇数番目のビット信号（Ｂ（２Ｋ−１），…，Ｂ３，Ｂ１）のグループのビットグループに分け、一方のビットグループのデータを反転する。そして、制御信号２に応じて、各ビットグループをＫビットデータごとに順次シリアル出力する。

デコーダ２００は、データ入力制御回路２００より、同じタイミングで入力されるＫビットデータごとに、２^Ｋ個の参照電圧（Ｖ（１）、Ｖ（２）、…、Ｖ（２^Ｋ））から、それぞれ１つを選択して端子Ｔ０にシリアル出力する。

演算増幅回路５００は、端子Ｔ０へシリアル出力された２つの電圧（Ｖ（Ｔ１）、Ｖ（Ｔ２）とする）の少なくとも一方を保持する容量を備え、その２つの電圧を所定の比率（１対２）で外分（外挿）した電圧を増幅出力する。この動作制御は制御信号１に応じて行われる。

本発明のＤＡＣは、シリアル入力される２つの電圧を所定の比率（１対２）で外分（外挿）した電圧を増幅出力する演算増幅回路５００を用いることで、演算増幅回路５００より出力される出力電圧レベル数（４^Ｋ個）に対して参照電圧発生回路１００で生成する電圧数を大幅に削減するとともに、それを選択するデコーダ２００の素子数も大幅に削減し、ＤＡＣの面積を大幅に削減することができる。

本発明において、階調電圧発生回路１００で生成する階調電圧数を大幅削減できる理由について図１１、図１２を参照して以下に説明する。図１１、図１２は、演算増幅回路５００が２つの入力電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）を１対２に外分（外挿）出力する場合における、ＤＡＣの入出力レベル対応図である。

図１１は、図１において、Ｋ＝１、すなわち２ビットデータ（Ｂ２，Ｂ１）により４個の電圧レベルを選択出力する場合の入出力レベル対応図である。このとき、参照電圧数は２個でよい。この２つの参照電圧を、第２、第３レベルＶ２、Ｖ３に設定すると、４つの電圧レベルをリニア出力とすることができる。このとき、２ビットデータ（Ｂ２，Ｂ１）により、Ｖ（Ｔ１）、Ｖ（Ｔ２）として選択される参照電圧Ｖ２、Ｖ３の組合せも図１１に示す。なお、入出力レベル対応図において、各電圧レベルは、記号Ｖの後にレベル数を付けて表す。例えばＶ２、Ｖ３は、レベル２、３の電圧を表している。また、出力電圧Ｖｏｕｔが電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）を１対２に外分する電圧のとき、以下の関係式（１）が成り立つ。

Ｖｏｕｔ＝２・Ｖ（Ｔ１）−Ｖ（Ｔ２） …（１）

図１１に示すように、２ビットデータ（Ｂ２，Ｂ１）＝（０，０）、（０，１）、（１，０）、（１，１）により、（Ｖ（Ｔ１），Ｖ（Ｔ２））として、（Ｖ２，Ｖ３）、（Ｖ２，Ｖ２）、（Ｖ３，Ｖ３）、（Ｖ３，Ｖ２）がそれぞれ選択されるとき、（１）式より、ＶｏｕｔはそれぞれＶ１，Ｖ２，Ｖ３，Ｖ４となり、２つの参照電圧により４つのリニア電圧出力が可能であることが確認できる。

図１２は、Ｋ＝２、すなわち４ビットデータ（Ｂ４，Ｂ３，Ｂ２，Ｂ１）により１６個の電圧レベルを選択出力する場合の入出力レベル対応図である。このとき、参照電圧数は４個でよい。この４つの参照電圧を第６、第７、第１０、第１１レベルＶ６、Ｖ７、Ｖ１０、Ｖ１１に設定すると、１６個の電圧レベルをリニア出力とすることができる。そして図１２に示された、４つの参照電圧から重複を含めて選択された（Ｖ（Ｔ１），Ｖ（Ｔ２））を、（１）式に代入すると、Ｖ１からＶ１６の出力電圧Ｖｏｕｔが得られ、４つの参照電圧により１６個のリニア電圧出力が可能であることが確認できる。

以上、Ｋ＝１，２の場合について、それぞれ図１１、図１２に示したが、Ｋ＝３以上についても、２Ｋビットデータ（Ｂ（２Ｋ），Ｂ（２Ｋ−１），…，Ｂ３，Ｂ２，Ｂ１）に対し、２^Ｋ個の参照電圧により、４^Ｋ個のリニア電圧出力が可能である。なお、２^Ｋ個の参照電圧の設定は、以下の式（２）のように、設定される。

V_REF＝１＋（ε_０・４^０）＋（ε_１・４^１）＋（ε_２・４^２）＋ … ＋（ε_K-1・４^Ｋ-1）
＝１＋Σ^K-1 _X=0 （ε_X・４^X）
ただしε_X＝１，２ …（２）

図１３、図１４は、それぞれ図１１、図１２に対応した各参照電圧を、電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）として選択出力するときのビットデータの選択条件を示す図である。図１３、図１４に示すように、電圧Ｖ（Ｔ１）の選択は、偶数番目のビット信号に基づき行われ、電圧Ｖ（Ｔ２）の選択は、奇数番目のビット信号に基づき行われる。この原理について、以下に説明する。

デジタルデータが２Ｋビットデータのとき、出力電圧Ｖｏｕｔの１〜４^Kレベルは、２Ｋ桁の２進数（ｂ_K-1，ａ_K-1，ｂ_K-2，ａ_K-2，…，ｂ_１，ａ_１，ｂ_０，ａ_０）を用いると、
Vout＝１＋（ａ_０・２^０）＋（ｂ_０・２^１）＋（ａ_１・２^２）＋（ｂ_１・２^３）＋… ＋（ａ_K-1・２^２（K-1））＋（ｂ_K-1・２^{２（K-1）+1}）
＝１＋Σ^K-1 _X=0（ａ_X・２^２Ｘ＋ｂ_X・２^２Ｘ+1）
ただしａ_X，ｂ_X＝０，１ …（３）
＝１＋Σ^K-1 _X=0 （ａ_X＋２・ｂ_X）・４^Ｘ
ただしａ_X，ｂ_X＝０，１ …（４）
と表すことができる。

なおａ_X，ｂ_Xは、それぞれ２Ｋ桁の２進数の奇数桁、偶数桁の各値で０又は１である。

また、２Ｋ桁の２進数は０〜（４^K−１）を表すため、右辺に１を加算し、左辺Ｖｏｕｔのレベル数と一致させている。また（４）式のΣの項は、Ｋ桁の４進数表記でもある。そしてａ_X，ｂ_X＝０，１に対する（ａ_X＋２・ｂ_X）の関係は表１に示す関係となる。

ところで、出力電圧Ｖｏｕｔが電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）を１対２に外挿（外分）する電圧レベルである場合、（１）式が成り立ち、また参照電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）は（２）式で規定される。ここでＶ（Ｔ１）、Ｖ（Ｔ２）を（２）式に基づき、以下のように表す。

Ｖ（Ｔ１）＝１＋Σ^K-1 _X=0（β_X・４^X）
ただしβ_X＝１，２ …（５）
Ｖ（Ｔ２）＝１＋Σ^K-1 _X=0（α_X・４^X）
ただしα_X＝１，２ …（６）
（５）、（６）式を（１）式に代入すると、以下の式（７）が導出される。

Vout＝１＋Σ^K-1 _X=0（−α_X＋２・β_X）・４^Ｘ
ただしα_X，β_X＝１，２ …（７）

（７）式のΣの項は、Ｋ桁の４進数を表し、（−α_X＋２・β_X）は各桁の値を表す。
α_X，β_X＝１，２に対する（−α_X＋２・β_X）の関係は表２に示す関係となる。

ここで、（７）式及び表２を、（４）式及び表１と比較してみると、両者は同等の関係にあることがわかる。これより、Ｖ（Ｔ１）、Ｖ（Ｔ２）が（２）式で規定され、（１）式の関係を満たすとき、Ｖｏｕｔの電圧レベルは１〜４^Kレベルをとることができ、（２）式による参照電圧設定が正しいことが確認できる。

また、表１、表２の比較より、以下の関係が導かれる。

β_X＝１＋ｂ_X
ただしｂ_X＝０，１ …（８）

α_X＝２−ａ_X
ただしａ_X＝０，１ …（９）

（８）、（９）式を（５）、（６）式に代入すると、次式（１０）、（１１）が導出される。

Ｖ（Ｔ１）＝１＋Σ^K-1 _X=0（１＋ｂ_X）・４^X
ただしｂ_X＝０，１ …（１０）

Ｖ（Ｔ２）＝１＋Σ^K-1 _X=0（２−ａ_X）４^X
ただしａ_X＝０，１ …（１１）

（１０）、（１１）式より、Ｖ（Ｔ１）のレベルは、出力電圧Ｖｏｕｔの２進数表記の偶数桁の各値（ｂ_X）で規定され、Ｖ（Ｔ２）のレベルは、出力電圧Ｖｏｕｔの２進数表記の奇数桁の各値（ａ_X）で規定される。

したがって、出力電圧Ｖｏｕｔが、電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）を１対２に外分する電圧レベルの場合、電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）の選択がそれぞれ偶数番目のビット信号及び奇数番目のビット信号に基づき行われることが示される。

これは、図１３、図１４からも確認することができる。例えば、図１４は、図１２の４ビットデータ（Ｂ４，Ｂ３，Ｂ２，Ｂ１）の入出力レベル対応図より、参照電圧Ｖ６、Ｖ７，Ｖ１０，Ｖ１１がそれぞれＶ（Ｔ１）、Ｖ（Ｔ２）として選択される選択条件であり、電圧Ｖ（Ｔ１）の選択は、偶数番目のビット信号（Ｂ４，Ｂ２）によって規定されており、電圧Ｖ（Ｔ２）の選択は、奇数番目のビット信号（Ｂ３，Ｂ１）によって規定されている。

なお、Ｖｏｕｔの２進数表記と、電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）の関係について説明する。Ｖ（Ｔ１）に関する（１０）式を以下のような２進数表記に変形する。

Ｖ（Ｔ１）＝１＋Σ^K-1 _X=0（１＋ｂ_X）・２^２X
ただしｂ_X＝０，１ …（１２）

（３）式と（１２）式との比較より、（１＋ｂ_X）は２K桁の２進数の奇数桁の値で
ｂ_X＝０のとき、（１＋ｂ_X）＝１
ｂ_X＝１のとき、（１＋ｂ_X）＝２
となる。

ただし、（１＋ｂ_X）＝２のときは、１桁繰り上がる。

したがって、出力電圧Ｖｏｕｔの出力レベルが２進数で対応付けられ、偶数桁がｂ_X、１桁下の奇数桁がａ_Xで表記される場合、
・ｂ_X＝０のとき、（ｂ_X，ａ_X）と同じ２桁が（０，１）とされる電圧レベルが、Ｖ（Ｔ１）となり、
・ｂ_X＝１のとき、（ｂ_X，ａ_X）と同じ２桁が（１，０）とされる電圧レベルが、Ｖ（Ｔ１）となる、
ことが導かれる。

また、Ｖ（Ｔ２）に関する（１１）式も同様に２進数表記に変形する。

Ｖ（Ｔ２）＝１＋Σ^K-1 _X=0（２−ａ_X）・２^２X
ただしａ_X＝０，１ …（１３）

（３）式と（１３）式との比較より、（２−ａ_X）は２K桁の２進数の奇数桁の値で
ａ_X＝０のとき、（２−ａ_X）＝２
ａ_X＝１のとき、（２−ａ_X）＝１
となる。

ただし、（２−ａ_X）＝２のときは、１桁繰り上がる。

したがって、出力電圧Ｖｏｕｔの出力レベルが２進数で対応付けられ、偶数桁がｂ_X、１桁下の奇数桁がａ_Xで表記される場合、
・ａ_X＝０のとき、（ｂ_X，ａ_X）と同じ２桁が（１，０）とされる電圧レベルがＶ（Ｔ２）となり、
・ａ_X＝１のとき、（ｂ_X，ａ_X）と同じ２桁が（０，１）とされる電圧レベルがＶ（Ｔ２）となる、
ことが導かれる。

例えば４ビットデータ（Ｂ４，Ｂ３，Ｂ２、Ｂ１）に対応する出力電圧Ｖｏｕｔが（０，１，０，０）の場合、偶数桁のＢ４，Ｂ２の値よりＶ（Ｔ１）は（０，１，０，１）、奇数桁のＢ３，Ｂ１の値よりＶ（Ｔ２）は（０，１，１，０）となり、図１３に示す関係と一致する。

また、Ｖ（Ｔ１）、Ｖ（Ｔ２）が同じ参照電圧を選択する場合の条件は、（１）式より、
Ｖ（Ｔ１）＝Ｖ（Ｔ２）＝Ｖｏｕｔ
であり、（１２）、（１３）式より、
（１＋ｂ_X）＝（２−ａ_X） ただしａ_X，ｂ_X＝０，１ が導かれる。これを満たす（ｂ_X，ａ_X）の条件は以下となる。

（ｂ_X，ａ_X）＝（０，１）、（１，０）

したがって、Ｖ（Ｔ１）、Ｖ（Ｔ２）が同じ参照電圧を選択する場合、Ｖ（Ｔ１）を規定する２進数表記の偶数桁の各値（ｂ_X）と、Ｖ（Ｔ２）を規定する奇数桁の各値（ａ_X）は相補（反転）の関係となる。

例えば図１４において、参照電圧Ｖ０６をＶ（Ｔ１）、Ｖ（Ｔ２）へ選択出力する偶数ビットデータ（Ｂ４，Ｂ２）、奇数ビットデータ（Ｂ３，Ｂ１）は、それぞれ（０，０）、（１，１）の相補（反転）の関係にあり、他の参照電圧についても同様である。

なお、図１のＤＡＣは、この特性を利用し、データ入力制御回路３００で、奇数番目及び偶数番目のビットグループの一方のデータを反転させて、デコーダ２００に入力する構成としている。これにより、デコーダ２００は、それぞれのビットグループに対して共有化し、Ｋビットデジタルデータに基づいて、２^Ｋ個の参照電圧から１つの電圧を選択するデコーダ構成とすることができる。かかる構成のデコーダは、既知のデコーダ構成で容易に実現することができる。

したがって、図１のＤＡＣは、２Ｋビットデジタルデータ入力でありながら、デコーダ２００はＫビットデータ入力で構成することができるので、デコーダ２００を構成する素子数の大幅な削減を可能としており、省面積で構成することができる。

図２、図３、図４は、図１のＤＡＣのデータ入力制御回路３００及びｎチャネル型トランジスタよりなるデコーダ２００の構成を示す図である。図２は、２ビットデータ入力（Ｋ＝１）、図３は、４ビットデータ入力（Ｋ＝２）、図４は、２Ｋビットデータ入力に一般化したものである。図２、図３、図４のそれぞれのデータ入力制御回路には、２Ｋビットデジタルデータがパラレル（並列）に入力される構成とされ、これを３００Ａとする。図２を参照すると、データ入力制御回路３００Ａは、ビットデータＢ１が、インバータ３０３とスイッチ３０１を介して、ビットデータＢ２が、スイッチ３０２を介してデータ入力制御回路３００の出力にそれぞれ接続される。スイッチ３０１、３０２は制御信号２によってオン・オフ制御され、ビットデータＢ１、Ｂ２の一方に対応した出力信号を出力した後に他方に対応した出力信号を出力するように制御される。デコーダ２００は、参照電圧供給端子Ｖ（１）と端子Ｔ０間に接続されたトランジスタ２０１と、参照電圧供給端子Ｖ（２）と端子Ｔ０間に接続されたトランジスタ２０２と、を備え、トランジスタ２０２、２０１のゲートには、データ入力制御回路３００の出力と、該出力をインバータ２０３で反転した信号が供給される。

図３を参照すると、データ入力制御回路３００Ａは、ビットデータＢ１が、インバータ３１５とスイッチ３１１を介して、ビットデータＢ２が、スイッチ３１２を介して、データ入力制御回路３００Ａの第１の出力にそれぞれ接続され、ビットデータＢ３が、インバータ３１６とスイッチ３１３を介して、ビットデータＢ４が、スイッチ３１４を介して、データ入力制御回路３００Ａの第２の出力にそれぞれ接続される。スイッチ３１１、３１２、３１３、３１４は制御信号２によってオン・オフ制御され、偶数ビット（Ｂ２，Ｂ４）及び奇数ビット（Ｂ１，Ｂ３）の一方に対応した出力信号を出力した後に他方に対応した出力信号を出力するように制御される。

また、デコーダ２００は、参照電圧供給端子Ｖ（１）、Ｖ（２）に第１の端子（ソースとドレインの一方）がそれぞれ接続され、第２の端子（ソースとドレインの他方）が共通接続されたトランジスタ２１１、２１２と、参照電圧供給端子Ｖ（３）、Ｖ（４）に第１の端子がそれぞれ接続され、第２の端子が共通接続されたトランジスタ２１３、２１４と、トランジスタ２１１、２１２の第２の端子の共通接続点に第１の端子が接続され第２の端子が端子Ｔ０に接続されたトランジスタ２１５と、トランジスタ２１３、２１４の第２の端子の共通接続点に第１の端子が接続され第２の端子が端子Ｔ０に接続されたトランジスタ２１６と、を備え、データ入力制御回路３００Ａの第１の出力がトランジスタ２１２、２１４のゲートに供給され、データ入力制御回路３００Ａの第１の出力をインバータ２１７で反転した信号がトランジスタ２１１、２１３のゲートに供給され、データ入力制御回路３００Ａの第２の出力がトランジスタ２１６のゲートに供給され、データ入力制御回路３００Ａの第２の出力をインバータ２１８で反転した信号がトランジスタ２１５のゲートに供給される。

図４を参照すると、データ入力制御回路３００Ａは、ビットデータＢ（２Ｌ−１）、Ｂ（２Ｌ）（但し、Ｌは１からＫまでの正数）の２ビットごとに対とされ、各対ごとに、１個出力端を有する。奇数ビットのデータＢ（２Ｌ−１）の入力端は、インバータとスイッチを介して出力端と接続され、偶数ビットのデータＢ（２Ｌ）の入力端はスイッチを介して出力端と接続される。

各スイッチは、偶数ビットごと、及び奇数ビットごとに制御信号２によってオン・オフ制御され、偶数ビット及び奇数ビットの一方に対応した出力信号を出力した後に他方に対応した出力信号を出力するように制御される。すなわちデータ入力制御回路３００ＡよりＫビットデジタルデータ単位でのシリアル出力が可能となる。

一方、デコーダ２００は、Ｋビットデジタルデータに基づいて２^Ｋ個の参照電圧（Ｖ（１）、Ｖ（２）、…、Ｖ（２^Ｋ））から１つの電圧を端子Ｔ０へ選択出力する任意のデコーダを用いることができる。図２、図３、図４には、トーナメント型デコーダの構成が示されている。２^Ｋ個の参照電圧は（２）式に基づき設定される。

そして、偶数ビットグループのデータに基づき端子Ｔ０へ選択出力される電圧をＶ（Ｔ１）、奇数ビットグループのデータに基づき端子Ｔ０へ選択出力される電圧をＶ（Ｔ２）とすると、図２、図３は、それぞれ図１１、図１２の関係を満たす構成となる。

図５は、図４の変更例を示す図であり、データ入力制御回路が、図４と異なる。図５のデータ入力制御回路３００Ｂは、２Ｋビットデジタルデータが偶数ビットグループ、奇数ビットグループごとにシリアル入力される構成である。データ入力制御回路３００Ｂは、ビットデータＢ（２Ｌ−１）、Ｂ（２Ｌ）（但し、Ｌは１からＫまでの正数）の２ビットごとに対とされ、各対ごとに１個の入力端及び出力端を有し、ビットデータＢ（２Ｌ−１）、Ｂ（２Ｌ）がシリアル入力される。各対の入力端と出力端はインバータとスイッチが直列形態で接続された経路と、スイッチのみが接続された経路が並列に接続される。そして各スイッチは、偶数ビットごと、及び奇数ビットごとに制御信号２に応じて制御され、Ｋビットデジタルデータ単位でシリアル出力される。制御信号２は、２Ｋビットデジタルデータの偶数ビット及び奇数ビットグループごとのデータ入力制御回路３００Ｂへのシリアル入力も同時に制御し、図５では奇数ビットグループのデータがインバータで反転される。なお、デコーダ２００は図４と同一構成である。

そして、図２、図３、図４、図５のそれぞれ示す構成において、偶数ビットグループのデータに基づき端子Ｔ０へ選択出力される電圧をＶ（Ｔ１）、奇数ビットグループのデータに基づき端子Ｔ０へ選択出力される電圧をＶ（Ｔ２）とする。なお、図２、図３、図４、図５の構成では、データ入力制御回路３００Ａ、３００Ｂともに、奇数ビットグループのデータがインバータで反転される構成を示したが、偶数ビットグループのデータを反転する構成とすることも可能である。その場合、インバータを偶数ビット側に付け替える。ただし、このときデータ入力制御回路の出力信号が図２、図３、図４、図５の同出力信号の反転信号となる。したがって、デコーダ２００も、各ｎチャネル型トランジスタのゲートへ入力される信号を反転させた構成とする必要がある。もしくは、ゲートへ入力される信号を反転させずに、デコーダ２００のｎチャネル型トランジスタをｐチャネル型トランジスタに置き換えてもよい。

図６は、図１のＤＡＣにおいて、タイムシリアルに端子Ｔ０へ選択出力される２つの電圧を、１対２の比率で外分（外挿）する電圧を出力する演算増幅回路５００の構成例である。

以下では、図６を説明する前に、図６の回路構成のもととなる図１５について説明しておく。図６は、図１５の構成において、端子Ｔ１、Ｔ２からの入力を端子Ｔ０からの入力に変更したものである。図１５に示された構成は、端子Ｔ１、Ｔ２の電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）を１対２の比率で外分（外挿）する電圧を増幅出力する演算増幅回路である。

図１５を参照すると、この演算増幅回路は、入力対の一方が端子Ｔ１に接続された２つの差動対を有し、入力対の他方が端子Ｔ２及び出力端子に接続された構成である。具体的には、負荷回路をなすカレントミラー（トランジスタ５３７、５３８よりなる）に出力対が共通に接続された２つの差動対（差動トランジスタ対５３１、５３２と電流源トランジスタ５３５、差動トランジスタ対５３３、５３４と電流源トランジスタ５３６）を備え、差動対（５３１、５３２）の非反転入力と反転入力をなすトランジスタ５３１、５３２のゲートは、端子Ｔ１と端子Ｔ２に接続され、差動対（５３３、５３４）の非反転入力と反転入力（トランジスタ５３３、５３４のゲート）は、端子Ｔ１と出力端子３に接続されており、増幅器５３９は、カレントミラー（５３７、５３８）の出力端（トランジスタ５３１、５３３、５３８の接続点）の電圧を入力し、出力端は出力端子３に接続されている。

図１５において、２対の差動トランジスタ対を同じサイズのトランジスタで構成し、それぞれの差動対を駆動する電流源（５３５、５３６）の電流も等しく設定した場合、Ｖ（Ｔ１）とＶ（Ｔ２）を１対２に外挿する電圧を出力電圧Ｖｏｕｔとして出力することができる。

図１５が端子Ｔ１、Ｔ２の電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）を１対２の比率で外分（外挿）できる原理について図１６を参照して説明する。図１６は、Ｖ（Ｔ１）＞Ｖ（Ｔ２）の場合の作用を説明する図である。図１６は、ドレイン・ソース間電流Ｉｄｓとゲート電圧Ｖとの関係図において、トランジスタ５３１、５３２の特性曲線１とトランジスタ５３３、５３４の特性曲線２を示している。それぞれのトランジスタの動作点は、それぞれの特性曲線上に存在する。なお、２つの差動対のそれぞれのソース電位が個別に変化することにより、２つの特性曲線は、単に横軸方向にずれているだけである。

トランジスタ５３１、５３２、５３３、５３４のそれぞれの動作点ａ、ｂ、ｃ、ｄに対応する電流（ドレイン−ソース間電流）を、それぞれＩａ、Ｉｂ、Ｉｃ、Ｉｄとすると、図１６における各トランジスタの電流の関係として、次式（１４）、（１５）が成り立つ。

Ｉａ＋Ｉｂ＝Ｉｃ＋Ｉｄ …（１４）
Ｉａ＋Ｉｃ＝Ｉｂ＋Ｉｄ …（１５）

ここで、（１４）式は、電流源５３５、５３６の電流が等しいことにより導かれる式であり、（１５）式は、カレントミラー（５３７、５３８）の入出力電流が等しいことにより導かれる式である。

上記関係式を解くと、次式（１６）が導かれる。

Ｉａ＝Ｉｄ、Ｉｂ＝Ｉｃ …（１６）

（１６）式より、４つの動作点ａ、ｂ、ｃ、ｄは、図１６のように定まる。トランジスタ５３１、５３３の動作点ａ、ｃは、図１６の横軸Ｖに対して、Ｖ＝Ｖ（Ｔ１）が共通である。したがって、４つの動作点を結ぶ図形は平行四辺形となり、辺ａｄと辺ｂｃは等しいので、出力電圧Ｖｏｕｔは、電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）を１対２に外挿（外分）する電圧となる。なお、図１６は、Ｖ（Ｔ１）≧Ｖ（Ｔ２）の場合の作用を示す図であるが、Ｖ（Ｔ１）≦Ｖ（Ｔ２）の場合も同様にして、出力電圧Ｖｏｕｔは、電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）を１対２に外挿（外分）する電圧となる。

図１６に示す作用（動作原理）は、２つの電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）の電圧差が広がっても成り立つ。したがって、図１５の演算増幅回路は，高精度出力可能な増幅回路となる。

図６（Ａ）は、図１５を変形した構成である。図６（Ａ）は、図１５の端子Ｔ２を端子Ｔ０に接続し、端子Ｔ０、Ｔ１間に接続したスイッチＳＷ５１と、端子Ｔ１と基準電圧ＶＳＳとの間に接続された容量Ｃ５１を付加した構成であり、これ以外は、図１５の構成と同様である。

図６（Ｂ）は、１データ期間（ｔ１〜ｔ２）におけるＳＷ５１のオン、オフ制御のタイムチャートである。図６（Ｂ）を参照すると、期間ｔ１において、スイッチＳＷ５１をオンとし、このとき端子Ｔ０へ入力された電圧が端子Ｔ１にも供給される。これをＶ（Ｔ１）とすると、期間ｔ１では、電圧Ｖ（Ｔ１）が差動対（５３１、５３２）の入力対の両端及び、差動対（５３３，５３４）の非反転入力端子（トランジスタ５３３のゲート）に入力され、容量Ｃ５１には端子Ｔ１を電圧Ｖ（Ｔ１）に保持する電荷が蓄積される。このとき図６（Ａ）はボルテージフォロワ構成となっており、出力電圧Ｖｏｕｔは電圧Ｖ（Ｔ１）となる。

次に、期間ｔ２において、スイッチＳＷ５１をオフとし、このとき入力された電圧が端子Ｔ０に供給される。これをＶ（Ｔ２）とすると、期間Ｔ２では、電圧Ｖ（Ｔ２）が差動対（５３１，５３２）の反転入力端子（トランジスタ５３２のゲート）に入力される。

一方、端子Ｔ１は、スイッチＳＷ５１がオフとされた後も、容量Ｃ５１に保持された電荷により電圧Ｖ（Ｔ１）が保たれる。この状態は、図１５と同様であるため、出力電圧Ｖｏｕｔは電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）を１対２に外分（外挿）する電圧となる。

すなわち、図６（Ａ）の構成は、図１５の入力電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）を順次シリアル入力する構成に変更した演算増幅回路となっている。なお、図６には、期間ｔ１、ｔ２で、電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）が、順次、端子Ｔ０へシリアル入力される例を示したが、電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）の入力順序を入れ替える場合には、図６（Ａ）のスイッチＳＷ５１及び容量Ｃ５１を、端子Ｔ０と端子Ｔ２（トランジスタ５３２のゲート）との間に接続し、端子Ｔ１を端子Ｔ０に直接接続する構成に変更すればよい。

図７は、図６の構成の変形例を示す図である。図７を参照すると、トランジスタ５３２のゲートと、端子Ｔ０、出力端子３との間にスイッチＳＷ５３、ＳＷ５２を備えており、スイッチＳＷ５１、ＳＷ５２は期間ｔ１でオンし、期間ｔ２でオフし、ＳＷ５３は、期間ｔ１でオフし、期間ｔ２でオンする。これ以外の構成は、図６（Ａ）に示したものと同じである。

図６に示した演算増幅回路では、期間ｔ１に、差動対（５３３，５３４）はボルテージフォロワとして動作するが、差動対（５３１，５３２）は、ボルテージフォロワとして動作しない。

それに対して、図７に示す構成では、期間ｔ１で、２つの差動対（５３１，５３２）、（５３３，５３４）がボルテージフォロワとして動作するようにしたものである。これにより、電圧Ｖ（Ｔ１）を出力する期間ｔ１の駆動能力が向上する。

図８は、図１のＤＡＣにおいて、タイムシリアルに端子Ｔ０へ選択出力される２つの電圧を、１対２の比率で外分（外挿）する電圧を出力する演算増幅回路５００の更に別の構成例である。図８の演算増幅回路は、容量と差動増幅器と、を有し、シリアル入力される２つの電圧の差電圧を前記容量の端子間電圧として与え、前記２つの電圧の一方に又は一方から、前記容量の端子間電圧を、加算又は減算することで、前記２つの電圧を外分した電圧を出力するように制御する手段を備えた構成である。

図８（Ａ）には、演算増幅回路の構成例が示されており、図８（Ｂ）は、第１乃至第４のスイッチＳＷ２０、ＳＷ２１、ＳＷ２２、ＳＷ２３の１出力期間におけるオン、オフ制御状態が示されている。

図８（Ａ）は、非反転入力端子（＋）が端子Ｔ１に接続されたＯＰアンプ等の差動増幅器５０１と、差動増幅器５０１の出力端子３と端子Ｔ２との間に接続された容量Ｃ２０と、端子Ｔ１に一端が接続され、基準電圧Ｖｒｅｆの供給端子に他端が接続された容量Ｃ２１と、端子Ｔ０と端子Ｔ１、Ｔ２間にそれぞれ接続されたスイッチＳＷ２０、ＳＷ２１と、差動増幅器５０１の反転入力端子（−）に一端が接続され、出力端子３に他端が接続されているスイッチＳＷ２２と、差動増幅器５０１の反転入力端子に一端が接続され、端子Ｔ２に他端が接続されているスイッチＳＷ２３と、を備える。

図８（Ｂ）は、１データ期間（ｔ１〜ｔ３）におけるＳＷ２０、ＳＷ２１、ＳＷ２２、ＳＷ２３のオン、オフ制御のタイムチャートである。図８（Ｂ）を参照すると、期間ｔ１において、スイッチＳＷ２０、ＳＷ２２をオン、スイッチＳＷ２１、ＳＷ２３をオフとすると、差動増幅器５０１はボルテージフォロワとなり、このとき端子Ｔ０に入力された電圧が端子Ｔ１に供給される。この電圧をＶ（Ｔ１）とすると、期間ｔ１では、電圧Ｖ（Ｔ１）が容量Ｃ２１により端子Ｔ１に保持され、容量Ｃ２０と出力端子３との接続点も差動増幅器５０１により増幅出力された電圧Ｖ（Ｔ１）が保持される。

次に、期間ｔ２において、スイッチＳＷ２０、ＳＷ２３をオフ、スイッチＳＷ２１、ＳＷ２２をオンとすると、このとき端子Ｔ０に入力された電圧が端子Ｔ２に供給される。この電圧をＶ（Ｔ２）とすると、期間ｔ２では、端子Ｔ１及び出力端子３は電圧Ｖ（Ｔ１）がそのまま保持されているので、容量Ｃ２０の両端に電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）が印加され、その電圧差が保持される。

そして期間ｔ３において、スイッチＳＷ２０、ＳＷ２１、ＳＷ２２をオフ、スイッチＳＷ２３をオンとすると、容量Ｃ２０が差動増幅器５０１の反転入力端子（−）と出力端子３との間に接続され、期間ｔ２に保持された電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）の電圧差が両端子間に印加される。また差動増幅器５０１の非反転入力端子（＋）である端子Ｔ１には電圧Ｖ（Ｔ１）がそのまま保持されている。したがって出力電圧Ｖｏｕｔは、非反転入力端子電圧Ｖ（Ｔ１）に容量Ｃ２０の電圧差（Ｖ（Ｔ１）−Ｖ（Ｔ２））が加算された電圧となり、出力電圧Ｖｏｕｔは電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）を１対２に外分（外挿）する電圧となる。

すなわち、図８（Ａ）は、２つの電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）が端子Ｔ０へ順次シリアル入力されるとき、電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）を１対２に外分（外挿）した電圧を増幅出力する演算増幅回路となる。

図９は、本発明の一実施例をなす多出力ＤＡＣの構成を示す図である。図９は、図１９の階調電圧発生回路９８６、バッファ回路９８８を、図１の参照電圧発生回路１００、演算増幅回路５００に置き換え、図１９のデコーダ９８７を、図１のデータ入力制御回路３００及びデコーダ２００に置き換えた構成である。なお、図９では、データ入力制御回路３００及びデコーダ２００をまとめて回路４００で示す。またラッチアドレスセレクタ６０１及びラッチ６０２は、図１９の９８１、９８２と同等のものを用いることができる。

参照電圧発生回路１００は、４^Ｋ個の出力レベルに対して２^Ｋ個の参照電圧を生成出力し、多出力ＤＡＣに対して共有されている。

２^Ｋ個の各参照電圧が、（２）式で設定されるとき、各ＤＡＣの４^Ｋ個の出力レベルはリニアとなる。図９の回路４００は、図４の構成を用いることができる。

なお、回路４００に、図５の構成を用いる場合には、偶数ビット及び奇数ビットのビットグループごとに、回路４００にシリアル入力されるように、ラッチ６０２を変更する必要がある。

演算増幅回路５００として、図６、図７、図８のいずれかの構成を用いることができる。その場合、制御信号１及び制御信号２は、図６、図７、図８の期間ｔ１に偶数ビットグループのデータがデータ入力制御回路３００よりデコーダ２００に出力され、それに基づき選択された参照電圧が電圧Ｖ（Ｔ１）として演算増幅回路５００に入力され、期間ｔ２に奇数ビットグループのデータがデータ入力制御回路３００よりデコーダ２００に出力され、それに基づき選択された参照電圧が電圧Ｖ（Ｔ２）として演算増幅回路５００に入力されるようにタイミング制御される。

なお、図９の各ＤＡＣは、４^Ｋ個の出力レベルを１ブロックとして、複数ブロックで構成しても良い。その場合、参照電圧発生回路１００も、２^Ｋ個の参照電圧がブロック数分設けられ、回路４００も、ブロック数に応じて構成される。

各ブロックにおける素子数の削減や省面積効果は、上記に述べたのと同様である。

以上のように、図９は、図１９よりも参照（階調）電圧数が少なく、デコーダの素子数も大幅に削減されており、省面積化が可能である。そしてチップサイズ低減により低コストのデータドライバＬＳＩが実現でき、表示装置の低コスト化に大きく寄与する。また、ポリシリコン（非結晶性シリコン）など薄膜半導体を用いて、表示部、ゲートドライバ、データドライバ等を一体で形成する表示装置においては、データドライバの省面積化により狭額縁化が実現できる。

また、図１乃至図５、及び図９において、参照電圧発生回路１００、デコーダ２００、演算増幅器５００の各々は、参照電圧発生回路１００で生成される電圧により、その電源電圧が規定される。

一方、データ入力制御回路３００（３００Ａ、３００Ｂ）、ラッチアドレスセレクタ６０１、ラッチ６０２の各々は前記電源電圧とは個別に設定することができ、省面積化や省電力化を目的に、参照電圧発生回路１００、デコーダ２００、演算増幅器５００の電源電圧よりも低い電源電圧に設定することができる。このような場合、レベルシフト回路が設けられる。かかる構成を、本発明に適用する場合、レベルシフト回路は図１〜図５及び図９のデータ入力制御回路３００（３００Ａ、３００Ｂ）とデコーダ２００の間に設けることが好ましい。

図１０は、本発明の一実施例をなす表示装置の構成を示す図であり、データドライバ９８０は、図９の構成よりなるデータドライバで、ｍ（＝２^Ｋ）ビットデータ入力でリニア出力とされている。リニア出力のデータドライバを用いる場合には、多数のリニア出力レベルの中で表示デバイス（液晶や有機ＥＬ素子など）のガンマ特性に合う階調電圧を割り当てることで表示デバイスのガンマ特性に合わせた階調電圧を出力することができる。そのためデータドライバは、表示階調数よりも多いリニア階調数を有する。

図１０では、表示階調に対応したｎビットのデータをリニア階調に対応したｍ（ｍ＞ｎ）ビットデータに変換するためのデータ変換テーブル９９１と、それに基づきデータ変換を行うデータ変換回路９９０とを備えている。

データ変換テーブル９９１は、例えば液晶のガンマカーブや液晶や有機ＥＬのＲＧＢごとの特性に対応させたものなどが好適である。データ変換テーブル９９１とデータ変換回路９９０は、データドライバ９８０にｍ（＝２Ｋ）ビットデータが入力される構成であればよく、図１０のように、表示コントローラー９４０とリンクさせて備えるのが簡単である。

なお、本発明は、液晶表示装置に限らず、データ線にレベル電圧を駆動して各画素の輝度を制御するアクティブマトリクス型表示装置に適用できることは勿論である。例えば、近年実用化が進んでいる有機ＥＬ（electroluminescence）表示装置もその一つである。

図２１は、ＥＬ表示装置における画素部９５０（１画素）の主要な構成が、等価回路によって模式的に示されている。図２１の画素部９５０を、図１７の画素部（走査線９６１とデータ線９６２の交差部のＴＦＴ９６３、液晶容量９６５、画素電極９６４、対向基板電極９６６よりなる画素）へ適用すると、図１７はアクティブマトリクス型ＥＬ表示装置の構成となる。図１７のデータドライバとして、上記した本実施例の構成を備える。

図２１において、画素部９５０は、ＴＦＴ（薄膜トランジスタ）９５１、９５５、電極端子９５２、ＥＬ素子（発光ダイオード）９５６、容量９５７、電源端子９５８、９５９で構成される。有機ＥＬ表示装置の表示部は、基板上に電極やＴＦＴ（薄膜トランジスタ）、有機材料薄膜で形成されたＥＬ素子等を積層した構造よりなる。ＴＦＴ９５１はスイッチング素子としてデータ線９６２と電極端子９５２とを接続し、その制御端はゲート線９６１に接続される。ＴＦＴ９５５及びＥＬ素子９５６は、２つの電源端子９５８、９５９間に直列形態で接続され、ＴＦＴ９５５の制御端に電極端子９５２が接続される。また、電極端子９５２には電圧保持容量９５７の一端が接続され、他端はＴＦＴ９５５に流れる電流を一定に保つことのできる端子に接続され、電源端子又はＴＦＴ９５５のソース端子に接続される。

表示の仕組みは、スイッチング機能を持つＴＦＴ９５１のオン・オフが走査信号により制御され、ＴＦＴ９５１がオンとなるときに、映像データ信号に対応した階調電圧信号が電極端子９５２に供給され、ＴＦＴ９５５の制御端に印加される。ＴＦＴ９５５は、階調電圧信号に応じた電流に変換し、流れる電流に応じた輝度特性をもつＥＬ素子９５６の発光輝度を制御する。保持容量９５７は、ＴＦＴ９５１がオフした後も電極端子９５２の電位を保持し、ＥＬ素子９５６の発光輝度を一定期間保持することで画像を表示するものである。

なお、図２１では、ＴＦＴ９５１、９５５を、それぞれｎチャネル型、ｐチャネル型で構成した例を示したが、それぞれを同極性トランジスタで構成することもできる。また、ＴＦＴ９５１、９５５に追加してスイッチングＴＦＴを備えても良い。なお性能を向上させるため、様々な構成が提案されているが、本発明では基本構成のみの説明に留める。なお、図１０の構成を、ＥＬ表示装置で構成してもよいことは勿論である。

以上のように、有機ＥＬ表示装置においても、そのデータドライバに本発明のデジタルアナログ変換回路を用いることができ、液晶表示装置と同様の効果を実現することができる。

以上本発明を上記実施例に即して説明したが、本発明は上記実施例の構成に限定されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形修正を含むことは勿論である。

本発明の第１の実施形態に係るデジタルアナログ変換回路（ＤＡＣ）の構成を示す図である。 本発明の一実施例のデータ入力制御回路及びデコーダの構成を示す図である（２ビットデータ入力（Ｋ＝１））。 本発明の一実施例のデータ入力制御回路及びデコーダの構成を示す図である（４ビットデータ入力（Ｋ＝２））。 本発明の一実施例のデータ入力制御回路及びデコーダの構成を示す図である（２Kビットデータ入力）。 図４の変更例を示す図である。 図１のＤＡＣにおいて、タイムシリアルに選択出力される２つの電圧を１対２の比率で外分（外挿）する電圧を出力する演算増幅回路５００の構成を示す図である。 図６の変更例を示す図である。 （A）は、図６の演算増幅回路の変更例を示す図であり、（Ｂ）は、第１乃至第４のスイッチのオン、オフ制御を示す図である。 本発明に係るＤＡＣの一実施例をなす多出力ＤＡＣの構成を示す図である。 本発明に係る表示装置の一実施例の構成を示す図である。 演算増幅回路が２つの入力電圧を１対２に外分（外挿）出力するときのＤＡＣの入出力レベル対応を示す図である。 演算増幅回路が２つの入力電圧を１対２に外分（外挿）出力するときのＤＡＣの入出力レベル対応を示す図である。 図１１に対応した各参照電圧を電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）として選択出力するときのビットデータの選択条件を示す図である。 図１２に対応した各参照電圧を電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）として選択出力するときのビットデータの選択条件を示す図である。 電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）を１対２の比率で外分（外挿）する電圧を増幅出力する演算増幅回路の構成を示す図である。 Ｖ（Ｔ１）＞Ｖ（Ｔ２）の場合の作用を説明する図である。 アクティブマトリクス駆動方式の液晶表示装置の典型的な構成を示す図である。 図１７のデータドライバ９８０の一般的な構成例を示した図である。 特許文献１に提案されているデータドライバの構成を示す図である。 特許文献１記載の差動増幅器の構成（本発明者による推量に基づく）を示す図である。 ＥＬ画素を説明する図である。

符号の説明

３ 出力端子
１００ 参照電圧発生回路
２００ デコーダ
２０１、２０２、２１１、２１２、２１３、２１４、２１５、２１６ トランジスタ
２０３、２１７、２１８ インバータ
３００、３００Ａ、３００Ｂ データ入力制御回路
３０１、３０２、３１１、３１２、３１３、３１４ スイッチ
３０３、３１５、３１６ インバータ
４００ 回路
５００ 演算増幅回路
５０１ 差動増幅器
５３１、５３２、５３３、５３４ ｎチャネルトランジスタ
５３５、５３６ 定電流源
５３７、５３８ ｐチャネルトランジスタ
５３９ 増幅器
６０１ ラッチアドレスセレクタ
６０２ ラッチ
９０７ 定電流源
９４０ 表示コントローラー
９５０ 画素部
９５１、９５５ ＴＦＴ
９５２ 電極端子
９５６ ＥＬ素子
９５７ 容量
９５８、９５９ 電源端子
９６０ 表示部
９６１ 走査線
９６２ データ線
９６３ 薄膜トランジスタ
９６４ 画素電極
９６５ 液晶容量
９６６ 対向基板電極
９７０ ゲートドライバ
９８０ データドライバ
９８１ ラッチアドレスセレクタ
９８２ ラッチ
９８３、９８６ 階調電圧発生回路
９８４、９８７ デコーダ
９８５、９８８ バッファ回路
９９０ データ変換回路
９９１ データ変換テーブル
Ｃ５１ 容量
Ｔ１、Ｔ２ 入力端子
ＳＷ２０〜ＳＷ２３、ＳＷ５１〜ＳＷ５３ スイッチ

Claims (19)

1. 互いに電圧値が異なる複数（ｍ個）の参照電圧を入力し、データ入力端子より入力されたデジタルデータ信号を選択信号として、前記ｍ個の参照電圧から、同一又は異なる参照電圧を２つ選択して１つの端子に順次出力するデコーダと、
   前記デコーダから前記１つの端子に供給される２つの電圧を順次入力し、前記２つの電圧を、予め定められた所定の外分比で外分した電圧を出力端子から出力する増幅回路と、
   を備え、前記デジタルデータ信号の値に応じて、最大でｍの２乗個の互いに異なる電圧レベルが前記出力端子から出力可能とされてなる、ことを特徴とするデジタルアナログ変換回路。
2. 互いに電圧値が異なる複数の参照電圧を出力する参照電圧発生回路と、
   入力された複数ビットのデジタルデータ信号のうち、制御信号に基づき、偶数及び奇数ビットの一方を出力し、つづいて、前記偶数及び奇数ビットの他方を出力するように制御するデータ入力制御回路と、
   前記参照電圧発生回路から出力される複数の参照電圧のうち、前記データ入力制御回路からの出力信号に応じて、重複も含めて、順次、第１、第２の電圧を選択し、該選択した第１、第２の電圧を１つの端子へ順次出力するデコーダと、
   前記デコーダより出力される前記第１、第２の電圧を、前記１つの端子より順次入力し、前記第１、第２の電圧に対して予め定められた外分比で外分してなる出力電圧を出力端子より出力する増幅回路と、
   を備えている、ことを特徴とするデジタルアナログ変換回路。
3. 前記データ入力制御回路は、前記偶数及び奇数ビットのうち一方を反転して出力する、ことを特徴とする請求項２記載のデジタルアナログ変換回路。
4. 前記データ入力制御回路が、前記デジタルデータ信号を入力する端子と出力信号を出力する端子の間に挿入され、前記制御信号に基づきオン・オフされるスイッチと、
   前記偶数及び奇数ビットのうちの一方を反転する反転回路と、
   を備え、
   前記データ入力制御回路から、前記制御信号に応じて、前記偶数及び奇数ビットのうち一方は正転信号、他方は反転信号が、順次、前記デコーダに供給される、ことを特徴とする請求項２記載のデジタルアナログ変換回路。
5. 前記データ入力制御回路には、前記複数ビットのデジタルデータ信号の偶数及び奇数ビットが並列に入力される、ことを特徴とする請求項２記載のデジタルアナログ変換回路。
6. 前記データ入力制御回路には、前記複数ビットのデジタルデータ信号の偶数及び奇数ビットの一方が入力され、つづいて前記偶数及び奇数ビットの他方が入力される、ことを特徴とする請求項２記載のデジタルアナログ変換回路。
7. 前記デコーダが、前記データ入力制御回路から出力される１つの出力信号に対して前記出力信号の正転信号と反転信号を制御端子にそれぞれ入力しオン・オフ制御される２つのスイッチを少なくとも備え、
   前記２つをスイッチの一端は、互いに異なる参照電圧供給端子に、直接に又は他のスイッチを介して、それぞれ接続され、前記２つをスイッチの他端は、前記１つの端子に、直接に又は他のスイッチを介して接続される、ことを特徴とする請求項２記載のデジタルアナログ変換回路。
8. 前記デコーダが、前記複数の参照電圧を出力する前記参照電圧発生回路の各電圧供給端子と、前記１つの端子との間にそれぞれ接続され、前記データ入力制御回路からの偶数ビットに基づいてそれぞれオン・オフ制御される複数のスイッチよりなるスイッチ群と、前記データ入力制御回路からの奇数ビットに基づいてそれぞれオン・オフ制御される複数のスイッチよりなるスイッチ群とが共有されてなる、ことを特徴とする請求項２記載のデジタルアナログ変換回路。
9. 前記増幅回路が、容量素子とスイッチを含み、
   前記１つの端子より順次供給される前記第１、第２の電圧を、前記容量素子及びスイッチの接続切替により演算して出力する、ことを特徴とする請求項２記載のデジタルアナログ変換回路。
10. 前記増幅回路が、出力対が共通に負荷回路に接続され、それぞれに対応する電流源で駆動される複数の差動対と、
    前記負荷回路と前記複数の差動対の出力対の共通接続点の少なくとも１つに入力端が接続され、前記出力端が、前記出力端子に接続された増幅段と、
    を有し、
    前記１つの端子に一端が接続されたスイッチと、
    前記スイッチの他端と基準電圧端子との間に接続された容量と、
    を備え、
    前記複数の差動対の入力対の一方は前記スイッチの他端に共通に接続され、
    前記複数の差動対のうち所定個の差動対の入力対の他方は前記１つの端子に接続され、残りの差動対の入力対の他方は前記出力端子に接続されている、ことを特徴とする請求項２記載のデジタルアナログ変換回路。
11. 前記増幅回路が、出力対が共通に負荷回路に接続され、それぞれに対応する電流源で駆動される第１、第２の差動対を有し、
    前記負荷回路と前記第１、第２の差動対の出力対の共通接続点の少なくとも１つに入力端が接続され、前記出力端が、前記出力端子に接続された増幅段を有し、
    前記１つの端子に一端が接続された第１のスイッチと、
    前記第１のスイッチの他端と基準電圧端子との間に接続された容量と、
    を備え、
    前記第１、第２の差動対の入力対の一方は前記第１のスイッチの他端に共通接続され、
    前記第１の差動対の入力対の他方と、前記出力端子と前記１つの端子との間にそれぞれ第２、第３のスイッチを備え、
    前記第２の差動対の入力対の他方は前記出力端子に接続されている、ことを特徴とする請求項２記載のデジタルアナログ変換回路。
12. 前記増幅回路が、差動増幅器と、
    前記１つの端子に一端が接続され他端が前記差動増幅器の非反転入力端子に接続された第１のスイッチと、
    前記１つの端子に一端が接続された第２のスイッチと、
    前記差動増幅器の反転入力端子と前記出力端子との間に接続された第３のスイッチと、
    前記第２のスイッチの他端と前記差動増幅器の出力端子との間に接続された第１の容量と、
    前記第２のスイッチの他端と前記差動増幅器の反転入力端子との間に接続された第４のスイッチと、
    前記第１のスイッチの他端と基準電圧端子との間に接続された第２の容量と、
    を備えている、ことを特徴とする請求項２記載のデジタルアナログ変換回路。
13. 前記増幅回路により出力される電圧レベル数が、前記複数の参照電圧の２乗個である、ことを特徴とする請求項１又は２に記載のデジタルアナログ変換回路。
14. 前記デコーダは、互いに電圧値が異なる第１乃至第ｍ（＝２^Ｋ（２のＫ乗）、ただし、Ｋは所定の正整数）の参照電圧を入力し、
    前記第１乃至第２^Ｋの参照電圧に関する４^Ｋ（４のＫ乗）個の組み合わせの電圧対のうちのいずれかの対を選択して前記１つの端子から出力し、最大で４^Ｋ個の異なる電圧レベルが、前記出力端子から出力可能とされてなる、ことを特徴とする請求項１又は２記載のデジタルアナログ変換回路。
15. 外分比が１：２とされ、前記出力電圧と前記第２の電圧の和が、前記第１の電圧の２倍となり、
    前記デコーダは、互いに電圧値が異なる第１乃至第ｍ（＝２^Ｋ（２のＫ乗）、ただし、Ｋは所定の正整数）の参照電圧を入力し、
    前記第１乃至第２^Ｋの参照電圧は、等間隔の第１乃至第４^Ｋ（４のＫ乗）の電圧レベルのうち、それぞれ、
    ｛１＋Σ^K-1 _X=0 （ε_X・４^X）｝ （ただし、ε_Xは１、２をとる）
    番目のレベルとされ、
    ２Kビットデータにより、第１のレベルから第４^Ｋのレベルまでの計４^Ｋ個の互いに異なるレベルの電圧が前記出力端子より出力される、ことを特徴とする請求項２記載のデジタルアナログ変換回路。
16. 入力されたデジタルデータ信号に基づきデータ線を駆動するデータドライバにおいて、
    請求項１乃至１５のいずれか一に記載の前記デジタルアナログ変換回路を備えたことを特徴とするデータドライバ。
17. 請求項１乃至１５のいずれか一に記載の前記デジタルアナログ変換回路を含むデータドライバと、
    表示パネルと、
    を備え、
    前記データドライバの出力信号に基づき、前記表示パネルのデータ線を駆動してなる、ことを特徴とする表示装置。
18. 一の方向に互いに平行に延在された複数本のデータ線と、
    前記一の方向に直交する方向に互いに平行に延在された複数本の走査線と、
    前記複数本のデータ線と前記複数本の走査線の交差部にマトリクス状に配置された複数の画素電極と、
    を備え、
    前記複数の画素電極のそれぞれに対応して、ドレイン及びソースの一方が対応する前記画素電極に接続され、前記ドレイン及びソースの他方が対応する前記データ線に接続され、ゲートが対応する前記走査線に接続されている、複数のトランジスタを有し、
    前記複数の走査線に対して走査信号をそれぞれ供給するゲートドライバと、
    前記複数のデータ線に対して入力データに対応した階調信号をそれぞれ供給するデータドライバと、
    を備え、
    前記データドライバは、請求項１７記載のデータドライバよりなる、ことを特徴とする表示装置。
19. ｎビットの映像データを、ＲＧＢ（赤、緑、青）ごとに、それぞれ、ｍビット（ただし、ｎ＜ｍ）の映像データに対応させるためのデータ変換テーブルと、
    前記ｎビットの映像データを入力し、前記データ変換テーブルを参照して、前記ｍビットの映像データに変換し、前記データドライバに出力するデータ変換回路と、
    を更に備えている、ことを特徴とする請求項１８記載の表示装置。
    
    
    
    
    

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