JP5329465B2 - レベル電圧選択回路、データドライバ及び表示装置 - Google Patents
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Description
前記第2のレベル電圧群を受け、前記Nビットのデジタル信号のうちの前記Lビットの信号に基づき、導通と非導通が制御され、前記第2のレベル電圧群から、第2の個数のレベル電圧を選択し、前記第2の個数の出力端から出力する複数のスイッチを備えた第2のサブデコーダと、
前記第1及び第2のサブデコーダから出力される前記第1の個数と前記第2の個数の和の個数のレベル電圧を受け、前記Nビットのデジタル信号のうち予め定められた上位側Mビットの信号に基づき、導通と非導通が制御され、前記第1及び第2のサブデコーダから出力される前記第1の個数と前記第2の個数の和の個数のレベル電圧から、1個のレベル電圧を選択し出力端子に出力する複数のスイッチを備えた第3のサブデコーダと、
前記第3のレベル電圧群を受け、前記Nビットのデジタル信号のうち予め定められた下位側Pビットの信号に基づき、導通と非導通が制御され、前記第3のレベル電圧群から、第3の個数のレベル電圧を選択し前記第3の個数の出力端から出力する複数のスイッチを備えた第4のサブデコーダと、
前記第4のサブデコーダの前記第3の個数の出力端から出力されるレベル電圧を受け、前記Nビットのデジタル信号のうち予め定められた上位側Qビットの信号に基づき、前記第4のサブデコーダの前記第3の個数の出力端から出力される電圧の中から1つを選択し前記出力端子に出力する、少なくとも1つのスイッチを備えた第5のサブデコーダと、
前記第1のサブデコーダの前記第1の個数の出力端のうちの少なくとも1つの出力端と、前記第4のサブデコーダの前記第3の個数の出力端のうちの少なくとも1つの出力端との間の接続を、前記Nビットのデジタル信号のうちの予め定められたKビットの信号に基づき導通又は非導通に制御し、導通時、前記第1のサブデコーダの前記少なくとも1つの出力端に出力されたレベル電圧を、前記第4のサブデコーダの前記少なくとも1つの出力端から出力する、少なくとも1つのスイッチを備えた第6のサブデコーダと、
を備えている。本発明においては、前記第1乃至第3のサブデコーダの前記各スイッチは、第1極性のトランジスタからなり、前記第4乃至第6のサブデコーダの前記各スイッチは、第2極性のトランジスタからなる。本発明においては、前記N、L、M、P、Q、Kはそれぞれ正整数であり、
PはLよりも大である、
MはQよりも大であり、且つ、Qは1以上である、
PとQの和はNに等しく、且つ、LとMの和はNに等しい、及び、
Kは1以上である、
なる関係を満たす。本発明によれば、該レベル電圧選択回路を備えたデータドライバ、該データドライバを備えた表示装置が提供される。
第2のレベル電圧群170Bを入力し、下位Lビットのデータ信号(と相補信号)によって複数(b個)のレベル電圧を選択し出力端(b個)から出力する第2のサブデコーダ120と、
Nビットデータ信号のうちの上位Mビットのデータ信号(と相補信号)によって、第1、第2のサブデコーダ110、120で選択された複数のレベル電圧(a+b個)から1つを選択する第3のサブデコーダ130と、
第3のレベル電圧群170Cを入力し、Nビットデータ信号のうちの下位Pビットのデータ信号(とその相補信号)によって複数(c個)のレベル電圧を選択し出力端(c個)から出力する第4のサブデコーダ140と、
Nビットデータ信号のうちの上位Qビットのデータ信号(及び/又は相補信号)によって、第4のサブデコーダ140のc個の出力端から選択出力されるレベル電圧から1つを選択する第5のサブデコーダ150と、
第1のサブデコーダ110のa個の出力端のうちの少なくとも1つの出力端と、第4のサブデコーダ140のc個の出力端のうちの少なくとも1つの出力端との間の接続を、Nビットのデジタル信号のうちのKビット(及び/又は相補信号)に基づき、導通、非導通を制御し、導通時には、第1のサブデコーダ110のa個の出力端のうちの少なくとも1つの出力端から出力される電圧を第4のサブデコーダ140のc個の出力端のうちの少なくとも1つの出力端に出力する第6のサブデコーダ160と、を備え、第3のサブデコーダ130の出力と第5のサブデコーダ150の出力は、出力端子OUTに接続されている。第1のサブデコーダ110の出力111にはa個の電圧が出力される。第2のサブデコーダ120の出力121にはb個の電圧が出力される。第3のサブデコーダ130の出力131にはc個の電圧が出力される。
P>L、M>Q≧1
P+Q=L+M=N
K≧1
図2は、図1に示した実施形態の具体的な構成の一例を示す図である。図1において、
N=5、
K=1:D3、
L=3:D0〜D2、D0B〜D2B、
M=2:D3〜D4、D3B〜D4B、
P=4:D0〜D2、D0B〜D3B、
Q=1;D4B、
第1レベル電圧群:V9〜V32、
第2レベル電圧群:V1〜V8、
第3レベル電圧群:V1〜V8(第2レベル電圧群のV1〜V8と全て重複する)、
としている。
図3は、本発明の第2の実施例の構成を示す図である。本実施例は、図1において、
N=5
L=2:D0〜D1、D0B〜D1B
M=3:D2〜D4、D2B〜D4B
P=4:D0〜D2、D0B〜D3B
Q=1:D4B
K=2:D2〜D3、D2B
第1レベル電圧群:V9〜V32
第2レベル電圧群:V1〜V8
第3レベル電圧群:V1〜V8(第2レベル電圧群のV1〜V8と全て重複する)
とした例である。
図4は、本発明の第3の実施例の構成を示す図である。本実施例は、レベル電圧V1〜V4がPch−SWで選択できない場合の構成例を図である。レベル電圧群V1〜V4は、Nch−SW単独で選択することになる。本実施例は、図1において、
N=5
L=3:D0〜D2、D0B〜D2B
M=2:D3〜D4、D3B〜D4B
P=4:D0〜D3、D0B〜D3B
Q=1:D4B
K=2:D3
第1レベル電圧群:V9〜V32
第2レベル電圧群:V5〜V8
第3レベル電圧群:V1〜V8(V5〜V8は第2レベル電圧群のV5〜V8と重複)
とした例である。
図5は、本発明の第4の実施例の構成を示す図である。本実施例は、LCDの負極出力レンジに対応した負極デコーダの構成に適用可能なレベル電圧選択回路の構成を示す図である。図5を参照すると、Pch−SWとNch−SWが図2の構成と入れ替わっており、スイッチの極性の入れ替えに伴い、ビット信号の正信号と相補信号の位置を入れ替え、さらに、負極出力レンジに対応したレベル電圧群V1〜V32の大小関係は、正極出力レンジに対応したレベル電圧群V1〜V32と逆の、VSS<V32<…<V1<VDDとする。V17〜V32は、Nch−SW単独で構成可能な領域である(Nch−SWのオン抵抗が小、ゲート・ソース間電圧Vgsが大)。V9〜V16はNch−SW単独で構成可能であるが(Nch−SWのオン抵抗がやや大、ゲート・ソース間電圧Vgsがやや小)、Nch−SWのゲート幅(W)の増大が必要とされる領域である。V1〜V8はNch−SW単独で構成不可能であり、Pch−SWとの抱き合わせ(CMOS化)が必要な領域である。
71、72 オン抵抗特性
110 第1のサブデコーダ
111、121、131 出力
120 第2のサブデコーダ
130 第3のサブデコーダ
140 第4のサブデコーダ
150 第5のサブデコーダ
160 第6のサブデコーダ
170A 第1のレベル電圧群
170B 第2のレベル電圧群
170C 第3のレベル電圧群
704 レベル電圧発生回路
705−1〜705−q デコーダ
706−1〜706−q 増幅回路
801 ラッチアドレスセレクタ
802 ラッチ群
803 レベルシフタ群
804 参照電圧発生回路
805 デコーダ回路群
806 内挿回路群
940 電源回路
950 表示コントローラー
960 表示パネル
961 走査線
962 データ線
963 表示素子
964 画素スイッチ(TFT)
970 ゲートドライバ
971 液晶容量
972 補助容量
973 画素電極
974 電極(対向基板電極)
980 データドライバ
981 薄膜トランジスタ(TFT)
982 有機発光ダイオード
983 補助容量
984、985 電源端子
Claims (9)
- Nを2以上の整数としNビットのデジタル信号に基づき複数のレベル電圧の中から1つのレベル電圧を選択出力するレベル電圧選択回路であって、
前記複数のレベル電圧は、
第1のレベル電圧群、
第2のレベル電圧群、及び、
第3のレベル電圧群を含み、
前記第1のレベル電圧群と前記第2のレベル電圧群とはそれぞれの電圧範囲が互いに重ならず、
前記第3のレベル電圧群と前記第2のレベル電圧群は、1つ又は複数のレベル電圧を共通に含み、
前記第1のレベル電圧群を受け、前記Nビットのデジタル信号のうち予め定められた下位側Lビットの信号に基づき、導通と非導通が制御され、前記第1のレベル電圧群から、第1の個数のレベル電圧を選択し前記第1の個数の出力端から出力する複数のスイッチを備えた第1のサブデコーダと、
前記第2のレベル電圧群を受け、前記Nビットのデジタル信号のうちの前記Lビットの信号に基づき、導通と非導通が制御され、前記第2のレベル電圧群から、第2の個数のレベル電圧を選択し、前記第2の個数の出力端から出力する複数のスイッチを備えた第2のサブデコーダと、
前記第1及び第2のサブデコーダから出力される前記第1の個数と前記第2の個数の和の個数のレベル電圧を受け、前記Nビットのデジタル信号のうち予め定められた上位側Mビットの信号に基づき、導通と非導通が制御され、前記第1及び第2のサブデコーダから出力される前記第1の個数と前記第2の個数の和の個数のレベル電圧から、1個のレベル電圧を選択し出力端子に出力する複数のスイッチを備えた第3のサブデコーダと、
前記第3のレベル電圧群を受け、前記Nビットのデジタル信号のうち予め定められた下位側Pビットの信号に基づき、導通と非導通が制御され、前記第3のレベル電圧群から、第3の個数のレベル電圧を選択し前記第3の個数の出力端から出力する複数のスイッチを備えた第4のサブデコーダと、
前記第4のサブデコーダの前記第3の個数の出力端から出力されるレベル電圧を受け、前記Nビットのデジタル信号のうち予め定められた上位側Qビットの信号に基づき、前記第4のサブデコーダの前記第3の個数の出力端から出力される電圧の中から1つを選択し前記出力端子に出力する、少なくとも1つのスイッチを備えた第5のサブデコーダと、
前記第1のサブデコーダの前記第1の個数の出力端のうちの少なくとも1つの出力端と、前記第4のサブデコーダの前記第3の個数の出力端のうちの少なくとも1つの出力端との間の接続を、前記Nビットのデジタル信号のうちの予め定められたKビットの信号に基づき導通又は非導通に制御し、導通時、前記第1のサブデコーダの前記少なくとも1つの出力端に出力されたレベル電圧を、前記第4のサブデコーダの前記少なくとも1つの出力端から出力する、少なくとも1つのスイッチを備えた第6のサブデコーダと、
を備え、
前記第1乃至第3のサブデコーダの前記各スイッチは、第1極性のトランジスタからなり、
前記第4乃至第6のサブデコーダの前記各スイッチは、第2極性のトランジスタからなり、
前記N、L、M、P、Q、Kはそれぞれ正整数であり、
PはLよりも大である、
MはQよりも大であり、且つ、Qは1以上である、
PとQの和はNに等しく、且つ、LとMの和はNに等しい、及び、
Kは1以上である、
なる関係を満たす、ことを特徴とするレベル電圧選択回路。 - 前記第6のサブデコーダにおいて、前記第1のサブデコーダの前記第1の個数の出力端のうちの少なくとも1つの出力端に接続され、前記Kビットの少なくとも1つのビット信号の正信号又は相補信号の一方によって導通と非導通が制御される、第2極性のトランジスタからなるスイッチの少なくとも1つと、
前記第3のサブデコーダにおいて、前記第1のサブデコーダの前記第1の個数の出力端のうちの少なくとも1つの出力端と接続され、前記Kビットの前記少なくとも1つのビット信号の正信号又は相補信号の他方によって、導通と非導通が制御される第1極性のトランジスタからなるスイッチとが、等価的なCMOSスイッチを構成する、ことを特徴とする請求項1記載のレベル電圧選択回路。 - 前記第4のサブデコーダにおいて、少なくとも1つの第2極性のトランジスタからなるスイッチと、
前記第2又は第3のサブデコーダにおいて、第1極性のトランジスタからなるスイッチのうち、前記第4のサブデコーダの前記少なくとも1つの第2極性のトランジスタからなるスイッチに対応して設けられ、前記少なくとも1つの第2極性のトランジスタからなるスイッチの導通と非導通を制御するビット信号と相補のビット信号により、前記少なくとも1つの第2極性のトランジスタからなるスイッチと共通に導通と非導通が制御される第1極性のトランジスタからなるスイッチとが、等価的なCMOSスイッチを構成し、
前記第5のサブデコーダにおいて、前記Qビットの少なくとも1つのビット信号の正信号又は相補信号の一方によって導通と非導通が制御される第2極性のトランジスタからなるスイッチの少なくとも1つのスイッチと、
前記第3のサブデコーダにおいて、前記Mビットのうち前記Qビットの少なくとも1つのビット信号の正信号又は相補信号の他方に対応するビット信号によって導通と非導通が制御され、前記少なくとも1つのスイッチに対応する第1極性のトランジスタからなるスイッチとが、等価的なCMOSスイッチを構成する、ことを特徴とする請求項2記載のレベル電圧選択回路。 - 前記第4のサブデコーダに供給される前記第3のレベル電圧群は、前記第2のレベル電圧群の全部又は1部を、前記第4のサブデコーダの入力に配線接続したものである、ことを特徴とする請求項1記載のレベル電圧選択回路。
- 前記第1及び第2のレベル電圧群を合わせたレベル電圧群が互いに値の異なる2の冪乗個のレベル電圧を含み、
前記第1、第2、第3のサブデコーダは、
前記第1及び第2のレベル電圧群の2のN乗個のレベル電圧群から、前記Nビットのデータ信号の最下位ビットによって(N−1)乗個のレベル電圧を選択し、最下位ビットより1ビット上位のビット信号によって(N−1)乗個のレベル電圧から(N−2)乗個のレベル電圧を選択して行き、前記Nビットのデータ信号の最上位ビット信号によって下位側ビットで選択された2つの電圧のうちの1つを選択するトーナメント構成とされており、
前記第3のレベル電圧群は2の(P−1)乗の個数のレベル電圧を有し、
前記第4のサブデコーダは、2の(P−1)乗の個数のレベル電圧の中から、最下位ビットで2の(P−2)乗の個数のレベル電圧を選択し、第(P−1)ビットで下位側ビットで選択された2個の電圧の中から1つを選択するトーナメント構成とされ、さらに、第Pビットとその相補信号の一方によって導通と非導通が制御される第2極性のトランジスタからなるスイッチを備え、
前記第4のサブデコーダにおいて、最下位ビットから第(P−1)ビットのそれぞれのビットの正信号とその相補信号によって導通と非導通が制御される第2極性のトランジスタからなる各スイッチと、前記第2のサブデコーダにおいて、最下位ビットから第(P−1)ビットのそれぞれの相補信号と正信号によって導通と非導通が制御され、前記第4のサブデコーダの前記各スイッチに対応する第1極性のトランジスタからなるスイッチとが、それぞれ、等価的なCMOSスイッチを構成し、
前記第4のサブデコーダにおいて、前記第Pのビットとその相補信号の一方によって導通と非導通が制御される第2極性のトランジスタからなるスイッチと、前記第3のサブデコーダにおいて、前記第Pのビットとその相補信号の他方によって導通と非導通が制御され、前記第2極性のトランジスタからなるスイッチに対応し、第1極性のトランジスタからなるスイッチとが、等価的なCMOSスイッチを構成し、
前記第5のサブデコーダにおいて、前記Qビットの少なくとも1つのビット信号の正信号又は相補信号によって導通と非導通が制御される第2極性のトランジスタからなるスイッチの少なくとも1つのスイッチと、前記第3のサブデコーダにおいて、前記Qビットの少なくとも1つのビット信号の正信号又は相補信号の他方によって導通と非導通が制御され、前記少なくとも1つのスイッチに対応する第1極性のトランジスタからなるスイッチとが、等価的なCMOSスイッチを構成し、
前記第6のサブデコーダにおいて、前記第1のサブデコーダの前記第1の個数の出力端のうちの少なくとも1つの出力端に接続され、前記Kビットの少なくとも1つのビット信号の正信号又は相補信号の一方によって導通と非導通が制御される第2極性のトランジスタからなるスイッチの少なくとも1つと、前記第3のサブデコーダにおいて、前記第1のサブデコーダの前記第1の個数の出力端のうちの少なくとも1つの出力端に接続され、前記Kビットの少なくとも1つのビット信号の正信号又は相補信号の他方によって導通と非導通が制御される対応する第1極性のトランジスタからなるスイッチとが、等価的なCMOSスイッチを構成する、ことを特徴とする請求項1記載のレベル電圧選択回路。 - 前記第1のサブデコーダの出力端と前記第6のサブデコーダ間を接続する配線は、極性の異なる領域間での配線を含む、ことを特徴とする請求項5記載のレベル電圧選択回路。
- 請求項1乃至6のいずれか1項に記載の前記レベル電圧選択回路を含み、前記レベル電圧選択回路は、複数の参照電圧を前記レベル電圧群として入力し、前記Nビットのデジタル信号に基づき選択した電圧を出力回路に出力するデータドライバ。
- 請求項7記載のデータドライバを備えた表示装置。
- 請求項8記載の表示装置が、表示素子として液晶素子、又は有機EL素子を含む表示装置。
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