JP6500453B2 - 回路装置、物理量検出装置、電子機器及び移動体 - Google Patents
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Description
まず本実施形態の手法について説明する。複数の物理量トランスデューサー(センサー素子)からの信号を取得する場合、信号の分解能、すなわちセンサー素子からの検出情報をデジタル信号である検出データとして利用する際にどれだけのビット幅の信号とするかは、センサー素子毎に異なる可能性がある。例えば、物理量トランスデューサーとして、ジャイロセンサー素子、加速度センサー素子及び温度センサー素子の各素子を用いる場合、ジャイロセンサー素子の1つの信号は16ビットであるのに対して、加速度センサー素子は14ビット、温度センサー素子は12ビットといった違いが生じる可能性がある。
図2に本実施形態に係る回路装置100の具体的な構成例、及び回路装置100を含む物理量検出装置200の構成例を示す。図2に示したように、回路装置100は、シリアルインターフェース110と、検出回路120と、処理部(DSP)130と、フォーマット切り替えレジスター140を含む。そして物理量検出装置200は、複数の物理量トランスデューサー10と、回路装置100を含む。ただし、回路装置100や物理量検出装置200は図2の構成に限定されず、これらの一部の構成要素を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。また、種々の変形実施が可能な点は、図4等でも同様である。
上述したように、本実施形態では、各物理量トランスデューサーからの検出信号を検出データに変換してホストデバイスに対して出力する際に、複数の検出データのビット幅をそろえる。一例としては、本実施形態の処理を行わない場合に、ビット幅の大きい(例えばMビットの)検出データと、ビット幅の小さい(例えばN<MであるNビットの)検出データが出力されてしまうとすれば、ビット幅の小さい検出データに対して、(M−N)ビットの補完ビットを付加すればよい。
以上の処理により、各検出データが所定のビット幅のデータとなる。シリアルインターフェース110は、補完後の検出データをシリアルデータとしてホストデバイスに対して出力する。シリアルインターフェース110の入出力フレーム形式の一例を図9に示す。なお、図9はMOSI(Master Out Slave In)端子、MISO(Master In Slave Out)端子による表記であるが、MOSIの信号は回路装置100のシリアルデータイン端子SDIの信号に対応し、MISOの信号は回路装置100のシリアルデータアウト端子SDOの信号に対応する。
以上では1つの回路装置100に着目し、当該回路装置100からホストデバイスに対して検出データをシリアルデータとして送信する手法について説明した。しかしホストデバイスに接続される回路装置100は1つに限定されず、複数の回路装置100が接続される実施形態も考えられる。
SCLK シリアルクロック端子、SDI シリアルデータイン端子、
SDIO データ入出力端子、SDO シリアルデータアウト端子、
10 物理量トランスデューサー、21 温度センサー素子、100 回路装置、
110 シリアルインターフェース、120 検出回路、121 A/D変換回路、
123 マルチプレクサー、130 処理部、
140 フォーマット切り替えレジスター、200 物理量検出装置、300 自動車、
307 車体、308 車体姿勢制御装置、309 車輪、500 ホストデバイス、
1221 増幅回路、1222 同期検波回路、1223 フィルター部
Claims (12)
- 第1〜第n(nは2以上の整数)の物理量トランスデューサーからの第1〜第nの検出信号を受けて第1〜第nの検出データを出力する検出回路と、
前記第1〜第nの検出データをシリアルデータとして出力するシリアルインターフェースと、
を含み、
前記シリアルインターフェースは、
前記第1〜第nの検出データのうちの第iの検出データ(iは1≦i≦nを満たす整数)がM(Mは正の整数)ビットであり、第jの検出データ(jは1≦j≦n、j≠iを満たす整数)がN(NはN<Mを満たす整数)ビットであり、第kの検出データ(kは1≦k≦n、k≠i、k≠jを満たす整数)がP(PはP<Mを満たす整数)ビットである場合に、
前記第jの検出データの上位ビット側に(M−N)ビットの補完ビットが付加され、前記第kの検出データの上位ビット側に(M−P)ビットの補完ビットが付加された前記シリアルデータを出力することを特徴とする回路装置。 - 請求項1に記載の回路装置において、
フォーマット切り替えレジスターを含み、
前記シリアルインターフェースは、
前記フォーマット切り替えレジスターが第1の状態に設定された場合には、前記第jの検出データの上位ビット側に(M−N)ビットの前記補完ビットが付加され、前記第kの検出データの上位ビット側に(M−P)ビットの前記補完ビットが付加された前記シリアルデータを出力し、
前記フォーマット切り替えレジスターが前記第1の状態とは異なる第2の状態に設定された場合には、前記第jの検出データの下位ビット側に(M−N)ビットの前記補完ビットが付加され、前記第kの検出データの下位ビット側に(M−P)ビットの前記補完ビットが付加された前記シリアルデータを出力することを特徴とする回路装置。 - 請求項1又は2に記載の回路装置において、
前記シリアルインターフェースは、
前記シリアルデータの出力形式として2の補数形式が設定された場合には、前記2の補数形式に対応する前記補完ビットが付加された前記シリアルデータを出力することを特徴とする回路装置。 - 請求項1乃至3のいずれか一項に記載の回路装置において、
前記シリアルデータが出力されるシリアルデータ線に接続されるホストデバイスからデータ読み出しコマンドを受けた場合に、
前記シリアルインターフェースは、
前記第iの検出データ及び前記第jの検出データを含む前記第1〜第nの検出データを順次に前記シリアルデータとして出力することを特徴とする回路装置。 - 請求項1乃至4のいずれか一項に記載の回路装置において、
前記シリアルデータが出力されるシリアルデータ線に、1又は複数の他の回路装置が接続される場合に、
前記回路装置の前記シリアルデータと、前記他の回路装置の前記シリアルデータとの、前記シリアルデータ線に対する出力順番を表す出力順番情報を記憶する記憶部を有し、
前記シリアルインターフェースは、
前記出力順番情報に対応するタイミングで、前記回路装置の前記シリアルデータを出力することを特徴とする回路装置。 - 請求項1乃至5のいずれか一項に記載の回路装置において、
前記検出回路からの前記第1〜第nの検出データを受けて、少なくとも前記第jの検出データに対して、上位ビット側に(M−N)ビットの前記補完ビットを付加する処理部を含むことを特徴とする回路装置。 - 請求項1乃至6のいずれか一項に記載の回路装置において、
前記検出回路は、
前記第iの検出信号をA/D変換してNビットの前記第iの検出データを出力する第1のA/D変換回路と、
前記第jの検出信号をA/D変換してMビットの前記第jの検出データを出力する第2のA/D変換回路と、
を有することを特徴とする回路装置。 - 第1〜第nの物理量トランスデューサーからの第1〜第nの検出信号(nは2以上の整数)を受けて第1〜第nの検出データを出力する検出回路と、
前記第1〜第nの検出データをシリアルデータとして出力するシリアルインターフェースと、
フォーマット切り替えレジスターと、
を含み、
前記シリアルインターフェースは、
前記第1〜第nの検出データのうちの第iの検出データ(iは1≦i≦nを満たす整数)がM(Mは正の整数)ビットであり、第jの検出データ(jは1≦j≦n、j≠iを満たす整数)がN(NはN<Mを満たす整数)ビットであり、第kの検出データ(kは1≦k≦n、k≠i、k≠jを満たす整数)がP(PはP<Mを満たす整数)ビットである場合に、
前記フォーマット切り替えレジスターが第1の状態に設定された場合には、前記第jの検出データの上位ビット側に(M−N)ビットの補完ビットが付加され、前記第kの検出データの上位ビット側に(M−P)ビットの前記補完ビットが付加された前記シリアルデータを出力し、
前記フォーマット切り替えレジスターが前記第1の状態とは異なる第2の状態に設定された場合には、前記第jの検出データの下位ビット側に(M−N)ビットの前記補完ビットが付加され、前記第kの検出データの下位ビット側に(M−P)ビットの前記補完ビットが付加された前記シリアルデータを出力することを特徴とする回路装置。 - 請求項1乃至8のいずれか一項に記載の回路装置と、
前記第1〜第nの物理量トランスデューサーと、
を含むことを特徴とする物理量検出装置。 - 請求項9に記載の物理量検出装置において、
前記第1〜第nの物理量トランスデューサーは、
角速度センサー、温度センサー及び加速度センサーの少なくとも2つを含むことを特徴とする物理量検出装置。 - 請求項1乃至8のいずれか一項に記載の回路装置を含むことを特徴とする電子機器。
- 請求項1乃至8のいずれか一項に記載の回路装置を含むことを特徴とする移動体。
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